JP3460115B2 - Cross connect device - Google Patents
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【0001】[0001]
【発明の属する技術分野】本発明は、複数の入線と複数
の出線とをタイムスロット単位でクロスコネクトを行う
クロスコネクト装置に関する。各種のネットワークに於
いて、複数地点間の回線接続の状態を任意に設定できる
クロスコネクト装置が設けられている。又時分割多重回
線に対しては、タイムスロット単位でクロスコネクトを
行うクロスコネクト装置が知られている。このようなク
ロスコネクト装置の構成の簡略化と経済化とが要望され
ている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a cross-connect device for cross-connecting a plurality of incoming lines and a plurality of outgoing lines in time slot units. In various networks, there is provided a cross-connect device that can arbitrarily set the state of line connection between multiple points. There is also known a cross-connect device for performing time-slot-based cross-connection for time division multiplex lines. There has been a demand for simplification of the structure of such a cross-connect device and cost efficiency.
【0002】[0002]
【従来の技術】図8は従来例のクロスコネクト装置の説
明図であり、81−1〜81−3は入線対応の時間スイ
ッチ、82は空間スイッチ、83−1〜83−3は出線
対応の時間スイッチを示し、時間スイッチTと空間スイ
ッチSとのT−S−T構成の場合を示す。2. Description of the Related Art FIG. 8 is an explanatory view of a conventional cross-connect device. 81-1 to 81-3 are time switches corresponding to incoming lines, 82 is a space switch, and 83-1 to 83-3 are outgoing lines. Of the time switch T, and the case of the T-S-T configuration of the time switch T and the space switch S is shown.
【0003】例えば、入線側の時間スイッチ81−1に
第1〜第3タイムスロット対応のデータA,B,Cが入
力され、時間スイッチ81−2に第1〜第3タイムスロ
ット対応のデータD,E,Fが入力され、時間スイッチ
81−3に第1〜第3タイムスロット対応のデータG,
H,Iが入力され、時間スイッチ81−1〜81−3に
於いてそれぞれタイムスロットの入れ替えが行われて、
それぞれC,A,Bの順序、E,F,Dの順序及びI,
G,Hの順序となった場合を示し、それぞれ空間スイッ
チ82に入力される。For example, data A, B, and C corresponding to the first to third time slots are input to the time switch 81-1 on the incoming line side, and data D corresponding to the first to third time slots are input to the time switch 81-2. , E, F are input, and the data G, corresponding to the first to third time slots is input to the time switch 81-3.
H and I are input, and time slots are exchanged at time switches 81-1 to 81-3,
C, A, B order, E, F, D order and I,
The case where the order is G and H is shown, and each is input to the space switch 82.
【0004】空間スイッチ82は、タイムスロット対応
にマトリクス交差点のスイッチを制御するもので、例え
ば、出線側の時間スイッチ83−1〜83−3にそれぞ
れタイムスロット対応のデータC,F,Iと、E,G,
Bと、H,A,Dとを入力する。時間スイッチ83−1
〜83−3は、それぞれI,F,Cと、E,B,Gと、
A,H,Dとのタイムスロット順序としてクロスコネク
トを行う。The space switch 82 controls the switches at the matrix intersections corresponding to the time slots. For example, the time switches 83-1 to 83-3 on the outgoing line side are provided with the data C, F, and I corresponding to the time slots, respectively. , E, G,
Input B, H, A, and D. Time switch 83-1
~ 83-3 are I, F, C and E, B, G, respectively.
Cross-connect is performed as a time slot order with A, H, and D.
【0005】この場合、入線側の時間スイッチ81−1
に入力された第1タイムスロットのデータAは、出線側
の時間スイッチ83−3から第1タイムスロットに出力
され、第2タイムスロットのデータBは、出線側の時間
スイッチ83−2から第2タイムスロットに出力され、
第3タイムスロットのデータCは、出線側の時間スイッ
チ83−1から第3タイムスロットに出力されることに
なる。In this case, the time switch 81-1 on the incoming line side
The data A of the first time slot input to the first time slot is output from the time switch 83-3 on the outgoing line side to the first time slot, and the data B of the second time slot is input from the time switch 83-2 on the outgoing line side. Output to the second time slot,
The data C of the third time slot is output from the time switch 83-1 on the outgoing line side to the third time slot.
【0006】[0006]
【発明が解決しようとする課題】従来例のクロスコネク
ト装置を構成する入線側の時間スイッチ81−1〜81
−3及び出線側の時間スイッチ83−1〜83−3は、
データメモリに対してタイムスロット対応のデータを書
込み且つ読出す為のシーケンシャルライト,ランダムリ
ード或いはその逆のランダムライト,シーケンシャルリ
ード用のアドレスコントロールメモリを備えているもの
で、入線の本数及び出線の本数に対応してそれぞれ時間
スイッチを設ける必要があり、大型化且つ高価な構成と
なる。同様に、空間スイッチ82も、入線と出線との間
のタイムスロット対応のデータを振り分ける為のマトリ
クス構成のスイッチにより構成されるから、入線と出線
との本数の増加に伴って大型化且つ高価な構成となる。
本発明は、クロスコネクト装置の小型化と経済化とを図
ることを目的とする。The time switches 81-1 to 81-1 on the incoming line forming the conventional cross-connect device are known.
-3 and the time switches 83-1 to 83-3 on the outgoing line side are
It is equipped with an address control memory for sequential writing, random reading for writing and reading data corresponding to the time slot to the data memory, random writing, or vice versa, and the number of incoming lines and outgoing lines. Since it is necessary to provide time switches for each of the numbers, the size becomes large and the configuration becomes expensive. Similarly, since the space switch 82 is also composed of a switch having a matrix configuration for distributing data corresponding to time slots between incoming lines and outgoing lines, the spatial switch 82 becomes large in size as the number of incoming lines and outgoing lines increases. It becomes an expensive structure.
An object of the present invention is to reduce the size and cost of a cross-connect device.
【0007】[0007]
【課題を解決するための手段】本発明のクロスコネクト
装置は、(1)複数の入線1−1〜1−3のタイムスロ
ットを複数の出線7−1〜7−3の選択された出線の選
択されたタイムスロットに変換するクロスコネクト装置
であって、複数の入線1−1〜1−3対応に少なくとも
1フレーム分のタイムスロットのデータを書込む入側バ
ッファメモリ2−1〜2−3と、このバッファメモリ2
−1〜2−3から高速で読出した1フレーム分のタイム
スロットのデータを、入線1−1〜1−3対応のアドレ
スに書込むデータメモリ4と、このデータメモリ4から
出線7−1〜7−3対応のタイムスロットのデータを高
速で読出して書込み、出線7−1〜7−3対応の速度で
データを読出す出側バッファメモリ5−1〜5−3と、
データメモリ4の読出アドレスを順次出力する出線対応
のアドレスコントロールメモリ6−1〜6−3とを備え
ている。従って、タイムスロットの入れ替えを行うデー
タメモリ4を複数の入線1−1〜1−3及び複数の出線
7−1〜7−3に対して共用化できる。The cross-connect device according to the present invention includes (1) a plurality of time slots of incoming lines 1-1 to 1-3 and a plurality of selected outgoing lines of 7-1 to 7-3. A cross-connect device for converting into a selected time slot of a line, and input side buffer memories 2-1 to 2 for writing data of at least one frame of time slot corresponding to a plurality of input lines 1-1 to 1-3. -3 and this buffer memory 2
-1 to 2-3, the data of the time slot for one frame read at high speed is written into the address corresponding to the input lines 1-1 to 1-3, and the output line 7-1 from the data memory 4. To output buffer memories 5-1 to 5-3 for reading and writing data in time slots corresponding to 7-3 at high speed and reading data at a speed corresponding to output lines 7-1 to 7-3,
Address control memories 6-1 to 6-3 corresponding to outgoing lines for sequentially outputting the read addresses of the data memory 4 are provided. Therefore, the data memory 4 for exchanging time slots can be shared by a plurality of incoming lines 1-1 to 1-3 and a plurality of outgoing lines 7-1 to 7-3.
【0008】又(2)データメモリ4に、入線1−1〜
1−3対応の有効タイムスロットのデータのみを書込む
為のチャネルパルスを、入側バッファメモリ2−1〜2
−3に入力するチャネルパルス発生部3−1〜3−3を
設けることができる。(2) In the data memory 4, the incoming lines 1-1 to 1-1
Input-side buffer memories 2-1 and 2-2 store channel pulses for writing only the data of valid time slots corresponding to 1-3.
-3 can be provided with channel pulse generators 3-1 to 3-3.
【0009】又(3)チャネルパルス発生部3−1〜3
−3は、入線対応の有効タイムスロットのデータのみ
を、入側バッファメモリ2−1〜2−3に書込む為のチ
ャネルパルスを発生する構成とすることができる。(3) Channel pulse generators 3-1 to 3
-3 can generate a channel pulse for writing only the data of the valid time slot corresponding to the incoming line into the incoming side buffer memories 2-1 to 2-3.
【0010】又(4)チャネルパルス発生部3−1〜3
−3は、入線対応の各タイムスロットのデータを順次入
側バッファメモリ2−1〜2−3に書込み、この入側バ
ッファメモリ2−1〜2−3から有効タイムスロットの
データのみを読出すチャネルパルスを発生する構成とす
ることができる。(4) Channel pulse generators 3-1 to 3-1
-3 sequentially writes the data of each time slot corresponding to the incoming line into the incoming buffer memories 2-1 to 2-3, and reads only the data of the valid time slot from the incoming buffer memories 2-1 to 2-3. It can be configured to generate a channel pulse.
【0011】又(5)データメモリ4に、入側バッファ
メモリ2−1〜2−3から入線1−1〜1−3の伝送速
度に対して、少なくとも入線数倍の速度でデータを書込
む構成とするものである。(5) Data is written in the data memory 4 at a speed which is at least a multiple of the number of incoming lines with respect to the transmission speed of the incoming lines 1-1 to 1-3 from the incoming buffer memories 2-1 to 2-3. It is to be configured.
【0012】又(6)データメモリ4から、出線7−1
〜7−3の伝送速度に対して、少なくとも出線数倍の速
度でデータを読出して、出側バッファメモリ5−1〜5
−3に書込む構成とするものである。Further, (6) From the data memory 4, the output line 7-1
To 7-3, the data is read out at a speed at least several times the number of outgoing lines, and the output side buffer memories 5-1 to 5-5 are read.
-3 is written.
【0013】[0013]
【発明の実施の形態】図1は本発明の実施の形態のクロ
スコネクト装置の説明図であり、1−1〜1−3は入
線、2−1〜2−3は入側バッファメモリ(BF)、3
−1〜3−3はチャネルパルス発生部(CP)、4はデ
ータメモリ(DM)、5−1〜5−3は出側バッファメ
モリ(BF)、6−1〜6−3はアドレスコントロール
メモリ(ACM)、7−1〜7−3は出線を示す。1 is an explanatory view of a cross-connect device according to an embodiment of the present invention. 1-1 to 1-3 are incoming lines, 2-1 to 2-3 are incoming buffer memories (BF). ) 3
-1 to 3-3 are channel pulse generators (CP), 4 are data memories (DM), 5-1 to 5-3 are output side buffer memories (BF), and 6-1 to 6-3 are address control memories. (ACM), 7-1 to 7-3 indicate outgoing lines.
【0014】この実施の形態のクロスコネクト装置は、
入側バッファメモリ2−1〜2−3と、データメモリ4
と、出側バッファメモリ5−1〜5−3とを主要部とし
ており、又3本の入線1−1〜1−3と3本の出線7−
1〜7−3の場合を示す。なお、更に多数の入線及び出
線の場合にも適用できるものである。The cross-connect device of this embodiment is
Input side buffer memories 2-1 to 2-3 and data memory 4
And the output side buffer memories 5-1 to 5-3 as main parts, and three incoming lines 1-1 to 1-3 and three outgoing lines 7-.
The case of 1-7-3 is shown. It should be noted that the present invention can be applied to the case of a larger number of incoming lines and outgoing lines.
【0015】又入側バッファメモリ2−1〜2−3及び
出側バッファメモリ5−1〜5−3は、データメモリ4
に対してバス形式で接続された場合を示す。従って、図
示を省略したバスドライバやゲート等を制御することに
よって、入側バッファメモリ2−1〜2−3及び出側バ
ッファメモリ5−1〜5−3をデータメモリ4に選択的
に接続してデータの書込み及びデータの読出しを行うこ
とができる。又入側バッファメモリ2−1〜2−3は、
入線1−1〜1−3の伝送速度に対応したクロック信号
によってタイムスロット対応のデータを書込み、このデ
ータを書込む時のクロック信号より高速のクロック信
号、例えば、入線数倍のクロック信号に従ってデータを
読出し、そのデータをデータメモリ4に書込むものであ
る。この場合の書込みは、シーケンシャルライトとな
り、その場合のアドレスコントロールメモリは図示を省
略している。The input side buffer memories 2-1 to 2-3 and the output side buffer memories 5-1 to 5-3 are the data memories 4.
Shows the case of connection in bus form. Therefore, the input side buffer memories 2-1 to 2-3 and the output side buffer memories 5-1 to 5-3 are selectively connected to the data memory 4 by controlling a bus driver, a gate and the like (not shown). It is possible to write data and read data. In addition, the input side buffer memories 2-1 to 2-3 are
The data corresponding to the time slot is written by the clock signal corresponding to the transmission speed of the incoming lines 1-1 to 1-3, and the data is written in accordance with a clock signal faster than the clock signal at the time of writing the data, for example, a clock signal which is a multiple of the incoming lines. Is read and the data is written in the data memory 4. Writing in this case is sequential writing, and the address control memory in that case is not shown.
【0016】又データメモリ4からのデータの読出し
は、ランダムリードによるもので、アドレスコントロー
ルメモリ6−1〜6−3に、それぞれの出線7−1〜7
−3対応のタイムスロットに送出する為のアドレスが格
納されており、そのアドレスによってデータメモリ4か
ら高速、例えば、出線数倍のクロック信号に従って、順
次出線7−1〜7−3対応にデータを読出し、そのデー
タを出側バッファメモリ5−1〜5−3に順次書込み、
それぞれの出線7−1〜7−3の伝送速度に対応したク
ロック信号によって出側バッファメモリ5−1〜5−3
からデータを読出して送出するものである。Data is read from the data memory 4 by random read, and the address control memories 6-1 to 6-3 respectively output lines 7-1 to 7-1.
Addresses to be sent to -3 compatible time slots are stored, and the addresses are used to sequentially correspond to the outgoing lines 7-1 to 7-3 in accordance with the clock signal from the data memory 4 at a high speed, for example, in accordance with a clock signal which is the number of outgoing lines. Read the data, write the data in sequence to the output side buffer memories 5-1 to 5-3,
The output side buffer memories 5-1 to 5-3 are provided by clock signals corresponding to the transmission speeds of the respective output lines 7-1 to 7-3.
The data is read from and sent out.
【0017】この場合、シーケンシャルライト,ランダ
ムリードの構成を示しているが、ランダムライト,シー
ケンシャルリードの構成とすることも勿論可能である。
又チャネルパルス発生部3−1〜3−3は、予め入線1
−1〜1−3対応の有効タイムスロット(実際にデータ
を伝送する為のチャネル対応のタイムスロット)が判る
から、その有効タイムスロットを示すチャネルパルスを
出力するものである。このチャネルパルスによって入側
バッファメモリ2−1〜2−3に有効タイムスロットの
データを書込むか、又はチャネルパルスによって入側バ
ッファメモリ2−1〜2−3から有効タイムスロットの
データを読出してデータメモリ4に入力することができ
る。In this case, the structure of sequential write and random read is shown, but it is of course possible to adopt the structure of random write and sequential read.
In addition, the channel pulse generators 3-1 to 3-3 are previously connected to the input line 1
Since the effective time slot corresponding to -1 to 1-3 (the time slot corresponding to the channel for actually transmitting data) is known, the channel pulse indicating the effective time slot is output. The channel pulse is used to write the data of the valid time slot to the input side buffer memories 2-1 to 2-3, or the channel pulse is used to read the data of the valid time slot from the input side buffer memories 2-1 to 2-3. It can be input to the data memory 4.
【0018】図2は本発明の実施の形態の動作説明図で
あり、図1と同一符号は同一部分を示し、例えば、入線
1−1〜1−3対応の入側バッファメモリ2−1〜2−
3に、それぞれ1フレームが4タイムスロットからなる
場合のタイムスロット対応のデータA1〜A4,B1〜
B4,C1〜C4が書込まれたとすると、先ず入側バッ
ファメモリ2−1から高速で1フレーム分のデータA1
〜A4を読出して、データメモリ4の先頭アドレスから
順に書込み、次に入側バッファメモリ2−2から高速で
1フレーム分のデータB1〜B4を読出して、データメ
モリ4の次のアドレスから順に書込み、次に入側バッフ
ァメモリ2−3から高速で1フレーム分のデータC1〜
C4を読出して、データメモリ4の次のアドレスから順
に書込む。即ち、シーケンシャルライトによって、入線
1−1〜1−3対応のデータをデータメモリ4に書込む
ものである。FIG. 2 is a diagram for explaining the operation of the embodiment of the present invention. The same reference numerals as those in FIG. 1 denote the same parts. For example, the input side buffer memories 2-1 to 2-1 corresponding to the input lines 1-1 to 1-3. 2-
In Fig. 3, data A1 to A4, B1 to B1 corresponding to time slots when one frame consists of four time slots, respectively.
Assuming that B4 and C1 to C4 are written, first, the data A1 for one frame from the input side buffer memory 2-1 at high speed.
To A4 are read out and sequentially written from the top address of the data memory 4, then the data B1 to B4 for one frame are read out at high speed from the input side buffer memory 2-2 and written from the next address of the data memory 4 in order. Next, the data C1 for one frame from the input side buffer memory 2-3 at high speed
C4 is read and written from the next address of the data memory 4 in order. That is, the data corresponding to the incoming lines 1-1 to 1-3 is written in the data memory 4 by sequential writing.
【0019】又アドレスコントロールメモリ6−1〜6
−3(図1参照)は、それぞれの出線7−1〜7−3対
応に出力するデータについてのデータメモリ4の格納ア
ドレスを保持しており、例えば、出線7−1に対して、
入線1−1の第2タイムスロットのデータA2と、入線
1−2の第2タイムスロットのデータB2と、入線1−
3の第4タイムスロットのデータC4と、入線1−1の
第1タイムスロットのデータA1との1フレーム分を、
データメモリ4から順次高速で読出して出側バッファメ
モリ5−1に一旦書込み、出線7−1の伝送速度に従っ
たクロック信号により読出して送出する。Address control memories 6-1 to 6-1
-3 (see FIG. 1) holds the storage address of the data memory 4 for the data to be output corresponding to each of the outgoing lines 7-1 to 7-3. For example, for outgoing line 7-1,
Data A2 of the second time slot of incoming line 1-1, data B2 of the second time slot of incoming line 1-2, and incoming line 1-
One frame of the data C4 of the third time slot of No. 3 and the data A1 of the first time slot of the incoming line 1-1,
The data is sequentially read out from the data memory 4 at a high speed, temporarily written in the output side buffer memory 5-1 and read out by a clock signal according to the transmission speed of the output line 7-1 and sent out.
【0020】次に、データメモリ4から入線1−2の第
4タイムスロットのデータB4と、入線1−1の第3タ
イムスロットのデータA3と、入線1−3の第2タイム
スロットのデータC2と第1タイムスロットのデータC
1との1フレーム分を高速で読出して、出側バッファメ
モリ5−2に一旦書込み、出線7−2の伝送速度に従っ
たクロック信号により読出して送出する。Next, from the data memory 4, the data B4 of the fourth time slot of the input line 1-2, the data A3 of the third time slot of the input line 1-1, and the data C2 of the second time slot of the input line 1-3. And the data C of the first time slot
One frame of 1 and 1 are read at high speed, once written in the output side buffer memory 5-2, read out by a clock signal according to the transmission speed of the output line 7-2, and sent out.
【0021】次に、データメモリ4から入線1−3の第
3タイムスロットのデータC3と、入線1−2の第3タ
イムスロットのデータB3と、入線1−1の第4タイム
スロットのデータA4と、入線1−2の第1タイムスロ
ットのデータB1との1フレーム分を高速で読出して、
出側バッファメモリ5−3に一旦書込み、出線7−3の
伝送速度に従ったクロック信号により読出して送出す
る。Next, from the data memory 4, the data C3 of the third time slot of the input line 1-3, the data B3 of the third time slot of the input line 1-2, and the data A4 of the fourth time slot of the input line 1-1. And one frame of data B1 of the first time slot of incoming line 1-2 are read at high speed,
The data is temporarily written in the output side buffer memory 5-3, read out by the clock signal according to the transmission speed of the output line 7-3, and sent out.
【0022】前述のように、データメモリ4と、速度変
換を行う入側バッファメモリ2−1〜2−3と出側バッ
ファメモリ5−1〜5−3とにより、従来例のT−S−
T構成のクロスコネクト装置と同様に、任意の入線1−
1〜1−3の任意のタイムスロットを、所望の出線7−
1〜7−3の所望のタイムスロットに入れ替えることが
できる。従って、小型化が可能であり、且つ入線対応の
時間スイッチを設ける必要がないから経済的な構成とな
る。As described above, the data memory 4, the input side buffer memories 2-1 to 2-3 and the output side buffer memories 5-1 to 5-3 for speed conversion are used as the conventional TS-S-.
Similar to the T-configuration cross-connect device, an arbitrary incoming line 1-
The desired outgoing line 7-
The desired time slot of 1 to 7-3 can be replaced. Therefore, it is possible to reduce the size, and it is not necessary to provide a time switch corresponding to the incoming line, which results in an economical structure.
【0023】図3は本発明の実施の形態のチャネルパル
スによる動作説明図であり、図1と同一符号は同一部分
を示し、入側バッファメモリ2−1〜2−3には、チャ
ネルパルスCP1〜CP3によって有効タイムスロット
として指示されたデータのみを書込み、各入側バッファ
メモリ2−1〜2−3から順次高速で読出して、データ
メモリ4に書込む場合を示す。FIG. 3 is a diagram for explaining the operation by the channel pulse according to the embodiment of the present invention. The same reference numerals as those in FIG. 1 denote the same parts, and the input side buffer memories 2-1 to 2-3 have the channel pulse CP1. .About.CP3, only the data designated as the valid time slot is written, sequentially read from each of the input side buffer memories 2-1 to 2-3 at a high speed, and written to the data memory 4.
【0024】従って、チャネルパルスCP1により、入
側バッファメモリ2−1には、第1,第2タイムスロッ
トTS1,TS2のデータA1,A2が書込まれ、チャ
ネルパルスCP2により、入側バッファメモリ2−2に
は、第2タイムスロットTS2のデータB2が書込ま
れ、チャネルパルスCP3により、入側バッファメモリ
2−3には、第3タイムスロットTS3のデータC3が
書込まれる。なお、この場合、TS1〜TS24の24
タイムスロットにより1フレームを形成している場合を
示し、a1,b1,c1は、それぞれ次のフレームのタ
イムスロットTS1のデータを示す。Therefore, the data A1 and A2 of the first and second time slots TS1 and TS2 are written in the input side buffer memory 2-1 by the channel pulse CP1, and the input side buffer memory 2 is written by the channel pulse CP2. -2, the data B2 of the second time slot TS2 is written, and the channel pulse CP3 writes the data C3 of the third time slot TS3 to the input side buffer memory 2-3. In this case, 24 of TS1 to TS24
The case where one frame is formed by time slots is shown, and a1, b1, and c1 respectively indicate the data of the time slot TS1 of the next frame.
【0025】又データメモリ4には、その先頭アドレス
0000h(h=16進表示)から順次歩進するアドレ
スに従って、入側バッファメモリ2−1〜2−3から読
出した有効タイムスロットのデータA1,A2,B2,
C3を書込むことになる。従って、データメモリ4の所
要記憶容量を削減することができる。又アドレスコント
ロールメモリ6−1に格納されたデータメモリ4のアク
セスアドレスが、図示のように、0003h,0002
h,0000h,0001hの場合、出側バッファメモ
リ5−1には、タイムスロットTS1〜TS4対応に、
データC3,B2,A1,A2が書込まれる。そして、
この出側バッファメモリ5−1から出線の伝送速度に対
応したクロック信号によってデータを読出して送出す
る。In the data memory 4, the valid time slot data A1, read from the input side buffer memories 2-1 to 2-3, in accordance with the address which is sequentially stepped from the start address 0000h (h = hexadecimal display). A2, B2
C3 will be written. Therefore, the required storage capacity of the data memory 4 can be reduced. The access address of the data memory 4 stored in the address control memory 6-1 is 0003h, 0002 as shown in the figure.
In the case of h, 0000h, and 0001h, the output buffer memory 5-1 corresponds to the time slots TS1 to TS4,
Data C3, B2, A1 and A2 are written. And
Data is read from the output side buffer memory 5-1 by a clock signal corresponding to the transmission speed of the output line and transmitted.
【0026】図4は本発明の実施の形態のチャネルパル
スによる動作説明図であり、図3に於けるチャネルパル
スCP1〜CP3は、入側バッファメモリ2−1〜2−
3に有効タイムスロットのデータを書込むものである
が、この実施の形態のチャネルパルスCP1〜CP3
は、入側バッファメモリ2−1〜2−3に一旦書込んだ
タイムスロットTS1〜TS24のデータについて、有
効タイムスロットのデータのみを読出してデータメモリ
4に書込む為に用いるものである。従って、この場合
も、データメモリ4の記憶容量の削減を図ることができ
る。FIG. 4 is a diagram for explaining the operation by the channel pulse according to the embodiment of the present invention. Channel pulses CP1 to CP3 in FIG. 3 are input side buffer memories 2-1 to 2-.
3, the data of the effective time slot is written, and the channel pulses CP1 to CP3 of this embodiment are written.
Is used to read only the data of the valid time slot from the data of the time slots TS1 to TS24 once written in the input side buffer memories 2-1 to 2-3 and write it in the data memory 4. Therefore, also in this case, the storage capacity of the data memory 4 can be reduced.
【0027】又チャネルパルスCP1〜CP3は、同一
タイミングとなる場合があるが、例えば、入側バッファ
メモリ2−1〜2−3の順序で、そのタイミングに於い
て順次高速読出しを行ってデータメモリ4に書込むこと
ができる。従って、チャネルパルスCP1は、タイムス
ロットTS1,TS3を有効タイムスロットとし、チャ
ネルパルスCP2は、タイムスロットTS2を有効タイ
ムスロットとし、チャネルパルスCP3は、タイムスロ
ットTS3を有効タイムスロットとしているから、タイ
ムスロットTS1のデータに対しては、チャネルパルス
CP1によって入側バッファメモリ2−1のタイムスロ
ットTS1対応のデータA1が読出されて、データメモ
リ4のアドレス0000hに書込まれる。Although the channel pulses CP1 to CP3 may have the same timing, for example, in the order of the input side buffer memories 2-1 to 2-3, high speed reading is sequentially performed at that timing to perform the data memory. You can write in 4. Therefore, the channel pulse CP1 has time slots TS1 and TS3 as effective time slots, the channel pulse CP2 has time slot TS2 as an effective time slot, and the channel pulse CP3 has time slot TS3 as an effective time slot. With respect to the data of TS1, the data A1 corresponding to the time slot TS1 of the input side buffer memory 2-1 is read by the channel pulse CP1 and written to the address 0000h of the data memory 4.
【0028】次のタイムスロットTS2のデータに対し
ては、チャネルパルスCP2によって入側バッファメモ
リ2−2のタイムスロットTS2対応のデータB2が読
出されて、データメモリ4のアドレス0001hに書込
まれる。次のタイムスロットTS3のデータに対して
は、チャネルパルスCP1によって入側バッファメモリ
2−1のタイムスロットTS3対応のデータA3が読出
されて、データメモリ4のアドレス0002hに書込ま
れ、次にチャネルパルスCP3によって入側バッファメ
モリ2−3のタイムスロットTS3対応のデータC3が
読出されて、データメモリ4のアドレス0003hに書
込まれる。従って、同一のタイムスロットTS3を有効
タイムスロットとした場合でも、入線1−1〜1−3対
応に高速でデータメモリ4に書込み、データメモリ4に
は有効タイムスロットのデータのみを書込むことができ
る。For the data of the next time slot TS2, the data B2 corresponding to the time slot TS2 of the input side buffer memory 2-2 is read by the channel pulse CP2 and written to the address 0001h of the data memory 4. For the data of the next time slot TS3, the data A3 corresponding to the time slot TS3 of the input side buffer memory 2-1 is read by the channel pulse CP1 and written to the address 0002h of the data memory 4, and then the channel The data C3 corresponding to the time slot TS3 of the input side buffer memory 2-3 is read by the pulse CP3 and written in the address 0003h of the data memory 4. Therefore, even when the same time slot TS3 is used as an effective time slot, it is possible to write to the data memory 4 at a high speed corresponding to the incoming lines 1-1 to 1-3 and write only the data of the effective time slot to the data memory 4. it can.
【0029】そして、アドレスコントロールメモリ6−
1に格納されたアドレスが、図示のように、0003
h,0001h,0000h,0002hであるとする
と、データメモリ4から高速で読出されたデータが出側
バッファメモリ5−1に書込まれるから、図示のよう
に、タイムスロットTS1〜TS4対応のデータC3,
B2,A1,A3となり、出線の伝送速度に対応したク
ロック信号に従ってデータが読出されて送出される。The address control memory 6-
The address stored in 1 is 0003
If h, 0001h, 0000h, and 0002h, the data read from the data memory 4 at high speed is written in the output buffer memory 5-1. Therefore, as shown in the figure, the data C3 corresponding to the time slots TS1 to TS4 is written. ,
The data becomes B2, A1, and A3, and the data is read and transmitted according to the clock signal corresponding to the transmission speed of the outgoing line.
【0030】図5は本発明の実施の形態の全タイムスロ
ット有効の場合の動作説明図であり、図1と同一符号は
同一部分を示す。タイムスロットTS1〜TS24の各
フレームについて、それぞれ有効タイムスロットで、入
側バッファメモリ2−1〜2−3には、タイムスロット
対応のデータA1〜A24,B1〜B24,C1〜C2
4が書込まれ、入側バッファメモリ2−1から高速でタ
イムスロットTS1〜TS24対応のデータA1〜A2
4を読出して、データメモリ4のアドレス0000h〜
0017hに書込む。FIG. 5 is a diagram for explaining the operation when all the time slots are valid according to the embodiment of the present invention, and the same reference numerals as those in FIG. 1 indicate the same parts. With respect to each frame of the time slots TS1 to TS24, the input side buffer memories 2-1 to 2-3 are time slots corresponding data A1 to A24, B1 to B24, C1 to C2, which are valid time slots.
4 is written, and the data A1 to A2 corresponding to the time slots TS1 to TS24 from the input buffer memory 2-1 at high speed.
4 is read out and the address of the data memory 4 from 0000h to
Write to 0017h.
【0031】そして、次に入側バッファメモリ2−2か
ら高速でタイムスロットTS1〜TS24対応のデータ
B1〜B24を読出して、データメモリ4のアドレス0
018h〜002Fhに書込み、次に入側バッファメモ
リ2−3から高速でタイムスロットTS1〜TS24対
応のデータC1〜C24を読出して、データメモリ4の
アドレス0030h〜0047hに書込む。Then, the data B1 to B24 corresponding to the time slots TS1 to TS24 are read out at high speed from the input side buffer memory 2-2, and the address 0 of the data memory 4 is read.
Then, the data C1 to C24 corresponding to the time slots TS1 to TS24 are read out from the input side buffer memory 2-3 at high speed and written to the addresses 0030h to 0047h of the data memory 4.
【0032】又アドレスコントロールメモリ6−1〜6
−3に図示のアドレスが格納されていると、先ず、アド
レスコントロールメモリ6−1から読出したアドレス0
030h,0018h,0000h,・・・に従って、
データメモリ4からデータC1,B1,A1,・・・A
22を高速で読出して出側バッファメモリ5−1に一旦
書込む。Address control memories 6-1 to 6
-3 stores the address shown in the figure, first, the address 0 read from the address control memory 6-1 is read.
According to 030h, 0018h, 0000h, ...
Data C1, B1, A1, ... A from the data memory 4
22 is read at a high speed and once written in the output side buffer memory 5-1.
【0033】同様に、次にアドレスコントロールメモリ
6−2から読出したアドレス0031h,0019h,
0001h,・・・に従って、データメモリ4からデー
タC2,B2,A2,・・A23を高速で読出して出側
バッファメモリ5−2に一旦書込み、次にアドレスコン
トロールメモリ6−3から読出したアドレス0032
h,001Ah,0002h,・・・に従って、データ
メモリ4からデータC3,B3,A3,・・・A24を
高速で読出して出側バッファメモリ5−3に一旦書込
む。Similarly, the addresses 0031h, 0019h, read from the address control memory 6-2,
In accordance with 0001h, ..., The data C2, B2, A2, ... A23 are read from the data memory 4 at a high speed, temporarily written in the output side buffer memory 5-2, and then the address 0032 read from the address control memory 6-3.
The data C3, B3, A3, ... A24 are read from the data memory 4 at high speed according to h, 001Ah, 0002h ,.
【0034】そして、出側バッファメモリ5−1〜5−
3から出線の伝送速度に対応したクロック信号に従って
データを読出して送出する。この場合、例えば、入線1
−1の第1タイムスロットTS1を出線7−1の第3タ
イムスロットTS3に、入線1−1の第2タイムスロッ
トTS2を出線7−2の第3タイムスロットTS3にそ
れぞれ入れ替えたことになる。又1タイムスロットを6
4kbpsとすると、入線及び出線の伝送速度は、1.
544Mbpsとなる。その時、データメモリ4への書
込み及び読出しの速度は、入線及び出線がそれぞれ3本
であるから、3倍の4.6Mbpsのクロック信号を基
に入側バッファメモリ2−1〜2−3からデータを読出
してデータメモリ4に書込み、このデータメモリ4から
4.6Mbpsのクロック信号を基にデータを読出して
出側バッファメモリ5−1〜5−3に書込むことにな
る。Then, the output side buffer memories 5-1 to 5-
The data is read out and sent out according to the clock signal corresponding to the transmission speed of the outgoing line from 3. In this case, for example,
-1 first time slot TS1 is replaced with the third time slot TS3 of the outgoing line 7-1 and the second time slot TS2 of incoming line 1-1 is replaced with the third time slot TS3 of the outgoing line 7-2. Become. 1 time slot is 6
Assuming 4 kbps, the transmission speed of incoming and outgoing lines is 1.
It will be 544 Mbps. At that time, as for the writing and reading speeds to and from the data memory 4, since the number of incoming lines and the number of outgoing lines are three, respectively, from the incoming side buffer memories 2-1 to 2-3 based on a clock signal of 4.6 Mbps which is three times as high. The data is read and written in the data memory 4, and the data is read from the data memory 4 based on the clock signal of 4.6 Mbps and written in the output side buffer memories 5-1 to 5-3.
【0035】図6は本発明の実施の形態の分岐回線の動
作説明図であり、図1と同一符号は同一部分を示し、高
速回線から低速回線を分岐する場合を示す。即ち、図5
に示す場合と同様に、入側バッファメモリ2−1〜2−
3にタイムスロットTS1〜TS24の1フレーム分の
データが書込まれる毎に、そのデータを高速に読出して
データメモリ4に順次書込む。FIG. 6 is a diagram for explaining the operation of the branch line according to the embodiment of the present invention. The same reference numerals as those in FIG. 1 denote the same parts, and show the case where the low speed line is branched from the high speed line. That is, FIG.
In the same manner as in the case shown in FIG.
Every time one frame of data in the time slots TS1 to TS24 is written in 3, the data is read out at high speed and sequentially written in the data memory 4.
【0036】例えば、入線1−1が1.544Mbps
の伝送速度を有し、出線7−1が64kbpsの伝送速
度を有する場合、入線1−1から出線7−1を分岐する
時に、アドレスコントロールメモリ6−1のタイムスロ
ットTS1〜TS24対応のアドレスに、データメモリ
4の同一のアドレス、例えば、0000hを格納してお
き、アドレスコントロールメモリ6−1から読出した同
一のアドレス0000hによりデータメモリ4をアクセ
スして、入側バッファメモリ2−1からのタイムスロッ
トTS1のデータA1を読出し、次のフレームではタイ
ムスロットTS1のデータa1として示すので、出側バ
ッファメモリ5−1の内容は、データA1を読出した
後、データメモリ4から読出したデータa1が書込まれ
ることになる。なお、入線1−1のタイムスロットTS
2のデータA2を出線7−1に分岐する場合は、アドレ
スコントロールメモリ6−1の各アドレスに、0001
hを保持させることになる。For example, the incoming line 1-1 is 1.544 Mbps
When the outgoing line 7-1 has a transmission rate of 64 kbps and the outgoing line 7-1 has a transmission rate of 64 kbps, when the outgoing line 7-1 is branched from the incoming line 1-1, it corresponds to the time slots TS1 to TS24 of the address control memory 6-1. The same address of the data memory 4, for example, 0000h is stored in the address, and the data memory 4 is accessed by the same address 0000h read from the address control memory 6-1 to access the input side buffer memory 2-1. The data A1 of the time slot TS1 is read and shown as the data a1 of the time slot TS1 in the next frame. Therefore, the contents of the output buffer memory 5-1 are the data a1 read from the data memory 4 after the data A1 is read. Will be written. In addition, the time slot TS of the incoming line 1-1
When the data A2 of No. 2 is branched to the output line 7-1, 0001 is assigned to each address of the address control memory 6-1.
will hold h.
【0037】図7は本発明の実施の形態の分岐回線の動
作説明図であり、図6との相違は、アドレスコントロー
ルメモリ6−1の例えば先頭アドレスに、データメモリ
4に対するアクセスアドレス0000hを格納し、他の
アドレスにはアクセスアドレスを格納しない場合を示
す。従って、この場合は、データメモリ4の先頭アドレ
ス0000hに書込まれたタイムスロットTS1のデー
タA1が読出され、次のフレームでは、タイムスロット
TS1のデータa1が読出されることになる。即ち、2
4回に1回の割合でデータメモリ4からデータが読出さ
れる。従って、出側バッファメモリ5−1にはデータA
1が書込まれ、そのデータA1が読出された後、次のフ
レームのデータa1が書込まれる。それによって、1.
544Mbpsの回線から64kbpsの回線にデータ
を分岐することができる。FIG. 7 is a diagram for explaining the operation of the branch line according to the embodiment of the present invention. The difference from FIG. 6 is that the access address 0000h to the data memory 4 is stored at the head address of the address control memory 6-1. However, the case where the access address is not stored in another address is shown. Therefore, in this case, the data A1 of the time slot TS1 written at the start address 0000h of the data memory 4 is read, and the data a1 of the time slot TS1 is read in the next frame. That is, 2
Data is read from the data memory 4 once every four times. Therefore, the data A is stored in the output buffer memory 5-1.
After 1 is written and the data A1 is read, the data a1 of the next frame is written. Thereby, 1.
Data can be branched from the line of 544 Mbps to the line of 64 kbps.
【0038】[0038]
【発明の効果】以上説明したように、本発明は、入側バ
ッファメモリ2−1〜2−3と、データメモリ4と、出
側バッファメモリ5−1〜5−3とを主要部としたもの
で、入側バッファメモリ2−1〜2−3に、入線1−1
〜1−3対応の少なくとも1フレーム分のタイムスロッ
トのデータを書込み、入線数倍の速度で読出してデータ
メモリ4に順次書込み、出線数倍の速度で出線のタイム
スロット対応にデータを読出して出側バッファメモリ5
−1〜5−3に一旦書込み、それぞれの出線7−1〜7
−3の伝送速度に従ってデータを読出して送出するもの
であり、従来例の時間スイッチに類似した構成である
が、複数の入線1−1〜1−3と複数の出線7−1〜7
−3に対して共通化したデータメモリ4によって、クロ
スコネクトを行うことができ、小型化並びに経済化を図
ることができる利点がある。As described above, the present invention mainly includes the input side buffer memories 2-1 to 2-3, the data memory 4, and the output side buffer memories 5-1 to 5-3. The incoming line 1-1 to the incoming buffer memories 2-1 to 2-3.
Data of at least one frame corresponding to 1 to 3 is written, read at a speed of the number of incoming lines and sequentially written to the data memory 4, and data is read at a time of the outgoing line corresponding to the time slot of the outgoing line. Output buffer memory 5
Write once in -1 to 5-3 and output lines 7-1 to 7
-3 for reading and transmitting data according to the transmission speed, and has a configuration similar to that of the conventional time switch, but has a plurality of incoming lines 1-1 to 1-3 and a plurality of outgoing lines 7-1 to 7
-3 has the advantage that the common data memory 4 can be used for cross-connecting and downsizing and economy can be achieved.
【図1】本発明の実施の形態のクロスコネクト装置の説
明図である。FIG. 1 is an explanatory diagram of a cross-connect device according to an embodiment of the present invention.
【図2】本発明の実施の形態の動作説明図である。FIG. 2 is an operation explanatory diagram of the embodiment of the present invention.
【図3】本発明の実施の形態のチャネルパルスによる動
作説明図である。FIG. 3 is an operation explanatory diagram with channel pulses according to the embodiment of the present invention.
【図4】本発明の実施の形態のチャネルパルスによる動
作説明図である。FIG. 4 is an explanatory diagram of an operation using a channel pulse according to the embodiment of the present invention.
【図5】本発明の実施の形態の全タイムスロット有効の
場合の動作説明図である。FIG. 5 is an explanatory diagram of an operation in the case where all time slots are valid according to the embodiment of this invention.
【図6】本発明の実施の形態の分岐回線の動作説明図で
ある。FIG. 6 is an operation explanatory diagram of a branch line according to the embodiment of the present invention.
【図7】本発明の実施の形態の分岐回線の動作説明図で
ある。FIG. 7 is an operation explanatory diagram of a branch line according to the embodiment of the present invention.
【図8】従来例のクロスコネクト装置の説明図である。FIG. 8 is an explanatory diagram of a conventional cross-connect device.
1−1〜1−3 入線
2−1〜2−3 入側バッファメモリ(BF)
3−1〜3−3 チャネルパルス発生部(CP)
4 データメモリ(DM)
5−1〜5−3 出側バッファメモリ(BF)
6−1〜6−3 アドレスコントロールメモリ(AC
M)
7−1〜7−3 出線1-1 to 1-3 Input line 2-1 to 2-3 Input side buffer memory (BF) 3-1 to 3-3 Channel pulse generator (CP) 4 Data memory (DM) 5-1 to 5-3 Output Side buffer memory (BF) 6-1 to 6-3 Address control memory (AC
M) 7-1 to 7-3 outgoing line
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−21662(JP,A) 特開 昭62−274999(JP,A) 特開 昭58−148586(JP,A) 特開 昭58−129898(JP,A) 特開 平6−29970(JP,A) (58)調査した分野(Int.Cl.7,DB名) H04Q 11/06 H04Q 3/52 101 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-55-21662 (JP, A) JP-A-62-274999 (JP, A) JP-A 58-148586 (JP, A) JP-A 58- 129898 (JP, A) JP-A-6-29970 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H04Q 11/06 H04Q 3/52 101
Claims (6)
を、複数の出線の中の選択された出線の選択されたタイ
ムスロットに変換するクロスコネクト装置に於いて、 前記複数の入線対応に設けて、それぞれ少なくとも1フ
レーム分のタイムスロットのデータを書込む入側バッフ
ァメモリと、 該入側バッファメモリから前記入線対応の速度より高速
で読出した前記1フレーム分のタイムスロットのデータ
を前記入線対応のアドレスに書込むデータメモリと、 該データメモリから前記出線対応のタイムスロットのデ
ータを前記出線対応の速度より高速で読出して書込み、
出線対応の速度でデータを読出す出側バッファメモリ
と、 前記データメモリの読出アドレスを順次出力する出線対
応のアドレスコントロールメモリとを備えたことを特徴
とするクロスコネクト装置。The method according to claim 1, wherein each time slot of a plurality of incoming lines, in the cross-connect device into a plurality of selected time slots of the selected outgoing line in the outgoing line, provided on the plurality of incoming lines corresponding Te, entering-and entry side buffer memory for writing data in at least one frame of time slots, respectively, the data of the one frame of time slot read out at a higher speed than the speed of the entering line corresponding from the entry side buffer memory A data memory for writing to a line-corresponding address, and reading and writing the data of the time slot corresponding to the output line from the data memory at a speed higher than the speed corresponding to the output line ,
A cross-connect device comprising an output buffer memory for reading data at a speed corresponding to an output line, and an address control memory corresponding to an output line for sequentially outputting read addresses of the data memory.
効タイムスロットのデータのみを書込む為のチャネルパ
ルスを前記入側バッファメモリに入力するチャネルパル
ス発生部を設けたことを特徴とする請求項1記載のクロ
スコネクト装置。2. The data memory is provided with a channel pulse generating section for inputting a channel pulse for writing only data of an effective time slot corresponding to the incoming line to the incoming side buffer memory. Item 1. The cross-connect device according to item 1.
対応の有効タイムスロットのデータのみを前記入側バッ
ファメモリに書込む為のチャネルパルスを発生する構成
を有することを特徴とする請求項2記載のクロスコネク
ト装置。3. The channel pulse generating section has a configuration for generating a channel pulse for writing only data of an effective time slot corresponding to the incoming line into the incoming side buffer memory. The cross-connect device described.
対応の各タイムスロットのデータを順次前記入側バッフ
ァメモリに書込み、該入側バッファメモリから有効タイ
ムスロットのデータのみを読出すチャネルパルスを発生
する構成を有することを特徴とする請求項2記載のクロ
スコネクト装置。4. The channel pulse generator writes channel pulse data for each time slot corresponding to the incoming line to the incoming side buffer memory sequentially and reads out only the data of the valid time slot from the incoming side buffer memory. The cross-connect device according to claim 2, wherein the cross-connect device has a configuration for generating it.
メモリから前記入線の伝送速度に対して、少なくとも入
線数倍の速度でデータを書込む構成を有することを特徴
とする請求項1記載のクロスコネクト装置。5. The data memory according to claim 1, wherein the data is written from the input side buffer memory at a speed which is at least a multiple of the number of incoming lines with respect to the transmission speed of the incoming line. Cross-connect device.
速度に対して、少なくとも出線数倍の速度でデータを読
出して、前記出側バッファメモリに書込む構成を有する
ことを特徴とする請求項1記載のクロスコネクト装置。6. The data memory is configured to read data from the data memory at a speed that is at least a multiple of the outgoing line speed and write the data into the outgoing buffer memory. Item 1. The cross-connect device according to item 1.
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