JP3452246B2 - 投機実行命令例外制御方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、投機実行（分岐命
令の後続命令を分岐判定前に先行して実行すること）が
行われるパイプライン処理装置において投機実行命令
（投機実行において実行はしてしまったが先行の分岐命
令による判定がまだ済んでいない状態の命令）の例外制
御（特に、投機実行命令である演算命令において演算例
外が生じた際にその演算例外に関する情報を保持するた
めの制御）を行う投機実行命令例外制御方式に関する。

【０００２】

【従来の技術】投機実行が行われるパイプライン処理装
置では、投機実行時に演算例外が検出された場合に、そ
の演算例外の原因となる演算命令が投機実行命令であっ
たときに、その演算命令が本当に実行されることが確定
するまで、演算例外が発生したことを何らかの手段で保
存し、正確に演算例外が発生した時点での当該演算例外
に関する実行状態を保持する必要がある。

【０００３】例えば、パイプライン処理装置で実行され
る命令列として、以下のような命令列が存在する場合を
考える。

【０００４】 命令１ ＡＤＤ命令 命令２ 分岐命令 命令３ ＦＡＤ命令（ＦＯＦ例外） 命令４ 分岐命令 命令５ ＦＭＬＴ命令（ＦＵＦ例外）

【０００５】この場合に、命令３および命令５の演算命
令で、かっこ書きに示すように各々ＦＯＦ例外（浮動小
数点オーバフロー例外）およびＦＵＦ例外（浮動小数点
アンダフロー例外）が発生したとする。このときに、命
令３は命令２の分岐命令の分岐予測先として実行される
ため、命令２の分岐予測が成功した後でないと、ＦＯＦ
例外が発生したことにしてはならない。また、命令５
は、命令２および命令４の２つの分岐命令の分岐予測が
成功した後でないと、ＦＵＦ例外が発生したことにして
はならない。

【０００６】すなわち、上記のような場合には、分岐予
測が成功した後に、演算命令に演算例外が生じたことと
当該演算例外に関する情報（例外種別（例外要因）を示
す情報等）を保持する必要がある。

【０００７】なお、このような演算例外に関する情報を
保持するためには、例えば、結果仮格納レジスタからソ
フトウェアビジブルレジスタへのコピー（ソフトウェア
ビジブルレジスタ更新）が当該演算命令の後続命令につ
いて抑止され、またＰＳＷ（Ｐｒｏｇｒａｍ Ｓｔａｔ
ｕｓ Ｗｏｒｄ）に例外種別情報が保持される。

【０００８】ここで、上記の例に示すように複数の演算
命令で演算例外が生じた場合に、プログラムの上での命
令実行順で最も古い演算命令（他の演算命令に先行した
実行順の演算命令）に関する演算例外が生じた以降（当
該演算命令の後続命令）についてはソフトウェアビジブ
ルレジスタ更新を抑止して、上記演算例外に関する実行
状態の保持を正確に（命令実行順を考慮して）行う必要
がある。

【０００９】従来の投機実行命令例外制御方式では、こ
のような要請（必要性）に応じるために、ＲＯＢ（Ｒｅ
Ｏｒｄｅｒ Ｂｕｆｆｅｒ。リオーダバッファ）内に
例外検出フィールド（例外制御を実現するための専用の
フィールド）を設けること等によって、複雑かつ情報量
の多い態様で当該例外制御が実現されていた。

【００１０】

【発明が解決しようとする課題】上述した従来の投機実
行命令例外制御方式では、ＲＯＢ内に例外検出フィール
ドを設けること等によって例外制御が実現されていたの
で、ハードウェア的に複雑な構成が必要になり、ハード
ウェアコストの面で難点が生じるという問題点があっ
た。

【００１１】本発明の目的は、上述の点に鑑み、従来ハ
ードウェアコストの面等で難点があった投機実行命令の
例外発生後の実行状態の正確な（命令実行順を考慮し
た）保存を容易に実現することができ、正確に例外発生
状態を把握することができる（演算例外を発生させた演
算命令（例外発生命令）の中で最古の演算命令の次の命
令以降についてのソフトウェアビジブルレジスタ更新を
正確に抑止できる）投機実行命令例外制御方式を提供す
ることにある。

【００１２】

【課題を解決するための手段】本発明の投機実行命令例
外制御方式は、投機実行が行われるパイプライン処理装
置において、命令ディスパッチ時に各命令に分岐レベル
を付与し、分岐予測成功の発生に応じて前記パイプライ
ン処理装置における各分岐レベルレジスタの分岐レベル
を更新する制御を行う分岐レベル制御手段（例えば、分
岐レベルの生成・付与を行う分岐レベルカウンタ制御部
と分岐レベル持ち回り制御を実現する分岐レベルレジス
タ群とを含む分岐レベル制御手段）と、命令実行順で各
命令が登録され、書込みポインタ（ＷＰＴＲ）および読
出しポインタ（ＲＰＴＲ）によって書込みおよび読出し
の制御が行われるＲＯＢと、前記分岐レベル制御手段に
よって付与・更新される分岐レベル毎にエントリを有
し、各エントリ中にＲＯＢ登録番号および例外種別情報
を保持し、各エントリ中の比較制御部の制御によって当
該各エントリに対する分岐レベルを持つ例外発生命令の
中で最古の命令の情報を当該エントリに登録する演算例
外バッファと、読出しポインタによって指示される前記
ＲＯＢ内の命令がリタイア可能となった場合に当該命令
のＲＯＢ登録番号とその時点における前記演算例外バッ
ファ中の分岐レベル０に対するエントリ中のＲＯＢ登録
番号とを比較し、両方のＲＯＢ登録番号が一致した場合
に当該命令の後続命令（当該命令の次の命令以降）に関
するソフトウェアビジブルレジスタ更新を抑止する抑止
手段と、前記抑止手段による抑止の契機となった命令に
対する前記演算例外バッファ中の例外種別情報を取得し
て保持する例外種別情報保持手段とを有する。

【００１３】なお、より一般的には、本発明の投機実行
命令例外制御方式は、投機実行が行われるパイプライン
処理装置において、分岐レベルの付与・更新のための制
御を行う分岐レベル制御手段と、アウトオブオーダ実行
で逆転された命令同士の順序関係の正確な実行順序をＲ
ＯＢ登録番号を用いて認識することによって、前記分岐
レベル制御手段で付与・更新された分岐レベルが０の例
外発生命令の中で最古の命令の後続命令に関するソフト
ウェアビジブルレジスタ更新を命令実行順を考慮して抑
止する抑止手段とを有する構成であると表現することが
できる。

【００１４】また、本発明の投機実行命令例外制御方式
は、分岐レベルカウンタ制御部，デコードステージ制御
部，分岐／メモリアクセス命令追越しバッファ，演算命
令追越しバッファ，ＥＩステージ制御情報レジスタ，Ｅ
Ｇステージ制御情報レジスタ，ＡＩステージ分岐レベル
レジスタ，ＡＩステージ制御情報レジスタ，ＡＷステー
ジ分岐レベルレジスタ，ＡＷステージ制御情報レジス
タ，結果仮格納レジスタ，ソフトウェアビジブルレジス
タ，セレクタ群（後述する図２中のセレクタ１３〜１６
が該当する），ＥＩステージＹオペランドデータレジス
タ，ＥＩステージＺオペランドデータレジスタアドレス
計算器／分岐判定器，ＡＩステージＹオペランドデータ
レジスタ，ＡＩステージＺオペランドデータレジスタ，
ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ａｎｄ Ｌｏｇｉｃ
Ｕｎｉｔ），分岐予測成功レジスタ，アドレス結果レジ
スタ，演算例外レジスタ，演算結果レジスタ，およびＡ
ＮＤゲートを含むパイプライン処理装置（図２に示すよ
うなパイプライン処理装置）に適用されることが１つの
態様として想定される。

【００１５】

【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。

【００１６】図１は、本発明の一実施の形態に係る投機
実行命令例外制御方式の構成を示す図（ブロック図およ
び回路図によって形成される図）である。

【００１７】図１を参照すると、本実施の形態に係る投
機実行命令例外制御方式は、分岐レベル制御手段１００
の制御対象の分岐レベル毎にエントリを有し各エントリ
にＲＯＢ登録番号（以下、「ＲＯＢ＃」と略す）および
例外種別情報を保持する演算例外バッファ２８と、命令
実行順で各命令が登録されＷＰＴＲ３０（書込みポイン
タ）およびＲＰＴＲ３１（読出しポインタ）によって書
込みおよび読出しの制御が行われるＲＯＢ２９と、分岐
レベルの付与および変更を制御する分岐レベル制御手段
１００と、ＲＰＴＲ３１によって指示されるＲＯＢ２９
内の命令がリタイア可能となった場合に当該命令のＲＯ
Ｂ＃とその時点における演算例外バッファ２８中の分岐
レベル０に対するエントリ中のＲＯＢ＃とを比較し両者
が一致した場合に当該命令の後続命令に関するソフトウ
ェアビジブルレジスタ１２の更新を抑止する抑止手段２
００と、結果仮格納レジスタ１１，ソフトウェアビジブ
ルレジスタ１２，およびＷＤＲ（Ｗｒｉｔｅ Ｄａｔａ
Ｒｅｇｉｓｔｅｒ。ライトデータレジスタ）３５から
なるレジスタファイル３００と、抑止手段２００による
抑止の契機となった命令に対する演算例外バッファ２８
中の例外種別情報を取得してＰＳＷ５２中に保持する例
外種別情報保持手段４００とを含んで構成されている。

【００１８】演算例外バッファ２８は、分岐レベルの
０，１，２，および３に対応する４つのエントリ（エン
トリｅ０，エントリｅ１，エントリｅ２，およびエント
リｅ３）を含んで構成されている。

【００１９】演算例外バッファ２８内の各エントリ（エ
ントリｅ０〜ｅ３）は、最古演算例外発生命令ＲＯＢ＃
格納部（ＲＯＢ＃０格納部（図１中では「ＲＯＢ＃０」
と表記する）３６，ＲＯＢ＃１格納部（図１中では「Ｒ
ＯＢ＃１」と表記する）３７，ＲＯＢ＃２格納部（図１
中では「ＲＯＢ＃２」と表記する）３８，またはＲＯＢ
＃３格納部（図１中では「ＲＯＢ＃３」と表記する）３
９）と、最古演算例外発生命令Ｉｎｔ（Ｉｎｔｅｒｒｕ
ｐｔ。ここでは「例外種別情報」を意味する）格納部
（Ｉｎｔ０格納部（図１中では「Ｉｎｔ０」と表記す
る）４０，Ｉｎｔ１格納部（図１中では「Ｉｎｔ１」と
表記する）４１，Ｉｎｔ２格納部（図１中では「Ｉｎｔ
２」と表記する）４２，またはＩｎｔ３格納部（図１中
では「Ｉｎｔ３」と表記する）４３）と、ＲＯＢ＃の比
較に基づいて各エントリに情報が登録されようとする例
外発生命令の中で最古の命令を検出する比較制御部４
４，４５，４６，または４７とを含んで構成されてい
る。

【００２０】ＲＯＢ＃０格納部３６，ＲＯＢ＃１格納部
３７，ＲＯＢ＃２格納部３８，またはＲＯＢ＃３格納部
３９には、各々、分岐レベル０〜３の例外発生命令（演
算例外が発生した演算命令）群の中で最古の命令のＲＯ
Ｂ＃が格納される。

【００２１】Ｉｎｔ０格納部４０，Ｉｎｔ１格納部４
１，Ｉｎｔ２格納部４２，またはＩｎｔ３格納部４３に
は、各々、分岐レベルが０〜３の例外発生命令群の中で
最古の命令の演算例外種別（演算例外要因）を示す例外
種別情報が格納される。

【００２２】なお、演算例外バッファ２８のエントリ
数、すなわち分岐レベルのレベル数は、分岐レベルを管
理するための回路の収容性（ハードウェアコスト）や、
分岐レベルを深くすること（レベル数を増加すること）
による性能向上に関する投資効果等が考慮されて決定さ
れる。一般的には、本実施の形態におけるように、０〜
３の４段階のレベル数が望ましい態様であると考えられ
る。ここで、あらかじめ決定されたレベル数を超えた分
岐命令の連続したディスパッチ（分岐レベルのオーバフ
ロー）が発生しないように、例えば、デコードステージ
制御部２（図２参照）において分岐命令のデコードを抑
える制御が行われる。

【００２３】抑止手段２００は、ＲＯＢ＃（ＲＯＢ登録
番号）一致受けフラグ３２と、リタイアＶビット３３
と、ＲＯＢ出力制御情報レジスタ３４と、コンパレータ
４８と、リタイア書込み抑止フラグ４９と、ＮＯＴゲー
ト５０と、ＡＮＤゲート５１とを含んで構成されてい
る。

【００２４】図２は、本実施の形態に係る投機実行命令
例外制御方式が適用されるパイプライン処理装置の全体
構成を示すブロック図である。

【００２５】図２を参照すると、このパイプライン処理
装置は、分岐レベルカウンタ制御部１と、デコードステ
ージ制御部２と、分岐／メモリアクセス命令追越しバッ
ファ３と、演算命令追越しバッファ４と、ＥＩステージ
制御情報レジスタ（図２中では「制御情報ｅｉ」で示
す）５と、ＥＧステージ制御情報レジスタ（図２中では
「制御情報ｅｇ」で示す）６と、ＡＩステージ分岐レベ
ルレジスタ（図２中では「分Ｌａｉ」で示す）７と、Ａ
Ｉステージ制御情報レジスタ（図２中では「制御情報ａ
ｉ」で示す）８と、ＡＷステージ分岐レベルレジスタ
（図２中では「分Ｌａｗ」で示す）９と、ＡＷステージ
制御情報レジスタ（図２中では「制御情報ａｗ」で示
す）１０と、結果仮格納レジスタ１１と、ソフトウェア
ビジブルレジスタ１２と、セレクタ１３〜１６と、ＥＩ
ステージＹオペランドデータレジスタ１７と、ＥＩステ
ージＺオペランドデータレジスタ１８と、アドレス計算
器／分岐判定器１９と、ＡＩステージＹオペランドデー
タレジスタ２０と、ＡＩステージＺオペランドデータレ
ジスタ２１と、ＡＬＵ２２と、分岐予測成功レジスタ２
３と、アドレス結果レジスタ２４と、演算例外レジスタ
２５と、演算結果レジスタ２６と、ＡＮＤゲート２７
と、演算例外バッファ２８と、ＲＯＢ２９とを含んで構
成されている。ここで、分岐レベルカウンタ制御部１お
よび本パイプライン処理装置に存在する分岐レベルレジ
スタ群（ＡＩステージ分岐レベルレジスタ７およびＡＷ
ステージ分岐レベルレジスタ９も含まれる）を含んで図
１中の分岐レベル制御手段１００が形成される。また、
図１中の、ＲＯＢ２９の周辺回路や、リタイア抑止手段
２００の構成要素や、レジスタファイル３００内のＷＤ
Ｒ３５や、ＰＳＷ５２を含む例外種別情報保持手段４０
０や、演算例外バッファ２８とＲＯＢ２９との間の信号
線については、図が煩雑になるので、図２には示してい
ない。

【００２６】なお、図２中の各構成要素間の信号線につ
いては、次のａ〜ｄに示すルールに則り、符号が付与さ
れるものとする（図２上では、「信号線」の文言や、説
明に不要な信号線の符号の記入を省略している）。 ａ．１つの構成要素と他の１つの構成要素とを結ぶ信号
線は、両構成要素の符号を信号の方向の順に連続して並
べる。例えば、デコードステージ制御部２とＲＯＢ２９
との間の信号線の符号は、「２２９」となる。 ｂ．１つの構成要素と他の２つの構成要素とを結ぶ信号
線は、当該他の２つの構成要素のうちで数が小さい符号
を持つ構成要素を対象として、ａに示すルールで符号を
連続して並べる。例えば、演算結果レジスタ２６と結果
仮格納レジスタ１１およびソフトウェアビジブルレジス
タ１２との間の信号線の符号は、「２６１１」となる。 ｃ．１桁の符号を持つ構成要素間の信号線は、ａおよび
ｂに示すルールによる符号の中間に０を挿入する。例え
ば、分岐レベルカウンタ制御部１と分岐／メモリアクセ
ス命令追越しバッファ３および演算命令追越しバッファ
４との間の信号線の符号は、「１０３」となる。 ｄ．例外として、信号線１００２，３１２，および４１
２が存在する。

【００２７】図２中の構成要素のいくつかについて、以
下に、説明を加える。

【００２８】分岐レベルカウンタ制御部１は、本パイプ
ライン処理装置における投機実行の制御に必要な分岐レ
ベルという制御情報を生成し各命令に付与する制御を行
う。

【００２９】デコードステージ制御部２は、信号線１０
０２で供給される命令を解読（デコード）し、信号線２
０３で命令ディスパッチ指示を行う。

【００３０】分岐／メモリアクセス命令追越しバッファ
３は、分岐命令またはメモリアクセス命令を一旦溜め
て、発行可能な命令から選択して発行（ｉｓｓｕｅ）す
ることで、追い越し制御を行う。

【００３１】演算命令追越しバッファ４は、演算命令を
一旦溜めて、発行可能な命令から選択して発行すること
で、追い越し制御を行う。

【００３２】ＥＩステージ制御情報レジスタ５およびＥ
Ｇステージ制御情報レジスタ６は、各々、分岐／メモリ
アクセス命令側パイプラインステージであるＥＩステー
ジおよびＥＧステージの命令に対応する命令制御情報レ
ジスタであり、ＥＩステージおよびＥＧステージに存在
する命令の有効ビット（Ｖビット）およびＲＯＢ＃を持
ち回る。また、ＥＩステージ制御情報レジスタ５には分
岐予測情報も格納され、その分岐予測情報が信号線５１
９でアドレス計算器／分岐判定器１９に送られる。

【００３３】ＡＩステージ分岐レベルレジスタ７および
ＡＷステージ分岐レベルレジスタ９は、各々、演算命令
側パイプラインステ−ジであるＡＩステージおよびＡＷ
ステージの命令に対応する分岐レベルを持ち回る。

【００３４】ＡＩステージ命令制御情報レジスタ８およ
びＡＷステージ命令制御情報レジスタ１０は、各々、Ａ
ＩステージおよびＡＷステージの命令に対応する命令制
御情報レジスタであり、ＡＩステージおよびＡＷステー
ジのに存在する命令の有効ビットおよびＲＯＢ＃を持ち
回る。

【００３５】結果仮格納レジスタ１１は、投機実行によ
って先行して実行（演算）された結果を仮に保持してお
くデータ格納領域である。

【００３６】ソフトウェアビジブルレジスタ１２は、ソ
フトウェアによって参照可能なレジスタであり、投機実
行された命令が投機ではない状態（真に実行してもよい
状態）に遷移した場合に、結果仮格納レジスタ１１に格
納されたデータがコピーされるレジスタである。ここ
で、投機実行された命令が投機ではない状態に遷移した
場合に、結果仮格納レジスタ１１に格納されたデータを
ソフトウェアビジブルレジスタ１２にコピーする動作
を、「リタイア」と呼ぶ。

【００３７】図３は、図２に示すパイプライン処理装置
における演算命令および分岐命令のパイプラインでの動
作を説明するための図である。図３中の（ａ）は演算命
令のパイプラインでの動作を示しており、図３中の
（ｂ）は分岐命令のパイプラインでの動作を示してい
る。

【００３８】図４は、分岐レベルを用いた投機実行制御
の態様を説明するための図である。

【００３９】図５は、図２中の分岐レベルカウンタ制御
部１の構成および動作を説明するための図である。

【００４０】図６は、分岐レベル持ち回り制御（図１中
の分岐レベル制御手段１００による分岐レベルの更新の
制御）の態様を説明するための図である。

【００４１】図７は、図１に示す投機実行命令例外制御
方式におけるリタイアタイミングを説明するための図で
ある。

【００４２】図８は、図１および図２中の演算例外バッ
ファ２８に対する登録制御のタイミングを説明するため
の図である。

【００４３】図９は、図１に示す投機実行命令例外制御
方式による例外発生命令（演算例外発生の原因となった
演算命令）の次の命令以降についてのソフトウェアビジ
ブルレジスタ更新抑止タイミングを説明するための図で
ある。

【００４４】次に、上述のように構成された本実施の形
態に係る投機実行命令例外制御方式の動作について、以
下の（１）〜（４）において詳細に説明する。

【００４５】（１） パイプライン処理装置における全
体的な動作 まず、本実施の形態に係る投機実行命令例外制御方式の
動作説明の前提として、図２に示すパイプライン処理装
置における全体的な動作について説明する。

【００４６】（１−１） 分岐／メモリアクセス命令の
実行に関する動作 分岐／メモリアクセス命令の実行の際には、２種類のオ
ペランドＹおよびＺのオペランドデータを、結果仮格納
レジスタ１１またはソフトウェアビジブルレジスタ１２
から読み出す必要がある。

【００４７】このために、分岐／メモリアクセス命令追
越しバッファ３は、信号線３１１および３１２で、オペ
ランドＹおよびＺのアドレスを結果仮格納レジスタ１１
およびソフトウェアビジブルレジスタ１２に送出する。
同時に、分岐／メモリアクセス命令追越しバッファ３
は、ＹおよびＺの各々について、結果仮格納レジスタ１
１およびソフトウェアビジブルレジスタ１２のどちらに
オペランドデータが存在するかを信号線３１３および３
１４の各々で示す（信号線３１３および３１４がオン
（２進数の「１」）である場合にはソフトウェアビジブ
ルレジスタ１２にオペランドデータが存在することを示
し、オフ（２進数の「０」）である場合には結果仮格納
レジスタ１１にオペランドデータが存在することを示
す）。

【００４８】セレクタ１３および１４（分岐／メモリア
クセス命令側オペランドセレクタ）は、信号線３１３お
よび３１４の信号の有無（オン／オフ）に基づき、ソフ
トウェアビジブルレジスタ１２からオペランドデータを
読み出すか結果仮格納レジスタ１１からオペランドデー
タを読み出すかを選択する。

【００４９】このような操作によって読み出されたオペ
ランドデータは、ＥＩステージＹオペランドデータレジ
スタ１７およびＥＩステージＺオペランドデータレジス
タ１８に格納され、アドレス計算器／分岐判定器１９に
送られ、分岐先アドレスはアドレス結果レジスタ２４に
格納され、分岐予測判定結果（分岐予測成功の場合に
「１」を示す情報）が分岐予測成功レジスタ２３に格納
される。

【００５０】分岐予測成功レジスタ２３の分岐予測結果
は、信号線２３２７によってＡＮＤゲート２７に送出さ
れる。

【００５１】ＡＮＤゲート２７は、この分岐予測結果と
ＥＧステージ制御情報レジスタ６内の分岐命令の有効ビ
ットとのＡＮＤ（論理積）を求めることにより分岐予測
成功信号（分岐予測の成功を「１」で示す信号）を生成
し、当該分岐予測成功信号を信号線２７２８を介して本
実施の形態において特徴的な構成要素である演算例外バ
ッファ２８に送る（図１参照）。

【００５２】（１−２） 演算命令の実行に関する動作 演算命令の実行の際にも、上記の（１−１）の場合と同
様に、２種類のオペランドＹおよびＺのオペランドデー
タを、結果仮格納レジスタ１１またはソフトウェアビジ
ブルレジスタ１２から読み出す必要がある。

【００５３】このために、演算命令追越しバッファ４
は、信号線４１１および４１２で、オペランドＹおよび
Ｚのアドレスを結果仮格納レジスタ１１およびソフトウ
ェアビジブルレジスタ１２に送出する。同時に、演算命
令追越しバッファ４は、ＹおよびＺの各々について、結
果仮格納レジスタ１１およびソフトウェアビジブルレジ
スタ１２のどちらにオペランドデータが存在するかを信
号線４１５および４１６の各々で示す（信号線４１５お
よび４１６がオンである場合にはソフトウェアビジブル
レジスタ１２にオペランドデータが存在することを示
し、オフである場合には結果仮格納レジスタ１１にオペ
ランドデータが存在することを示す）。

【００５４】セレクタ１５および１６（演算命令側オペ
ランドセレクタ）は、信号線４１５および４１６の信号
の有無（オン／オフ）に基づき、ソフトウェアビジブル
レジスタ１２からオペランドデータを読み出すか結果仮
格納レジスタ１１からオペランドデータを読み出すかを
選択する。

【００５５】このような操作によって読み出されたオペ
ランドデータは、ＡＩステージＹオペランドデータレジ
スタ２０およびＡＩステージＺオペランドデータレジス
タ２１に格納され、ＡＬＵ２２に送られる。そして、Ａ
ＬＵ２２における演算結果は演算結果レジスタ２６に格
納され、演算例外検出結果（演算例外の発生を「１」で
示す情報）が演算例外レジスタ２５に格納される。

【００５６】演算例外レジスタ２５の演算例外検出結果
は、信号線２５２８によって、本実施の形態において特
徴的な構成要素である演算例外バッファ２８に送られる
（図１参照）。

【００５７】（２） パイプラインにおける命令動作タ
イミング 次に、図３に基づき、図２に示すパイプライン処理装置
における演算命令および分岐命令のパイプライン動作タ
イミングについて説明する。

【００５８】（２−１） 演算命令の動作タイミング 図３中の（ａ）を参照して、演算命令のパイプライン動
作タイミングを説明する。

【００５９】演算命令は、まず、命令解読とディスパッ
チ（Ｄｉｓｐａｔｃｈ）を行うＤステージでディスパッ
チされ、ＡＲステージで演算命令追越しバッファ４に移
行（格納）され、発行（Ｉｓｓｕｅ）されるのを待つ状
態となる。

【００６０】そして、発行されたら、レジスタファイル
３００（結果仮格納レジスタ１１またはソフトウェアビ
ジブルレジスタ１２）に対してリード（ｒｅａｄ）アド
レスが送出される（ＡＲステージ）。

【００６１】このアドレスに基づきオペランドデータが
読み出されて、ＡＩステージＹオペランドデータレジス
タ２０およびＡＩステージＺオペランドデータレジスタ
２１にオペランドデータが格納される。そのステージが
ＡＩステージである。

【００６２】次に、ＡＬＵ２２で演算が実行され、ＡＷ
ステージで演算結果が得られる（演算結果が演算結果レ
ジスタ２６に格納される）。それと同時に、演算例外も
検出される（演算例外検出結果が演算例外レジスタ２５
に格納される）。さらに、演算結果は、ＡＷステージの
次のステージで、レジスタファイル３００に格納され
る。

【００６３】（２−２） 分岐命令の動作タイミング 図３中の（ｂ）を参照して、分岐命令のパイプライン動
作タイミングを説明する。

【００６４】分岐命令は、Ｄステージでディスパッチさ
れ、ＭＲステージで分岐／メモリアクセス命令追越しバ
ッファ３に移行（格納）され、発行されるのを待つ状態
となる。

【００６５】演算命令の場合と同様に、ＭＲステージで
送出されるリードアドレスに基づいて、レジスタファイ
ル３００（結果仮格納レジスタ１１またはソフトウェア
ビジブルレジスタ１２）からオペランドデータがＥＩス
テージＹオペランドデータレジスタ１７およびＥＩステ
ージＺオペランドデータレジスタ１８に読み出され（Ｅ
Ｉステージ）、ＥＧステージのタイミングでは、分岐先
アドレスが取得され（分岐先アドレスがアドレス結果レ
ジスタ２４に格納され）、分岐予測判定結果（成功また
は失敗）が検出される（分岐予測判定結果が分岐予測成
功レジスタ２３に格納される）。

【００６６】（３） 分岐レベルによる投機実行制御の
態様 次に、図４，図５，および図６に基づき、分岐レベルを
用いた投機実行制御の態様について説明する。これによ
り、図１中の分岐レベル制御手段１００の処理内容を明
確にする。

【００６７】（３−１） 分岐レベルの考え方 まず、図４に基づき、投機実行制御における分岐レベル
の考え方について説明する。

【００６８】ここでは、具体例として、図４に示すよう
に、命令１〜命令７の命令列が分岐命令によって区分さ
れている場合を考える。

【００６９】この場合に、本実施の形態、ひいては本発
明では、図４に示すように各命令に「分岐レベル」とい
う制御情報が付与される。「分岐レベル」は、投機実行
時に分岐命令間の命令列を区分するために必要な情報で
あり、全ての命令に命令解読ステージ（Ｄステージ）で
付与され、分岐レベルが０の命令は非投機状態であると
みなされる。

【００７０】図４に示す具体例においては、分岐予測成
功前の場合に、命令２の分岐命令さえ分岐予測成功／失
敗の判断がつかないとすると、（ａ）に示すように分岐
レベルが付与される。

【００７１】図４中の（ｂ）には、図４中の（ａ）の状
態において分岐予測成功が発生した場合の分岐レベルの
変化を示している。

【００７２】分岐予測成功によって、「（ａ）の状態で
分岐レベルが１であった命令の分岐レベルは０となる」
というように、分岐レベルが更新される。すなわち、以
下に示すような法則に基づいて分岐レベルが移行する。

【００７３】 分岐レベル０の命令 → 分岐レベル０のまま 分岐レベル１の命令 → 分岐レベル０に更新 分岐レベル２の命令 → 分岐レベル１に更新 分岐レベル３の命令 → 分岐レベル２に更新

【００７４】本実施の形態、ひいては本発明の投機実行
命令例外制御方式では、このような「分岐レベル」とい
う考え方を使用することを前提として、演算結果の格納
制御や例外情報管理等が行われている。

【００７５】（３−２） 分岐レベルカウンタに関する
動作 次に、図５に基づき、分岐レベルカウンタ制御部１の制
御に関する動作について説明する。

【００７６】図５中の（ａ）には、分岐レベルカウンタ
制御部１の詳細な構成を示している。すなわち、分岐レ
ベルカウンタ制御部１は、分岐レベルカウンタ（図５中
では「分Ｌカウンタ」で示す）５０１と、インクリメン
タ５０２と、デクリメンタ５０３と、セレクタ５０４と
を含んで構成されている。また、信号線２０１で分岐命
令ディスパッチを受け、ＡＮＤゲート２７の出力情報に
基づいて分岐予測成功または分岐予測失敗の信号を入力
する（なお、図５中の分岐予測成功および分岐予測失敗
の信号に関するＡＮＤゲート２７と分岐レベルカウンタ
制御部１との間の信号線については図２には示していな
い）。さらに、セレクタ５０４の出力信号が、分岐レベ
ルカウンタ制御部１の出力信号線である信号線１０３上
に発行される。

【００７７】図５中の（ｂ）には、図５中の（ａ）に示
す分岐レベルカウンタ制御部１における制御の内容を真
理値表で示している。

【００７８】分岐予測失敗が発生した場合には、正しい
分岐先命令がもう一度最初から実行し直されるので、分
岐レベルカウンタ５０１の値は無条件に０にされる。

【００７９】また、分岐予測成功が発生した場合には、
後続命令群の分岐レベルは−１されるべきなので、分岐
レベルカウンタ５０１の値がデクリメンタ５０３によっ
て−１される。

【００８０】さらに、分岐命令ディスパッチが発生した
場合には、そこで分岐レベルの区切りが生じたことにな
るので、後続命令にはより大きな値の分岐レベルが付与
される。したがって、分岐レベルカウンタ５０１はイン
クリメンタ５０２によって＋１される。

【００８１】またさらに、分岐予測成功と分岐命令ディ
スパッチとが同時に発生した場合には、＋／−が相殺さ
れて値は不変となる。ここで、ディスパッチされた命令
に付与される分岐レベルは、分岐予測成功が同時に発生
した場合には、−１されなければならない。ただし、分
岐レベルが０の場合には、−１してはならない。

【００８２】（３−３） 分岐レベル持ち回り制御 次に、図６に基づき、分岐レベル持ち回り制御（図２に
示すパイプライン処理装置内の各分岐レベルレジスタに
おける分岐レベルの値の更新に関する制御）について説
明する。

【００８３】図６には、具体例として、演算命令追越し
バッファ４内の各エントリにおける分岐レベルレジスタ
およびＡＩステージ分岐レベルレジスタ７について、詳
細な分岐レベル持ち回り制御回路構成を示している（図
６中の「分ＬＲＥＧ」は持ち回り制御のための周辺回路
を除く狭義の分岐レベルレジスタを示している）。

【００８４】このような分岐レベルレジスタ（図６に示
すもの以外の本パイプライン処理装置内の各分岐レベル
レジスタについても同様）は全て同じ構成を有してお
り、分岐予測成功が発生した場合には、分岐レベルレジ
スタ群が同時に−１されなければならない。ただし、分
岐予測成功発生前の分岐レベルが０の場合には−１して
はならない。

【００８５】また、分岐レベルレジスタがホールドされ
ている場合（図６中の「ＨＬＤ」で示す信号が与えられ
ている場合）に分岐予測成功が発生したときには、次段
に送出する分岐レベルの情報をそのままホールド時の設
定値にすることで、ホールド時でも適切な分岐レベルの
更新が可能となる。

【００８６】（４） 投機実行命令の例外制御に関する
動作 次に、以上の（１）〜（３）の処理が行われることを前
提として、本実施の形態に係る投機実行命令例外制御方
式における「投機実行命令の例外制御」（本発明に特徴
的な例外制御）に関する動作を説明する。

【００８７】（４−１） ＲＯＢ２９に対する登録・解
放制御およびレジスタファイル３００におけるリタイア
制御に関する動作 まず、図１を参照して、ＲＯＢ２９に対する命令の登録
および解放の制御と、レジスタファイル３００における
リタイア制御とに関する動作について説明する。

【００８８】デコードステージ制御部２からディスパッ
チされた全ての命令は、信号線２２９を介して、ＲＯＢ
２９に命令実行順（ｉｎ−ｏｒｄｅｒ）で登録される。
また、同タイミングで、分岐レベルカウンタ制御部１よ
り信号線１０３を介して送られてきた分岐レベルという
制御情報もＲＯＢ２９に格納される。

【００８９】その際、登録された命令には、ＲＯＢ＃が
付与される。そして、当該ＲＯＢ＃は、各パイプライン
ステ−ジの制御情報に含まれ、命令の識別子としてリプ
ライデータ管理等の制御に利用される。

【００９０】ＷＰＴＲ３０は、ＲＯＢ２９に対して次回
に命令が登録される際のエントリ番号（ＲＯＢ＃となる
番号）を保持するカウンタであり、ＲＯＢ２９に新たな
命令が登録された時にカウントアップされる。

【００９１】ＲＯＢ２９に登録された命令は、その命令
のリタイアが行われる時点でＲＯＢ２９から解放され
る。ＲＯＢ２９はＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒ
ｓｔ Ｏｕｔ）構造をとっており、ＲＯＢ２９から命令
が解放される時も命令実行順でその解放が行われる。よ
って、ＲＯＢ２９における最古の命令のエントリ番号
（ＲＯＢ＃）は常にＲＰＴＲ３１によって示され、１つ
の命令がリタイアされるとＲＰＴＲ３１はカウントアッ
プされる。

【００９２】なお、命令のリタイア可能条件は、非投機
状態（先行する分岐命令の実行が全て完了し、その分岐
予測が当たっている状態）となることであり、ＲＯＢ２
９内に存在する当該命令の分岐レベル（当該命令に対す
るＲＯＢ２９内のエントリ中の分岐レベルレジスタの
値）が０となることで判る。

【００９３】命令がリタイアされると、結果仮格納レジ
スタ１１に格納されているその命令の実行結果がソフト
ウェアビジブルレジスタ１２にコピーされ、その命令の
実行内容をソフトウェアによって参照することが可能に
なり、その命令の実行が正式に完了する。

【００９４】ここで、図７に基づいて、リタイア制御タ
イミングを具体的に説明する。

【００９５】ＥＧステージで分岐命令の分岐予測成功が
判明した場合には、その分岐命令に後続する演算命令が
登録されているＲＯＢ２９のエントリに存在する分岐レ
ベルレジスタがカウントダウンされる。

【００９６】図７に示す具体例では、そのカウントダウ
ンによって、その分岐レベルレジスタの値（分岐レベ
ル）が０となり、当該演算命令は非投機状態になる。こ
の瞬間、当該演算命令はリタイア可能となり、リタイア
Ｖビット３３（図１参照）のセットが行われ、ＲＯＢ出
力制御情報レジスタ３４にＲＯＢ２９からの読み出し情
報（ソフトウェアビジブルレジスタ１２におけるライト
アドレス（ＷＡ））が格納される。

【００９７】それと同時に、ＲＰＴＲ３１によって示さ
れるアドレス（当該演算命令のＲＯＢ＃が該当する。図
７ではｎ）で結果仮格納レジスタ１１から当該演算命令
の結果が読み出され、その読出しデータ（当該演算命令
の結果）がＷＤＲ３５に格納される。

【００９８】さらに、次のサイクル（ステージ）で、ソ
フトウェアビジブルレジスタ１２がＷＥ（Ｗｒｉｔｅ
Ｅｎａｂｌｅ。ライトイネーブル）となって、当該演算
命令の結果がＲＯＢ出力制御情報レジスタ３４内のライ
トアドレスによって特定されるソフトウェアビジブルレ
ジスタ１２内の領域に格納される。

【００９９】（４−２） 演算例外バッファ２８に対す
る登録制御に関する動作 次に、演算例外バッファ２８に対する登録制御の概要に
ついて説明する。

【０１００】演算例外バッファ２８への登録は、演算例
外を伴う演算命令がＡＷステージに現れたことによって
行われる。この「演算例外を伴う演算命令がＡＷステー
ジに現れたこと」は、信号線１０２８上のＶａｗ（ＡＷ
ステージ制御情報レジスタ１０中の情報の一部）と、信
号線２５２８上の演算例外レジスタ２５内の演算例外種
別毎の演算例外の発生を示す情報（演算例外検出結果）
の６ビットＯＲ出力とのＡＮＤ（図１中の信号線１００
０の値）が「１」になることによって判る。

【０１０１】この時、信号線９２８によって送られてく
る分岐レベル（ＡＷステージ分岐レベルレジスタ９内の
分岐レベル）に対応する演算例外バッファ２８内のエン
トリにおいて、当該演算命令よりも古い（プログラム上
の命令実行順で「古い」）命令の例外情報（ＲＯＢ＃お
よび例外種別情報）が既に登録されている場合には、演
算例外バッファ２８には何も格納されず当該演算命令に
関する情報は捨てられる。

【０１０２】ここで、「演算例外バッファ２８に古い命
令が既に登録されているか否か」の認識は、ＲＰＴＲ３
１の値（ＲＯＢ２９の先頭エントリ番号を示すＲＯＢ
＃），ＷＰＴＲ３０の値（ＲＯＢ２９の最終エントリ番
号を示すＲＯＢ＃），情報を登録しようとする演算命令
のＲＯＢ＃，および演算例外バッファ２８に既に登録さ
れている当該分岐レベルに対するエントリ中のＲＯＢ＃
の比較によって、比較制御部４４〜４７により判断され
る。

【０１０３】比較制御部４４〜４７による「演算例外バ
ッファ２８に登録されようとしている命令と既に登録さ
れている命令とのいずれが古いかを検出する制御」につ
いて、簡単に説明を加える。

【０１０４】演算命令の実行は演算命令追越しバッファ
４の制御により、アウトオブオーダ（ｏｕｔ−ｏｆ−ｏ
ｒｄｅｒ）で行われるため、先にＡＷステージに到達し
た命令が古い命令であるとは限らない。しかし、ＲＯＢ
２９に登録される順番はインオーダであるため、ＲＯＢ
＃の比較によってどちらの命令が古いかを知ることがで
きる（ただし、ＲＯＢ２９の登録が一回りしてＷＰＴＲ
３０の値とＲＰＴＲ３１との値が逆転する可能性もある
ので、ＷＰＴＲ３０の値とＲＰＴＲ３１の値との大小関
係が逆転しないようにチェックする等の注意が必要にな
る）。

【０１０５】比較制御部４４〜４７は、このようなＲＯ
Ｂ＃の性質に基づくＲＯＢ＃の比較制御を行い、演算例
外バッファ２８の各エントリに登録されようとしている
例外情報（ＡＷステージの命令に関する演算例外の例外
情報）のストローブ信号（図１中のＳで示す）の生成を
制御する。

【０１０６】また、分岐予測成功が発生した場合には、
演算例外バッファ２８内のエントリｅ１〜ｅ３のＲＯＢ
＃１格納部３７，ＲＯＢ＃２格納部３８，およびＲＯＢ
＃３格納部３９ならびにＩｎｔ１格納部４１，Ｉｎｔ２
格納部４２，およびＩｎｔ３格納部４３の情報は、各
々、ＲＯＢ＃０格納部３６，ＲＯＢ＃１格納部３７，お
よびＲＯＢ＃２格納部３８ならびにＩｎｔ０格納部４
０，Ｉｎｔ１格納部４１，およびＩｎｔ２格納部４２に
シフトされる。ただし、若いエントリに既に有効な情報
が格納されている場合には、先行命令（より古い命令）
で演算例外が発生している場合に該当するので、シフト
されてきたＲＯＢ＃および例外種別情報は捨てられる。

【０１０７】次に、図８に基づき、演算例外バッファ２
８への登録制御のタイミングについて具体的に説明す
る。

【０１０８】図８中の（ａ）では、演算命令（分岐レベ
ルが２でありＡＷステージに存在する演算命令）でＦＯ
Ｆ例外（浮動小数点オーバーフロー例外）が発生した場
合のタイミングを示している。この場合には、ＡＷステ
ージの次のタイミングでＩｎｔ２格納部４２にはＦＯＦ
識別情報（例外種別情報の１つ）が格納され、ＲＯＢ＃
２格納部３８にはＲＯＢ＃の「ｎ」が格納される。

【０１０９】図８中の（ｂ）では、分岐命令の分岐予測
成功時の演算例外バッファ２８におけるシフト動作のタ
イミングについて示している。ＥＧステージにおける分
岐予測成功の発生後に、Ｉｎｔ３格納部４３の情報（Ｆ
ＯＦ識別情報）はＩｎｔ２格納部４２に移行され、ＲＯ
Ｂ＃３格納部３９の情報（ｎ）はＲＯＢ＃２格納部３８
に移行される。

【０１１０】（４−３） ソフトウェアビジブルレジス
タ１２の更新の抑止動作次に、図１および図９に基づ
き、本実施の形態、ひいては本発明において最も特徴的
な「演算例外発生後のソフトウェアビジブルレジスタ１
２の更新の抑止動作」について説明する。

【０１１１】図１中の抑止手段２００は、図９に示すよ
うなタイミングで、当該抑止動作を行う。すなわち、演
算例外を発生させた演算命令の例外情報が演算例外バッ
ファ２８のエントリｅ０（分岐レベル０に対応するエン
トリ）に登録されていた場合に、その演算命令がリタイ
ア動作にはいった時、すなわちリタイア可能の信号が点
灯した時（リタイアＶビット３３がセットされた時）
に、以下に示すような動作を行う。

【０１１２】まず、コンパレータ４８によって、ＲＰＴ
Ｒ３１の内容（ＲＯＢ＃）とＲＯＢ＃０格納部３６の内
容（ＲＯＢ＃）とを比較し、両方のＲＯＢ＃が一致する
か否かを判定する。

【０１１３】この判定で両方のＲＯＢ＃が一致した場合
には、その旨を示す信号をＲＯＢ＃一致受けフラグ３２
で受けて、その次のタイミングでリタイア書込み抑止フ
ラグ４９を点灯しっぱなしにする。

【０１１４】これによって、演算例外が発生した命令の
次の命令以降についてのソフトウェアビジブルレジスタ
１２の更新は抑止される（ＮＯＴゲート５０およびＡＮ
Ｄゲート５１の作用でソフトウェアビジブルレジスタ１
２のＷＥ端子にオン信号が送出されることがなくな
る）。

【０１１５】ここで、抑止手段２００は、上記の処理を
行うに際して、命令実行順を考慮した上で正確に当該抑
止を実現する。すなわち、演算例外の発生した演算命令
が複数存在する場合に、命令実行順（ＲＯＢ＃順）で最
古の演算命令について、その演算命令の次の命令以降に
ついてのソフトウェアビジブルレジスタ１２の更新を抑
止する。

【０１１６】また、例外情報種別保持手段４００は、上
記の抑止手段２００による抑止処理の契機となった演算
命令に対する演算例外バッファ２８中の例外種別情報
（Ｉｎｔ０格納部４０内の情報）を、リタイア書込み抑
止フラグ４９に対するストローブ信号と同一のストロー
ブ信号に基づくタイミングでＰＳＷ５２に登録し保持す
る。

【０１１７】

【発明の効果】以上説明したように、本発明によると、
以下に示すような効果が生じる。

【０１１８】第１の効果は、投機実行命令の例外制御に
おける演算例外発生後の実行状態の保存を簡易に、かつ
ハードウェアコストの面で優位に実現することができる
ということである。このような効果が生じる理由は、分
岐レベルの考え方を採用し、従来ＲＯＢに持たせていた
投機実行命令の例外制御に関する情報を、演算例外バッ
ファ等に持たせることができ、ＲＯＢにおけるハードウ
ェアの負担を少なくすることができる（例えば、情報量
が大きい例外種別情報をＲＯＢに持たせる必要がなくな
る）からである。

【０１１９】第２の効果は、演算例外発生後の実行状態
を保存して例外発生状態を把握するにあたって、正確に
（命令実行順を考慮して）その例外発生状態を把握する
ことができるということである。このような効果が生じ
る理由は、抑止手段の動作等によってＲＯＢ＃（ＲＯＢ
登録番号）に基づく「命令実行順を考慮したソフトウェ
アビジブルレジスタの更新の抑止」を行うことができる
からである。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る投機実行命令例外
制御方式の構成を示す図である。

【図２】図１に示す投機実行命令例外制御方式が適用さ
れるパイプライン処理装置の全体構成を示すブロック図
である。

【図３】図２に示すパイプライン処理装置における演算
命令および分岐命令のパイプラインでの動作を説明する
ための図である。

【図４】分岐レベルを用いた投機実行制御の態様を説明
するための図である。

【図５】図２中の分岐レベルカウンタ制御部の構成およ
び動作を説明するための図である。

【図６】分岐レベル持ち回り制御（図１中の分岐レベル
制御手段による分岐レベルの更新の制御）の態様を説明
するための図である。

【図７】図１に示す投機実行命令例外制御方式における
リタイアタイミングを説明するための図である。

【図８】図１および図２中の演算例外バッファに対する
登録制御のタイミングを説明するための図である。

【図９】図１に示す投機実行命令例外制御方式による例
外発生命令の次の命令以降についてのソフトウェアビジ
ブルレジスタ更新抑止タイミングを説明するための図で
ある。

【符号の説明】

１ 分岐レベルカウンタ制御部 ２ デコードステージ制御部 ３ 分岐／メモリアクセス命令追越しバッファ ４ 演算命令命令追越しバッファ ５ ＥＩステージ制御情報レジスタ ６ ＥＧステージ制御情報レジスタ ７ ＡＩステージ分岐レベルレジスタ ８ ＡＩステージ制御情報レジスタ ９ ＡＷステージ分岐レベルレジスタ １０ ＡＷステージ制御情報レジスタ １１ 結果仮格納レジスタ １２ ソフトウェアビジブルレジスタ １３，１４，１５，１６，５０４ セレクタ １７ ＥＩステージＹオペランドデータレジスタ １８ ＥＩステージＺオペランドデータレジスタ １９ アドレス計算器／分岐判定器 ２０ ＡＩステージＹオペランドデータレジスタ ２１ ＡＩステージＺオペランドデータレジスタ ２２ ＡＬＵ ２３ 分岐予測成功レジスタ ２４ アドレス結果レジスタ ２５ 演算例外レジスタ ２６ 演算結果レジスタ ２７，５１ ＡＮＤゲート ２８ 演算例外バッファ ２９ ＲＯＢ ３０ ＷＰＴＲ ３１ ＲＰＴＲ ３２ ＲＯＢ＃（ＲＯＢ登録番号）一致受けフラグ ３３ リタイアＶビット ３４ ＲＯＢ出力制御情報レジスタ ３５ ＷＤＲ ３６ ＲＯＢ＃０格納部 ３７ ＲＯＢ＃１格納部 ３８ ＲＯＢ＃２格納部 ３９ ＲＯＢ＃３格納部 ４０ Ｉｎｔ０格納部 ４１ Ｉｎｔ１格納部 ４２ Ｉｎｔ２格納部 ４３ Ｉｎｔ３格納部 ４４，４５，４６，４７ 比較制御部 ４８ コンパレータ ４９ リタイア書込み抑止フラグ ５０ ＮＯＴゲート ５２ ＰＳＷ １００ 分岐レベル制御手段 ２００ 抑止手段 ３００ レジスタファイル ４００ 例外種別情報保持手段 ５０１ 分岐レベルカウンタ ５０２ インクリメンタ ５０３ デクリメンタ

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 投機実行が行われるパイプライン処理装
   置において、分岐レベルの付与・更新のための制御を行
   う分岐レベル制御手段と、アウトオブオーダ実行で逆転
   された命令同士の順序関係の正確な実行順序をＲＯＢ登
   録番号を用いて認識することによって、前記分岐レベル
   制御手段で付与・更新された分岐レベルが０の例外発生
   命令の中で最古の命令の後続命令に関するソフトウェア
   ビジブルレジスタ更新を命令実行順を考慮して抑止する
   抑止手段とを有することを特徴とする投機実行命令例外
   制御方式。
2. 【請求項２】 投機実行が行われるパイプライン処理装
   置において、命令ディスパッチ時に各命令に分岐レベル
   を付与し、分岐予測成功の発生に応じて前記パイプライ
   ン処理装置における各分岐レベルレジスタの分岐レベル
   を更新する制御を行う分岐レベル制御手段と、命令実行
   順で各命令が登録され、書込みポインタおよび読出しポ
   インタによって書込みおよび読出しの制御が行われるＲ
   ＯＢと、前記分岐レベル制御手段によって付与・更新さ
   れる分岐レベル毎にエントリを有し、各エントリ中にＲ
   ＯＢ登録番号および例外種別情報を保持し、各エントリ
   中の比較制御部の制御によって当該各エントリに対する
   分岐レベルを持つ例外発生命令の中で最古の命令の情報
   を当該エントリに登録する演算例外バッファと、読出し
   ポインタによって指示される前記ＲＯＢ内の命令がリタ
   イア可能となった場合に当該命令のＲＯＢ登録番号とそ
   の時点における前記演算例外バッファ中の分岐レベル０
   に対するエントリ中のＲＯＢ登録番号とを比較し、両方
   のＲＯＢ登録番号が一致した場合に当該命令の後続命令
   に関するソフトウェアビジブルレジスタ更新を抑止する
   抑止手段と、前記抑止手段による抑止の契機となった命
   令に対する前記演算例外バッファ中の例外種別情報を取
   得して保持する例外種別情報保持手段とを有することを
   特徴とする投機実行命令例外制御方式。
3. 【請求項３】 ＲＯＢ登録番号一致受けフラグ，リタイ
   アＶビット，ＲＯＢ出力制御情報レジスタ，コンパレー
   タ，リタイア書込み抑止フラグ，ＮＯＴゲート，および
   ＡＮＤゲートを含んで構成される抑止手段を有すること
   を特徴とする請求項２記載の投機実行命令例外制御方
   式。
4. 【請求項４】 分岐レベルカウンタ制御部，デコードス
   テージ制御部，分岐／メモリアクセス命令追越しバッフ
   ァ，演算命令追越しバッファ，ＥＩステージ制御情報レ
   ジスタ，ＥＧステージ制御情報レジスタ，ＡＩステージ
   分岐レベルレジスタ，ＡＩステージ制御情報レジスタ，
   ＡＷステージ分岐レベルレジスタ，ＡＷステージ制御情
   報レジスタ，結果仮格納レジスタ，ソフトウェアビジブ
   ルレジスタ，セレクタ群，ＥＩステージＹオペランドデ
   ータレジスタ，ＥＩステージＺオペランドデータレジス
   タアドレス計算器／分岐判定器，ＡＩステージＹオペラ
   ンドデータレジスタ，ＡＩステージＺオペランドデータ
   レジスタ，ＡＬＵ，分岐予測成功レジスタ，アドレス結
   果レジスタ，演算例外レジスタ，演算結果レジスタ，お
   よびＡＮＤゲートを含むパイプライン処理装置に適用さ
   れることを特徴とする請求項１，請求項２，または請求
   項３記載の投機実行命令例外制御方式。
5. 【請求項５】 分岐レベルの生成・付与を行う分岐レベ
   ルカウンタ制御部と分岐レベル持ち回り制御を実現する
   分岐レベルレジスタ群とを含む分岐レベル制御手段を有
   することを特徴とする請求項１，請求項２，請求項３，
   または請求項４記載の投機実行命令例外制御方式。
6. 【請求項６】 分岐レベルが０〜３の４段階のレベルで
   あることを特徴とする請求項１，請求項２，請求項３，
   請求項４，または請求項５記載の投機実行命令例外制御
   方式。