JP3443526B2 - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より詳しくは、半導体記憶装置の出力回路に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to an output circuit of a semiconductor memory device.
【０００２】[0002]
【従来の技術】半導体記憶装置の出力回路として、図８
に示すようなものがある。この出力回路においては、出
力データは、出力制御回路１および出力バッファ２を経
由して出力端子３に出力されるようになっている。出力
バッファ２としては、Ｎチャネルトランジスタのみで構
成する場合と、ＣＭＯＳ(相補型金属酸化膜半導体)イン
バータで構成する場合がある。尚、図８における出力バ
ッファ２は、ＮチャネルトランジスタＱ1,Ｑ2のみで構
成されている。2. Description of the Related Art As an output circuit of a semiconductor memory device, FIG.
There is something like. In this output circuit, the output data is output to the output terminal 3 via the output control circuit 1 and the output buffer 2. The output buffer 2 may be composed of only N-channel transistors or may be composed of CMOS (complementary metal oxide semiconductor) inverters. The output buffer 2 in FIG. 8 is composed of only N-channel transistors Q1 and Q2.
【０００３】そして、上記出力制御回路１からトランジ
スタＱ1側への出力信号のレベルが“Ｈ"になると、トラ
ンジスタＱ1がオンして第１電源の電源電圧(“Ｈ"レベ
ル)が出力端子３に印加される。一方、上記出力制御回
路１からトランジスタＱ2側への出力信号のレベルが
“Ｈ"になると、トランジスタＱ2がオンして第２電源の
電源電圧(“Ｌ"レベル)が出力端子３に印加される。上
記構成の出力回路では、通常、出力端子３に負荷されて
いる容量および電流を駆動するために、トランジスタＱ
1,Ｑ2のサイズを大きくする必要がある。When the level of the output signal from the output control circuit 1 to the transistor Q1 side becomes "H", the transistor Q1 is turned on and the power supply voltage ("H" level) of the first power supply is supplied to the output terminal 3. Is applied. On the other hand, when the level of the output signal from the output control circuit 1 to the transistor Q2 side becomes "H", the transistor Q2 is turned on and the power supply voltage ("L" level) of the second power supply is applied to the output terminal 3. . In the output circuit having the above configuration, in order to drive the capacity and current normally loaded on the output terminal 3, the transistor Q
It is necessary to increase the size of 1 and Q2.
【０００４】ところが、上述のように、トランジスタＱ
１,Ｑ2のサイズを大きくすると、多数の出力端子を持つ
半導体記憶装置では、同時に複数の出力バッファ２,２
…が動作するために電源から消費する電流が一時的に増
大し、そのために電源ラインにノイズが発生する。この
電源ノイズはスイッチングしていない出力回路を経由し
て出力に現れたり、他の回路に大きな影響を与えたりす
る。However, as described above, the transistor Q
If the size of 1, Q2 is increased, in a semiconductor memory device having a large number of output terminals, a plurality of output buffers 2, 2,
The current consumed from the power supply temporarily increases due to the operation of ..., Therefore, noise is generated in the power supply line. This power supply noise appears at the output via the output circuit that is not switching, and has a great influence on other circuits.
【０００５】そこで、トランジスタＱ1,Ｑ2のサイズを
大きくする変わりに、複数個の小さなトランジスタで出
力バッファ２を構成した出力回路が提案されている。こ
のような出力回路として、特開平６−９０１５２公報に
開示されているようなものがある。Therefore, instead of increasing the sizes of the transistors Q1 and Q2, an output circuit has been proposed in which the output buffer 2 is composed of a plurality of small transistors. An example of such an output circuit is disclosed in Japanese Patent Laid-Open No. 6-90152.
【０００６】この出力回路においては、図９に示すよう
に、電源ＶCC IOとグランドＶSS IOとの間に接続された
第１トランジスタＱ1及び第２トランジスタＱ2で構成さ
れる出力バッファを有している。ここで、第１トランジ
スタＱ1は、並列に接続された３個のトランジスタＱ1',
Ｑ2',Ｑ3'で構成されている。同様に、上記第２トラン
ジスタＱ2は、並列に接続された３個のトランジスタＱ
4',Ｑ5',Ｑ6'で構成されている。そして、第１トランジ
スタＱ1と第２トランジスタＱ2との接続点は、出力端子
(抵抗Ｒ,インダクタンスＬおよびキャパシタンスＣで等
価的に表される出力負荷が接続されているパッド)ＤＯ
につながっている。In this output circuit, as shown in FIG. IO and ground VSS It has an output buffer composed of a first transistor Q1 and a second transistor Q2 connected to IO. Here, the first transistor Q1 is composed of three transistors Q1 ',
It is composed of Q2 'and Q3'. Similarly, the second transistor Q2 is composed of three transistors Q connected in parallel.
It is composed of 4 ', Q5' and Q6 '. The connection point between the first transistor Q1 and the second transistor Q2 is the output terminal
(Pad to which an output load equivalently represented by resistance R, inductance L and capacitance C is connected) DO
Connected to.
【０００７】さらに、上記出力回路は、遅延手段とし
て、第１遅延回路５及び第２遅延回路６を有している。
そして、第１遅延回路５の出力端子Ｃ,Ｄ,Ｅは、夫々ト
ランジスタＱ3',Ｑ1',Ｑ2'のゲートに接続されている
(但し、トランジスタＱ3'のゲートにはキャパシタＣ1を
介して接続されている)。同様に、第２遅延回路６の出
力端子Ｃ,Ｄ,Ｅは、夫々トランジスタＱ6',Ｑ4',Ｑ5'の
ゲートに接続されている。Further, the output circuit has a first delay circuit 5 and a second delay circuit 6 as delay means.
The output terminals C, D, E of the first delay circuit 5 are connected to the gates of the transistors Q3 ', Q1', Q2 ', respectively.
(However, it is connected to the gate of the transistor Q3 'through the capacitor C1). Similarly, the output terminals C, D, E of the second delay circuit 6 are connected to the gates of the transistors Q6 ', Q4', Q5 ', respectively.
【０００８】上記構成において、上記出力回路がスタン
バイ状態である場合には、信号ＤＯＦＦのレベルが
“Ｌ"であるために、ＮＡＮＤ1の出力のレベルは“Ｈ"
となる。したがって、トランジスタＱ14がオンしてトラ
ンジスタＱ3'のゲートがグランドＶSS IOに接続され、
その結果トランジスタＱ3'はオフしている。一方、上記
第１遅延回路５の入力端子Ａのレベルは、インバータＩ
Ｖ1の出力(点Ｘ)の出力レベルが“Ｌ"であるためにＮＡ
ＮＤ3の出力(点Ｙ)のレベルは“Ｈ"となることから、
“Ｈ"にある。また、第１遅延回路５の入力端子Ｂのレ
ベルは“Ｌ(＝信号ＤＯＦＦのレベル)"にある。その結
果、第１遅延回路５の出力端子Ｃ,Ｄ,Ｅのレベルは、夫
々“Ｌ"となる。したがって、トランジスタＱ1',Ｑ2'は
オフしている。また、点Ｙのレベルは“Ｈ"であるた
め、ゲートが電源ＶCC IOに接続されているために常時
オンして抵抗として働くトランジスタＱ12を介してトラ
ンジスタＱ11がオンしている。In the above configuration, when the output circuit is in the standby state, the level of the signal DOFF is "L", so the output level of the NAND1 is "H".
Becomes Therefore, the transistor Q14 turns on and the gate of the transistor Q3 'becomes ground VSS. Connected to IO,
As a result, the transistor Q3 'is off. On the other hand, the level of the input terminal A of the first delay circuit 5 is the inverter I
NA because the output level of V1 output (point X) is "L"
Since the output level of ND3 (point Y) is "H",
Located at "H". The level of the input terminal B of the first delay circuit 5 is "L (= level of signal DOFF)". As a result, the levels of the output terminals C, D, E of the first delay circuit 5 become "L", respectively. Therefore, the transistors Q1 'and Q2' are off. Further, since the level at the point Y is "H", the gate has the power source Vcc. The transistor Q11 is turned on through the transistor Q12 which is always turned on because it is connected to IO and acts as a resistor.
【０００９】また、ＮＡＮＤ2の出力のレベルは“Ｈ"で
あるからインバータＩＶ2の出力レベルは“Ｌ"となり、
インバータＩＶ7の出力レベルは“Ｈ"となる。その結
果、第１遅延回路５の場合と同様に、第２遅延回路６の
出力端子Ｃ,Ｄ,Ｅのレベルは夫々“Ｌ"となる。したが
って、トランジスタＱ1',Ｑ2',Ｑ3'と同様に、トランジ
スタＱ6',Ｑ4',Ｑ5'はオフしている。Since the output level of the NAND2 is "H", the output level of the inverter IV2 becomes "L",
The output level of the inverter IV7 becomes "H". As a result, as in the case of the first delay circuit 5, the levels of the output terminals C, D, E of the second delay circuit 6 are "L", respectively. Therefore, the transistors Q6 ', Q4' and Q5 'are turned off, as are the transistors Q1', Q2 'and Q3'.
【００１０】一方、読み出し時には、上記信号ＤＯＦＦ
のレベルが“Ｈ"となるために、ＮＡＮＤ1およびＮＡＮ
Ｄ2は動作し得る状態となる。On the other hand, at the time of reading, the above signal DOFF
Of NAND1 and NAN because the level of
D2 is ready for operation.
【００１１】ここで、出力信号ＤＡＴＡ,ＤＡＴＡ♯の
うち、出力信号ＤＡＴＡのレベルが“Ｈ"になったとす
る。この場合、ＮＡＮＤ1の出力のレベルは“Ｈ"から
“Ｌ"に変わる。そうすると、先ず、トランジスタＱ14
がオフしてトランジスタＱ3'のゲートがグランドグラン
ドＶSS IOから切り離される。次に、インバータＩＶ1の
出力(点Ｘ)の出力レベルが“Ｌ"から“Ｈ"に変わる。こ
れによって、オン状態にあるトランジスタＱ11を介して
キャパシタＣ1に充電が行われる。続いて、２段のイン
バータＩＶ3,ＩＶ4による遅延時間(比較的大きく設定さ
れている)だけ送れてＮＡＮＤ3の出力(点Ｙ)のレベルが
“Ｌ"になる。これによって、抵抗としてのトランジス
タＱ12を介してトランジスタＱ11のゲートにレベル
“Ｌ"の信号が印加され、その結果、トランジスタＱ11
がオフする。尚、点Ｙの電位変化は、キャパシタとして
働くＰチャネル型ＭＯＳトランジスタＱ13によって緩和
される。第１遅延回路５の入力端子Ｂのレベルは“Ｈ
(＝信号ＤＯＦＦのレベル)"にある。そして、点Ｙと共
に第１遅延回路５の入力端子Ａのレベルが“Ｌ"になる
ことによって、第１遅延回路５の出力端子Ｄ,Ｅ,Ｃのレ
ベルが順次“Ｈ"になる。その結果、複数のトランジス
タＱ1',Ｑ2',Ｑ3'が順次段階的にオンして、出力端子Ｄ
Ｏに出力信号ＤＯＵＴとしてレベル“Ｈ"の信号が出力
される。Here, it is assumed that the level of the output signal DATA becomes "H" among the output signals DATA and DATA #. In this case, the output level of NAND1 changes from "H" to "L". Then, first, the transistor Q14
Turns off and the gate of transistor Q3 'is ground ground VSS Separated from IO. Next, the output level of the output (point X) of the inverter IV1 changes from "L" to "H". As a result, the capacitor C1 is charged via the transistor Q11 in the on state. Subsequently, the level of the output (point Y) of the NAND3 becomes "L" by sending the delay time (set to a relatively large value) by the two-stage inverters IV3 and IV4. As a result, a signal of level "L" is applied to the gate of the transistor Q11 via the transistor Q12 as a resistance, and as a result, the transistor Q11
Turns off. The potential change at the point Y is moderated by the P-channel type MOS transistor Q13 which functions as a capacitor. The level of the input terminal B of the first delay circuit 5 is "H".
(= The level of the signal DOFF) "and the level of the input terminal A of the first delay circuit 5 becomes" L "together with the point Y, so that the output terminals D, E, C of the first delay circuit 5 The levels gradually become “H.” As a result, the plurality of transistors Q1 ′, Q2 ′, Q3 ′ are sequentially turned on, and the output terminal D
A signal of level "H" is output to O as the output signal DOUT.
【００１２】一方、上記出力信号ＤＡＴＡ,ＤＡＴＡ♯
のうち、上記出力信号ＤＡＴＡ♯のレベルが“Ｈ"にな
った場合には、ＮＡＮＤ2の出力のレベルが“Ｈ"から
“Ｌ"に遷移してインバータＩＶ2の出力レベルが“Ｈ"
に、インバータＩＶ7の出力レベルが“Ｌ"になる。これ
により、第２遅延回路６の入力端子Ａのレベルが“Ｈ"
から“Ｌ"に遷移して、第２遅延回路６の出力端子Ｄ,
Ｅ,Ｃのレベルが順次“Ｈ"となる。その結果、複数のト
ランジスタＱ4',Ｑ5',Ｑ6'が順次段階的にオンして、出
力端子ＤＯに出力信号ＤＯＵＴとしてレベル“Ｌ"の信
号が出力される。On the other hand, the output signals DATA and DATA #
Among them, when the level of the output signal DATA # becomes "H", the output level of the NAND2 transits from "H" to "L" and the output level of the inverter IV2 becomes "H".
Then, the output level of the inverter IV7 becomes "L". As a result, the level of the input terminal A of the second delay circuit 6 is "H".
From "L" to the output terminal D of the second delay circuit 6,
The levels of E and C sequentially become "H". As a result, the plurality of transistors Q4 ', Q5', Q6 'are sequentially turned on step by step, and a signal of level "L" is output to the output terminal DO as the output signal DOUT.
【００１３】このように、上記特開平６−９０１５２公
報に開示された出力回路では、全体に対して能力の小さ
いトランジスタＱ1'〜Ｑ6'が段階的にオンするため、負
荷に対する出力電圧を確保しつつ、ピーク電流を緩和す
ることができる。その結果、電源ノイズを低減すること
ができるという効果を有する。As described above, in the output circuit disclosed in the above-mentioned Japanese Patent Laid-Open No. 6-90152, the transistors Q1 'to Q6' having a small capability with respect to the whole are turned on in stages, so that the output voltage for the load is secured. At the same time, the peak current can be relaxed. As a result, the power supply noise can be reduced.
【００１４】尚、上記出力端子ＤＯからレベル“Ｈ"の
信号を出力する場合の電源電圧及び電源電流の波形を図
１０に示す。ピーク電流は、図１０(a)に示すように４
０mＡ(ＩCC)であり、電源ノイズは、図１０(b)に示すよ
うに０.６Ｖ(ＶCC)である。さらに、出力波形の立ち上
がりを緩和できる。The waveforms of the power supply voltage and the power supply current when a signal of level "H" is output from the output terminal DO are shown in FIG. The peak current is 4 as shown in Fig. 10 (a).
It is 0 mA (ICC), and the power supply noise is 0.6 V (VCC) as shown in FIG. 10 (b). Furthermore, the rising of the output waveform can be relaxed.
【００１５】[0015]
【発明が解決しようとする課題】しかしながら、上記出
力バッファを構成するトランジスタのサイズを大きくす
る変わりに、複数個の小さなトランジスタで構成した半
導体記憶装置の出力回路においては、以下のような問題
がある。すなわち、上述したように、この出力回路によ
れば、能力の小さいトランジスタＱ1'〜Ｑ6'を段階的に
オンさせることによって、負荷に対する出力電圧を確保
しつつピーク電流を緩和することができ、さらに出力波
形の立ち上がりを緩和できる。However, instead of increasing the size of the transistors forming the output buffer, the output circuit of the semiconductor memory device including a plurality of small transistors has the following problems. . That is, as described above, according to this output circuit, by gradually turning on the transistors Q1 'to Q6' having a small ability, the peak current can be alleviated while securing the output voltage for the load. The rising of the output waveform can be relaxed.
【００１６】ところが、上記トランジスタＱ1',Ｑ2',Ｑ
3'は、電源ＶCC IOに接続されている。したがって、緩
やかではあるが電流が流れることによって、図１０(b)
に示すように、出力波形ＯＵＴの“Ｌ"から“Ｈ"へのレ
ベル変化時に電源ノイズが発生して、誤動作を引き起こ
す可能性を有しているという問題がある。However, the transistors Q1 ', Q2', Q
3'is power supply VCC Connected to IO. Therefore, the current flows slowly, but the current flows as shown in FIG.
As shown in, there is a problem that power supply noise may occur when the level of the output waveform OUT changes from "L" to "H", causing a malfunction.
【００１７】そこで、この発明の目的は、出力バッファ
動作時における電源からの消費電流の更なる緩和を行っ
て、電源ノイズの更なる減少を図ることができる半導体
装置を提供することにある。Therefore, an object of the present invention is to provide a semiconductor device capable of further reducing power consumption noise by further reducing the current consumption from the power source during the operation of the output buffer.
【００１８】[0018]
【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明は、第１電源と第２電源との間
に直列接続された第１トランジスタおよび第２トランジ
スタと,上記第１トランジスタと第２トランジスタの間
に接続された出力端子と,２つの入力信号に基づいて上
記第１・第２トランジスタのオンオフを制御する制御回
路を有して,上記各入力信号のレベルに応じた所定レベ
ルの電圧を上記出力端子に出力する半導体記憶装置にお
いて、上記出力端子と第３電源との間に,上記出力端子
側から,第５トランジスタと第１スイッチング手段とを
順次接続し、上記出力端子と第４電源との間に,上記出
力端子側から,第６トランジスタと第２スイッチング手
段とを順次接続し、上記第５トランジスタと第１スイッ
チング手段との接続点と,上記第２電源との間に,第１容
量を接続し、上記第６トランジスタと第２スイッチング
手段との接続点と,上記第２電源との間に,第２容量を接
続して、上記制御回路は,上記第１・第２スイッチング手
段および上記第５・第６トランジスタのオンオフをも制
御可能になっていることを特徴としている。In order to achieve the above object, the invention according to claim 1 provides a first transistor and a second transistor connected in series between a first power source and a second power source, and It has an output terminal connected between the 1st transistor and the 2nd transistor, and a control circuit for controlling ON / OFF of the 1st and 2nd transistors based on the 2 input signals. In a semiconductor memory device that outputs a voltage of a predetermined level to the output terminal, a fifth transistor and a first switching means are sequentially connected from the output terminal side between the output terminal and a third power source, The sixth transistor and the second switching means are sequentially connected from the output terminal side between the output terminal and the fourth power supply, and the connection point between the fifth transistor and the first switching means and the above The first capacitor is connected between the two power supplies, and the second capacitor is connected between the connection point between the sixth transistor and the second switching means and the second power supply. On / off of the first and second switching means and the fifth and sixth transistors can also be controlled.
【００１９】上記構成によれば、一方の入力信号のレベ
ルが“Ｈ"になると、制御回路の制御の下に、第１スイ
ッチング手段がオンされて第１容量に電荷が蓄積され
る。そして、第５トランジスタがオンされて第１容量に
蓄積された電荷が出力端子に供給されて上記出力端子の
電位レベルが高められた後、第１トランジスタがオンさ
れて第１電源の電源電圧(“Ｈ"レベル)が上記出力端子
に印加される。一方、他方の入力信号のレベルが“Ｈ"
になると、第２スイッチング手段および第６トランジス
タが順次オンされて上記出力端子の電荷が第２容量に引
抜かれて上記出力端子の電位レベルが低められた後、第
２トランジスタがオンされて第２電源の電源電圧(“Ｌ"
レベル)が上記出力端子に印加される。こうして、第１
トランジスタあるいは第２トランジスタのオン時におけ
る上記第１電源あるいは第２電源からの消費電流が低減
され、電源ノイズが減少される。According to the above structure, when the level of one input signal becomes "H", the first switching means is turned on under the control of the control circuit, and the electric charge is accumulated in the first capacitance. Then, after the fifth transistor is turned on and the charge accumulated in the first capacitor is supplied to the output terminal to increase the potential level of the output terminal, the first transistor is turned on and the power supply voltage of the first power supply ( "H" level) is applied to the output terminal. On the other hand, the level of the other input signal is "H"
Then, the second switching means and the sixth transistor are sequentially turned on, the charge of the output terminal is extracted to the second capacitor, the potential level of the output terminal is lowered, and then the second transistor is turned on to the second Power supply voltage ("L")
Level) is applied to the output terminal. Thus, the first
When the transistor or the second transistor is turned on, current consumption from the first power supply or the second power supply is reduced, and power supply noise is reduced.
【００２０】また、請求項２に係る発明は、請求項１に
かかる発明の半導体記憶装置において、上記第１トラン
ジスタ,第２トランジスタ,第５トランジスタおよび第６
トランジスタは、Ｎチャネル型トランジスタであること
を特徴としている。According to a second aspect of the invention, in the semiconductor memory device of the first aspect of the invention, the first transistor, the second transistor, the fifth transistor and the sixth transistor are provided.
The transistor is characterized by being an N-channel type transistor.
【００２１】上記構成によれば、上記出力端子からレベ
ル“Ｈ"またはレベル“Ｌ"のデータを出力する際におけ
る第１電源または第２電源からの消費電流を減少させる
出力回路が、Ｎチャネル型トランジスタで実現される。According to the above structure, the output circuit for reducing the current consumption from the first power supply or the second power supply when the level "H" or level "L" data is output from the output terminal is an N-channel type. It is realized with a transistor.
【００２２】また、請求項３に係る発明は、請求項１に
かかる発明の半導体記憶装置において、上記第１トラン
ジスタおよび第５トランジスタはＰチャネル型トランジ
スタであり、上記第２トランジスタおよび第６トランジ
スタはＮチャネル型トランジスタであることを特徴とし
ている。According to a third aspect of the present invention, in the semiconductor memory device of the first aspect, the first transistor and the fifth transistor are P-channel type transistors, and the second transistor and the sixth transistor are It is characterized by being an N-channel type transistor.
【００２３】上記構成によれば、上記出力端子からレベ
ル“Ｈ"またはレベル“Ｌ"のデータを出力する際におけ
る第１電源または第２電源からの消費電流を減少させる
出力回路のうち、レベル“Ｈ"のデータ出力に関するト
ランジスタがＰチャネル型トランジスタで実現される一
方、レベル“Ｌ"のデータ出力に関するトランジスタが
Ｎチャネル型トランジスタで実現される。According to the above configuration, the level "H" of the output circuits for reducing the current consumption from the first power supply or the second power supply when the data of the level "H" or the level "L" is output from the output terminal. A transistor related to H "data output is realized by a P-channel type transistor, while a transistor related to level" L "data output is realized by an N-channel type transistor.
【００２４】また、請求項４に係る発明は、請求項１に
かかる発明の半導体記憶装置において、上記第１電源お
よび第３電源は、同電位であって、互いに高抵抗で接続
されていることを特徴としている。According to a fourth aspect of the present invention, in the semiconductor memory device according to the first aspect of the present invention, the first power source and the third power source have the same potential and are connected to each other with a high resistance. Is characterized by.
【００２５】上記構成によれば、同電位である第１電源
および第３電源は、互いに高抵抗で接続されている。し
たがって、例え第１,第３電源の一方にノイズが重畳さ
れても他方の電源に伝播されない。こうして、更なる電
源ノイズの削減が図られる。According to the above configuration, the first power source and the third power source, which have the same potential, are connected to each other with high resistance. Therefore, even if noise is superimposed on one of the first and third power supplies, it is not propagated to the other power supply. In this way, the power supply noise is further reduced.
【００２６】また、請求項５に係る発明は、請求項１に
かかる発明の半導体記憶装置において、上記第２電源お
よび第４電源は、同電位であって、互いに高抵抗で接続
されていることを特徴としている。According to a fifth aspect of the invention, in the semiconductor memory device according to the first aspect of the invention, the second power source and the fourth power source have the same potential and are connected to each other with a high resistance. Is characterized by.
【００２７】上記構成によれば、同電位である第２電源
および第４電源は、互いに高抵抗で接続されている。し
たがって、例え第２,第４電源の一方にノイズが重畳さ
れても他方の電源に伝播されない。こうして、更なる電
源ノイズの削減が図られる。According to the above configuration, the second power source and the fourth power source, which have the same potential, are connected to each other with high resistance. Therefore, even if noise is superimposed on one of the second and fourth power supplies, it is not propagated to the other power supply. In this way, the power supply noise is further reduced.
【００２８】また、請求項６に係る発明は、請求項１に
かかる発明の半導体記憶装置において、上記第１電源お
よび第３電源は、外部から供給される電源であって、互
いに電気的に完全に分離されていることを特徴としてい
る。According to a sixth aspect of the present invention, in the semiconductor memory device according to the first aspect of the present invention, the first power source and the third power source are power sources supplied from the outside and are electrically complete from each other. It is characterized by being separated into.
【００２９】上記構成によれば、外部から供給される第
１電源および第３電源は、互いに電気的に完全に分離さ
れている。したがって、例え第１,第３電源の一方にノ
イズが重畳されても他方の電源に伝播されない。こうし
て、更なる電源ノイズの削減が図られる。According to the above configuration, the first power supply and the third power supply supplied from the outside are electrically completely separated from each other. Therefore, even if noise is superimposed on one of the first and third power supplies, it is not propagated to the other power supply. In this way, the power supply noise is further reduced.
【００３０】また、請求項７に係る発明は、請求項１に
かかる発明の半導体記憶装置において、上記第２電源お
よび第４電源は、外部から供給される電源であって、互
いに電気的に完全に分離されていることを特徴としてい
る。According to a seventh aspect of the present invention, in the semiconductor memory device according to the first aspect of the present invention, the second power source and the fourth power source are power sources supplied from the outside and are electrically complete from each other. It is characterized by being separated into.
【００３１】上記構成によれば、外部から供給される第
２電源および第４電源は、互いに電気的に完全に分離さ
れている。したがって、例え第２,第４電源の一方にノ
イズが重畳されても他方の電源に伝播されない。こうし
て、更なる電源ノイズの削減が図られる。According to the above configuration, the second power source and the fourth power source supplied from the outside are electrically completely separated from each other. Therefore, even if noise is superimposed on one of the second and fourth power supplies, it is not propagated to the other power supply. In this way, the power supply noise is further reduced.
【００３２】また、請求項８に係る発明は、請求項１に
かかる発明の半導体記憶装置において、上記第３電源の
電位は、上記第１電源の電位以上であることを特徴とし
ている。The invention according to claim 8 is the semiconductor memory device according to claim 1, wherein the potential of the third power supply is equal to or higher than the potential of the first power supply.
【００３３】上記構成によれば、上記第１スイッチング
手段や第５トランジスタのオン抵抗等による電圧変動に
抗して、上記第１容量からの電荷放出に基づく上記出力
端子の電位レベルが、上記第１電源の電位に基づくデー
タ出力時の上記出力端子の電位レベルに近づけられる。
こうして、上記第１電源からの消費電流の更なる低減が
図られる。According to the above structure, the potential level of the output terminal based on the charge discharge from the first capacitor is against the voltage fluctuation due to the ON resistance of the first switching means and the fifth transistor. It is brought close to the potential level of the output terminal at the time of data output based on the potential of one power supply.
In this way, it is possible to further reduce the current consumption from the first power supply.
【００３４】また、請求項９に係る発明は、請求項１に
かかる発明の半導体記憶装置において、上記第４電源の
電位は、上記第２電源の電位以下であることを特徴とし
ている。According to a ninth aspect of the present invention, in the semiconductor memory device according to the first aspect of the present invention, the potential of the fourth power source is equal to or lower than the potential of the second power source.
【００３５】上記構成によれば、上記第２スイッチング
手段や第６トランジスタのオン抵抗等による電圧変動に
抗して、上記第２容量への電荷引抜きに基づく上記出力
端子の電位レベルが、上記第２電源の電位に基づくデー
タ出力時の上記出力端子の電位レベルに近づけられる。
こうして、上記第２電源からの消費電流の更なる低減が
図られる。According to the above structure, the potential level of the output terminal based on the electric charge extraction to the second capacitance resists the voltage fluctuation due to the ON resistance of the second switching means and the sixth transistor. It is brought close to the potential level of the output terminal at the time of data output based on the potentials of the two power supplies.
In this way, the current consumption from the second power supply can be further reduced.
【００３６】また、請求項１０に係る発明は、請求項１
に係る発明の半導体記憶装置において、上記制御回路
は、上記第５トランジスタをオンするに先立って上記第
１スイッチング手段をオフし、上記第６トランジスタを
オンするに先立って上記第２スイッチング手段をオフす
るようになっていることを特徴としている。The invention according to claim 10 is the same as claim 1
In the semiconductor memory device according to the invention, the control circuit turns off the first switching means before turning on the fifth transistor, and turns off the second switching means before turning on the sixth transistor. The feature is that it is designed to do.
【００３７】上記構成によれば、上記第５トランジスタ
をオンして上記第１容量の電荷を放出するに先立って、
上記第３電源と第１容量とを接続する上記第１スイッチ
ング手段をオフすることによって、上記第５トランジス
タをオンした際における上記第３電源からの電流消費が
防止される。同様に、上記第６トランジスタをオンして
上記第２容量に電荷を引抜くに先立って、上記第４電源
と第２容量とを接続する上記第２スイッチング手段をオ
フすることによって、上記第６トランジスタをオンした
際における上記第４電源からの電流消費が防止される。According to the above structure, prior to turning on the fifth transistor to discharge the electric charge of the first capacitor,
By turning off the first switching means that connects the third power source and the first capacitor, current consumption from the third power source when the fifth transistor is turned on is prevented. Similarly, prior to turning on the sixth transistor to extract the electric charge from the second capacitor, the second switching means connecting the fourth power source and the second capacitor is turned off to turn off the sixth transistor. Current consumption from the fourth power supply when the transistor is turned on is prevented.
【００３８】また、請求項１１に係る発明は、第１電源
と第２電源との間に直列接続された第１トランジスタお
よび第２トランジスタと,上記第１トランジスタと第２
トランジスタの間に接続された出力端子と,２つの入力
信号に基づいて上記第１・第２トランジスタのオンオフ
を制御する制御回路を有して,上記各入力信号のレベル
に応じた所定レベルの電圧を上記出力端子に出力する半
導体記憶装置において、上記出力端子と第３電源との間
に,上記出力端子側から,第５トランジスタと第１スイッ
チング手段とを順次接続し、上記出力端子と第４電源と
の間に,上記出力端子側から,第６トランジスタと第２ス
イッチング手段とを順次接続し、上記第５トランジスタ
と第１スイッチング手段との接続点と,第５電源との間
に,第１容量を接続し、上記第６トランジスタと第２ス
イッチング手段との接続点と,上記第２電源との間に,第
２容量を接続して、上記制御回路は,上記第１・第２スイ
ッチング手段および上記第５・第６トランジスタのオン
オフをも制御可能になっていることを特徴としている。The invention according to claim 11 is that the first transistor and the second transistor are connected in series between the first power source and the second power source, the first transistor and the second transistor.
An output terminal connected between the transistors and a control circuit for controlling on / off of the first and second transistors based on two input signals, and a voltage of a predetermined level corresponding to the level of each input signal In the semiconductor memory device for outputting to the output terminal, the fifth transistor and the first switching means are sequentially connected from the output terminal side between the output terminal and the third power source, and the output terminal and the fourth switching means are connected. The sixth transistor and the second switching means are sequentially connected to the power source from the output terminal side, and the fifth transistor and the fifth power source are connected to the connection point between the fifth transistor and the first switching means. One capacitor is connected, and a second capacitor is connected between the connection point between the sixth transistor and the second switching means and the second power source, and the control circuit is configured to perform the first and second switching. Means and above 5-sixth transistor off is also characterized that it is controllable.
【００３９】上記構成によれば、上記第１容量に接続さ
れた第５電源は、第１〜第４電源とは独立して設けられ
ている。したがって、上記第５電源の電位が任意に設定
されて、上記第１容量に蓄積される電荷の量が任意に設
定される。According to the above configuration, the fifth power source connected to the first capacitor is provided independently of the first to fourth power sources. Therefore, the potential of the fifth power source is arbitrarily set, and the amount of charges accumulated in the first capacitor is arbitrarily set.
【００４０】また、請求項１２に係る発明は、請求項１
１に係る発明の半導体記憶装置において、上記第５電源
の電源電圧は、上記第２電源の電位以下であることを特
徴としている。The invention according to claim 12 is the same as claim 1
In the semiconductor memory device according to the first aspect of the present invention, the power supply voltage of the fifth power supply is equal to or lower than the potential of the second power supply.
【００４１】上記構成によれば、第１容量には、請求項
１に係る発明において蓄積される電荷より多くの電荷が
蓄積される。こうして、上記第１容量からの電荷の放出
に基づく上記出力端子の電位レベルが、上記第１電源に
基づくデータ出力時の上記出力端子の電位レベルに近づ
けられて、上記第１電源からの消費電流の低減が図られ
る。According to the above structure, more charges than the charges accumulated in the first aspect of the invention are accumulated in the first capacitor. In this way, the potential level of the output terminal based on the discharge of the charges from the first capacitance is brought closer to the potential level of the output terminal at the time of data output based on the first power supply, and the current consumption from the first power supply is reduced. Can be reduced.
【００４２】また、請求項１３に係る発明において、請
求項１あるいは請求項１１に係る発明の半導体記憶装置
において、上記第５トランジスタ及び第６トランジスタ
は、互いに並列に接続された複数のトランジスタで構成
されていることを特徴としている。Further, in the invention according to claim 13, in the semiconductor memory device according to claim 1 or claim 11, the fifth transistor and the sixth transistor are constituted by a plurality of transistors connected in parallel with each other. It is characterized by being.
【００４３】上記構成によれば、上記各容量に対する電
荷の蓄積または引抜き時にオンされる上記第５トランジ
スタおよび上記第６トランジスタが、並列に接続された
複数のトランジスタで構成されている。したがって、上
記第５・第６トランジスタのオン抵抗の低減が図られ
る。その結果、上記第１容量に蓄積された電荷が無駄な
く上記出力端子に放出される。あるいは、上記出力端子
の電荷が効率よく上記第２容量に引抜かれる。According to the above structure, the fifth transistor and the sixth transistor which are turned on at the time of accumulating or extracting charges from the respective capacitors are composed of a plurality of transistors connected in parallel. Therefore, the ON resistance of the fifth and sixth transistors can be reduced. As a result, the charges accumulated in the first capacitance are discharged to the output terminal without waste. Alternatively, the electric charge of the output terminal is efficiently extracted to the second capacitor.
【００４４】[0044]
【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。図１は、第１実施の形態の半
導体記憶装置における出力回路の回路図である。BEST MODE FOR CARRYING OUT THE INVENTION The present invention will be described in detail below with reference to the embodiments shown in the drawings. FIG. 1 is a circuit diagram of an output circuit in the semiconductor memory device of the first embodiment.
【００４５】出力制御回路１１は、２つの入力信号ＩＮ
11,ＩＮ12のプリバッファとして動作し、入力信号ＩＮ1
1,ＩＮ12のレベルに応じて出力ライン１２〜１７の出力
レベルを制御する。第１電源と出力端子１９との間には
第１トランジスタ１８が接続されており、そのゲートに
は出力ライン１２が接続されている。また、第２電源と
出力端子１９との間には第２トランジスタ２０が接続さ
れており、そのゲートには出力ライン１７が接続されて
いる。ここで、上記第２,第４電源の電位は接地電位で
あるとする。The output control circuit 11 has two input signals IN.
Operates as a prebuffer for 11, IN12, and input signal IN1
The output levels of the output lines 12 to 17 are controlled according to the levels of 1 and IN12. The first transistor 18 is connected between the first power supply and the output terminal 19, and the output line 12 is connected to the gate thereof. The second transistor 20 is connected between the second power supply and the output terminal 19, and the output line 17 is connected to the gate thereof. Here, it is assumed that the potentials of the second and fourth power supplies are ground potentials.
【００４６】上記出力端子１９と第３電源との間には、
出力端子１９側から、並列に接続された複数のトランジ
スタでなる第１トランジスタ群２３と第３トランジスタ
２１とが順次接続されている。そして、第１トランジス
タ群２３の個々のトランジスタのゲートには出力ライン
１４が共通に接続され、第３トランジスタ２１のゲート
には出力ライン１３が接続されている。また、出力端子
１９と第４電源との間には、出力端子１９側から、並列
に接続された複数のトランジスタでなる第２トランジス
タ群２４と第４トランジスタ２２とが順次接続されてい
る。そして、第２トランジスタ群２４の個々のトランジ
スタのゲートには出力ライン１５が共通に接続され、第
４トランジスタ２２のゲートには出力ライン１６が接続
されている。すなわち、本実施の形態においては、上記
第１,第２スイッチング手段を第３,第４トランジスタ２
１,２２で構成する。また、上記第５,第６トランジスタ
を第１,第２トランジスタ群２３,２４で構成するのであ
る。Between the output terminal 19 and the third power source,
From the output terminal 19 side, a first transistor group 23 composed of a plurality of transistors connected in parallel and a third transistor 21 are sequentially connected. The output line 14 is commonly connected to the gates of the individual transistors of the first transistor group 23, and the output line 13 is connected to the gate of the third transistor 21. Further, between the output terminal 19 and the fourth power supply, a second transistor group 24 and a fourth transistor 22, which are a plurality of transistors connected in parallel, are sequentially connected from the output terminal 19 side. The output line 15 is commonly connected to the gates of the individual transistors of the second transistor group 24, and the output line 16 is connected to the gate of the fourth transistor 22. That is, in the present embodiment, the first and second switching means are connected to the third and fourth transistors 2
It is composed of 1,22. The fifth and sixth transistors are composed of the first and second transistor groups 23 and 24.
【００４７】さらに、上記第１トランジスタ群２３と第
３トランジスタ２１との接続点と、上記第２電源との間
には、第１コンデンサ２５が接続されている。また、第
２トランジスタ群２４と第４トランジスタ２２との接続
点と、上記第２電源との間には、第２コンデンサ２６が
接続されている。Further, a first capacitor 25 is connected between the connection point between the first transistor group 23 and the third transistor 21 and the second power supply. A second capacitor 26 is connected between the connection point between the second transistor group 24 and the fourth transistor 22 and the second power supply.
【００４８】上記構成の出力回路は以下のように動作す
る。図２は、上記出力制御回路１１に対する入力信号Ｉ
Ｎ11,ＩＮ12と、出力ライン１２,１３,１４の信号ａ13,
ａ11,ａ12と、出力ライン１５,１６,１７の信号ｂ11,ｂ
12,ｃ13と、出力端子１９の電圧レベルを示す。The output circuit configured as described above operates as follows. FIG. 2 shows an input signal I to the output control circuit 11.
N11, IN12 and the signals a13, on the output lines 12, 13, 14
a11, a12 and the signals b11, b on the output lines 15, 16, 17
12, c13 and the voltage level of the output terminal 19 are shown.
【００４９】先ず、入力信号ＩＮ11のレベルが“Ｈ"の
場合について説明する。図２(a)に示すように、予め信
号ａ11のレベルは“Ｈ"になっており、第３トランジス
タ２１がオンして第１コンデンサ２５に電荷が蓄積され
ている。そして、時点ｔ0において入力信号ＩＮ11のレ
ベルが“Ｈ"になってから所定時間Ｔ1経過後の時点ｔ1
に、信号ａ11のレベルは“Ｌ"になる。一方、上記出力
制御回路１１に内蔵された遅延回路(図示せず)によって
時点ｔ0が時間Ｔ2(＞Ｔ1)だけ遅延された時点ｔ2におい
て、信号ａ12のレベルが所定時間Ｔ3だけ“Ｈ"になる。
それによって、第１トランジスタ群２３を構成する複数
のトランジスタがオンして、第１コンデンサ２５に蓄積
された電荷が上記複数個のトランジスタを介して出力端
子１９に出力される。その結果、高インピーダンス状態
になっている出力端子１９のレベルが徐々に高レベルに
なっていく。そして時点ｔ3において、信号ａ12のレベ
ルが“Ｌ"になる一方、信号ａ13のレベルが“Ｈ"にな
る。そうすると、第１トランジスタ１８がオンとなって
第１電源の電源電圧が出力端子１９に印加され、出力端
子１９のレベルが所定の“Ｈ"レベルになるのである。First, the case where the level of the input signal IN11 is "H" will be described. As shown in FIG. 2A, the level of the signal a11 is "H" in advance, the third transistor 21 is turned on, and the electric charge is accumulated in the first capacitor 25. Then, at a time point t 0 , at a time point t 1 after a lapse of a predetermined time T 1 after the level of the input signal IN11 becomes “H”
Then, the level of the signal a11 becomes "L". On the other hand, at time t 2 to time t 0 by a delay circuit (not shown) incorporated in the output control circuit 11 is delayed by a time T 2 (> T 1), the level of the signal a12 is a predetermined time T 3 It becomes "H".
Thereby, the plurality of transistors forming the first transistor group 23 are turned on, and the charges accumulated in the first capacitor 25 are output to the output terminal 19 via the plurality of transistors. As a result, the level of the output terminal 19 in the high impedance state gradually becomes high. Then, at the time point t 3 , the level of the signal a12 becomes "L", while the level of the signal a13 becomes "H". Then, the first transistor 18 is turned on, the power supply voltage of the first power supply is applied to the output terminal 19, and the level of the output terminal 19 becomes a predetermined “H” level.
【００５０】上述のように、上記入力信号ＩＮ11のレベ
ルが“Ｈ"の場合には、先ず第１コンデンサ２５に電荷
を蓄積する。そして、第１トランジスタ１８をオンして
出力信号のレベルを“Ｈ"にするに先立って、予め第１
コンデンサ２５に蓄積された電荷を出力端子１９に放出
しておく。したがって、データ出力時に上記第１電源か
ら消費される電流は非常に少なくなり、上記第１電源か
ら出力端子１９へのラインに乗るノイズ(電源ノイズ)が
大幅に削減されるのである。As described above, when the level of the input signal IN11 is "H", electric charge is first accumulated in the first capacitor 25. Then, before turning on the first transistor 18 to set the level of the output signal to “H”, the first
The electric charge accumulated in the capacitor 25 is discharged to the output terminal 19. Therefore, the current consumed from the first power supply at the time of data output is very small, and the noise (power supply noise) on the line from the first power supply to the output terminal 19 is significantly reduced.
【００５１】その場合に、時点ｔ2において第１トラン
ジスタ群２３を構成する複数のトランジスタがオンする
前に、時点ｔ1において第３トランジスタ２１をオフす
るようにしている。したがって、第１コンデンサ２５に
蓄積された電荷を放出する際に第３電源からの電流が消
費されることを防止でき、上記第３電源からの電源ノイ
ズを削減できる。[0051] In this case, a plurality of transistors constituting the first transistor group 23 at time t 2 before it is turned on, so that turning off the third transistor 21 at time t 1. Therefore, it is possible to prevent the current from the third power supply from being consumed when discharging the charges accumulated in the first capacitor 25, and it is possible to reduce the power supply noise from the third power supply.
【００５２】次に、上記入力信号ＩＮ12のレベルが
“Ｈ"の場合について説明する。予め信号ｂ12のレベル
は“Ｈ"になっており、第４トランジスタ２２と第２ト
ランジスタ群２４との接続点が、上記第４電源によって
接地電位にプリチャージされている。そして、時点ｔ10
において入力信号ＩＮ12のレベルが“Ｈ"になってから
所定時間Ｔ4経過後の時点ｔ11に、信号ｂ12のレベルは
“Ｌ"になる。一方、出力制御回路１１に内蔵された上
記遅延回路によって時点ｔ10が時間Ｔ5(＞Ｔ4)だけ遅延
された時点ｔ12において、信号ｂ11のレベルが所定時間
Ｔ6だけ“Ｈ"になる。それによって、上記第２トランジ
スタ群２４を構成する複数のトランジスタがオンして、
出力端子１９の電荷が第２コンデンサ２６に引き抜かれ
る。その結果、出力端子１９のレベルが徐々に引き下げ
られる。そして、時点ｔ13において、信号ｂ11のレベル
が“Ｌ"になる一方、信号ｂ13のレベルが“Ｈ"になる。
そうすると、第２トランジスタ２０がオンとなって第２
電源によって出力端子１９のレベルが所定の“Ｌ"レベ
ルになるのである。Next, the case where the level of the input signal IN12 is "H" will be described. The level of the signal b12 has been previously set to "H", and the connection point between the fourth transistor 22 and the second transistor group 24 is precharged to the ground potential by the fourth power supply. Then, time t 10
At time t 11 after a predetermined time T 4 has elapsed since the level of the input signal IN12 became “H”, the level of the signal b12 becomes “L”. On the other hand, in the output control circuit 11 time t 10 is time by using a built-in the delay circuit T to the 5 (> T 4) only when t 12 which is delayed, the level of the signal b11 becomes the predetermined time T 6 only "H" . As a result, the plurality of transistors forming the second transistor group 24 are turned on,
The electric charge of the output terminal 19 is extracted to the second capacitor 26. As a result, the level of the output terminal 19 is gradually lowered. Then, at time t 13 , the level of the signal b 11 becomes “L”, while the level of the signal b 13 becomes “H”.
Then, the second transistor 20 is turned on and the second transistor 20 is turned on.
The level of the output terminal 19 becomes a predetermined "L" level by the power supply.
【００５３】上述のように、上記入力信号ＩＮ12のレベ
ルが“Ｈ"の場合には、第２トランジスタ２０をオンし
て出力信号のレベルを“Ｌ"にするに先立って、予め第
２コンデンサ２６に出力端子１９の電荷を引抜いてお
く。したがって、データ出力時に上記第２電源から消費
される電流は非常に少なくなり、上記第２電源から出力
端子１９への電源ノイズが大幅に削減されるのである。As described above, when the level of the input signal IN12 is "H", before turning on the second transistor 20 to set the level of the output signal to "L", the second capacitor 26 is previously set. Then, the electric charge of the output terminal 19 is extracted. Therefore, the current consumed from the second power supply at the time of data output is very small, and the power supply noise from the second power supply to the output terminal 19 is significantly reduced.
【００５４】その場合に、時点ｔ12において第２トラン
ジスタ群２４を構成する複数のトランジスタがオンする
前に、時点ｔ11において第４トランジスタ２２をオフす
るようにしている。したがって、出力端子１９から電荷
を引抜く際に上記第４電源からの電流が消費されること
を防止でき、上記第４電源からの電源ノイズを削減でき
る。In that case, the fourth transistor 22 is turned off at time t 11 before the plurality of transistors forming the second transistor group 24 are turned on at time t 12 . Therefore, it is possible to prevent the current from the fourth power supply from being consumed when the charge is extracted from the output terminal 19, and it is possible to reduce the power supply noise from the fourth power supply.
【００５５】尚、本実施の形態においては、上記第１コ
ンデンサ２５に蓄積された電荷を放出する場合にオンさ
れるスイッチング素子、および、第２コンデンサ２６に
出力端子１９の電荷を引抜く場合にオンされるスイッチ
ング素子を、並列に接続された複数のトランジスタで構
成している。こうして、上記スイッチング素子を複数の
小さなトランジスタで構成することによって、上記スイ
ッチング素子のオン抵抗の低下を図って、第１コンデン
サ２５に蓄積された電荷を無駄なく出力端子１９に放出
したり、出力端子１９の電荷を効率よく第２コンデンサ
２６に引抜くことができるのである。In the present embodiment, when the charge of the output terminal 19 is extracted to the switching element which is turned on when the charge accumulated in the first capacitor 25 is discharged and the charge of the output terminal 19 is extracted to the second capacitor 26. The switching element to be turned on is composed of a plurality of transistors connected in parallel. Thus, by configuring the switching element with a plurality of small transistors, the on-resistance of the switching element is reduced, and the charge accumulated in the first capacitor 25 is discharged to the output terminal 19 without waste, or the output terminal 19 is discharged. The electric charge of 19 can be efficiently extracted to the second capacitor 26.
【００５６】ところで、上記第１電源及び第３電源が同
電位である場合には、互いに高抵抗で接続することによ
って、内部で発生するノイズを伝播しにくくできる。ま
た、上記第１電源及び第３電源が外部から供給される電
源である場合には、上記両電源を本半導体記憶装置の内
外で完全に分割して別電源にすることによって、内部で
発生するノイズを伝播しにくくできる。したがって、上
記第１,第３電源を高抵抗で接続したり、完全に分割し
て別電源にしたりすることと、本実施の形態と組み合わ
せることによって、更なるノイズ低減を図ることが可能
である。また、第２電源及び第４電源の場合も同様であ
るが、そのレベルは接地電位に設定されている。By the way, when the first power source and the third power source have the same potential, the noise generated inside can be made difficult to propagate by connecting them with high resistance. When the first power source and the third power source are power sources supplied from the outside, they are generated internally by completely dividing the both power sources inside and outside the semiconductor memory device to separate power sources. Noise can be made difficult to propagate. Therefore, it is possible to achieve further noise reduction by connecting the first and third power supplies with high resistance, or by completely dividing them into separate power supplies, and combining this embodiment. . The same applies to the second power source and the fourth power source, but the level is set to the ground potential.
【００５７】このように、本実施の形態においては、出
力制御回路１１と、第１コンデンサ２５と、この第１コ
ンデンサ２５に電荷を蓄積するための第３トランジスタ
２１と、第１コンデンサ２５に蓄積された電荷を出力端
子１９に供給する第１トランジスタ群２３と、出力端子
１９に所定の電源電圧を印加する第１トランジスタ１８
を有している。そして、出力制御回路１１に入力される
入力信号ＩＮ11のレベルが“Ｈ"になった場合には、出
力制御回路１１は、先ず第３トランジスタ２１をオンし
て第１コンデンサ２５に電荷を蓄積する。次に、第１ト
ランジスタ群２３をオンして第１コンデンサ２５に蓄積
された電荷を出力端子１９に供給して、出力端子１９の
レベルを徐々に高める。したがって、第１トランジスタ
１８をオンして出力端子１９に所定の電源電圧を印加す
る場合に上記第１電源から消費される電流を非常に少な
くできる。すなわち、上記電源ノイズを大幅に削減でき
るのである。As described above, in the present embodiment, the output control circuit 11, the first capacitor 25, the third transistor 21 for accumulating charges in the first capacitor 25, and the accumulation in the first capacitor 25. A first transistor group 23 that supplies the generated charges to the output terminal 19, and a first transistor 18 that applies a predetermined power supply voltage to the output terminal 19.
have. Then, when the level of the input signal IN11 input to the output control circuit 11 becomes “H”, the output control circuit 11 first turns on the third transistor 21 to accumulate the charge in the first capacitor 25. . Next, the first transistor group 23 is turned on to supply the charge accumulated in the first capacitor 25 to the output terminal 19 to gradually raise the level of the output terminal 19. Therefore, when the first transistor 18 is turned on and a predetermined power supply voltage is applied to the output terminal 19, the current consumed from the first power supply can be extremely reduced. That is, the power supply noise can be significantly reduced.
【００５８】さらに、上記第２コンデンサ２６と、出力
端子１９の電荷を第２コンデンサ２６に引抜くための第
４トランジスタ２２及び第２トランジスタ群２４と、出
力端子１９のレベルを接地電位にする第２トランジスタ
２０を有している。そして、出力制御回路１１に入力さ
れる入力信号ＩＮ12のレベルが“Ｈ"になった場合に
は、出力制御回路１１は、第４トランジスタ２２および
第２トランジスタ群２４を順次オンして出力端子１９の
電荷を第２コンデンサ２６に引抜いて、出力端子１９の
レベルを徐々に低下させる。したがって、第２トランジ
スタ２０をオンして出力端子１９のレベルを接地電位に
する場合に上記第２電源から消費される電流を非常に少
なくできる。すなわち、上記電源ノイズを大幅に削減で
きるのである。Further, the second capacitor 26, the fourth transistor 22 and the second transistor group 24 for extracting the electric charge of the output terminal 19 to the second capacitor 26, and the level of the output terminal 19 are set to the ground potential. It has two transistors 20. Then, when the level of the input signal IN12 input to the output control circuit 11 becomes “H”, the output control circuit 11 sequentially turns on the fourth transistor 22 and the second transistor group 24 to output the output terminal 19 Is extracted to the second capacitor 26, and the level of the output terminal 19 is gradually lowered. Therefore, when the second transistor 20 is turned on and the level of the output terminal 19 is set to the ground potential, the current consumed from the second power supply can be extremely reduced. That is, the power supply noise can be significantly reduced.
【００５９】図３は、変形例における出力回路の回路図
である。出力制御回路３１,第１トランジスタ３２,出力
端子３３,第２トランジスタ３４,第３トランジスタ３
５,第４トランジスタ３６,第１トランジスタ群３７,第
２トランジスタ群３８,第１コンデンサ３９及び第２コ
ンデンサ４０は、図１における出力制御回路１１,第１
トランジスタ１８,出力端子１９,第２トランジスタ２
０,第３トランジスタ２１,第４トランジスタ２２,第１
トランジスタ群２３,第２トランジスタ群２４,第１コン
デンサ２５及び第２コンデンサ２６と同様に接続され
て、同様に機能する。FIG. 3 is a circuit diagram of an output circuit in the modification. Output control circuit 31, first transistor 32, output terminal 33, second transistor 34, third transistor 3
5, the fourth transistor 36, the first transistor group 37, the second transistor group 38, the first capacitor 39 and the second capacitor 40 are the output control circuit 11, the first capacitor 39 and the first capacitor 39 in FIG.
Transistor 18, output terminal 19, second transistor 2
0, third transistor 21, fourth transistor 22, first
The transistor group 23, the second transistor group 24, the first capacitor 25, and the second capacitor 26 are connected in the same manner and function similarly.
【００６０】但し、図１における第１トランジスタ１
８,第２トランジスタ２０,第３トランジスタ２１,第４
トランジスタ２２,第１トランジスタ群２３を構成する
各トランジスタ及び第２トランジスタ群２４を構成する
各トランジスタは、Ｎチャネル型ＭＯＳ(金属酸化膜半
導体)トランジスタであるのに対して、本変形例におけ
る第１トランジスタ３２,第３トランジスタ３５及び第
１トランジスタ群３７を構成する各トランジスタは、Ｐ
チャネル型ＭＯＳトランジスタである点において異な
る。However, the first transistor 1 in FIG.
8, second transistor 20, third transistor 21, fourth
The transistors constituting the transistor 22 and the first transistor group 23 and the transistors constituting the second transistor group 24 are N-channel MOS (metal oxide semiconductor) transistors, whereas Each of the transistors forming the transistor 32, the third transistor 35, and the first transistor group 37 is P
They are different in that they are channel type MOS transistors.
【００６１】したがって、上記出力制御回路３１は、入
力信号ＩＮ21のレベルが“Ｈ"に変化した場合には、図
２における信号ａ11〜ａ13とは逆レベルの信号ａ21〜ａ
23を対応するトランジスタに出力するのである。Therefore, when the level of the input signal IN21 changes to "H", the output control circuit 31 has the signals a21-a of the opposite level to the signals a11-a13 in FIG.
23 is output to the corresponding transistor.
【００６２】図４は、第２実施の形態の半導体記憶装置
における出力回路の回路図である。出力制御回路４１,
第１トランジスタ４２,出力端子４３,第２トランジスタ
４４,第３トランジスタ４５,第４トランジスタ４６,第
１トランジスタ群４７,第２トランジスタ群４８および
第２コンデンサ４９は、図１における出力制御回路１
１,第１トランジスタ１８,出力端子１９,第２トランジ
スタ２０,第３トランジスタ２１,第４トランジスタ２
２,第１トランジスタ群２３,第２トランジスタ群２４お
よび第２コンデンサ２６と同様に接続されて、同様に機
能する。FIG. 4 is a circuit diagram of the output circuit in the semiconductor memory device of the second embodiment. Output control circuit 41,
The first transistor 42, the output terminal 43, the second transistor 44, the third transistor 45, the fourth transistor 46, the first transistor group 47, the second transistor group 48 and the second capacitor 49 are the output control circuit 1 in FIG.
1, first transistor 18, output terminal 19, second transistor 20, third transistor 21, fourth transistor 2
The second, first transistor group 23, second transistor group 24, and second capacitor 26 are connected in the same manner and function in the same manner.
【００６３】本実施の形態においては、第１トランジス
タ群４７と第３トランジスタ４５との接続点と、出力制
御回路４１との間に、出力制御回路４１側から順次イン
バータ５１および第１コンデンサ５０を直列に接続して
いる。In the present embodiment, the inverter 51 and the first capacitor 50 are sequentially provided from the output control circuit 41 side between the connection point between the first transistor group 47 and the third transistor 45 and the output control circuit 41. It is connected in series.
【００６４】本実施の形態においては、入力信号ＩＮ31
のレベルが“Ｈ"の場合には、先ず信号ａ34のレベルを
“Ｈ"にしてインバータ５１の出力を“Ｌ"にしておく。
そして、信号ａ31によって第３トランジスタ４５をオン
して第１コンデンサ５０に電荷が蓄積される。そして、
信号ａ32のレベルが“Ｈ"になる前に、信号ａ34のレベ
ルを“Ｌ"にして第１コンデンサ５０に更に電荷が蓄積
される。その後、信号ａ32のレベルが“Ｈ"になって、
第１コンデンサ５０に蓄積された電荷が出力端子４３に
放出される。In the present embodiment, the input signal IN31
When the level of the signal is "H", the level of the signal a34 is first set to "H" and the output of the inverter 51 is set to "L".
Then, the third transistor 45 is turned on by the signal a31 and the electric charge is accumulated in the first capacitor 50. And
Before the level of the signal a32 becomes "H", the level of the signal a34 is set to "L", and the charge is further accumulated in the first capacitor 50. After that, the level of the signal a32 becomes "H",
The charges accumulated in the first capacitor 50 are released to the output terminal 43.
【００６５】ここで、上記出力端子４３にぶら下がる寄
生容量及び実装された場合に負荷される容量の総和をＣ
1とし、インバータ５１の出力電圧および第３電源の電
圧をＶDD、第１コンデンサ５０の容量をＣ2、信号ａ31
の“Ｈ"時のレベルを電源電圧ＶDDと同じとし、第３ト
ランジスタ４５の閾値をＶthNとした場合に、出力端子
４３に出力される電圧は(２×ＶDD−ＶthN)×Ｃ2/(Ｃ1
＋Ｃ2)となり、第１実施の形態の場合よりも出力端子４
３のレベルを高めることができる。Here, the sum of the parasitic capacitance hanging on the output terminal 43 and the capacitance loaded when mounted is C
1, the output voltage of the inverter 51 and the voltage of the third power source are VDD, the capacity of the first capacitor 50 is C2, and the signal a31
When the level at "H" is the same as the power supply voltage VDD and the threshold value of the third transistor 45 is VthN, the voltage output to the output terminal 43 is (2 * VDD-VthN) * C2 / (C1
+ C2), which is the output terminal 4 more than in the case of the first embodiment.
Level 3 can be raised.
【００６６】すなわち、本実施の形態によれば、上記イ
ンバータ５１によって、上記第３電源から第１コンデン
サ５０に蓄積された電荷をブーストでき、上記蓄積電荷
放出後の出力端子４３のレベルを第１電源の電源電圧に
よるレベルにより近づけるけることができる。したがっ
て、信号ａ33のレベルを“Ｈ"にして出力端子４３に第
１電源の電源電圧を印加する際に上記第１電源から消費
される電流を更に少なくできるのである。That is, according to the present embodiment, the electric charge accumulated in the first capacitor 50 from the third power source can be boosted by the inverter 51, and the level of the output terminal 43 after the accumulated electric charge is discharged becomes the first level. It can be brought closer to the level depending on the power supply voltage of the power supply. Therefore, when the level of the signal a33 is set to "H" and the power supply voltage of the first power supply is applied to the output terminal 43, the current consumed from the first power supply can be further reduced.
【００６７】尚、入力信号ＩＮ32のレベルが“Ｈ"の場
合における動作は、図１に示す出力回路の場合と全く同
様であるから説明は省略する。The operation when the level of the input signal IN32 is "H" is exactly the same as in the case of the output circuit shown in FIG.
【００６８】図５は、変形例における出力回路の回路図
である。出力制御回路６１,第１トランジスタ６２,出力
端子６３,第２トランジスタ６４,第３トランジスタ６
５,第４トランジスタ６６,第１トランジスタ群６７,第
２トランジスタ群６８,第１コンデンサ７０,第２コンデ
ンサ６９およびインバータ７１は、図４における出力制
御回路４１,第１トランジスタ４２,出力端子４３,第２
トランジスタ４４,第３トランジスタ４５,第４トランジ
スタ４６,第１トランジスタ群４７,第２トランジスタ群
４８,第１コンデンサ５０,第２コンデンサ４９およびイ
ンバータ５１と同様に接続されて、同様に機能する。FIG. 5 is a circuit diagram of the output circuit in the modified example. Output control circuit 61, first transistor 62, output terminal 63, second transistor 64, third transistor 6
5, the fourth transistor 66, the first transistor group 67, the second transistor group 68, the first capacitor 70, the second capacitor 69 and the inverter 71 are the output control circuit 41, the first transistor 42, the output terminal 43, Second
The transistors 44, the third transistor 45, the fourth transistor 46, the first transistor group 47, the second transistor group 48, the first capacitor 50, the second capacitor 49, and the inverter 51 are connected in the same manner and function similarly.
【００６９】但し、図４における第１トランジスタ４
２,第２トランジスタ４４,第３トランジスタ４５,第４
トランジスタ４６,第１トランジスタ群４７を構成する
各トランジスタおよび第２トランジスタ群４８を構成す
る各トランジスタは、Ｎチャネル型ＭＯＳトランジスタ
であるのに対して、本変形例における第１トランジスタ
６２,第３トランジスタ６５および第１トランジスタ群
６７を構成する各トランジスタは、Ｐチャネル型ＭＯＳ
トランジスタである点において異なる。However, the first transistor 4 in FIG.
2, second transistor 44, third transistor 45, fourth
The transistors 46 and the transistors included in the first transistor group 47 and the transistors included in the second transistor group 48 are N-channel MOS transistors, whereas the first transistor 62 and the third transistor according to the present modification are used. Each of the transistors constituting the transistor group 65 and the first transistor group 67 is a P-channel type MOS.
They differ in that they are transistors.
【００７０】したがって、上記出力制御回路６１は、入
力信ＩＮ41のレベルが“Ｈ"に変化した場合には、図４
における信号ａ31〜ａ34とは逆レベルの信号ａ41〜ａ44
を対応するトランジスタに出力するのである。Therefore, when the level of the input signal IN41 changes to "H", the output control circuit 61 shown in FIG.
Signals a41 to a44 of opposite levels to the signals a31 to a34 in FIG.
Is output to the corresponding transistor.
【００７１】図６は、第３実施の形態の半導体記憶装置
における出力回路の回路図である。出力制御回路８１,
第１トランジスタ８２,出力端子８３,第２トランジスタ
８４,第３トランジスタ８５,第４トランジスタ８６,第
１トランジスタ群８７,第２トランジスタ群８８および
第２コンデンサ８９は、図１における出力制御回路１
１,第１トランジスタ１８,出力端子１９,第２トランジ
スタ２０,第３トランジスタ２１,第４トランジスタ２
２,第１トランジスタ群２３,第２トランジスタ群２４お
よび第２コンデンサ２６と同様に接続されて、同様に機
能する。FIG. 6 is a circuit diagram of the output circuit in the semiconductor memory device of the third embodiment. Output control circuit 81,
The first transistor 82, the output terminal 83, the second transistor 84, the third transistor 85, the fourth transistor 86, the first transistor group 87, the second transistor group 88 and the second capacitor 89 are equivalent to the output control circuit 1 in FIG.
1, first transistor 18, output terminal 19, second transistor 20, third transistor 21, fourth transistor 2
The second, first transistor group 23, second transistor group 24, and second capacitor 26 are connected in the same manner and function in the same manner.
【００７２】本実施の形態においては、上記第１トラン
ジスタ群８７と第３トランジスタ８５との接続点と、第
５電源との間に、第１コンデンサ９０を接続している。
そして、上記第５電源の電源電圧を接地電位(＝第２電
源の電源電圧)以下に設定している。したがって、第１
コンデンサ９０に蓄積される電荷量を、第１実施の形態
における第１コンデンサ２５に蓄積される電荷量よりも
増大できる。すなわち、本実施の形態によれば、第１コ
ンデンサ９０に蓄積された電荷の放出によって高められ
る出力端子８３のレベルを、第１実施の形態の場合より
も高くできるのである。したがって、上記電荷の放出に
よる出力端子８３のレベルを上記第１電源の電源電圧レ
ベルにより近づけることができ、上記第１電源から消費
される電流を更に少なくできる。In the present embodiment, the first capacitor 90 is connected between the connection point of the first transistor group 87 and the third transistor 85 and the fifth power supply.
The power supply voltage of the fifth power supply is set to the ground potential (= power supply voltage of the second power supply) or less. Therefore, the first
The amount of charge accumulated in the capacitor 90 can be made larger than the amount of charge accumulated in the first capacitor 25 in the first embodiment. That is, according to the present embodiment, the level of the output terminal 83, which is increased by discharging the charge accumulated in the first capacitor 90, can be made higher than that in the first embodiment. Therefore, the level of the output terminal 83 due to the discharge of the electric charges can be brought closer to the power supply voltage level of the first power supply, and the current consumed from the first power supply can be further reduced.
【００７３】また、上記第２コンデンサ８９の機能も同
様であり、上記第４電源の電源電圧を接地電位以下にす
ることによって、第２トランジスタ群５１を構成する複
数のトランジスタがオンして出力端子８３の電荷を第２
コンデンサ８９に引き抜いた場合に、出力端子８３のレ
ベルを第１実施の形態の場合よりも低くできるのであ
る。The function of the second capacitor 89 is also the same. By setting the power supply voltage of the fourth power supply to the ground potential or lower, the plurality of transistors forming the second transistor group 51 are turned on and the output terminals are turned on. 83 charge second
When the capacitor 89 is pulled out, the level of the output terminal 83 can be made lower than that in the first embodiment.
【００７４】図７は、変形例における出力回路の回路図
である。出力制御回路９１,第１トランジスタ９２,出力
端子９３,第２トランジスタ９４,第３トランジスタ９
５,第４トランジスタ９６,第１トランジスタ群９７,第
２トランジスタ群９８,第１コンデンサ１００および第
２コンデンサ９９は、図６における出力制御回路８１,
第１トランジスタ８２,出力端子８３,第２トランジスタ
８４,第３トランジスタ８５,第４トランジスタ８６,第
１トランジスタ群８７,第２トランジスタ群８８,第１コ
ンデンサ９０および第２コンデンサ８９と同様に接続さ
れて、同様に機能する。FIG. 7 is a circuit diagram of an output circuit in the modification. Output control circuit 91, first transistor 92, output terminal 93, second transistor 94, third transistor 9
5, the fourth transistor 96, the first transistor group 97, the second transistor group 98, the first capacitor 100 and the second capacitor 99 are the output control circuit 81,
The first transistor 82, the output terminal 83, the second transistor 84, the third transistor 85, the fourth transistor 86, the first transistor group 87, the second transistor group 88, the first capacitor 90 and the second capacitor 89 are connected in the same manner. And function similarly.
【００７５】但し、図６における第１トランジスタ８
２,第２トランジスタ８４,第３トランジスタ８５,第４
トランジスタ８６,第１トランジスタ群８７を構成する
各トランジスタおよび第２トランジスタ群８８を構成す
る各トランジスタは、Ｎチャネル型ＭＯＳトランジスタ
であるのに対して、本変形例における第１トランジスタ
９２,第３トランジスタ９５および第１トランジスタ群
９７を構成する各トランジスタは、Ｐチャネル型ＭＯＳ
トランジスタである点において異なる。However, the first transistor 8 in FIG.
2, second transistor 84, third transistor 85, fourth
The transistors 86 and the transistors included in the first transistor group 87 and the transistors included in the second transistor group 88 are N-channel MOS transistors, whereas the first transistor 92 and the third transistor according to the present modification are used. Each of the transistors constituting the transistor group 95 and the first transistor group 97 is a P-channel type MOS.
They differ in that they are transistors.
【００７６】したがって、上記出力制御回路９１は、入
力信ＩＮ61のレベルが“Ｈ"に変化した場合には、図６
における信号ａ51〜ａ53とは逆レベルの信号ａ61〜ａ63
を対応するトランジスタに出力するのである。Therefore, when the level of the input signal IN61 changes to "H", the output control circuit 91 shown in FIG.
Signals a61 to a63 of opposite levels to the signals a51 to a53 in FIG.
Is output to the corresponding transistor.
【００７７】[0077]
【発明の効果】以上より明らかなように、請求項１に係
る発明の半導体記憶装置は、制御回路による制御の下
に、一方の入力信号のレベルが“Ｈ"である場合には、
第１スイッチング手段をオンして第１容量に電荷を蓄積
し、この電荷を、第１トランジスタのオンによって第１
電源の電源電圧を出力端子に印加する先立って上記出力
端子に供給するので、後に上記第１トランジスタをオン
して上記出力端子からデータを出力する際に、上記第１
電源の消費電流を少なくできる。As is clear from the above, the semiconductor memory device according to the first aspect of the present invention, when the level of one input signal is "H" under the control of the control circuit,
The first switching means is turned on to accumulate charges in the first capacitance, and the charges are transferred to the first transistor by turning on the first transistor.
Since the power supply voltage of the power supply is supplied to the output terminal before being applied to the output terminal, the first transistor is turned on and data is output from the output terminal later.
Power consumption can be reduced.
【００７８】さらに、上記制御回路による制御の下に、
他方の入力信号のレベルが“Ｈ"である場合には、第２
スイッチング手段および第６トランジスタを順次オンし
て、上記出力端子の電荷を、第２トランジスタのオンに
よって第２電源の電源電圧を上記出力端子に印加する先
立って上記出力端子から引抜くので、後に上記第２トラ
ンジスタをオンして上記出力端子からデータを出力する
際に、上記第２電源の消費電流を少なくできる。Further, under the control of the above control circuit,
When the level of the other input signal is "H", the second
The switching means and the sixth transistor are sequentially turned on, and the electric charge of the output terminal is extracted from the output terminal before applying the power supply voltage of the second power source to the output terminal by turning on the second transistor. The current consumption of the second power supply can be reduced when the second transistor is turned on and data is output from the output terminal.
【００７９】したがって、この発明によれば、データ出
力時における電源ノイズを低減できる。Therefore, according to the present invention, power supply noise at the time of outputting data can be reduced.
【００８０】また、請求項２に係る発明の半導体記憶装
置は、上記第１トランジスタ,第２トランジスタ,第５ト
ランジスタおよび第６トランジスタは、Ｎチャネル型ト
ランジスタであるので、上記データ出力時における第１
電源あるいは第２電源からの消費電流を減少させる出力
回路を、Ｎチャネル型トランジスタで実現できる。Further, in the semiconductor memory device according to the second aspect of the present invention, the first transistor, the second transistor, the fifth transistor and the sixth transistor are N-channel type transistors.
An output circuit that reduces current consumption from the power supply or the second power supply can be realized by an N-channel transistor.
【００８１】また、請求項３に係る発明の半導体記憶装
置は、上記第１トランジスタおよび第５トランジスタは
Ｐチャネル型トランジスタであり、上記第２トランジス
タおよび第６トランジスタはＮチャネル型トランジスタ
であるので、上記データ出力時における第１電源あるい
は第２電源からの消費電流を減少させる出力回路のう
ち、レベル“Ｈ"のデータ出力に関するトランジスタを
Ｐチャネル型トランジスタで実現する一方、レベル
“Ｌ"のデータ出力に関するトランジスタをＮチャネル
型トランジスタで実現できる。In the semiconductor memory device according to the third aspect of the present invention, the first transistor and the fifth transistor are P-channel type transistors, and the second transistor and the sixth transistor are N-channel type transistors. In the output circuit for reducing the current consumption from the first power source or the second power source at the time of outputting the data, the transistor for the data output of the level "H" is realized by the P-channel type transistor, while the data output of the level "L" is output. Can be realized by an N-channel type transistor.
【００８２】また、請求項４に係る発明の半導体記憶装
置における上記第１電源および第３電源は、同電位であ
って、互いに高抵抗で接続されているので、上記第１,
第３電源の一方にノイズが重畳された場合に他方の電源
に伝播されることを防止できる。したがって、更なる電
源ノイズの削減を図ることができる。Since the first power supply and the third power supply in the semiconductor memory device according to the present invention have the same potential and are connected to each other with a high resistance,
When noise is superimposed on one of the third power supplies, it can be prevented from propagating to the other power supply. Therefore, it is possible to further reduce the power supply noise.
【００８３】また、請求項５に係る発明の半導体記憶装
置における上記第２電源および第４電源は、同電位であ
って、互いに高抵抗で接続されているので、上記第２,
第４電源の一方にノイズが重畳された場合に他方の電源
に伝播されることを防止できる。したがって、更なる電
源ノイズの削減を図ることできる。Since the second power source and the fourth power source in the semiconductor memory device according to the present invention have the same potential and are connected to each other with a high resistance,
When noise is superimposed on one of the fourth power supplies, it can be prevented from propagating to the other power supply. Therefore, it is possible to further reduce the power supply noise.
【００８４】また、請求項６に係る発明の半導体記憶装
置における上記第１電源および第３電源は、外部から供
給される電源であって、互いに電気的に完全に分離され
ているので、上記第１,第３電源の一方にノイズが重畳
された場合に他方の電源に伝播されるのを防止できる。
したがって、更なる電源ノイズの削減を図ることができ
る。Further, the first power supply and the third power supply in the semiconductor memory device of the invention according to claim 6 are power supplies supplied from outside and are electrically completely separated from each other. When noise is superimposed on one of the first and third power supplies, it can be prevented from propagating to the other power supply.
Therefore, it is possible to further reduce the power supply noise.
【００８５】また、請求項７に係る発明の半導体記憶装
置における上記第２電源および第４電源は、外部から供
給される電源であって、互いに電気的に完全に分離され
ているので、上記第２,第４電源の一方にノイズが重畳
された場合に他方の電源に伝播されるのを防止できる。
したがって、更なる電源ノイズの削減を図ることができ
る。The second power source and the fourth power source in the semiconductor memory device of the invention according to claim 7 are power sources supplied from the outside and are electrically completely separated from each other. When noise is superimposed on one of the second and fourth power supplies, it can be prevented from propagating to the other power supply.
Therefore, it is possible to further reduce the power supply noise.
【００８６】また、請求項８に係る発明の半導体記憶装
置における上記第３電源の電位は、上記第１電源の電位
以上であるので、上記第１スイッチング手段や第５トラ
ンジスタのオン抵抗等による電圧変動に抗して、上記第
１容量からの電荷放出に基づく上記出力端子の電位レベ
ルを、上記第１電源の電位に基づくデータ出力時の上記
出力端子の電位レベルに近づけることができ。したがっ
て、上記第１電源からの消費電流の更なる低減を図るこ
とができる。Since the potential of the third power source in the semiconductor memory device of the present invention is equal to or higher than the potential of the first power source, the voltage due to the ON resistance of the first switching means and the fifth transistor, etc. It is possible to make the potential level of the output terminal based on the charge discharge from the first capacitance close to the potential level of the output terminal at the time of data output based on the potential of the first power source against the fluctuation. Therefore, it is possible to further reduce the current consumption from the first power supply.
【００８７】また、請求項９に係る発明の半導体記憶装
置における上記第４電源の電位は、上記第２電源の電位
以下であるので、上記第２スイッチング手段や第６トラ
ンジスタのオン抵抗等による電圧変動に抗して、上記第
２容量への電荷引抜きに基づく上記出力端子の電位レベ
ルを、上記第２電源の電位に基づくデータ出力時の上記
出力端子の電位レベルに近づけることができる。したが
って、上記第２電源からの消費電流の更なる低減を図る
ことができる。Further, in the semiconductor memory device of the present invention as claimed in claim 9, the potential of the fourth power source is equal to or lower than the potential of the second power source. Therefore, the voltage due to the ON resistance of the second switching means, the sixth transistor, etc. It is possible to make the potential level of the output terminal based on the electric charge extraction to the second capacitance close to the potential level of the output terminal at the time of data output based on the potential of the second power supply against the fluctuation. Therefore, it is possible to further reduce the current consumption from the second power supply.
【００８８】また、請求項１０に係る発明の半導体記憶
装置における上記制御回路は、上記第５トランジスタを
オンするに先立って上記第１スイッチング手段をオフ
し、上記第６トランジスタをオンするに先立って上記第
２スイッチング手段をオフするようになっているので、
上記第５トランジスタをオンした際に上記第３電源から
電流が消費されることを防止できる。同様に、上記第６
トランジスタをオンした際に上記第４電源から電流が消
費されることを防止できる。In the semiconductor memory device according to the tenth aspect of the present invention, the control circuit turns off the first switching means before turning on the fifth transistor and turns on the sixth transistor. Since the second switching means is turned off,
It is possible to prevent current from being consumed from the third power supply when the fifth transistor is turned on. Similarly, the sixth
It is possible to prevent current from being consumed from the fourth power supply when the transistor is turned on.
【００８９】また、請求項１１に係る発明は、第１容量
に接続された第５電源は、第１〜第４電源とは独立して
設けられている。したがって、上記第５電源の電位を任
意に設定することによって、上記第１容量に蓄積される
電荷の量を上記第１電源の電位に応じて最適に設定でき
る。In the eleventh aspect of the present invention, the fifth power source connected to the first capacitor is provided independently of the first to fourth power sources. Therefore, by arbitrarily setting the potential of the fifth power supply, the amount of charges accumulated in the first capacitance can be optimally set according to the potential of the first power supply.
【００９０】また、請求項１２に係る発明の半導体記憶
装置における上記第５電源の電源電圧は、第２電源の電
位以下であるので、上記第１容量には、請求項１に係る
発明で蓄積される電荷よりも多くの電荷を蓄積すること
ができる。したがって、上記第１容量からの電荷の放出
に基づく上記出力端子の電位レベルを、上記第１電源に
基づくデータ出力時の上記出力端子の電位レベルに近づ
けることができ、上記第１電源からの消費電流の低減を
図ることができる。Since the power supply voltage of the fifth power supply in the semiconductor memory device of the invention according to claim 12 is equal to or lower than the potential of the second power supply, the first capacitor is stored in the invention according to claim 1. More charges than can be stored can be stored. Therefore, the potential level of the output terminal based on the discharge of the charge from the first capacitance can be brought close to the potential level of the output terminal at the time of data output based on the first power supply, and the power consumption from the first power supply is reduced. The current can be reduced.
【００９１】また、請求項１３に係る発明の半導体記憶
装置における上記第５トランジスタおよび第６トランジ
スタは、互いに並列に接続された複数のトランジスタで
構成されているので、上記各容量に対する電荷の蓄積ま
たは引抜き時にオンされる上記第５トランジスタおよび
上記第６トランジスタのオン抵抗を低減できる。したが
って、上記第１容量に蓄積された電荷を無駄なく上記出
力端子に放出できる。あるいは、上記出力端子の電荷を
効率よく上記第２容量に引抜くことができる。Further, since the fifth transistor and the sixth transistor in the semiconductor memory device according to the thirteenth aspect are composed of a plurality of transistors connected in parallel with each other, the charge accumulation or It is possible to reduce the on-resistance of the fifth transistor and the sixth transistor which are turned on at the time of extraction. Therefore, the charges accumulated in the first capacitor can be discharged to the output terminal without waste. Alternatively, the charge of the output terminal can be efficiently extracted to the second capacitor.
【図１】この発明の半導体記憶装置における出力回路の
回路図である。FIG. 1 is a circuit diagram of an output circuit in a semiconductor memory device of the present invention.
【図２】図１における入力信号ＩＮ11,ＩＮ12と、信号
ａ11〜ａ13,ｂ11〜ｂ13と、出力端子の電圧レベルを示
す図である。FIG. 2 is a diagram showing input signals IN11, IN12, signals a11 to a13, b11 to b13, and voltage levels of output terminals in FIG.
【図３】図１とは異なる出力回路の回路図である。FIG. 3 is a circuit diagram of an output circuit different from that in FIG.
【図４】図１および図３とは異なる出力回路の回路図で
ある。FIG. 4 is a circuit diagram of an output circuit different from FIGS. 1 and 3.
【図５】図１,図３および図４とは異なる出力回路の回
路図である。5 is a circuit diagram of an output circuit different from those in FIGS. 1, 3 and 4. FIG.
【図６】図１,図３〜図５とは異なる出力回路の回路図
である。FIG. 6 is a circuit diagram of an output circuit different from FIGS. 1 and 3 to 5.
【図７】図１,図３〜図６とは異なる出力回路の回路図
である。FIG. 7 is a circuit diagram of an output circuit different from FIGS. 1 and 3 to 6;
【図８】従来の半導体記憶装置の出力回路の回路図であ
る。FIG. 8 is a circuit diagram of an output circuit of a conventional semiconductor memory device.
【図９】図８とは異なる出力回路の回路図である。FIG. 9 is a circuit diagram of an output circuit different from that in FIG.
【図１０】図９に示す出力回路において出力端子にレベ
ル“Ｈ"の信号を出力する場合の波形図である。10 is a waveform diagram in the case where a signal of level "H" is output to the output terminal in the output circuit shown in FIG.
１１,３１,４１,６１,８１,９１…出力制御回路、
１２〜１７…出力ライン、
１８,３２,４２,６２,８２,９２…第１トランジスタ１
８、
１９,３３,４３,６３,８３,９３…出力端子、
２０,３４,４４,６４,８４,９４…第２トランジスタ、
２１,３５,４５,６５,８５,９５…第３トランジスタ、
２２,３６,４６,６６,８６,９６…第４トランジスタ、
２３,３７,４７,６７,８７,９７…第１トランジスタ
群、
２４,３８,４８,６８,８８,９８…第２トランジスタ
群、
２５,３９,５０,７０,９０,１００…第１コンデンサ、
２６,４０,４９,６９,８９,９９…第２コンデンサ、
５１,７１…インバータ。11, 31, 41, 61, 81, 91 ... Output control circuit, 12-17 ... Output line, 18, 32, 42, 62, 82, 92 ... First transistor 1
8, 19, 33, 43, 63, 83, 93 ... Output terminal, 20, 34, 44, 64, 84, 94 ... Second transistor, 21, 35, 45, 65, 85, 95 ... Third transistor, 22 , 36, 46, 66, 86, 96 ... Fourth transistor, 23, 37, 47, 67, 87, 97 ... First transistor group, 24, 38, 48, 68, 88, 98 ... Second transistor group, 25 , 39, 50, 70, 90, 100 ... First capacitor, 26, 40, 49, 69, 89, 99 ... Second capacitor, 51, 71 ... Inverter.
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 G11C 11/00 H03K 19/00 Continuation of front page (58) Fields surveyed (Int.Cl. 7 , DB name) H03K 17/00 G11C 11/00 H03K 19/00
Claims (13)
れた第１トランジスタおよび第２トランジスタと、上記
第１トランジスタと第２トランジスタの間に接続された
出力端子と、２つの入力信号に基づいて上記第１,第２
トランジスタのオンオフを制御する制御回路を有して、
上記各入力信号のレベルに応じた所定レベルの電圧を上
記出力端子に出力する半導体記憶装置において、 上記出力端子と第３電源との間に、上記出力端子側か
ら、第５トランジスタと第１スイッチング手段とを順次
接続し、 上記出力端子と第４電源との間に、上記出力端子側か
ら、第６トランジスタと第２スイッチング手段とを順次
接続し、 上記第５トランジスタと第１スイッチング手段との接続
点と、上記第２電源との間に、第１容量を接続し、 上記第６トランジスタと第２スイッチング手段との接続
点と、上記第２電源との間に、第２容量を接続して、 上記制御回路は、上記第１,第２スイッチング手段およ
び上記第５,第６トランジスタのオンオフをも制御可能
になっていることを特徴とする半導体記憶装置。1. A first transistor and a second transistor connected in series between a first power supply and a second power supply, an output terminal connected between the first transistor and the second transistor, and two inputs. Based on the signal, the first and second
Having a control circuit for controlling the on / off of the transistor,
In a semiconductor memory device that outputs a voltage of a predetermined level according to the level of each input signal to the output terminal, a fifth transistor and a first switching device are provided between the output terminal and a third power supply from the output terminal side. Means and the sixth transistor and the second switching means are sequentially connected from the output terminal side between the output terminal and the fourth power supply, and the fifth transistor and the first switching means are connected. A first capacitor is connected between the connection point and the second power supply, and a second capacitor is connected between the connection point between the sixth transistor and the second switching means and the second power supply. In the semiconductor memory device, the control circuit can also control ON / OFF of the first and second switching means and the fifth and sixth transistors.
て、 上記第１トランジスタ,第２トランジスタ,第５トランジ
スタおよび第６トランジスタは、Ｎチャネル型トランジ
スタであることを特徴とする半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein the first transistor, the second transistor, the fifth transistor and the sixth transistor are N-channel type transistors.
て、 上記第１トランジスタおよび第５トランジスタはＰチャ
ネル型トランジスタであり、 上記第２トランジスタおよび第６トランジスタはＮチャ
ネル型トランジスタであることを特徴とする半導体記憶
装置。3. The semiconductor memory device according to claim 1, wherein the first transistor and the fifth transistor are P-channel transistors, and the second transistor and the sixth transistor are N-channel transistors. And semiconductor memory device.
て、 上記第１電源および第３電源は、同電位であって、互い
に高抵抗で接続されていることを特徴とする半導体記憶
装置。4. The semiconductor memory device according to claim 1, wherein the first power supply and the third power supply have the same potential and are connected to each other with high resistance.
て、 上記第２電源および第４電源は、同電位であって、互い
に高抵抗で接続されていることを特徴とする半導体記憶
装置。5. The semiconductor memory device according to claim 1, wherein the second power source and the fourth power source have the same potential and are connected to each other with high resistance.
て、 上記第１電源および第３電源は、外部から供給される電
源であって、互いに電気的に完全に分離されていること
を特徴とする半導体記憶装置。6. The semiconductor memory device according to claim 1, wherein the first power supply and the third power supply are power supplies supplied from the outside and are electrically completely separated from each other. Semiconductor memory device.
て、 上記第２電源および第４電源は、外部から供給される電
源であって、互いに電気的に完全に分離されていること
を特徴とする半導体記憶装置。7. The semiconductor memory device according to claim 1, wherein the second power source and the fourth power source are power sources supplied from the outside and are electrically completely separated from each other. Semiconductor memory device.
て、 上記第３電源の電位は、上記第１電源の電位以上である
ことを特徴とする半導体記憶装置。8. The semiconductor memory device according to claim 1, wherein the potential of the third power source is equal to or higher than the potential of the first power source.
て、 上記第４電源の電位は、上記第２電源の電位以下である
ことを特徴とする半導体記憶装置。9. The semiconductor memory device according to claim 1, wherein the potential of the fourth power source is equal to or lower than the potential of the second power source.
いて、 上記制御回路は、上記第５トランジスタをオンするに先
立って上記第１スイッチング手段をオフし、上記第６ト
ランジスタをオンするに先立って上記第２スイッチング
手段をオフするようになっていることを特徴とする半導
体記憶装置。10. The semiconductor memory device according to claim 1, wherein the control circuit turns off the first switching means before turning on the fifth transistor, and turns on the sixth transistor. A semiconductor memory device characterized in that the second switching means is turned off.
された第１トランジスタおよび第２トランジスタと、上
記第１トランジスタと第２トランジスタの間に接続され
た出力端子と、２つの入力信号に基づいて上記第１,第
２トランジスタのオンオフを制御する制御回路を有し
て、上記各入力信号のレベルに応じた所定レベルの電圧
を上記出力端子に出力する半導体記憶装置において、 上記出力端子と第３電源との間に、上記出力端子側か
ら、第５トランジスタと第１スイッチング手段とを順次
接続し、 上記出力端子と第４電源との間に、上記出力端子側か
ら、第６トランジスタと第２スイッチング手段とを順次
接続し、 上記第５トランジスタと第１スイッチング手段との接続
点と、第５電源との間に、第１容量を接続し、 上記第６トランジスタと第２スイッチング手段との接続
点と、上記第２電源との間に、第２容量を接続して、 上記制御回路は、上記第１,第２スイッチング手段およ
び上記第５,第６トランジスタのオンオフをも制御可能
になっていることを特徴とする半導体記憶装置。11. A first transistor and a second transistor connected in series between a first power supply and a second power supply, an output terminal connected between the first transistor and the second transistor, and two inputs. A semiconductor memory device having a control circuit for controlling ON / OFF of the first and second transistors based on a signal and outputting a voltage of a predetermined level according to the level of each of the input signals to the output terminal. The fifth transistor and the first switching means are sequentially connected between the terminal and the third power source from the output terminal side, and the sixth transistor and the first switching means are sequentially connected from the output terminal side to the sixth terminal between the output terminal and the fourth power source. A transistor and a second switching means are sequentially connected, a first capacitor is connected between a connection point between the fifth transistor and the first switching means, and a fifth power source, and the sixth transistor is connected. A second capacitor is connected between a connection point between the switching device and the second switching means and the second power source, and the control circuit includes the first and second switching means and the fifth and sixth transistors. A semiconductor memory device characterized in that it is also possible to control ON / OFF of.
おいて、 上記第５電源の電源電圧は、上記第２電源の電位以下で
あることを特徴とする半導体記憶装置。12. The semiconductor memory device according to claim 11, wherein the power supply voltage of the fifth power supply is equal to or lower than the potential of the second power supply.
半導体記憶装置において、 上記第５トランジスタおよび第６トランジスタは、互い
に並列に接続された複数のトランジスタで構成されてい
ることを特徴とする半導体記憶装置。13. The semiconductor memory device according to claim 1, wherein the fifth transistor and the sixth transistor are composed of a plurality of transistors connected in parallel with each other. Storage device.
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