JP3435849B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
- Publication number
- JP3435849B2 JP3435849B2 JP26344894A JP26344894A JP3435849B2 JP 3435849 B2 JP3435849 B2 JP 3435849B2 JP 26344894 A JP26344894 A JP 26344894A JP 26344894 A JP26344894 A JP 26344894A JP 3435849 B2 JP3435849 B2 JP 3435849B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- opening
- etching
- recess
- insulating material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 17
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000005530 etching Methods 0.000 claims description 21
- 239000011810 insulating material Substances 0.000 claims description 19
- 239000004020 conductor Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 description 18
- 230000002093 peripheral effect Effects 0.000 description 15
- 238000003860 storage Methods 0.000 description 10
- 238000001459 lithography Methods 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は、例えばダイナミックＲ
ＡＭ（以下、ＤＲＡＭと記す）のキャパシタの製造に適
用可能な可能な半導体装置の製造方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention
The present invention relates to a method for manufacturing a semiconductor device applicable to manufacturing an AM (hereinafter referred to as DRAM) capacitor.
【０００２】[0002]
【従来の技術】大容量のＤＲＡＭを実現するには、縮小
化したメモリ・セル領域内に充分なキャパシタ容量を形
成する必要がある。そのため現在では、基板上に蓄積電
極を例えば円筒型やフィン型などのように高く形成する
ことによって、蓄積電極の表面積を大きくしてキャパシ
タ容量を増やしている。2. Description of the Related Art In order to realize a large capacity DRAM, it is necessary to form a sufficient capacitor capacity in a reduced memory cell area. Therefore, at present, the storage electrode is formed high on the substrate such as a cylindrical type or a fin type to increase the surface area of the storage electrode and increase the capacitance of the capacitor.
【０００３】[0003]
【発明が解決しようとする課題】ところが基板上に蓄積
電極を高く形成すると、メモリ・セル領域と周辺回路領
域との間で大きな段差が生じる。この段差は、メモリ・
セル領域の縮小化に伴って増加する一方である。その結
果、メモリ・セル領域と周辺回路領域とに跨がる上層配
線を形成するためのリソグラフィにおいて焦点深度（Ｄ
ＯＦ）マージンが低下し、配線の加工が難しくなってい
る。そしてこのことは上層配線の微細化を阻み、半導体
デバイス全体の集積度の低下を招いている。However, when the storage electrode is formed high on the substrate, a large step is formed between the memory cell region and the peripheral circuit region. This step is a memory
It is increasing as the cell area shrinks. As a result, the depth of focus (D) in lithography for forming the upper layer wiring extending over the memory cell region and the peripheral circuit region is increased.
The OF) margin is reduced, making it difficult to process the wiring. This impedes the miniaturization of the upper layer wiring, and causes a decrease in the degree of integration of the entire semiconductor device.
【０００４】またメモリ・セル領域と周辺回路領域との
間に生じる大きな段差によって、上層配線の加工時にエ
ッチング残りが出やすいという問題も生じている。本発
明は上記課題を解決するためになされたものであり、セ
ル領域と周辺回路領域との間に段差を生じさせることな
くキャパシタを形成できる半導体装置の製造方法を提供
することを目的としている。Further, due to a large step between the memory cell region and the peripheral circuit region, there is a problem that etching residue is likely to occur during processing of the upper wiring. The present invention has been made to solve the above problems, and an object of the present invention is to provide a method of manufacturing a semiconductor device capable of forming a capacitor without causing a step between a cell region and a peripheral circuit region.
【０００５】[0005]
【課題を解決するための手段】第１発明の半導体装置の
製造方法では、まず第１工程で基体表面に絶縁材料から
なる第１層を形成した後、第１層に開孔部を形成する。
次いで第２工程では、開孔部内の表面を覆うように第１
層上に導電材料からなる第２層を形成する。この後、開
孔部上の第２層により形成された凹部内を埋込むように
第２層上に第３層を形成する。続いてエッチングによっ
て少なくとも第２層のほぼ上面位置まで第３層を除去す
る。この第３層の除去は凹部内に第３層を残す状態で行
う。そして第３工程では、第３層をマスクとしたエッチ
ングによって第１層上の第２層を除去した後、第３層を
除去する。第４工程では、第２層により形成された凹部
内の表面を覆う状態で第１層上に絶縁材料からなる第４
層と導電材料からなる第５層とを順に形成する。さらに
第４層と第５層とを所定のパターンに形成する。そして
第５工程では、第１層上に絶縁材料からなる第６層を形
成する。この際、凹部上の第５層により形成された凹み
の内部を埋込むとともに第４層と第５層とからなる所定
のパターンを覆う状態で第６層を形成する。以上の工程
によって半導体装置を製造する。In the method of manufacturing a semiconductor device according to the first aspect of the present invention, first, in the first step, a first layer made of an insulating material is formed on the surface of a substrate, and then an opening is formed in the first layer. .
Next, in the second step, the first step is performed so as to cover the surface inside the opening.
A second layer made of a conductive material is formed on the layer. Then, a third layer is formed on the second layer so as to fill the recess formed by the second layer on the opening. Subsequently, the third layer is removed by etching to at least the position of the upper surface of the second layer. This removal of the third layer is performed while leaving the third layer in the recess. Then, in the third step, the second layer on the first layer is removed by etching using the third layer as a mask, and then the third layer is removed. In the fourth step, a fourth layer made of an insulating material is formed on the first layer in a state of covering the surface in the recess formed by the second layer.
A layer and a fifth layer made of a conductive material are sequentially formed. Further, the fourth layer and the fifth layer are formed in a predetermined pattern. Then, in the fifth step, a sixth layer made of an insulating material is formed on the first layer. At this time, the sixth layer is formed so as to fill the inside of the recess formed by the fifth layer on the recess and cover a predetermined pattern of the fourth layer and the fifth layer. The semiconductor device is manufactured through the above steps.
【０００６】第２発明の半導体装置の製造方法では、上
記第１発明の第１工程と第２工程とを行った後、第３工
程では、第３層をマスクとしたエッチングによって第１
層上の第２層を除去する。またそのエッチングによっ
て、開孔部内の第２層の最上端を第１層の上面位置より
低くする。そしてこの後に第３層を除去する。次いで第
４工程では、エッチングによって開孔部の側周の第１層
を除去する。続いて第５工程では、第２層の表面と第１
層の表面とを覆うように基体上に絶縁材料からなる第４
層と導電材料からなる第５層とを順に形成する。このと
き、第２層の上方に形成する第５層の最上端が、第１層
の表面に形成する第４層の上面位置より低くなる状態で
基体上に第４層と第５層とを順に形成する。その後、第
５層により形成された凹みの内部を埋込む状態で第５層
上に絶縁材料からなる第７層を形成する。続いて、少な
くとも第１層上の第４層のほぼ上面位置まで第７層を除
去する。そして第６工程では、第７層をマスクとしたエ
ッチングによって、少なくとも第１層上の第５層を除去
する。以上の工程によって半導体装置を製造する。In the method of manufacturing a semiconductor device of the second invention, after performing the first step and the second step of the first invention, in the third step, the first step is performed by etching using the third layer as a mask.
The second layer on the layer is removed. Further, the etching lowers the uppermost end of the second layer in the opening from the upper surface position of the first layer. After this, the third layer is removed. Next, in a fourth step, the first layer on the side periphery of the opening is removed by etching. Then, in the fifth step, the surface of the second layer and the first layer
A fourth layer made of an insulating material on the substrate so as to cover the surface of the layer;
A layer and a fifth layer made of a conductive material are sequentially formed. At this time, the uppermost end of the fifth layer formed above the second layer is lower than the upper surface position of the fourth layer formed on the surface of the first layer, and the fourth layer and the fifth layer are formed on the substrate. Form in order. Then, a seventh layer made of an insulating material is formed on the fifth layer in a state where the inside of the recess formed by the fifth layer is buried. Subsequently, the seventh layer is removed at least up to the upper surface of the fourth layer on the first layer. Then, in the sixth step, at least the fifth layer on the first layer is removed by etching using the seventh layer as a mask. The semiconductor device is manufactured through the above steps.
【０００７】[0007]
【作用】第１発明では、導電材料からなる第２層上に絶
縁材料からなる第４層と導電材料からなる第５層とを順
に形成するため、第２層、第４層および第５層からなる
キャパシタが得られる。また凹部内に残した第３層をマ
スクにして第１層上に形成した第２層をエッチングする
ため、第１層の開孔部内に第２層のパターンが形成され
るとともに、第２層の最上端は第１層の上面位置とほぼ
同じかそれよりも低く形成される。しかも凹部上の第５
層により形成された凹みの内部を第６層で埋込むため、
キャパシタを形成したセル領域と周辺回路領域との間に
段差ができない。In the first aspect of the invention, since the fourth layer made of the insulating material and the fifth layer made of the conductive material are sequentially formed on the second layer made of the conductive material, the second layer, the fourth layer and the fifth layer are formed. A capacitor consisting of Further, since the second layer formed on the first layer is etched by using the third layer left in the recess as a mask, the pattern of the second layer is formed in the opening of the first layer and the second layer is formed. Is formed to be substantially the same as or lower than the upper surface position of the first layer. Moreover, the fifth on the recess
Since the inside of the recess formed by the layer is filled with the sixth layer,
No step can be formed between the cell region where the capacitor is formed and the peripheral circuit region.
【０００８】第２発明では、第１発明と同様に第２層、
第４層および第５層からなるキャパシタが得られる。ま
た開孔部の側周の第１層を除去することから、第２層に
外壁が形成されるため、第２層の外壁分だけ第２層の表
面積が増える。また第２層上方の第５層の最上端を第１
層上の第４層の上面位置より低くするため、第７層を少
なくとも第１層上の第４層のほぼ上面位置まで除去する
と、セル領域のみに第７層が埋込まれる。そしてさらに
少なくとも第１層上の第５層を除去するため、セル領域
の上面位置と周辺回路領域の上面位置とがほぼ揃う。In the second invention, as in the first invention, the second layer,
A capacitor composed of the fourth layer and the fifth layer is obtained. Moreover, since the outer wall is formed on the second layer by removing the first layer on the side periphery of the opening, the surface area of the second layer is increased by the outer wall of the second layer. The uppermost end of the fifth layer above the second layer is the first
In order to make it lower than the upper surface position of the fourth layer on the layer, the seventh layer is buried only in the cell region when the seventh layer is removed to at least almost the upper surface position of the fourth layer on the first layer. Further, since at least the fifth layer on the first layer is removed, the upper surface position of the cell region and the upper surface position of the peripheral circuit region are substantially aligned.
【０００９】[0009]
【実施例】以下、第１および第２発明の半導体装置の製
造方法の実施例を図面に基づいて説明する。なお本実施
例では、ＤＲＡＭのキャパシタ有する半導体装置を製造
する場合を例にとって述べる。図１は第１発明の一例を
示す工程図であり、簡単のために、基体１０に形成され
ている素子分離膜およびトランジスタを省略している。
また図１において、紙面に向かって左側はメモリ・セル
領域Ａ、右側は周辺回路領域Ｂをそれぞれ示している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a method for manufacturing a semiconductor device according to the first and second inventions will be described below with reference to the drawings. In this embodiment, a case of manufacturing a semiconductor device having a DRAM capacitor will be described as an example. FIG. 1 is a process chart showing an example of the first invention, and for simplicity, an element isolation film and a transistor formed on a substrate 10 are omitted.
In FIG. 1, the left side of the drawing shows the memory cell area A, and the right side shows the peripheral circuit area B.
【００１０】図１（ａ）に示す第１工程では、例えば化
学的気相成長法（以下、ＣＶＤ法と記す）によって、基
体１０表面全体に例えば窒化シリコン（ＳｉＮ）からな
るエッチング停止膜１１と絶縁材料からなる第１層１２
とを順に形成する。この際、第１層１２の上面がほぼ平
坦になるように第１層１２を設ける。第１層１２の絶縁
材料としては、例えばボロン−リンシリケートガラス
（ＢＰＳＧ）が用いられる。In the first step shown in FIG. 1A, an etching stopper film 11 made of, for example, silicon nitride (SiN) is formed on the entire surface of the substrate 10 by, for example, a chemical vapor deposition method (hereinafter referred to as a CVD method). First layer 12 made of insulating material
And are formed in order. At this time, the first layer 12 is provided so that the upper surface of the first layer 12 is substantially flat. As the insulating material of the first layer 12, for example, boron-phosphorus silicate glass (BPSG) is used.
【００１１】続いてリソグラフィによって、第１層１２
上にレジストパターン（図示せず）を形成した後、レジ
ストパターンをマスクにしてエッチングを行う。そして
メモリ・セル領域Ａの第１層１２に開孔部１２ａを形成
する。この後、アッシングやウエットエッチングなどに
よってレジストパターンを除去する。また図示しない
が、後述する第２層１３と基体１０の拡散層とを接続す
るいわゆるノードコンタクトを形成するためのコンタク
トホールを、メモリ・セル領域Ａのエッチング停止膜１
１と第１層１２とに形成する。Subsequently, the first layer 12 is formed by lithography.
After forming a resist pattern (not shown) on the top, etching is performed using the resist pattern as a mask. Then, the opening 12a is formed in the first layer 12 in the memory cell region A. After that, the resist pattern is removed by ashing or wet etching. Although not shown, a contact hole for forming a so-called node contact for connecting a later-described second layer 13 and a diffusion layer of the substrate 10 is provided with an etching stopper film 1 in the memory cell region A.
1 and the first layer 12 are formed.
【００１２】次に図１（ｂ）に示す第２工程では、ＣＶ
Ｄ法によって、第１層１１上に例えばポリシリコン（Po
ly−Ｓｉ）のような導電材料からなる第２層１３を形成
する。この際、開孔部１２ａ内の表面を覆うように第１
層１１上に第２層１３を形成する。Next, in the second step shown in FIG. 1B, CV
For example, polysilicon (Po
A second layer 13 made of a conductive material such as ly-Si) is formed. At this time, the first portion is formed so as to cover the surface inside the opening 12a.
The second layer 13 is formed on the layer 11.
【００１３】続いて、開孔部１２ａ上の第２層１３によ
り形成された凹部１３ａ内を埋込むように第２層１３上
に第３層１４を形成する。第３層１４は、第１層１２と
第２層１３とに対して選択比がとれる材料からなり、例
えばレジストで形成される。そしてエッチングバックし
て、少なくとも第２層１４のほぼ上面位置まで第３層１
４を除去する。この第３層１４の除去は、凹部１３ａ内
に第３層を残す状態で行う。Subsequently, a third layer 14 is formed on the second layer 13 so as to fill the recess 13a formed by the second layer 13 on the opening 12a. The third layer 14 is made of a material having a selective ratio with respect to the first layer 12 and the second layer 13, and is formed of, for example, a resist. Then, by etching back, the third layer 1 is formed at least up to almost the upper surface of the second layer 14.
Remove 4. The removal of the third layer 14 is performed while leaving the third layer in the recess 13a.
【００１４】次いで第３工程では、図１（ｃ）に示すよ
うに、第３層１４をマスクとした例えば反応性イオンエ
ッチング（以下、ＲＩＥと記す）によって第１層１２上
の第２層１３を除去し、第２層１３からなる蓄積電極を
形成する。そして、例えばエッチングによって第３層１
４を除去する。Next, in the third step, as shown in FIG. 1C, the second layer 13 on the first layer 12 is formed by, for example, reactive ion etching (hereinafter referred to as RIE) using the third layer 14 as a mask. Is removed, and a storage electrode made of the second layer 13 is formed. Then, for example, by etching, the third layer 1
Remove 4.
【００１５】続いて図１（ｄ）に示す第４工程では、Ｃ
ＶＤ法によって、第２層１３により形成された凹部１３
ａ内の表面を覆うように第１層１２上に絶縁材料からな
る第４層１５と導電材料からなる第５層１６とを順に形
成する。第４層１５を形成する絶縁材料としては、例え
ばＳｉＮ、酸化シリコン（ＳｉＯ2 ）やタンタル酸化膜
（Ｔａ2 Ｏ 5）などの誘電率の高いものが用いられる。
また、この実施例では、誘電体膜として第４層１５を極
薄く形成する。一方、第５層１６を形成する導電材料と
しては、例えばPoly−Ｓｉが用いられる。Subsequently, in the fourth step shown in FIG. 1D, C
The recess 13 formed by the second layer 13 by the VD method
A fourth layer 15 made of an insulating material and a fifth layer 16 made of a conductive material are sequentially formed on the first layer 12 so as to cover the surface in a. As the insulating material forming the fourth layer 15, for example, a material having a high dielectric constant such as SiN, silicon oxide (SiO 2 ) or tantalum oxide film (Ta 2 O 5 ) is used.
In addition, in this embodiment, the fourth layer 15 is formed as an extremely thin dielectric film. On the other hand, as the conductive material forming the fifth layer 16, for example, Poly-Si is used.
【００１６】次にリソグラフィによって、第５層１６上
にレジストパターン（図示せず）を形成する。この後、
レジストパターンをマスクとしたＲＩＥによって第４層
１５と第５層１６とを所定のパターンに形成し、第５層
１６からなるプレート電極を得る。続いて、アッシング
やウエットエッチングなどによってレジストパターンを
除去する。Next, a resist pattern (not shown) is formed on the fifth layer 16 by lithography. After this,
The fourth layer 15 and the fifth layer 16 are formed into a predetermined pattern by RIE using the resist pattern as a mask to obtain a plate electrode made of the fifth layer 16. Then, the resist pattern is removed by ashing or wet etching.
【００１７】そして図１（ｅ）に示す第５工程では、例
えばＣＶＤ法やスパッタリング法によって、第４層１５
と第５層１６とからなる所定のパターンを覆う状態で第
１層１２上に絶縁材料からなる第６層１７を形成する。
またこの際、第２層１３の凹部１３ａ上の第５層１６に
より形成された凹み１６ａの内部を埋込むように第６層
１７を形成し、全面を平坦化する。第６層１７の絶縁材
料としては、例えばＳｉＯ2 、リンシリケートガラス
（ＰＳＧ）またはＢＰＳＧなどが用いられる。ＰＳＧや
ＢＰＳＧを用いた場合には、ＣＶＤの後にリフロー処理
を行うことによって凹み１６ａの内部を埋込むことも可
能である。In the fifth step shown in FIG. 1E, the fourth layer 15 is formed by, for example, the CVD method or the sputtering method.
A sixth layer 17 made of an insulating material is formed on the first layer 12 so as to cover a predetermined pattern made of the fifth layer 16 and the fifth layer 16.
At this time, the sixth layer 17 is formed so as to fill the inside of the recess 16a formed by the fifth layer 16 on the recess 13a of the second layer 13 and planarize the entire surface. As the insulating material of the sixth layer 17, for example, SiO 2 , phosphorus silicate glass (PSG), BPSG or the like is used. When PSG or BPSG is used, it is possible to fill the inside of the recess 16a by performing a reflow process after CVD.
【００１８】以上の工程によって、第２層１３の蓄積電
極と、第４層１５の誘電体膜と、第５層１６のプレート
電極とからなるキャパシタ２０がメモリ・セル領域Ａに
形成された半導体装置１が製造される。Through the above steps, the capacitor 20 composed of the storage electrode of the second layer 13, the dielectric film of the fourth layer 15, and the plate electrode of the fifth layer 16 is formed in the memory cell region A. The device 1 is manufactured.
【００１９】この実施例では、まず基体１１表面全体
に、つまりメモリ・セル領域Ａと周辺回路領域Ｂとに亘
って絶縁材料からなる第１層１２を形成する。そして第
１層１２の開孔部１２ａ内の表面を覆うように形成した
第２層１３を、開孔部１２ａ上の第２層１３により形成
された凹部１３ａ内を埋込む第３層１４をマスクにして
エッチングする。このため開孔部１２ａ内にのみ第２層
１３が残って第２層１３からなる蓄積電極のパターンが
形成され、しかも蓄積電極の最上端は第１層１２の上面
位置とほぼ同じかそれよりも低い位置に形成される。ま
た第５工程では、第５層１６により形成された凹み１６
ａの内部を埋込むように第１層１２上に第６層１７を形
成する。In this embodiment, first, the first layer 12 made of an insulating material is formed on the entire surface of the base 11, that is, over the memory cell region A and the peripheral circuit region B. Then, the second layer 13 formed so as to cover the surface inside the opening 12a of the first layer 12 is replaced with the third layer 14 filling the inside of the recess 13a formed by the second layer 13 on the opening 12a. Etch using as a mask. Therefore, the second layer 13 remains only in the opening 12a to form a pattern of the storage electrode composed of the second layer 13, and the uppermost end of the storage electrode is substantially the same as the upper surface position of the first layer 12 or more. Is also formed in the lower position. Further, in the fifth step, the recess 16 formed by the fifth layer 16 is formed.
A sixth layer 17 is formed on the first layer 12 so as to fill the inside of a.
【００２０】したがってこの実施例によれば、メモリ・
セル領域Ａと周辺回路領域Ｂとの間に段差を生じさせる
ことなく、メモリ・セル領域Ａにキャパシタ２０を形成
することができる。よって、上層配線を形成するための
リソグラフィにおいて焦点深度マージンを増大できるの
で、上層配線の微細加工が可能になる。またメモリ・セ
ル領域Ａと周辺回路領域Ｂとの間に段差が生じないの
で、上層配線の加工時にエッチング残りが出にくくな
る。したがって、上層配線の加工が非常に容易になる。Therefore, according to this embodiment, the memory
The capacitor 20 can be formed in the memory cell region A without generating a step between the cell region A and the peripheral circuit region B. Therefore, since the depth of focus margin can be increased in the lithography for forming the upper layer wiring, the fine processing of the upper layer wiring becomes possible. Further, since no step is formed between the memory cell area A and the peripheral circuit area B, it is difficult for an etching residue to appear when processing the upper layer wiring. Therefore, the processing of the upper layer wiring becomes very easy.
【００２１】次に、第２発明の一例を図２に示す工程図
を用いて説明する。なお図２においても、紙面に向かっ
て左側はメモリ・セル領域Ａ、右側は周辺回路領域Ｂを
それぞれ示している。また上記実施例と同じ構成材料に
は同じ番号を付している。この実施例では、まず上記実
施例で説明した第１工程と第２工程とを行った後、図２
（ａ）に示す第３工程を行う。Next, an example of the second invention will be described with reference to the process chart shown in FIG. Also in FIG. 2, the memory cell area A is shown on the left side of the drawing, and the peripheral circuit area B is shown on the right side. Further, the same constituent materials as those in the above-mentioned embodiment are designated by the same reference numerals. In this embodiment, first, the first step and the second step described in the above-mentioned embodiment are performed, and then the process shown in FIG.
The third step shown in (a) is performed.
【００２２】すなわち第３工程では、第３層１４をマス
クとしたＲＩＥによって第１層１２上の第２層１３を除
去する。またそのＲＩＥによって、開孔部１２ａ内の第
２層１３の最上端を第１層１２の上面位置より低くす
る。そして、例えばエッチングによって第３層１４を除
去する。That is, in the third step, the second layer 13 on the first layer 12 is removed by RIE using the third layer 14 as a mask. Further, the RIE lowers the uppermost end of the second layer 13 in the opening 12a from the upper surface position of the first layer 12. Then, the third layer 14 is removed by etching, for example.
【００２３】次いで図２（ｂ）に示す第４工程では、リ
ソグラフィによって第２層１３上および第１層１２上に
レジストパターン（図示せず）を形成する。その際、上
記実施例の第４工程のリソグラフィで使用したマスクの
反転パターンのようにレジストパターンを形成する。そ
してこのレジストパターンをマスクとしたエッチングを
行うことによって、開孔部１２ａの側周の第１層１２を
除去し、第２層１３からなるシリンダ型またはクラウン
型の蓄積電極を形成する。その後、アッシングやウエッ
トエッチングなどによってレジストパターンを除去するNext, in a fourth step shown in FIG. 2B, a resist pattern (not shown) is formed on the second layer 13 and the first layer 12 by lithography. At that time, a resist pattern is formed like an inversion pattern of the mask used in the lithography of the fourth step of the above embodiment. Then, by etching using this resist pattern as a mask, the first layer 12 on the side periphery of the opening 12a is removed, and a cylinder-type or crown-type storage electrode including the second layer 13 is formed. After that, the resist pattern is removed by ashing or wet etching.
【００２４】続いて図２（ｃ）に示す第５工程では、Ｃ
ＶＤ法によって、第２層１３の表面と第１層１２の表面
とを覆うように基体１０上に第４層１５と第５層１６と
を順に形成する。このとき、第２層１３の表面に第４層
１５を介して形成する第５層１６の最上端が、第１層１
２の表面に形成する第４層１５の上面位置より低くなる
ように第４層１５と第５層１６とを形成する。Subsequently, in a fifth step shown in FIG. 2C, C
The fourth layer 15 and the fifth layer 16 are sequentially formed on the base 10 by the VD method so as to cover the surface of the second layer 13 and the surface of the first layer 12. At this time, the uppermost end of the fifth layer 16 formed on the surface of the second layer 13 via the fourth layer 15 is the first layer 1
The fourth layer 15 and the fifth layer 16 are formed so as to be lower than the upper surface position of the fourth layer 15 formed on the surface of 2.
【００２５】その後、例えばＣＶＤ法によって、第５層
１６により形成された凹み１６ａの内部を埋込む状態で
第５層上１６に絶縁材料からなる第７層１８を形成す
る。第７層１８の絶縁材料としては、例えばＳｉＯ2 、
ＰＳＧまたはＢＰＳＧなどが用いられる。次に、少なく
とも第１層１２上の第４層１５のほぼ上面位置まで第７
層１８を除去する。除去方法としては、例えばエッチン
グやケミカルメカニカルポリッシング（ＣＭＰ）などを
用いることができる。Thereafter, a seventh layer 18 made of an insulating material is formed on the fifth layer 16 by, for example, a CVD method so as to fill the inside of the recess 16a formed by the fifth layer 16. As the insulating material of the seventh layer 18, for example, SiO 2 ,
PSG or BPSG is used. Next, the seventh layer is formed at least up to almost the upper surface of the fourth layer 15 on the first layer 12.
Layer 18 is removed. As a removing method, for example, etching or chemical mechanical polishing (CMP) can be used.
【００２６】そして図２（ｄ）に示す第６工程では、第
７層１８をマスクとしたＲＩＥによって、少なくとも第
１層１１上の第５層１６を除去する。この実施例では、
第１層１１上の第４層１５も除去し、第５層１６からな
るプレート電極を形成する。以上の工程によって、第２
層１３の蓄積電極と、第４層１５の誘電体膜と、シリン
ダ型またはクラウン型の第５層１６のプレート電極とか
らなるキャパシタ３０がメモリ・セル領域Ａに形成され
た半導体装置２が製造される。Then, in a sixth step shown in FIG. 2D, at least the fifth layer 16 on the first layer 11 is removed by RIE using the seventh layer 18 as a mask. In this example,
The fourth layer 15 on the first layer 11 is also removed to form a plate electrode composed of the fifth layer 16. By the above process, the second
A semiconductor device 2 is manufactured in which a capacitor 30 including the storage electrode of the layer 13, the dielectric film of the fourth layer 15, and the plate electrode of the fifth layer 16 of the cylinder type or the crown type is formed in the memory cell region A. To be done.
【００２７】この実施例では、開孔部１２ａの側周の第
１層１１を除去することから、第２層１３に外壁が形成
される。よって、前述した実施例に比べて第２層１３の
外壁分だけ蓄積電極の表面積が増えるので、キャパシタ
容量が増大したキャパシタ３０を得ることができる。In this embodiment, since the first layer 11 on the side periphery of the opening 12a is removed, the outer wall is formed on the second layer 13. Therefore, the surface area of the storage electrode is increased by an amount corresponding to the outer wall of the second layer 13 as compared with the above-described embodiment, so that the capacitor 30 having an increased capacitor capacity can be obtained.
【００２８】また開孔部１２ａ内の第２層１３の最上端
を第１層１２の上面位置より低くし、かつ第２層１３上
方の第５層１６の最上端を第１層１２の表面に形成する
第４層１５の上面位置より低くする。このため、後の工
程で第５層１６上に形成した第７層１８を少なくとも第
１層１２上の第４層１５のほぼ上面位置まで除去する
と、キャパシタ３０によって形成された段差を吸収する
ようにメモリ・セル領域Ａのみに第７層１８が埋込まれ
る。そして少なくとも第１層１１上の第５層１６を除去
するので、メモリ・セル領域Ａの上面位置と周辺回路領
域Ｂの上面位置とがほぼ揃った状態になる。Further, the uppermost end of the second layer 13 in the opening 12a is lower than the upper surface position of the first layer 12, and the uppermost end of the fifth layer 16 above the second layer 13 is the surface of the first layer 12. It is made lower than the upper surface position of the fourth layer 15 formed in. Therefore, if the seventh layer 18 formed on the fifth layer 16 is removed at least up to almost the upper surface of the fourth layer 15 on the first layer 12 in a later step, the step formed by the capacitor 30 is absorbed. The seventh layer 18 is embedded only in the memory cell area A. Then, since at least the fifth layer 16 on the first layer 11 is removed, the upper surface position of the memory cell area A and the upper surface position of the peripheral circuit area B are substantially aligned.
【００２９】したがってこの実施例によっても、メモリ
・セル領域Ａと周辺回路領域Ｂとの間に段差を生じさせ
ることなく、メモリ・セル領域Ａにキャパシタ３０を形
成することができるので、前述した実施例と同様の効果
を得ることができる。またキャパシタ容量を増大するこ
とができるので、メモリ・セル領域Ａの面積の縮小化を
図ることができる。Therefore, according to this embodiment as well, the capacitor 30 can be formed in the memory cell region A without generating a step between the memory cell region A and the peripheral circuit region B. The same effect as the example can be obtained. Moreover, since the capacitance of the capacitor can be increased, the area of the memory cell region A can be reduced.
【００３０】[0030]
【発明の効果】以上説明したように第１発明では、第３
層をマスクとしたエッチングによって第１層の開孔部内
に第２層のパターンを形成するため、第２層の最上端を
第１層の上面位置とほぼ同じかそれよりも低くすること
ができる。しかも凹部上の第５層により形成された凹み
の内部を第６層で埋込むので、セル領域と周辺回路領域
との間に段差を生じさせることなく、セル領域に第２
層、第４層および第５層からなるキャパシタを形成する
ことができる。As described above, in the first invention, the third invention
Since the pattern of the second layer is formed in the openings of the first layer by etching using the layer as a mask, the uppermost end of the second layer can be made to be substantially the same as or lower than the upper surface position of the first layer. . Moreover, since the inside of the recess formed by the fifth layer on the recess is filled with the sixth layer, the second region is formed in the cell region without causing a step between the cell region and the peripheral circuit region.
A capacitor composed of a layer, a fourth layer and a fifth layer can be formed.
【００３１】第２発明では、開孔部の側周の第１層を除
去することから第２層の表面積を増やすことができるの
で、キャパシタ容量の増大を図ることができる。また第
２層上方の第５層の最上端を第１層上の第４層の上面位
置より低くしてセル領域のみに第７層を埋込み、さらに
少なくとも第１層上の第５層を除去するので、セル領域
と周辺回路領域との間に段差ができない。In the second invention, since the surface area of the second layer can be increased by removing the first layer on the side periphery of the opening, the capacitance of the capacitor can be increased. Further, the uppermost end of the fifth layer above the second layer is made lower than the upper surface position of the fourth layer on the first layer to embed the seventh layer only in the cell region, and at least the fifth layer on the first layer is removed. Therefore, no step can be formed between the cell region and the peripheral circuit region.
【００３２】したがって本発明を用いれば、上層配線を
形成するためのリソグラフィにおいて焦点深度マージン
を増大できるので、上層配線の微細加工が可能になる。
また配線の加工時にエッチング残りが出にくくなるの
で、上層配線の加工が非常に容易になる。Therefore, according to the present invention, the depth of focus margin can be increased in the lithography for forming the upper layer wiring, so that the fine processing of the upper layer wiring becomes possible.
In addition, since the etching residue is less likely to occur during the processing of the wiring, the processing of the upper layer wiring becomes very easy.
【図１】第１発明の一例を示す工程図である。FIG. 1 is a process drawing showing an example of a first invention.
【図２】第２発明の一例を示す工程図である。FIG. 2 is a process drawing showing an example of a second invention.
１、２ 半導体装置 １０ 基体 １２ 第１層 １２ａ 開孔部 １３ 第２層 １３ａ 凹部 １４ 第３層 １５ 第４層 １６ 第５層 １６ａ 凹み １７ 第６層 １８ 第７層 1, 2 semiconductor device 10 Base 12 First layer 12a Opening part 13 Second layer 13a recess 14th layer 15 4th layer 16th layer 16a dent 17th layer 18th layer
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 21/822 H01L 27/04 H01L 27/108 ─────────────────────────────────────────────────── ─── Continuation of front page (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 21/8242 H01L 21/822 H01L 27/04 H01L 27/108
Claims (2)
成した後、該第１層に開孔部を形成する第１工程と、 前記開孔部内の表面を覆う状態で前記第１層上に導電材
料からなる第２層を形成した後、前記開孔部上の第２層
により形成された凹部内を埋込む状態で該第２層上に第
３層を形成し、さらにエッチングによって前記凹部内に
前記第３層を残す状態で少なくとも前記第２層のほぼ上
面位置まで前記第３層を除去する第２工程と、 前記第３層をマスクとしたエッチングによって前記第１
層上の第２層を除去するとともに前記開孔部内の第２層
の最上端を前記第１層の上面位置より低くし、この後に
前記第３層を除去する第３工程と、 エッチングによって前記開孔部の側周の前記第１層を除
去する第４工程と、 前記第２層の表面と前記第１層の表面とを覆う状態で前
記基体上に絶縁材料からなる第４層と導電材料からなる
第５層とを順に形成した後、該第５層により形成された
凹みの内部を埋込む状態で前記第５層上に絶縁材料から
なる第７層を堆積し、さらに少なくとも前記第１層上の
前記第４層のほぼ上面位置まで前記第７層を除去する第
５工程と、 前記第７層をマスクとしたエッチングによって、少なく
とも前記第１層上の前記第５層を除去する第６工程とか
らなり、 前記第５工程では、前記第２層の上方に形成する第５層
の最上端が、前記第１層の表面に形成する前記第４層の
上面位置より低くなる状態で前記第４層と前記第５層と
を形成することを特徴とする半導体装置の製造方法。 [Claim 1] After forming the first layer of insulating material on the substrate surface, a first step of forming an opening in said first layer, said first layer so as to cover the surface within the opening After forming a second layer made of a conductive material on the second layer, a third layer is formed on the second layer in a state of filling the recess formed by the second layer on the opening, and further by etching. A second step of removing the third layer at least to a substantially upper surface position of the second layer while leaving the third layer in the recess, and the first step by etching using the third layer as a mask.
A third step of removing the second layer on the layer and lowering the uppermost end of the second layer in the opening from a position above the upper surface of the first layer, and then removing the third layer; and A fourth step of removing the first layer on the side periphery of the opening, and a fourth layer made of an insulating material and conductive on the base in a state of covering the surface of the second layer and the surface of the first layer. After sequentially forming a fifth layer made of a material, a seventh layer made of an insulating material is deposited on the fifth layer in a state of filling the inside of the recess formed by the fifth layer, and further at least the first layer. At least the fifth layer on the first layer is removed by a fifth step of removing the seventh layer to a position substantially above the fourth layer on the first layer, and etching using the seventh layer as a mask. A sixth step, and in the fifth step, the first step formed above the second layer. Manufacturing the semiconductor device, wherein the fourth layer and the fifth layer are formed in a state where the uppermost end of the fifth layer is lower than the upper surface position of the fourth layer formed on the surface of the first layer. Method.
おいて、 前記第１工程では、 前記基体表面に窒化シリコン膜を介して前記絶縁材料か
らなる第１層を形成することを特徴とする半導体装置の
製造方法。 2. The method for manufacturing a semiconductor device according to claim 1 , wherein in the first step, a first layer made of the insulating material is formed on the surface of the base with a silicon nitride film interposed therebetween. Device manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26344894A JP3435849B2 (en) | 1994-10-27 | 1994-10-27 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26344894A JP3435849B2 (en) | 1994-10-27 | 1994-10-27 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125142A JPH08125142A (en) | 1996-05-17 |
| JP3435849B2 true JP3435849B2 (en) | 2003-08-11 |
Family
ID=17389658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26344894A Expired - Fee Related JP3435849B2 (en) | 1994-10-27 | 1994-10-27 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3435849B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101409373B1 (en) * | 2007-09-04 | 2014-06-19 | 인피니언 테크놀로지스 아게 | Methods of Fabricating Semiconductor Devices and a Semiconductor Devices Fabricated Thereof |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419749B1 (en) * | 1996-10-22 | 2004-06-04 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
| KR20010004894A (en) * | 1999-06-30 | 2001-01-15 | 김영환 | Method of making charge save electrode in semiconductor device |
| KR100416601B1 (en) * | 2001-06-30 | 2004-02-05 | 삼성전자주식회사 | Semiconductor device having cylinder-type capacitor and fabricating method thereof |
| KR100598990B1 (en) * | 2005-06-29 | 2006-07-12 | 주식회사 하이닉스반도체 | Forming process for interlayer dielectric of semiconductor device |
-
1994
- 1994-10-27 JP JP26344894A patent/JP3435849B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101409373B1 (en) * | 2007-09-04 | 2014-06-19 | 인피니언 테크놀로지스 아게 | Methods of Fabricating Semiconductor Devices and a Semiconductor Devices Fabricated Thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08125142A (en) | 1996-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5700709A (en) | Method for manufacturing a capacitor for a semiconductor device | |
| US6459116B1 (en) | Capacitor structure | |
| JPH0613570A (en) | Optimum-stack type capacitor dram cell utilizing vapor deposition of sacrifice oxide film and chemical/ mechanical polishing | |
| JP3086403B2 (en) | Method of forming sub-lithographic sized fine grooves and features | |
| JP2914359B2 (en) | Method for forming capacitor of semiconductor device | |
| JPH07211798A (en) | Manufacture of capacitor in semiconductor device | |
| US5930621A (en) | Methods for forming vertical electrode structures and related structures | |
| JP3999403B2 (en) | Method for manufacturing DRAM cell capacitor | |
| US6274426B1 (en) | Self-aligned contact process for a crown shaped dynamic random access memory capacitor structure | |
| US6238968B1 (en) | Methods of forming integrated circuit capacitors having protected layers of HSG silicon therein | |
| US6607954B2 (en) | Methods of fabricating cylinder-type capacitors for semiconductor devices using a hard mask and a mold layer | |
| US6548348B1 (en) | Method of forming a storage node contact hole in a porous insulator layer | |
| JP2001077325A (en) | Method for forming trench exceeding resolution of picture process inside insulation film | |
| US6709915B2 (en) | Methods of fabricating integrated circuit memory devices | |
| JP2728389B2 (en) | Method for manufacturing capacitor of semiconductor memory device | |
| JP3435849B2 (en) | Method for manufacturing semiconductor device | |
| US6204109B1 (en) | Method for forming a cylindrical capacitor | |
| US6060353A (en) | Method of forming a ring shaped storage node structure for a DRAM capacitor structure | |
| US6013550A (en) | Method to define a crown shaped storage node structure, and an underlying conductive plug structure, for a dynamic random access memory cell | |
| US6184078B1 (en) | Method for fabricating a capacitor for a dynamic random access memory cell | |
| US5989954A (en) | Method for forming a cylinder capacitor in the dram process | |
| JPH11330400A (en) | Manufacture of dynamic ram cell capacitor | |
| KR100487915B1 (en) | Capacitor Formation Method of Semiconductor Device | |
| US6297121B1 (en) | Fabrication method for capacitors in integrated circuits with a self-aligned contact structure | |
| KR100866127B1 (en) | Method for forming capacitor of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080606 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090606 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090606 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100606 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100606 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120606 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |