JP3435849B2 - Method for manufacturing semiconductor device - Google Patents
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Landscapes
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Description
【0001】[0001]
【産業上の利用分野】本発明は、例えばダイナミックR
AM(以下、DRAMと記す)のキャパシタの製造に適
用可能な可能な半導体装置の製造方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention
The present invention relates to a method for manufacturing a semiconductor device applicable to manufacturing an AM (hereinafter referred to as DRAM) capacitor.
【0002】[0002]
【従来の技術】大容量のDRAMを実現するには、縮小
化したメモリ・セル領域内に充分なキャパシタ容量を形
成する必要がある。そのため現在では、基板上に蓄積電
極を例えば円筒型やフィン型などのように高く形成する
ことによって、蓄積電極の表面積を大きくしてキャパシ
タ容量を増やしている。2. Description of the Related Art In order to realize a large capacity DRAM, it is necessary to form a sufficient capacitor capacity in a reduced memory cell area. Therefore, at present, the storage electrode is formed high on the substrate such as a cylindrical type or a fin type to increase the surface area of the storage electrode and increase the capacitance of the capacitor.
【0003】[0003]
【発明が解決しようとする課題】ところが基板上に蓄積
電極を高く形成すると、メモリ・セル領域と周辺回路領
域との間で大きな段差が生じる。この段差は、メモリ・
セル領域の縮小化に伴って増加する一方である。その結
果、メモリ・セル領域と周辺回路領域とに跨がる上層配
線を形成するためのリソグラフィにおいて焦点深度(D
OF)マージンが低下し、配線の加工が難しくなってい
る。そしてこのことは上層配線の微細化を阻み、半導体
デバイス全体の集積度の低下を招いている。However, when the storage electrode is formed high on the substrate, a large step is formed between the memory cell region and the peripheral circuit region. This step is a memory
It is increasing as the cell area shrinks. As a result, the depth of focus (D) in lithography for forming the upper layer wiring extending over the memory cell region and the peripheral circuit region is increased.
The OF) margin is reduced, making it difficult to process the wiring. This impedes the miniaturization of the upper layer wiring, and causes a decrease in the degree of integration of the entire semiconductor device.
【0004】またメモリ・セル領域と周辺回路領域との
間に生じる大きな段差によって、上層配線の加工時にエ
ッチング残りが出やすいという問題も生じている。本発
明は上記課題を解決するためになされたものであり、セ
ル領域と周辺回路領域との間に段差を生じさせることな
くキャパシタを形成できる半導体装置の製造方法を提供
することを目的としている。Further, due to a large step between the memory cell region and the peripheral circuit region, there is a problem that etching residue is likely to occur during processing of the upper wiring. The present invention has been made to solve the above problems, and an object of the present invention is to provide a method of manufacturing a semiconductor device capable of forming a capacitor without causing a step between a cell region and a peripheral circuit region.
【0005】[0005]
【課題を解決するための手段】第1発明の半導体装置の
製造方法では、まず第1工程で基体表面に絶縁材料から
なる第1層を形成した後、第1層に開孔部を形成する。
次いで第2工程では、開孔部内の表面を覆うように第1
層上に導電材料からなる第2層を形成する。この後、開
孔部上の第2層により形成された凹部内を埋込むように
第2層上に第3層を形成する。続いてエッチングによっ
て少なくとも第2層のほぼ上面位置まで第3層を除去す
る。この第3層の除去は凹部内に第3層を残す状態で行
う。そして第3工程では、第3層をマスクとしたエッチ
ングによって第1層上の第2層を除去した後、第3層を
除去する。第4工程では、第2層により形成された凹部
内の表面を覆う状態で第1層上に絶縁材料からなる第4
層と導電材料からなる第5層とを順に形成する。さらに
第4層と第5層とを所定のパターンに形成する。そして
第5工程では、第1層上に絶縁材料からなる第6層を形
成する。この際、凹部上の第5層により形成された凹み
の内部を埋込むとともに第4層と第5層とからなる所定
のパターンを覆う状態で第6層を形成する。以上の工程
によって半導体装置を製造する。In the method of manufacturing a semiconductor device according to the first aspect of the present invention, first, in the first step, a first layer made of an insulating material is formed on the surface of a substrate, and then an opening is formed in the first layer. .
Next, in the second step, the first step is performed so as to cover the surface inside the opening.
A second layer made of a conductive material is formed on the layer. Then, a third layer is formed on the second layer so as to fill the recess formed by the second layer on the opening. Subsequently, the third layer is removed by etching to at least the position of the upper surface of the second layer. This removal of the third layer is performed while leaving the third layer in the recess. Then, in the third step, the second layer on the first layer is removed by etching using the third layer as a mask, and then the third layer is removed. In the fourth step, a fourth layer made of an insulating material is formed on the first layer in a state of covering the surface in the recess formed by the second layer.
A layer and a fifth layer made of a conductive material are sequentially formed. Further, the fourth layer and the fifth layer are formed in a predetermined pattern. Then, in the fifth step, a sixth layer made of an insulating material is formed on the first layer. At this time, the sixth layer is formed so as to fill the inside of the recess formed by the fifth layer on the recess and cover a predetermined pattern of the fourth layer and the fifth layer. The semiconductor device is manufactured through the above steps.
【0006】第2発明の半導体装置の製造方法では、上
記第1発明の第1工程と第2工程とを行った後、第3工
程では、第3層をマスクとしたエッチングによって第1
層上の第2層を除去する。またそのエッチングによっ
て、開孔部内の第2層の最上端を第1層の上面位置より
低くする。そしてこの後に第3層を除去する。次いで第
4工程では、エッチングによって開孔部の側周の第1層
を除去する。続いて第5工程では、第2層の表面と第1
層の表面とを覆うように基体上に絶縁材料からなる第4
層と導電材料からなる第5層とを順に形成する。このと
き、第2層の上方に形成する第5層の最上端が、第1層
の表面に形成する第4層の上面位置より低くなる状態で
基体上に第4層と第5層とを順に形成する。その後、第
5層により形成された凹みの内部を埋込む状態で第5層
上に絶縁材料からなる第7層を形成する。続いて、少な
くとも第1層上の第4層のほぼ上面位置まで第7層を除
去する。そして第6工程では、第7層をマスクとしたエ
ッチングによって、少なくとも第1層上の第5層を除去
する。以上の工程によって半導体装置を製造する。In the method of manufacturing a semiconductor device of the second invention, after performing the first step and the second step of the first invention, in the third step, the first step is performed by etching using the third layer as a mask.
The second layer on the layer is removed. Further, the etching lowers the uppermost end of the second layer in the opening from the upper surface position of the first layer. After this, the third layer is removed. Next, in a fourth step, the first layer on the side periphery of the opening is removed by etching. Then, in the fifth step, the surface of the second layer and the first layer
A fourth layer made of an insulating material on the substrate so as to cover the surface of the layer;
A layer and a fifth layer made of a conductive material are sequentially formed. At this time, the uppermost end of the fifth layer formed above the second layer is lower than the upper surface position of the fourth layer formed on the surface of the first layer, and the fourth layer and the fifth layer are formed on the substrate. Form in order. Then, a seventh layer made of an insulating material is formed on the fifth layer in a state where the inside of the recess formed by the fifth layer is buried. Subsequently, the seventh layer is removed at least up to the upper surface of the fourth layer on the first layer. Then, in the sixth step, at least the fifth layer on the first layer is removed by etching using the seventh layer as a mask. The semiconductor device is manufactured through the above steps.
【0007】[0007]
【作用】第1発明では、導電材料からなる第2層上に絶
縁材料からなる第4層と導電材料からなる第5層とを順
に形成するため、第2層、第4層および第5層からなる
キャパシタが得られる。また凹部内に残した第3層をマ
スクにして第1層上に形成した第2層をエッチングする
ため、第1層の開孔部内に第2層のパターンが形成され
るとともに、第2層の最上端は第1層の上面位置とほぼ
同じかそれよりも低く形成される。しかも凹部上の第5
層により形成された凹みの内部を第6層で埋込むため、
キャパシタを形成したセル領域と周辺回路領域との間に
段差ができない。In the first aspect of the invention, since the fourth layer made of the insulating material and the fifth layer made of the conductive material are sequentially formed on the second layer made of the conductive material, the second layer, the fourth layer and the fifth layer are formed. A capacitor consisting of Further, since the second layer formed on the first layer is etched by using the third layer left in the recess as a mask, the pattern of the second layer is formed in the opening of the first layer and the second layer is formed. Is formed to be substantially the same as or lower than the upper surface position of the first layer. Moreover, the fifth on the recess
Since the inside of the recess formed by the layer is filled with the sixth layer,
No step can be formed between the cell region where the capacitor is formed and the peripheral circuit region.
【0008】第2発明では、第1発明と同様に第2層、
第4層および第5層からなるキャパシタが得られる。ま
た開孔部の側周の第1層を除去することから、第2層に
外壁が形成されるため、第2層の外壁分だけ第2層の表
面積が増える。また第2層上方の第5層の最上端を第1
層上の第4層の上面位置より低くするため、第7層を少
なくとも第1層上の第4層のほぼ上面位置まで除去する
と、セル領域のみに第7層が埋込まれる。そしてさらに
少なくとも第1層上の第5層を除去するため、セル領域
の上面位置と周辺回路領域の上面位置とがほぼ揃う。In the second invention, as in the first invention, the second layer,
A capacitor composed of the fourth layer and the fifth layer is obtained. Moreover, since the outer wall is formed on the second layer by removing the first layer on the side periphery of the opening, the surface area of the second layer is increased by the outer wall of the second layer. The uppermost end of the fifth layer above the second layer is the first
In order to make it lower than the upper surface position of the fourth layer on the layer, the seventh layer is buried only in the cell region when the seventh layer is removed to at least almost the upper surface position of the fourth layer on the first layer. Further, since at least the fifth layer on the first layer is removed, the upper surface position of the cell region and the upper surface position of the peripheral circuit region are substantially aligned.
【0009】[0009]
【実施例】以下、第1および第2発明の半導体装置の製
造方法の実施例を図面に基づいて説明する。なお本実施
例では、DRAMのキャパシタ有する半導体装置を製造
する場合を例にとって述べる。図1は第1発明の一例を
示す工程図であり、簡単のために、基体10に形成され
ている素子分離膜およびトランジスタを省略している。
また図1において、紙面に向かって左側はメモリ・セル
領域A、右側は周辺回路領域Bをそれぞれ示している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a method for manufacturing a semiconductor device according to the first and second inventions will be described below with reference to the drawings. In this embodiment, a case of manufacturing a semiconductor device having a DRAM capacitor will be described as an example. FIG. 1 is a process chart showing an example of the first invention, and for simplicity, an element isolation film and a transistor formed on a substrate 10 are omitted.
In FIG. 1, the left side of the drawing shows the memory cell area A, and the right side shows the peripheral circuit area B.
【0010】図1(a)に示す第1工程では、例えば化
学的気相成長法(以下、CVD法と記す)によって、基
体10表面全体に例えば窒化シリコン(SiN)からな
るエッチング停止膜11と絶縁材料からなる第1層12
とを順に形成する。この際、第1層12の上面がほぼ平
坦になるように第1層12を設ける。第1層12の絶縁
材料としては、例えばボロン−リンシリケートガラス
(BPSG)が用いられる。In the first step shown in FIG. 1A, an etching stopper film 11 made of, for example, silicon nitride (SiN) is formed on the entire surface of the substrate 10 by, for example, a chemical vapor deposition method (hereinafter referred to as a CVD method). First layer 12 made of insulating material
And are formed in order. At this time, the first layer 12 is provided so that the upper surface of the first layer 12 is substantially flat. As the insulating material of the first layer 12, for example, boron-phosphorus silicate glass (BPSG) is used.
【0011】続いてリソグラフィによって、第1層12
上にレジストパターン(図示せず)を形成した後、レジ
ストパターンをマスクにしてエッチングを行う。そして
メモリ・セル領域Aの第1層12に開孔部12aを形成
する。この後、アッシングやウエットエッチングなどに
よってレジストパターンを除去する。また図示しない
が、後述する第2層13と基体10の拡散層とを接続す
るいわゆるノードコンタクトを形成するためのコンタク
トホールを、メモリ・セル領域Aのエッチング停止膜1
1と第1層12とに形成する。Subsequently, the first layer 12 is formed by lithography.
After forming a resist pattern (not shown) on the top, etching is performed using the resist pattern as a mask. Then, the opening 12a is formed in the first layer 12 in the memory cell region A. After that, the resist pattern is removed by ashing or wet etching. Although not shown, a contact hole for forming a so-called node contact for connecting a later-described second layer 13 and a diffusion layer of the substrate 10 is provided with an etching stopper film 1 in the memory cell region A.
1 and the first layer 12 are formed.
【0012】次に図1(b)に示す第2工程では、CV
D法によって、第1層11上に例えばポリシリコン(Po
ly−Si)のような導電材料からなる第2層13を形成
する。この際、開孔部12a内の表面を覆うように第1
層11上に第2層13を形成する。Next, in the second step shown in FIG. 1B, CV
For example, polysilicon (Po
A second layer 13 made of a conductive material such as ly-Si) is formed. At this time, the first portion is formed so as to cover the surface inside the opening 12a.
The second layer 13 is formed on the layer 11.
【0013】続いて、開孔部12a上の第2層13によ
り形成された凹部13a内を埋込むように第2層13上
に第3層14を形成する。第3層14は、第1層12と
第2層13とに対して選択比がとれる材料からなり、例
えばレジストで形成される。そしてエッチングバックし
て、少なくとも第2層14のほぼ上面位置まで第3層1
4を除去する。この第3層14の除去は、凹部13a内
に第3層を残す状態で行う。Subsequently, a third layer 14 is formed on the second layer 13 so as to fill the recess 13a formed by the second layer 13 on the opening 12a. The third layer 14 is made of a material having a selective ratio with respect to the first layer 12 and the second layer 13, and is formed of, for example, a resist. Then, by etching back, the third layer 1 is formed at least up to almost the upper surface of the second layer 14.
Remove 4. The removal of the third layer 14 is performed while leaving the third layer in the recess 13a.
【0014】次いで第3工程では、図1(c)に示すよ
うに、第3層14をマスクとした例えば反応性イオンエ
ッチング(以下、RIEと記す)によって第1層12上
の第2層13を除去し、第2層13からなる蓄積電極を
形成する。そして、例えばエッチングによって第3層1
4を除去する。Next, in the third step, as shown in FIG. 1C, the second layer 13 on the first layer 12 is formed by, for example, reactive ion etching (hereinafter referred to as RIE) using the third layer 14 as a mask. Is removed, and a storage electrode made of the second layer 13 is formed. Then, for example, by etching, the third layer 1
Remove 4.
【0015】続いて図1(d)に示す第4工程では、C
VD法によって、第2層13により形成された凹部13
a内の表面を覆うように第1層12上に絶縁材料からな
る第4層15と導電材料からなる第5層16とを順に形
成する。第4層15を形成する絶縁材料としては、例え
ばSiN、酸化シリコン(SiO2 )やタンタル酸化膜
(Ta2 O 5)などの誘電率の高いものが用いられる。
また、この実施例では、誘電体膜として第4層15を極
薄く形成する。一方、第5層16を形成する導電材料と
しては、例えばPoly−Siが用いられる。Subsequently, in the fourth step shown in FIG. 1D, C
The recess 13 formed by the second layer 13 by the VD method
A fourth layer 15 made of an insulating material and a fifth layer 16 made of a conductive material are sequentially formed on the first layer 12 so as to cover the surface in a. As the insulating material forming the fourth layer 15, for example, a material having a high dielectric constant such as SiN, silicon oxide (SiO 2 ) or tantalum oxide film (Ta 2 O 5 ) is used.
In addition, in this embodiment, the fourth layer 15 is formed as an extremely thin dielectric film. On the other hand, as the conductive material forming the fifth layer 16, for example, Poly-Si is used.
【0016】次にリソグラフィによって、第5層16上
にレジストパターン(図示せず)を形成する。この後、
レジストパターンをマスクとしたRIEによって第4層
15と第5層16とを所定のパターンに形成し、第5層
16からなるプレート電極を得る。続いて、アッシング
やウエットエッチングなどによってレジストパターンを
除去する。Next, a resist pattern (not shown) is formed on the fifth layer 16 by lithography. After this,
The fourth layer 15 and the fifth layer 16 are formed into a predetermined pattern by RIE using the resist pattern as a mask to obtain a plate electrode made of the fifth layer 16. Then, the resist pattern is removed by ashing or wet etching.
【0017】そして図1(e)に示す第5工程では、例
えばCVD法やスパッタリング法によって、第4層15
と第5層16とからなる所定のパターンを覆う状態で第
1層12上に絶縁材料からなる第6層17を形成する。
またこの際、第2層13の凹部13a上の第5層16に
より形成された凹み16aの内部を埋込むように第6層
17を形成し、全面を平坦化する。第6層17の絶縁材
料としては、例えばSiO2 、リンシリケートガラス
(PSG)またはBPSGなどが用いられる。PSGや
BPSGを用いた場合には、CVDの後にリフロー処理
を行うことによって凹み16aの内部を埋込むことも可
能である。In the fifth step shown in FIG. 1E, the fourth layer 15 is formed by, for example, the CVD method or the sputtering method.
A sixth layer 17 made of an insulating material is formed on the first layer 12 so as to cover a predetermined pattern made of the fifth layer 16 and the fifth layer 16.
At this time, the sixth layer 17 is formed so as to fill the inside of the recess 16a formed by the fifth layer 16 on the recess 13a of the second layer 13 and planarize the entire surface. As the insulating material of the sixth layer 17, for example, SiO 2 , phosphorus silicate glass (PSG), BPSG or the like is used. When PSG or BPSG is used, it is possible to fill the inside of the recess 16a by performing a reflow process after CVD.
【0018】以上の工程によって、第2層13の蓄積電
極と、第4層15の誘電体膜と、第5層16のプレート
電極とからなるキャパシタ20がメモリ・セル領域Aに
形成された半導体装置1が製造される。Through the above steps, the capacitor 20 composed of the storage electrode of the second layer 13, the dielectric film of the fourth layer 15, and the plate electrode of the fifth layer 16 is formed in the memory cell region A. The device 1 is manufactured.
【0019】この実施例では、まず基体11表面全体
に、つまりメモリ・セル領域Aと周辺回路領域Bとに亘
って絶縁材料からなる第1層12を形成する。そして第
1層12の開孔部12a内の表面を覆うように形成した
第2層13を、開孔部12a上の第2層13により形成
された凹部13a内を埋込む第3層14をマスクにして
エッチングする。このため開孔部12a内にのみ第2層
13が残って第2層13からなる蓄積電極のパターンが
形成され、しかも蓄積電極の最上端は第1層12の上面
位置とほぼ同じかそれよりも低い位置に形成される。ま
た第5工程では、第5層16により形成された凹み16
aの内部を埋込むように第1層12上に第6層17を形
成する。In this embodiment, first, the first layer 12 made of an insulating material is formed on the entire surface of the base 11, that is, over the memory cell region A and the peripheral circuit region B. Then, the second layer 13 formed so as to cover the surface inside the opening 12a of the first layer 12 is replaced with the third layer 14 filling the inside of the recess 13a formed by the second layer 13 on the opening 12a. Etch using as a mask. Therefore, the second layer 13 remains only in the opening 12a to form a pattern of the storage electrode composed of the second layer 13, and the uppermost end of the storage electrode is substantially the same as the upper surface position of the first layer 12 or more. Is also formed in the lower position. Further, in the fifth step, the recess 16 formed by the fifth layer 16 is formed.
A sixth layer 17 is formed on the first layer 12 so as to fill the inside of a.
【0020】したがってこの実施例によれば、メモリ・
セル領域Aと周辺回路領域Bとの間に段差を生じさせる
ことなく、メモリ・セル領域Aにキャパシタ20を形成
することができる。よって、上層配線を形成するための
リソグラフィにおいて焦点深度マージンを増大できるの
で、上層配線の微細加工が可能になる。またメモリ・セ
ル領域Aと周辺回路領域Bとの間に段差が生じないの
で、上層配線の加工時にエッチング残りが出にくくな
る。したがって、上層配線の加工が非常に容易になる。Therefore, according to this embodiment, the memory
The capacitor 20 can be formed in the memory cell region A without generating a step between the cell region A and the peripheral circuit region B. Therefore, since the depth of focus margin can be increased in the lithography for forming the upper layer wiring, the fine processing of the upper layer wiring becomes possible. Further, since no step is formed between the memory cell area A and the peripheral circuit area B, it is difficult for an etching residue to appear when processing the upper layer wiring. Therefore, the processing of the upper layer wiring becomes very easy.
【0021】次に、第2発明の一例を図2に示す工程図
を用いて説明する。なお図2においても、紙面に向かっ
て左側はメモリ・セル領域A、右側は周辺回路領域Bを
それぞれ示している。また上記実施例と同じ構成材料に
は同じ番号を付している。この実施例では、まず上記実
施例で説明した第1工程と第2工程とを行った後、図2
(a)に示す第3工程を行う。Next, an example of the second invention will be described with reference to the process chart shown in FIG. Also in FIG. 2, the memory cell area A is shown on the left side of the drawing, and the peripheral circuit area B is shown on the right side. Further, the same constituent materials as those in the above-mentioned embodiment are designated by the same reference numerals. In this embodiment, first, the first step and the second step described in the above-mentioned embodiment are performed, and then the process shown in FIG.
The third step shown in (a) is performed.
【0022】すなわち第3工程では、第3層14をマス
クとしたRIEによって第1層12上の第2層13を除
去する。またそのRIEによって、開孔部12a内の第
2層13の最上端を第1層12の上面位置より低くす
る。そして、例えばエッチングによって第3層14を除
去する。That is, in the third step, the second layer 13 on the first layer 12 is removed by RIE using the third layer 14 as a mask. Further, the RIE lowers the uppermost end of the second layer 13 in the opening 12a from the upper surface position of the first layer 12. Then, the third layer 14 is removed by etching, for example.
【0023】次いで図2(b)に示す第4工程では、リ
ソグラフィによって第2層13上および第1層12上に
レジストパターン(図示せず)を形成する。その際、上
記実施例の第4工程のリソグラフィで使用したマスクの
反転パターンのようにレジストパターンを形成する。そ
してこのレジストパターンをマスクとしたエッチングを
行うことによって、開孔部12aの側周の第1層12を
除去し、第2層13からなるシリンダ型またはクラウン
型の蓄積電極を形成する。その後、アッシングやウエッ
トエッチングなどによってレジストパターンを除去するNext, in a fourth step shown in FIG. 2B, a resist pattern (not shown) is formed on the second layer 13 and the first layer 12 by lithography. At that time, a resist pattern is formed like an inversion pattern of the mask used in the lithography of the fourth step of the above embodiment. Then, by etching using this resist pattern as a mask, the first layer 12 on the side periphery of the opening 12a is removed, and a cylinder-type or crown-type storage electrode including the second layer 13 is formed. After that, the resist pattern is removed by ashing or wet etching.
【0024】続いて図2(c)に示す第5工程では、C
VD法によって、第2層13の表面と第1層12の表面
とを覆うように基体10上に第4層15と第5層16と
を順に形成する。このとき、第2層13の表面に第4層
15を介して形成する第5層16の最上端が、第1層1
2の表面に形成する第4層15の上面位置より低くなる
ように第4層15と第5層16とを形成する。Subsequently, in a fifth step shown in FIG. 2C, C
The fourth layer 15 and the fifth layer 16 are sequentially formed on the base 10 by the VD method so as to cover the surface of the second layer 13 and the surface of the first layer 12. At this time, the uppermost end of the fifth layer 16 formed on the surface of the second layer 13 via the fourth layer 15 is the first layer 1
The fourth layer 15 and the fifth layer 16 are formed so as to be lower than the upper surface position of the fourth layer 15 formed on the surface of 2.
【0025】その後、例えばCVD法によって、第5層
16により形成された凹み16aの内部を埋込む状態で
第5層上16に絶縁材料からなる第7層18を形成す
る。第7層18の絶縁材料としては、例えばSiO2 、
PSGまたはBPSGなどが用いられる。次に、少なく
とも第1層12上の第4層15のほぼ上面位置まで第7
層18を除去する。除去方法としては、例えばエッチン
グやケミカルメカニカルポリッシング(CMP)などを
用いることができる。Thereafter, a seventh layer 18 made of an insulating material is formed on the fifth layer 16 by, for example, a CVD method so as to fill the inside of the recess 16a formed by the fifth layer 16. As the insulating material of the seventh layer 18, for example, SiO 2 ,
PSG or BPSG is used. Next, the seventh layer is formed at least up to almost the upper surface of the fourth layer 15 on the first layer 12.
Layer 18 is removed. As a removing method, for example, etching or chemical mechanical polishing (CMP) can be used.
【0026】そして図2(d)に示す第6工程では、第
7層18をマスクとしたRIEによって、少なくとも第
1層11上の第5層16を除去する。この実施例では、
第1層11上の第4層15も除去し、第5層16からな
るプレート電極を形成する。以上の工程によって、第2
層13の蓄積電極と、第4層15の誘電体膜と、シリン
ダ型またはクラウン型の第5層16のプレート電極とか
らなるキャパシタ30がメモリ・セル領域Aに形成され
た半導体装置2が製造される。Then, in a sixth step shown in FIG. 2D, at least the fifth layer 16 on the first layer 11 is removed by RIE using the seventh layer 18 as a mask. In this example,
The fourth layer 15 on the first layer 11 is also removed to form a plate electrode composed of the fifth layer 16. By the above process, the second
A semiconductor device 2 is manufactured in which a capacitor 30 including the storage electrode of the layer 13, the dielectric film of the fourth layer 15, and the plate electrode of the fifth layer 16 of the cylinder type or the crown type is formed in the memory cell region A. To be done.
【0027】この実施例では、開孔部12aの側周の第
1層11を除去することから、第2層13に外壁が形成
される。よって、前述した実施例に比べて第2層13の
外壁分だけ蓄積電極の表面積が増えるので、キャパシタ
容量が増大したキャパシタ30を得ることができる。In this embodiment, since the first layer 11 on the side periphery of the opening 12a is removed, the outer wall is formed on the second layer 13. Therefore, the surface area of the storage electrode is increased by an amount corresponding to the outer wall of the second layer 13 as compared with the above-described embodiment, so that the capacitor 30 having an increased capacitor capacity can be obtained.
【0028】また開孔部12a内の第2層13の最上端
を第1層12の上面位置より低くし、かつ第2層13上
方の第5層16の最上端を第1層12の表面に形成する
第4層15の上面位置より低くする。このため、後の工
程で第5層16上に形成した第7層18を少なくとも第
1層12上の第4層15のほぼ上面位置まで除去する
と、キャパシタ30によって形成された段差を吸収する
ようにメモリ・セル領域Aのみに第7層18が埋込まれ
る。そして少なくとも第1層11上の第5層16を除去
するので、メモリ・セル領域Aの上面位置と周辺回路領
域Bの上面位置とがほぼ揃った状態になる。Further, the uppermost end of the second layer 13 in the opening 12a is lower than the upper surface position of the first layer 12, and the uppermost end of the fifth layer 16 above the second layer 13 is the surface of the first layer 12. It is made lower than the upper surface position of the fourth layer 15 formed in. Therefore, if the seventh layer 18 formed on the fifth layer 16 is removed at least up to almost the upper surface of the fourth layer 15 on the first layer 12 in a later step, the step formed by the capacitor 30 is absorbed. The seventh layer 18 is embedded only in the memory cell area A. Then, since at least the fifth layer 16 on the first layer 11 is removed, the upper surface position of the memory cell area A and the upper surface position of the peripheral circuit area B are substantially aligned.
【0029】したがってこの実施例によっても、メモリ
・セル領域Aと周辺回路領域Bとの間に段差を生じさせ
ることなく、メモリ・セル領域Aにキャパシタ30を形
成することができるので、前述した実施例と同様の効果
を得ることができる。またキャパシタ容量を増大するこ
とができるので、メモリ・セル領域Aの面積の縮小化を
図ることができる。Therefore, according to this embodiment as well, the capacitor 30 can be formed in the memory cell region A without generating a step between the memory cell region A and the peripheral circuit region B. The same effect as the example can be obtained. Moreover, since the capacitance of the capacitor can be increased, the area of the memory cell region A can be reduced.
【0030】[0030]
【発明の効果】以上説明したように第1発明では、第3
層をマスクとしたエッチングによって第1層の開孔部内
に第2層のパターンを形成するため、第2層の最上端を
第1層の上面位置とほぼ同じかそれよりも低くすること
ができる。しかも凹部上の第5層により形成された凹み
の内部を第6層で埋込むので、セル領域と周辺回路領域
との間に段差を生じさせることなく、セル領域に第2
層、第4層および第5層からなるキャパシタを形成する
ことができる。As described above, in the first invention, the third invention
Since the pattern of the second layer is formed in the openings of the first layer by etching using the layer as a mask, the uppermost end of the second layer can be made to be substantially the same as or lower than the upper surface position of the first layer. . Moreover, since the inside of the recess formed by the fifth layer on the recess is filled with the sixth layer, the second region is formed in the cell region without causing a step between the cell region and the peripheral circuit region.
A capacitor composed of a layer, a fourth layer and a fifth layer can be formed.
【0031】第2発明では、開孔部の側周の第1層を除
去することから第2層の表面積を増やすことができるの
で、キャパシタ容量の増大を図ることができる。また第
2層上方の第5層の最上端を第1層上の第4層の上面位
置より低くしてセル領域のみに第7層を埋込み、さらに
少なくとも第1層上の第5層を除去するので、セル領域
と周辺回路領域との間に段差ができない。In the second invention, since the surface area of the second layer can be increased by removing the first layer on the side periphery of the opening, the capacitance of the capacitor can be increased. Further, the uppermost end of the fifth layer above the second layer is made lower than the upper surface position of the fourth layer on the first layer to embed the seventh layer only in the cell region, and at least the fifth layer on the first layer is removed. Therefore, no step can be formed between the cell region and the peripheral circuit region.
【0032】したがって本発明を用いれば、上層配線を
形成するためのリソグラフィにおいて焦点深度マージン
を増大できるので、上層配線の微細加工が可能になる。
また配線の加工時にエッチング残りが出にくくなるの
で、上層配線の加工が非常に容易になる。Therefore, according to the present invention, the depth of focus margin can be increased in the lithography for forming the upper layer wiring, so that the fine processing of the upper layer wiring becomes possible.
In addition, since the etching residue is less likely to occur during the processing of the wiring, the processing of the upper layer wiring becomes very easy.
【図1】第1発明の一例を示す工程図である。FIG. 1 is a process drawing showing an example of a first invention.
【図2】第2発明の一例を示す工程図である。FIG. 2 is a process drawing showing an example of a second invention.
1、2 半導体装置 10 基体 12 第1層 12a 開孔部 13 第2層 13a 凹部 14 第3層 15 第4層 16 第5層 16a 凹み 17 第6層 18 第7層 1, 2 semiconductor device 10 Base 12 First layer 12a Opening part 13 Second layer 13a recess 14th layer 15 4th layer 16th layer 16a dent 17th layer 18th layer
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/8242 H01L 21/822 H01L 27/04 H01L 27/108 ─────────────────────────────────────────────────── ─── Continuation of front page (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 21/8242 H01L 21/822 H01L 27/04 H01L 27/108
Claims (2)
成した後、該第1層に開孔部を形成する第1工程と、 前記開孔部内の表面を覆う状態で前記第1層上に導電材
料からなる第2層を形成した後、前記開孔部上の第2層
により形成された凹部内を埋込む状態で該第2層上に第
3層を形成し、さらにエッチングによって前記凹部内に
前記第3層を残す状態で少なくとも前記第2層のほぼ上
面位置まで前記第3層を除去する第2工程と、 前記第3層をマスクとしたエッチングによって前記第1
層上の第2層を除去するとともに前記開孔部内の第2層
の最上端を前記第1層の上面位置より低くし、この後に
前記第3層を除去する第3工程と、 エッチングによって前記開孔部の側周の前記第1層を除
去する第4工程と、 前記第2層の表面と前記第1層の表面とを覆う状態で前
記基体上に絶縁材料からなる第4層と導電材料からなる
第5層とを順に形成した後、該第5層により形成された
凹みの内部を埋込む状態で前記第5層上に絶縁材料から
なる第7層を堆積し、さらに少なくとも前記第1層上の
前記第4層のほぼ上面位置まで前記第7層を除去する第
5工程と、 前記第7層をマスクとしたエッチングによって、少なく
とも前記第1層上の前記第5層を除去する第6工程とか
らなり、 前記第5工程では、前記第2層の上方に形成する第5層
の最上端が、前記第1層の表面に形成する前記第4層の
上面位置より低くなる状態で前記第4層と前記第5層と
を形成することを特徴とする半導体装置の製造方法。 [Claim 1] After forming the first layer of insulating material on the substrate surface, a first step of forming an opening in said first layer, said first layer so as to cover the surface within the opening After forming a second layer made of a conductive material on the second layer, a third layer is formed on the second layer in a state of filling the recess formed by the second layer on the opening, and further by etching. A second step of removing the third layer at least to a substantially upper surface position of the second layer while leaving the third layer in the recess, and the first step by etching using the third layer as a mask.
A third step of removing the second layer on the layer and lowering the uppermost end of the second layer in the opening from a position above the upper surface of the first layer, and then removing the third layer; and A fourth step of removing the first layer on the side periphery of the opening, and a fourth layer made of an insulating material and conductive on the base in a state of covering the surface of the second layer and the surface of the first layer. After sequentially forming a fifth layer made of a material, a seventh layer made of an insulating material is deposited on the fifth layer in a state of filling the inside of the recess formed by the fifth layer, and further at least the first layer. At least the fifth layer on the first layer is removed by a fifth step of removing the seventh layer to a position substantially above the fourth layer on the first layer, and etching using the seventh layer as a mask. A sixth step, and in the fifth step, the first step formed above the second layer. Manufacturing the semiconductor device, wherein the fourth layer and the fifth layer are formed in a state where the uppermost end of the fifth layer is lower than the upper surface position of the fourth layer formed on the surface of the first layer. Method.
おいて、 前記第1工程では、 前記基体表面に窒化シリコン膜を介して前記絶縁材料か
らなる第1層を形成することを特徴とする半導体装置の
製造方法。 2. The method for manufacturing a semiconductor device according to claim 1 , wherein in the first step, a first layer made of the insulating material is formed on the surface of the base with a silicon nitride film interposed therebetween. Device manufacturing method.
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JP26344894A JP3435849B2 (en) | 1994-10-27 | 1994-10-27 | Method for manufacturing semiconductor device |
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JPH08125142A JPH08125142A (en) | 1996-05-17 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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KR101409373B1 (en) * | 2007-09-04 | 2014-06-19 | 인피니언 테크놀로지스 아게 | Methods of Fabricating Semiconductor Devices and a Semiconductor Devices Fabricated Thereof |
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KR100416601B1 (en) * | 2001-06-30 | 2004-02-05 | 삼성전자주식회사 | Semiconductor device having cylinder-type capacitor and fabricating method thereof |
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1994
- 1994-10-27 JP JP26344894A patent/JP3435849B2/en not_active Expired - Fee Related
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