JP3428618B2 - プログラムのキャッシュ局所性改善方法 - Google Patents
プログラムのキャッシュ局所性改善方法Info
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
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- General Physics & Mathematics (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータシス
テムに関し、特に、キャッシュ局所性を高める方法、即
ち、特定の適用プログラムやデータがキャッシュ内にて
発見される可能性を増大させる方法に関する。
テムに関し、特に、キャッシュ局所性を高める方法、即
ち、特定の適用プログラムやデータがキャッシュ内にて
発見される可能性を増大させる方法に関する。
【０００２】
【従来の技術】プロセッサ（中央処理装置）とメモリと
の能力差は過去数年継続して拡大してきた。特に、プロ
セッサの性能が年率５０％で向上している一方、メモリ
の性能、特にダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）の性能増大は年率僅か１０％であった（例とし
て下記参照；John L. Hennessy 及び Norman P. Jouppi
“コンピュータ技術及び構成：進展する相互作用”IEEE
コンピュータ 1991年9月 24巻9号 頁18-29 及び Willi
am A. Wulf Sally A. McKee“メモリ壁をヒット：隠さ
れた暗示”コンピュータ構成ニュース 1995年3月 23巻1
号 頁20-24）。
の能力差は過去数年継続して拡大してきた。特に、プロ
セッサの性能が年率５０％で向上している一方、メモリ
の性能、特にダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）の性能増大は年率僅か１０％であった（例とし
て下記参照；John L. Hennessy 及び Norman P. Jouppi
“コンピュータ技術及び構成：進展する相互作用”IEEE
コンピュータ 1991年9月 24巻9号 頁18-29 及び Willi
am A. Wulf Sally A. McKee“メモリ壁をヒット：隠さ
れた暗示”コンピュータ構成ニュース 1995年3月 23巻1
号 頁20-24）。
【０００３】適当なメモリの価格を維持しながら現在の
プロセッサで達成できる高速クロックレートを利用する
ため、アドレスパイプラインまたは高速一時保管（キャ
ッシュ）の様な技術がしばしば使用されている。キャッ
シュとは、プロセッサと大型で遅いメモリとの間に配置
された比較的小型で高速のメモリである。現在の設計方
法論ではしばしばマルチプルレベルのキャッシュが採用
されている。
プロセッサで達成できる高速クロックレートを利用する
ため、アドレスパイプラインまたは高速一時保管（キャ
ッシュ）の様な技術がしばしば使用されている。キャッ
シュとは、プロセッサと大型で遅いメモリとの間に配置
された比較的小型で高速のメモリである。現在の設計方
法論ではしばしばマルチプルレベルのキャッシュが採用
されている。
【０００４】図５は、従来のキャッシュメモリシステム
の一構成例を示すブロック図である。
の一構成例を示すブロック図である。
【０００５】図５に示すように本従来例においては、中
央プロセッサ１１０は相互連絡線１６０を通じて外部キ
ャッシュ１００と連結されており、外部キャッシュ１０
０には、速いキャッシュ１３０と、オプションとしての
キャッシュコントローラ１４０とが設けられている。な
お、典型的な実行例として、速いキャッシュ１３０はス
タティックランダムアクセスメモリ（ＳＲＡＭ）で遅い
主メモリ１５０はダイナミックランダムアクセスメモリ
（ＤＲＡＭ）が挙げられる。また、現在の多くの高性能
中央プロセッサにおいては、しばしばチップ上キャッシ
ュ１２０が設けられている。とり決めとしてＬ１キャッ
シュはプロセッサ１１０に最も近いキャッシュ１２０
で、最低レベルのＬkキャッシュはメモリ１５０に最も
近いキャッシュ１３０とする。
央プロセッサ１１０は相互連絡線１６０を通じて外部キ
ャッシュ１００と連結されており、外部キャッシュ１０
０には、速いキャッシュ１３０と、オプションとしての
キャッシュコントローラ１４０とが設けられている。な
お、典型的な実行例として、速いキャッシュ１３０はス
タティックランダムアクセスメモリ（ＳＲＡＭ）で遅い
主メモリ１５０はダイナミックランダムアクセスメモリ
（ＤＲＡＭ）が挙げられる。また、現在の多くの高性能
中央プロセッサにおいては、しばしばチップ上キャッシ
ュ１２０が設けられている。とり決めとしてＬ１キャッ
シュはプロセッサ１１０に最も近いキャッシュ１２０
で、最低レベルのＬkキャッシュはメモリ１５０に最も
近いキャッシュ１３０とする。
【０００６】プログラム実行中においては、チップ上に
設けられたキャッシュ１２０とキャッシュ１３０とは共
に主メモリ１５０の内容の一部を含んでいる。プロセッ
サがメモリ内の希望する部分にアクセスしようと試みた
場合、メモリ内の希望する部分がキャッシュ内（チップ
上及びチップ外で）にあるかどうかを判断するためチェ
ックが行われる。希望する部分がキャッシュ内にあると
判断された場合は、その希望する部分は実行のために簡
単にプロセッサに送付され、希望する部分がキャッシュ
内に存在しないと判断された場合は、メモリ内の希望す
る部分がキャッシュ内に送付され、次いでプロセッサに
送られる。メモリ内の希望する部分を取り出しキャッシ
ュ内に置くことができれば、今後の参照は一部を取り出
したメモリの他の部分に向かうことになる。
設けられたキャッシュ１２０とキャッシュ１３０とは共
に主メモリ１５０の内容の一部を含んでいる。プロセッ
サがメモリ内の希望する部分にアクセスしようと試みた
場合、メモリ内の希望する部分がキャッシュ内（チップ
上及びチップ外で）にあるかどうかを判断するためチェ
ックが行われる。希望する部分がキャッシュ内にあると
判断された場合は、その希望する部分は実行のために簡
単にプロセッサに送付され、希望する部分がキャッシュ
内に存在しないと判断された場合は、メモリ内の希望す
る部分がキャッシュ内に送付され、次いでプロセッサに
送られる。メモリ内の希望する部分を取り出しキャッシ
ュ内に置くことができれば、今後の参照は一部を取り出
したメモリの他の部分に向かうことになる。
【０００７】ここで、重要なことは、キャッシュの大き
さが、主メモリの全体量に比べて合理的に小さくなけれ
ばならないことである。さもなければ、キャッシュを使
用することによる経済性が失わてしまう。また、キャッ
シュシステムは、所定時間内にアクセスされるべきプロ
グラムコードとデータとがキャッシュ内に存在する可能
性が高くなるように設計されていなければならない。さ
もなければ、システム性能の信頼性が低下してしまう。
さが、主メモリの全体量に比べて合理的に小さくなけれ
ばならないことである。さもなければ、キャッシュを使
用することによる経済性が失わてしまう。また、キャッ
シュシステムは、所定時間内にアクセスされるべきプロ
グラムコードとデータとがキャッシュ内に存在する可能
性が高くなるように設計されていなければならない。さ
もなければ、システム性能の信頼性が低下してしまう。
【０００８】適用コードやデータがキャッシュからアク
セスされたときは、キャッシュ“ヒット”が生じ、遅い
主メモリからアクセスされたときは、キャッシュ“ミ
ス”が生じる。キャッシュの有効性は、キャッシュ内に
おいて適用コードやデータを発見した単なるアクセス確
率であるヒット率と呼ばれる要因で測定される。ヒット
率は数個の要素即ち、キャッシュの大きさ（主要因）、
キャッシュが満杯であるときに置き換える場所を定める
方法及びその時作動する適用プログラムの性質等により
作用される。
セスされたときは、キャッシュ“ヒット”が生じ、遅い
主メモリからアクセスされたときは、キャッシュ“ミ
ス”が生じる。キャッシュの有効性は、キャッシュ内に
おいて適用コードやデータを発見した単なるアクセス確
率であるヒット率と呼ばれる要因で測定される。ヒット
率は数個の要素即ち、キャッシュの大きさ（主要因）、
キャッシュが満杯であるときに置き換える場所を定める
方法及びその時作動する適用プログラムの性質等により
作用される。
【０００９】プロセッサとメモリとの性能ギャップが広
がるにつれて、適用プログラムの性能はキャッシュミス
の存在に影響を受けやすい。キャッシュ内に希望の部分
があるかどうかを判断し、その後、遅い主メモリから適
用コードやデータをアクセスする場合、それに要する時
間は、キャッシュ無しのシステムに比べて全体アクセス
時間が数クロックサイクル増大してしまう。第二レベル
のキャッシュミスに関連する処理損失時間は数十ＣＰＵ
サイクルであるが、特にキャッシュの大きさより大きな
データセットを有し広範囲のメモリ参照局所性を明示し
ない適用プログラムの場合にはその損失がかなり増大し
てしまう。
がるにつれて、適用プログラムの性能はキャッシュミス
の存在に影響を受けやすい。キャッシュ内に希望の部分
があるかどうかを判断し、その後、遅い主メモリから適
用コードやデータをアクセスする場合、それに要する時
間は、キャッシュ無しのシステムに比べて全体アクセス
時間が数クロックサイクル増大してしまう。第二レベル
のキャッシュミスに関連する処理損失時間は数十ＣＰＵ
サイクルであるが、特にキャッシュの大きさより大きな
データセットを有し広範囲のメモリ参照局所性を明示し
ない適用プログラムの場合にはその損失がかなり増大し
てしまう。
【００１０】本例においては、適用プログラムのデータ
局所性に関する改善を行い、それにより、プロセッサと
メモリとの性能ギャップを最小限にしようと試みた。か
かる従来型のソフトウェア技術の一つはブロッキングと
呼ばれ、W. Abu-Sufah, D. J. Kuck 及び D. J. Lawrie
等が “仮想メモリコンピュータの為の自動プログラム
変換”と題して記述し1979 ナショナルコンピュータ会
議議事録 1979年6月 頁969-974 に発表し、また D. Cal
lahan, K. Kennedy 及び A. Porterfield 等が“ソフト
ウエヤ事前呼び出し”と題して記述し プログラム言語
及びオペレイティングシステムの構成サポートに関する
第４回国際会議議事録 1991年4月 頁40-52に発表した。
局所性に関する改善を行い、それにより、プロセッサと
メモリとの性能ギャップを最小限にしようと試みた。か
かる従来型のソフトウェア技術の一つはブロッキングと
呼ばれ、W. Abu-Sufah, D. J. Kuck 及び D. J. Lawrie
等が “仮想メモリコンピュータの為の自動プログラム
変換”と題して記述し1979 ナショナルコンピュータ会
議議事録 1979年6月 頁969-974 に発表し、また D. Cal
lahan, K. Kennedy 及び A. Porterfield 等が“ソフト
ウエヤ事前呼び出し”と題して記述し プログラム言語
及びオペレイティングシステムの構成サポートに関する
第４回国際会議議事録 1991年4月 頁40-52に発表した。
【００１１】ブロッキング方法を支える基本的構想は、
キャッシュにはめ込まれたある塊のデータを再使用する
ようにプログラムを再構築することである。この方法は
キャッシュミスを最大限に減少させ、仮想メモリ、キャ
ッシュ及びレジスタを含め如何なる記憶階層にも適用で
きるものとして提示されてきた。しかしながら、ブロッ
キング方法は自動的にも手動でも行うことができるが、
自動的施行は限定された状況においてのみ有効であり、
手動施行はしばしば実施が複雑となり困難である。
キャッシュにはめ込まれたある塊のデータを再使用する
ようにプログラムを再構築することである。この方法は
キャッシュミスを最大限に減少させ、仮想メモリ、キャ
ッシュ及びレジスタを含め如何なる記憶階層にも適用で
きるものとして提示されてきた。しかしながら、ブロッ
キング方法は自動的にも手動でも行うことができるが、
自動的施行は限定された状況においてのみ有効であり、
手動施行はしばしば実施が複雑となり困難である。
【００１２】
【発明が解決しようとする課題】従ってこの技術分野に
おいては、適用プログラムの局所性問題を効率的にまた
簡単且つ有効に改善する方法の必要性、ゆえに、キャッ
シュメモリの有効性確保の必要性が依然残されている。
おいては、適用プログラムの局所性問題を効率的にまた
簡単且つ有効に改善する方法の必要性、ゆえに、キャッ
シュメモリの有効性確保の必要性が依然残されている。
【００１３】
【課題を解決するための手段】上記問題点を解決するた
めに本発明は、コンピュータシステムにて実行される適
用プログラムがキャッシュ内に所在する度合いを改善す
るプログラムのキャッシュ局所性改善方法であって、前
記プログラムを１つ以上のスレッドに分解する手順と、
次のスレッドが前記キャッシュ中に存在するように前記
スレッドを引き続き作動させるようにスケジューリング
する手順とを有し、前記スケジューリング手順は、ｋ個
のデータを参照するスレッドをｋ次元のスペース内にて
該スレッドと関連したキャッシュのアドレスに基づいて
表示された点として表現し、キャッシュミスを減少させ
る要求を満足する、その点を辿る経路を抽出する手順
と、スケジューラに対して前記スレッドの各々と関連し
たキャッシュのアドレスを与える手順と、抽出された経
路に基づいてスレッドの実行手順を決定する手順とを具
備することを特徴とする。
めに本発明は、コンピュータシステムにて実行される適
用プログラムがキャッシュ内に所在する度合いを改善す
るプログラムのキャッシュ局所性改善方法であって、前
記プログラムを１つ以上のスレッドに分解する手順と、
次のスレッドが前記キャッシュ中に存在するように前記
スレッドを引き続き作動させるようにスケジューリング
する手順とを有し、前記スケジューリング手順は、ｋ個
のデータを参照するスレッドをｋ次元のスペース内にて
該スレッドと関連したキャッシュのアドレスに基づいて
表示された点として表現し、キャッシュミスを減少させ
る要求を満足する、その点を辿る経路を抽出する手順
と、スケジューラに対して前記スレッドの各々と関連し
たキャッシュのアドレスを与える手順と、抽出された経
路に基づいてスレッドの実行手順を決定する手順とを具
備することを特徴とする。
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】前記ｋ次元スペースを同じ大きさのブロッ
クに分割する手順と、前記スレッドと関連したキャッシ
ュのアドレスを用いてブロックの一つを特定する手順と
を有することを特徴とする。
クに分割する手順と、前記スレッドと関連したキャッシ
ュのアドレスを用いてブロックの一つを特定する手順と
を有することを特徴とする。
【００２０】
【００２１】また、前記経路は、スペース内の異なるブ
ロック間を通過する経路であることを特徴とする。
ロック間を通過する経路であることを特徴とする。
【００２２】また、前記経路は、異なるブロック間を結
ぶ最短経路であることを特徴とする。
ぶ最短経路であることを特徴とする。
【００２３】また、前記ブロックの一つが高レベルキャ
ッシュに対するスペースであることを特徴とする。
ッシュに対するスペースであることを特徴とする。
【００２４】
【００２５】
【００２６】
【００２７】（作用）上記のように構成された本発明に
おいては、コンピュータシステム上で適用プログラムの
局所性問題を有利に改善するスレッド計画方法の開発に
向けて技術の進歩を計り、それにより全体のシステム性
能を強化する一方、スレッドの創設、スケジューリング
及び終了に関する経費を最小にすることができる。
おいては、コンピュータシステム上で適用プログラムの
局所性問題を有利に改善するスレッド計画方法の開発に
向けて技術の進歩を計り、それにより全体のシステム性
能を強化する一方、スレッドの創設、スケジューリング
及び終了に関する経費を最小にすることができる。
【００２８】この方法は適用プログラムをきめ細かいス
レッドに分解し、次いで適用プログラムの局所性問題を
改善する様にスレッドをスケジューリングする。
レッドに分解し、次いで適用プログラムの局所性問題を
改善する様にスレッドをスケジューリングする。
【００２９】スケジューリング方法においては、適用プ
ログラムに組み込まれており、適用プログラム自身の上
で作動することや、コンピュータオペレーティングシス
テム内で作動し、その下で作動する個々の適用プログラ
ムに作用を及ぼすこと等が考えられる。
ログラムに組み込まれており、適用プログラム自身の上
で作動することや、コンピュータオペレーティングシス
テム内で作動し、その下で作動する個々の適用プログラ
ムに作用を及ぼすこと等が考えられる。
【００３０】この方法は同じ大きさのブロックに分割さ
れるｋ次元のスペースを作り出す。
れるｋ次元のスペースを作り出す。
【００３１】そこでは各スレッドが一つ以上の情報、例
えばｋ次元のスペース内で座標として働くデータのアド
レスを有し、それによりスペース内の相当する場所が画
定される。スケジューラはキャッシュミスを最小にする
各点を通る移動路即ち経路を決定する。好適なことにこ
の方は多数のレベルのキャッシュにも拡大できる。
えばｋ次元のスペース内で座標として働くデータのアド
レスを有し、それによりスペース内の相当する場所が画
定される。スケジューラはキャッシュミスを最小にする
各点を通る移動路即ち経路を決定する。好適なことにこ
の方は多数のレベルのキャッシュにも拡大できる。
【００３２】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。なお、以下に示す実施の
形態においては、簡略化のため、様々の場合で２次元の
スペースについて説明を行うが、原理はｋ次元のスペー
スにも同様に適用できる。
いて図面を参照して説明する。なお、以下に示す実施の
形態においては、簡略化のため、様々の場合で２次元の
スペースについて説明を行うが、原理はｋ次元のスペー
スにも同様に適用できる。
【００３３】図１は、本発明のプログラムのキャッシュ
局所性改善方法の実施の一形態を説明するための図であ
り、（ａ）は、本発明がユーザ適用プログラムに組み込
まれた状態を示すブロック線図、（ｂ）は、本発明が作
動システムに組み込まれた状態を示すブロック線図であ
る。
局所性改善方法の実施の一形態を説明するための図であ
り、（ａ）は、本発明がユーザ適用プログラムに組み込
まれた状態を示すブロック線図、（ｂ）は、本発明が作
動システムに組み込まれた状態を示すブロック線図であ
る。
【００３４】本発明の主題である方法は、適用プログラ
ムをきめ細かいスレッドに分解し、その後、プログラム
の局所性状態を改善するようにこれらのスレッドのスケ
ジューラを作成する。作成されたスケジューラは図１に
示すように、ユーザレベルの適用プログラム内（ユーザ
スペース）に組み込むかオペレーティングシステムの中
核（中核スペース）に組み込むことができる。
ムをきめ細かいスレッドに分解し、その後、プログラム
の局所性状態を改善するようにこれらのスレッドのスケ
ジューラを作成する。作成されたスケジューラは図１に
示すように、ユーザレベルの適用プログラム内（ユーザ
スペース）に組み込むかオペレーティングシステムの中
核（中核スペース）に組み込むことができる。
【００３５】これらの背景として現在のオペレーティン
グシステムにおいては、システム構築用ブロックとして
役立つ多数のプログラム作成用抽象観念が提供されてい
る。これら抽象観念の一つはタスクと呼ばれ、この抽象
観念は一般に、仮想メモリや通信ポートの様な共同体の
グループに対する資源を全て包含している。他の抽象観
念はスレッドで、特定のタスクと関連した有効な計算方
法である。システム内の全てのスレッドはそれぞれ一つ
のタスクと関連し、また多数のスレッドがしばしば同一
のタスクと関連することがある。現在のシステムで重要
なことは、スレッドが同時に作動できることで、単一プ
ロセッサの機械では使用できるプロセッサ時間を作動可
能スレッド間に割り当てることができ、また多数プロセ
ッサシステムではスレッドが並列作動できることであ
る。
グシステムにおいては、システム構築用ブロックとして
役立つ多数のプログラム作成用抽象観念が提供されてい
る。これら抽象観念の一つはタスクと呼ばれ、この抽象
観念は一般に、仮想メモリや通信ポートの様な共同体の
グループに対する資源を全て包含している。他の抽象観
念はスレッドで、特定のタスクと関連した有効な計算方
法である。システム内の全てのスレッドはそれぞれ一つ
のタスクと関連し、また多数のスレッドがしばしば同一
のタスクと関連することがある。現在のシステムで重要
なことは、スレッドが同時に作動できることで、単一プ
ロセッサの機械では使用できるプロセッサ時間を作動可
能スレッド間に割り当てることができ、また多数プロセ
ッサシステムではスレッドが並列作動できることであ
る。
【００３６】本形態に戻ってマトリックス乗法例を考え
てみる。Ｃ＝Ａ×Ｂ。ここにＡ，Ｂ，Ｃは全てｎ行ｎ列
のマトリックスである。プログラムの局所性問題を改善
するためにＢが計算の前後に位置を交換される（列主体
の保管と仮定して）。一つの計算実行には次のように、
入れ子ループ計算を行う。
てみる。Ｃ＝Ａ×Ｂ。ここにＡ，Ｂ，Ｃは全てｎ行ｎ列
のマトリックスである。プログラムの局所性問題を改善
するためにＢが計算の前後に位置を交換される（列主体
の保管と仮定して）。一つの計算実行には次のように、
入れ子ループ計算を行う。
【００３７】
ここに最内側ループ（for k = 1 to n）が二つのｎ−要
素ベクトルの内積を計算する。
素ベクトルの内積を計算する。
【００３８】非常に細分化されたスレッドを使用し、内
積ループを下記のスレッドで置換できる。
積ループを下記のスレッドで置換できる。
【００３９】
上述したような簡単な例は、例示の如く手計算で容易に
できるが、実用上の変換においては、更に重要な実行上
の問題が生じてくる。特に、スレッド創造、スケジュー
リング、作動開始及び作動終了における計算コストは、
内積計算中のキャッシュミスの場合の計算コストよりも
低くなければならない。さらに、スレッドのスケジュー
リング方法はプログラムの局所性問題を改善する合理的
な決定を行わなければならない。
できるが、実用上の変換においては、更に重要な実行上
の問題が生じてくる。特に、スレッド創造、スケジュー
リング、作動開始及び作動終了における計算コストは、
内積計算中のキャッシュミスの場合の計算コストよりも
低くなければならない。さらに、スレッドのスケジュー
リング方法はプログラムの局所性問題を改善する合理的
な決定を行わなければならない。
【００４０】スレッドのスケジューリングを合理的に行
うためには、スケジューラに対して、スレッドが行った
メモリ参照の内容を知らせなければならない。ここで、
問題を完全に理解するため、一つのスレッドがその作業
実行中にｋ個のデータを参照すると仮定し、またｋ個の
データの最初のアドレスがスレッドスケジューラに知ら
れていると仮定し、さらにまた、全てのスレッドが互い
に独立であると仮定する。
うためには、スケジューラに対して、スレッドが行った
メモリ参照の内容を知らせなければならない。ここで、
問題を完全に理解するため、一つのスレッドがその作業
実行中にｋ個のデータを参照すると仮定し、またｋ個の
データの最初のアドレスがスレッドスケジューラに知ら
れていると仮定し、さらにまた、全てのスレッドが互い
に独立であると仮定する。
【００４１】スレッドｔiがその実行中に参照したｊ番
目のデータの最初のアドレスをａijとすると、スレッド
ｔiはｔi（ａi1，・・・，ａik）で表される。それ故、
ｎ個のスレッドがｔ1，ｔ2，・・・，ｔnの順に実行さ
れればその値は次の順列で表示できる。
目のデータの最初のアドレスをａijとすると、スレッド
ｔiはｔi（ａi1，・・・，ａik）で表される。それ故、
ｎ個のスレッドがｔ1，ｔ2，・・・，ｔnの順に実行さ
れればその値は次の順列で表示できる。
【００４２】
ｔ1（ａ11，・・・，ａ1k）、
ｔ2（ａ21，・・・，ａ2k）、
・
・
・
ｔn（ａn1，・・・，ａnk）、
一度この形になるとスケジューリング上の問題点は、ｋ
次元の幾何学的問題となる。特に、スレッドｔ
i（ａi1，・・・，ａik）はｋ次元スペース内の点で、
そこでの点の座標は（ａi1，・・・，ａik）である。そ
こで、スケジューリング上の問題点は、最小キャッシュ
ミスの要求を満足するスペース内のスレッド点の移動経
路を発見するのに等しいと見なすことができる。
次元の幾何学的問題となる。特に、スレッドｔ
i（ａi1，・・・，ａik）はｋ次元スペース内の点で、
そこでの点の座標は（ａi1，・・・，ａik）である。そ
こで、スケジューリング上の問題点は、最小キャッシュ
ミスの要求を満足するスペース内のスレッド点の移動経
路を発見するのに等しいと見なすことができる。
【００４３】そして、各スレッドと関連したデータセッ
ト（ａi1，・・・，ａik）をスケジューラに対する情報
のセットと置き換えることによりこの一般的な問題が解
決される。典型的な情報としては、関連するデータのア
ドレスがある。また、単一多次元スペース内の座標等の
他のタイプの情報も可能である。二次元の場合はこのよ
うな２つのアドレスがある。この様に問題を解決してい
くと、スケジューリング上の問題は図２に示すように二
次元平面上の点の移動経路を発見する問題に縮小するこ
とができる。
ト（ａi1，・・・，ａik）をスケジューラに対する情報
のセットと置き換えることによりこの一般的な問題が解
決される。典型的な情報としては、関連するデータのア
ドレスがある。また、単一多次元スペース内の座標等の
他のタイプの情報も可能である。二次元の場合はこのよ
うな２つのアドレスがある。この様に問題を解決してい
くと、スケジューリング上の問題は図２に示すように二
次元平面上の点の移動経路を発見する問題に縮小するこ
とができる。
【００４４】図２は、二次元平面において本発明の教義
に準拠してスレッドのスケジューリングを行う状態を示
す図であり、図３は、本発明のプログラムのキャッシュ
局所性改善方法の実施の一形態を説明するためのフロー
チャートである。
に準拠してスレッドのスケジューリングを行う状態を示
す図であり、図３は、本発明のプログラムのキャッシュ
局所性改善方法の実施の一形態を説明するためのフロー
チャートである。
【００４５】ここで図２を参照すると、各スレッドは二
つの情報（ｈi，ｈj）で定まる座標を有する平面内の点
として表示されている。キャッシュミスを最小にするた
め、スケジューリング方法においては “群”特性、即
ち、同じまたは類似の情報を有するスレッドが移動中群
れ集まるという特性を有する移動経路を発見する。
つの情報（ｈi，ｈj）で定まる座標を有する平面内の点
として表示されている。キャッシュミスを最小にするた
め、スケジューリング方法においては “群”特性、即
ち、同じまたは類似の情報を有するスレッドが移動中群
れ集まるという特性を有する移動経路を発見する。
【００４６】本方法においては、まず、ｋ次元のスペー
スを同寸法のブロックに分割する（ステップＳ１）。こ
こで、スレッドと関連する情報はスレッドを特有のブロ
ックに配置するための座標として使用される。例えば、
二次元のスペースにおいて、スレッドの二つの情報（ｈ
i，ｈj）が、スレッドを特有のブロックに配置するため
の座標として使用されている。好適な実施の形態におい
て実現したように、各ブロックは二次元スペース内のブ
ロックの各寸法から一つずつ合計二つのユーザメモリを
包含する。もし、ブロックのｋ次元の合計がキャッシュ
寸法Ｃよりも少なければ、そしてもし同ブロックに並ぶ
スレッドが一緒にスケジューリングされたら、ブロック
内のスレッドの実行によりキャッシュミスが生じること
はない。それ故、ブロックの各寸法の大きさはキャッシ
ュ寸法の１／ｋである。
スを同寸法のブロックに分割する（ステップＳ１）。こ
こで、スレッドと関連する情報はスレッドを特有のブロ
ックに配置するための座標として使用される。例えば、
二次元のスペースにおいて、スレッドの二つの情報（ｈ
i，ｈj）が、スレッドを特有のブロックに配置するため
の座標として使用されている。好適な実施の形態におい
て実現したように、各ブロックは二次元スペース内のブ
ロックの各寸法から一つずつ合計二つのユーザメモリを
包含する。もし、ブロックのｋ次元の合計がキャッシュ
寸法Ｃよりも少なければ、そしてもし同ブロックに並ぶ
スレッドが一緒にスケジューリングされたら、ブロック
内のスレッドの実行によりキャッシュミスが生じること
はない。それ故、ブロックの各寸法の大きさはキャッシ
ュ寸法の１／ｋである。
【００４７】次に、ブロックを経路、好ましくは最短の
経路に沿って移動させる（ステップＳ２）。
経路に沿って移動させる（ステップＳ２）。
【００４８】そして、空でない各ブロックに対してはス
ケジューラはすべてのスレッドをある順番に実行する
（ステップＳ３）。もし、スケジューラが最低レベルの
キャッシュ、即ち、二つのレベルのキャッシュを有する
システム内での第二レベルのキャッシュのキャッシュミ
スを最小化すれば良いのならば、同ブロック内のスレッ
ドのスケジューラを作成するとき、スケジューラは任意
の順序でスケジューリングすることができる。同じブロ
ック内のスレッドのデータ参照は全てキャッシュに適合
するからキャッシュミスは生じない。
ケジューラはすべてのスレッドをある順番に実行する
（ステップＳ３）。もし、スケジューラが最低レベルの
キャッシュ、即ち、二つのレベルのキャッシュを有する
システム内での第二レベルのキャッシュのキャッシュミ
スを最小化すれば良いのならば、同ブロック内のスレッ
ドのスケジューラを作成するとき、スケジューラは任意
の順序でスケジューリングすることができる。同じブロ
ック内のスレッドのデータ参照は全てキャッシュに適合
するからキャッシュミスは生じない。
【００４９】加えて、スケジューリング方法は、マルチ
レベルのキャッシュを取扱うことができる。これは、上
述したスペースを複数組み合せて行われる。２レベルの
キャッシュを取扱うため、ブロックを第一レベルキャッ
シュのためのスペースと考えることができる。この平面
は次に同じ大きさの小さなブロックに分割される。各小
ブロックの大きさは、第一レベルのキャッシュ寸法の１
／２未満が好ましい。スケジューラは次いで最上位レベ
ルのスペース内の正規ブロックに適用したと同じ方法
で、入れ子状の平面内の小ブロックをある経路に沿って
横移動する。
レベルのキャッシュを取扱うことができる。これは、上
述したスペースを複数組み合せて行われる。２レベルの
キャッシュを取扱うため、ブロックを第一レベルキャッ
シュのためのスペースと考えることができる。この平面
は次に同じ大きさの小さなブロックに分割される。各小
ブロックの大きさは、第一レベルのキャッシュ寸法の１
／２未満が好ましい。スケジューラは次いで最上位レベ
ルのスペース内の正規ブロックに適用したと同じ方法
で、入れ子状の平面内の小ブロックをある経路に沿って
横移動する。
【００５０】図４は、本発明の作業が実行されるシステ
ムの一構成例を示す図である。
ムの一構成例を示す図である。
【００５１】本システムは図４に示すように、中央プロ
セッサ４１０と、メモリ間に挟まれた一つ以上のレベル
のキャッシュ４３０，４４０を有するメモリ４２０とか
ら構成されている。
セッサ４１０と、メモリ間に挟まれた一つ以上のレベル
のキャッシュ４３０，４４０を有するメモリ４２０とか
ら構成されている。
【００５２】当業者には明らかなように、Ｌkキャッシ
ュ４４０は典型的には最大、最遅でメモリ４２０に最も
近いキャッシュブロックであって、一般的には最低レベ
ルキャッシュと呼ばれている。この様なマルチレベルの
キャッシュ配置は一般に知られており、現在のコンピュ
ータシステムにも容易に組み込むことができる。なお、
上述した実施の形態は、本発明の単なる説明例であり、
本技術に熟達した者が本発明の範囲を逸脱することな
く、各種のまた多数の他の配置を考え得ることは当然で
ある。従って本発明は添付の請求項に定めるように規定
される。
ュ４４０は典型的には最大、最遅でメモリ４２０に最も
近いキャッシュブロックであって、一般的には最低レベ
ルキャッシュと呼ばれている。この様なマルチレベルの
キャッシュ配置は一般に知られており、現在のコンピュ
ータシステムにも容易に組み込むことができる。なお、
上述した実施の形態は、本発明の単なる説明例であり、
本技術に熟達した者が本発明の範囲を逸脱することな
く、各種のまた多数の他の配置を考え得ることは当然で
ある。従って本発明は添付の請求項に定めるように規定
される。
【００５３】
【発明の効果】本発明は、以上説明したように構成され
ているので、コンピュータシステム上で適用プログラム
の局所性問題を有利に改善するスレッド計画方法の開発
に向けて技術の進歩を計り、それにより全体のシステム
性能を強化する一方、スレッドの創設、スケジューリン
グ及び終了に関する経費を最小にすることができる。
ているので、コンピュータシステム上で適用プログラム
の局所性問題を有利に改善するスレッド計画方法の開発
に向けて技術の進歩を計り、それにより全体のシステム
性能を強化する一方、スレッドの創設、スケジューリン
グ及び終了に関する経費を最小にすることができる。
【図１】本発明のプログラムのキャッシュ局所性改善方
法の実施の一形態を説明するための図であり、（ａ）
は、本発明がユーザ適用プログラムに組み込まれた状態
を示すブロック線図、（ｂ）は、本発明が作動システム
に組み込まれた状態を示すブロック線図である。
法の実施の一形態を説明するための図であり、（ａ）
は、本発明がユーザ適用プログラムに組み込まれた状態
を示すブロック線図、（ｂ）は、本発明が作動システム
に組み込まれた状態を示すブロック線図である。
【図２】二次元平面において本発明の教義に準拠してス
レッドのスケジューリングを行う状態を示す図である。
レッドのスケジューリングを行う状態を示す図である。
【図３】本発明のプログラムのキャッシュ局所性改善方
法の実施の一形態を説明するためのフローチャートであ
る。
法の実施の一形態を説明するためのフローチャートであ
る。
【図４】本発明の作業が実行されるシステムの一構成例
を示す図である。
を示す図である。
【図５】従来のキャッシュメモリシステムの一構成例を
示すブロック図である。
示すブロック図である。
２１０ スレッド
２２０ 適用プログラム
２３０ オペレーティングシステム
２５０ スケジューラ
４１０ 中央プロセッサ
４２０ メモリ
４３０，４４０ キャッシュ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｇ０６Ｆ 12/08 ５８１ Ｇ０６Ｆ 9/44 ３２２Ｇ
３２２Ｈ
(72)発明者 ジェームス エフ．フィルビン
アメリカ合衆国 08840 ニュージャー
ジー州 メトゥチェン ヒルサイド ア
ヴェニュー 116
(56)参考文献 特開 平６−96039（ＪＰ，Ａ)
特開 平７−84799（ＪＰ，Ａ)
特開 平８−212054（ＪＰ，Ａ)
特開 平８−328870（ＪＰ，Ａ)
Ｊａｍｅｓ Ｐｈｉｌｂｉｎ，ｅｔ.
ａｌ．，”Ｔｈｒｅａｄ Ｓｃｈｅｄｕ
ｌｉｎｇ ｆｏｒ Ｃａｃｈｅ Ｌｏｃ
ａｌｉｔｙ”，ＡＣＭ ＳＩＧＰＬＡＮ
Ｎｏｔｉｃｅｓ，1996年 ９月，Ｖｏ
ｌ．31，Ｎｏ．９，ｐｐ．60−71，ＪＳ
Ｔ資料番号：Ｄ0915Ａ、ＩＳＳＮ：0362
−1340
Ｆｒａｎｋ Ｍｕｅｌｌｅｒ，”Ｃｏ
ｍｐｉｌｅｒ Ｓｕｐｐｏｒｔ ｆｏｒ
Ｓｏｆｔｗａｒｅ−Ｂａｓｅｄ Ｃａ
ｃｈｅ Ｐａｒｔｉｔｉｏｎｉｎｇ”,
ＡＣＭ ＳＩＧＰＬＡＮ Ｎｏｔｉｃｅ
ｓ，1995年11月，Ｖｏｌ．30，Ｎｏ.
11，ｐｐ．125−133，ＩＳＳＮ：0362−
1340
尾形三喜雄・他，「ＲＩＳＣプロセッ
サ「ＶＲ3000」研究３」，インターフェ
ース，日本，ＣＱ出版株式会社，1991年
１月 １日，Ｖｏｌ．17，ＮＯ．１,
ｐｐ．253−270
牧晋広・他，「ＵＲＣＨＭＳのプログ
ラムによる高速化手法」，情報処理学会
研究報告，日本，1996年 ８月29日，Ｖ
ｏｌ．96，Ｎｏ．80，ｐｐ．73−78
北島宏之・他，「ＦＬ階層化並列簡約
システムの性能評価」，情報処理学会研
究報告，日本，1995年 ６月 １日，Ｖ
ｏｌ．95，Ｎｏ．56，ｐｐ．１−８
小沢年弘・他，「ロード命令の先行実
行とその評価」，情報処理学会研究報
告，日本，1994年12月13日，Ｖｏｌ.
94，ＮＯ．107，ｐｐ．１−８
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 9/45
G06F 9/46
G06F 12/08 - 12/12
G06F 11/28
G06F 11/34
ＪＳＴファイル（ＪＯＩＳ)
ＣＳＤＢ（日本国特許庁)
ＷＰＩ／Ｌ（ＱＵＥＳＴＥＬ)
ＩＮＳＰＥＣ（ＤＩＡＬＯＧ)
Claims (5)
- 【請求項１】 コンピュータシステムにて実行される適
用プログラムがキャッシュ内に所在する度合いを改善す
るプログラムのキャッシュ局所性改善方法であって、 前記プログラムを１つ以上のスレッドに分解する手順
と、 次のスレッドが前記キャッシュ中に存在するように前記
スレッドを引き続き作動させるようにスケジューリング
する手順とを有し、 前記スケジューリング手順は、ｋ個のデータを参照するスレッドをｋ次元のスペース内
にて該スレッドと関連したキャッシュのアドレスに基づ
いて表示された点として表現し、 キャッシュミスを減少
させる要求を満足する、その点を辿る経路を抽出する手
順と、 スケジューラに対して前記スレッドの各々と関連したキ
ャッシュのアドレスを与える手順と、抽出された経路に基づいてスレッドの実行手順を決定す
る手順とを 具備することを特徴とするプログラムのキャ
ッシュ局所性改善方法。 - 【請求項２】 請求項１に記載のプログラムのキャッシ
ュ局所性改善方法において、 前記ｋ次元スペースを同じ大きさのブロックに分割する
手順と、 前記スレッドと関連したキャッシュのアドレスを用いて
ブロックの一つを特定する手順とを有することを特徴と
するプログラムのキャッシュ局所性改善方法。 - 【請求項３】 請求項２に記載のプログラムのキャッシ
ュ局所性改善方法において、 前記経路は、スペース内の異なるブロック間を通過する
経路であることを特徴とするプログラムのキャッシュ局
所性改善方法。 - 【請求項４】 請求項３に記載のプログラムのキャッシ
ュ局所性改善方法において、 前記経路は、異なるブロック間を結ぶ最短経路であるこ
とを特徴とするプログラムのキャッシュ局所性改善方
法。 - 【請求項５】 請求項３に記載のプログラムのキャッシ
ュ局所性改善方法において、 前記ブロックの一つが高レベルキャッシュに対するスペ
ースであることを特徴とするプログラムのキャッシュ局
所性改善方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/724562 | 1996-09-30 | ||
| US08/724,562 US5724586A (en) | 1996-09-30 | 1996-09-30 | Method for improving cache locality of a computer program |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10116198A JPH10116198A (ja) | 1998-05-06 |
| JP3428618B2 true JP3428618B2 (ja) | 2003-07-22 |
Family
ID=24910934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26433997A Expired - Fee Related JP3428618B2 (ja) | 1996-09-30 | 1997-09-29 | プログラムのキャッシュ局所性改善方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5724586A (ja) |
| EP (1) | EP0833247A3 (ja) |
| JP (1) | JP3428618B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008544417A (ja) * | 2005-06-29 | 2008-12-04 | インテル コーポレイション | キャッシュする方法、装置及びシステム |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3178403B2 (ja) * | 1998-02-16 | 2001-06-18 | 日本電気株式会社 | プログラム変換方法、プログラム変換装置及びプログラム変換プログラムを記憶した記憶媒体 |
| US6243788B1 (en) * | 1998-06-17 | 2001-06-05 | International Business Machines Corporation | Cache architecture to enable accurate cache sensitivity |
| US6938252B2 (en) * | 2000-12-14 | 2005-08-30 | International Business Machines Corporation | Hardware-assisted method for scheduling threads using data cache locality |
| US7337443B2 (en) * | 2003-06-30 | 2008-02-26 | Microsoft Corporation | Method and apparatus for processing program threads |
| US20050044538A1 (en) * | 2003-08-18 | 2005-02-24 | Srinivas Mantripragada | Interprocedural computing code optimization method and system |
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| US7360064B1 (en) | 2003-12-10 | 2008-04-15 | Cisco Technology, Inc. | Thread interleaving in a multithreaded embedded processor |
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| DE102006020178A1 (de) * | 2006-05-02 | 2007-11-08 | Fujitsu Siemens Computers Gmbh | Verfahren und Computerprogrammprodukt zur Ausführung eines Programms auf einem Prozessor mit Multithreading-Architektur |
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| GB2521151B (en) * | 2013-12-10 | 2021-06-02 | Advanced Risc Mach Ltd | Configurable thread ordering for a data processing apparatus |
| GB2521155B (en) | 2013-12-10 | 2021-06-02 | Advanced Risc Mach Ltd | Configuring thread scheduling on a multi-threaded data processing apparatus |
| CN104717152B (zh) * | 2013-12-17 | 2019-07-19 | 深圳市中兴微电子技术有限公司 | 一种实现接口缓存动态分配的方法和装置 |
| JP2019179417A (ja) * | 2018-03-30 | 2019-10-17 | 株式会社デンソー | スケジューリング方法、スケジューリング装置 |
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|---|---|---|---|---|
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| US5287508A (en) * | 1992-04-07 | 1994-02-15 | Sun Microsystems, Inc. | Method and apparatus for efficient scheduling in a multiprocessor system |
-
1996
- 1996-09-30 US US08/724,562 patent/US5724586A/en not_active Expired - Lifetime
-
1997
- 1997-09-19 EP EP97116399A patent/EP0833247A3/en not_active Withdrawn
- 1997-09-29 JP JP26433997A patent/JP3428618B2/ja not_active Expired - Fee Related
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| Ｊａｍｅｓ Ｐｈｉｌｂｉｎ，ｅｔ．ａｌ．，"Ｔｈｒｅａｄ Ｓｃｈｅｄｕｌｉｎｇ ｆｏｒ Ｃａｃｈｅ Ｌｏｃａｌｉｔｙ"，ＡＣＭ ＳＩＧＰＬＡＮ Ｎｏｔｉｃｅｓ，１９９６年 ９月，Ｖｏｌ．３１，Ｎｏ．９，ｐｐ．６０−７１，ＪＳＴ資料番号：Ｄ０９１５Ａ、ＩＳＳＮ：０３６２−１３４０ |
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0833247A3 (en) | 1999-05-12 |
| EP0833247A2 (en) | 1998-04-01 |
| US5724586A (en) | 1998-03-03 |
| JPH10116198A (ja) | 1998-05-06 |
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