JP3420729B2 - Field emission display - Google Patents

Field emission display

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JP3420729B2
JP3420729B2 JP36617899A JP36617899A JP3420729B2 JP 3420729 B2 JP3420729 B2 JP 3420729B2 JP 36617899 A JP36617899 A JP 36617899A JP 36617899 A JP36617899 A JP 36617899A JP 3420729 B2 JP3420729 B2 JP 3420729B2
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cathode
electrode
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Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、比較的容易に画素
毎に画素容量を形成することを可能とするとともに、画
素間での表示むらを無くし画質を大幅に改善できるフィ
ールドエミッション型表示装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field emission type display device capable of relatively easily forming a pixel capacitance for each pixel and eliminating display unevenness between pixels and greatly improving image quality. .

【0002】[0002]

【従来の技術】フィールドエミッション型表示装置は、
ゲート電極とエミッタ電極間の電界によりエミッタ電極
より電子を放出するとともに、アノード電極に高電圧を
印加し電子を高加速した後に、前記電子によってアノー
ド電極上に備えた蛍光体を光らせることを基本構造とし
ている。そのためエミッタ電極からの放出電子量によっ
て、蛍光体からの発光量が制御できる。
2. Description of the Related Art A field emission type display device is
The basic structure is such that electrons are emitted from the emitter electrode by an electric field between the gate electrode and the emitter electrode, and a high voltage is applied to the anode electrode to accelerate the electrons highly, and then the phosphor provided on the anode electrode is made to emit light by the electrons. I am trying. Therefore, the amount of light emitted from the phosphor can be controlled by the amount of electrons emitted from the emitter electrode.

【0003】従来のフィールドエミッション型表示装置
は、複数の行電極と列電極が形成されたその各交点にス
イッチング要素としての3極回路とコンデンサ配置され
て画素を構成し、この画素がマトリックス状に組み込ま
れ表示装置を構成していた。この各3極回路のうちゲー
トはそれぞれ電極に接続され、エミッタは列電極に接続
され、コンデンサはゲートとエミッタ間に並列接続され
る。この列電極を介して伝送されるデータ電圧によって
コンデンサに電荷を蓄積し、この電荷によって生じるゲ
ートとエミッタ間の電位差が画素の明るさを決定してい
た。
In a conventional field emission type display device, a pixel is formed by arranging a three-pole circuit as a switching element and a capacitor at each intersection where a plurality of row electrodes and column electrodes are formed, and the pixels are arranged in a matrix. It was built into the display device. The gate of each of these three-pole circuits is connected to an electrode, the emitter is connected to a column electrode, and the capacitor is connected in parallel between the gate and the emitter. The data voltage transmitted through the column electrode accumulates charges in the capacitor, and the potential difference between the gate and the emitter caused by the charges determines the brightness of the pixel.

【0004】しかしながら、この様なフィールドエミッ
ション型表示装置は、隣接する画素間でクロストークが
生じる。つまり、第1列目でコンデンサへの充電が終了
した後に下の第2列目のコンデンサに充電する際、行電
極と列電極の交差部を介して第1列目の3極回路のゲー
トの電位が変動し画素の明るさを変動させていた。この
現象が生じた場合、画面全体ではライン状のフリッカや
シェーディング(ウィンドウを表示した場合に上下に影
みたいな尾を引く現象、STNで良く見られる現象)を
生じる等の画質の低下が発生する。
However, in such a field emission type display device, crosstalk occurs between adjacent pixels. That is, when the capacitor in the second column below is charged after the charging of the capacitor in the first column is completed, the gate of the gate circuit of the three-pole circuit in the first column is crossed through the intersection of the row electrode and the column electrode. The potential fluctuates and the brightness of the pixel fluctuates. When this phenomenon occurs, image quality is deteriorated on the entire screen, such as line-shaped flicker and shading (a phenomenon in which a shadow is drawn in the vertical direction when a window is displayed, a phenomenon often seen in STN). .

【0005】[0005]

【発明が解決しようとする課題】従来のフィールドエミ
ッション型表示装置は、書き込み中の画素のデータ電圧
が行電極と列電極の交差部を介してクロストークが発生
し表示中の3極回路のゲートの電位を変動させ画素の明
るさを変動させ、ライン状のフリッカやシェーディング
等が発生して画質の低下を来たしていた。
In the conventional field emission type display device, the data voltage of the pixel being written causes crosstalk through the intersection of the row electrode and the column electrode and the gate of the three-pole circuit being displayed. The potential of the pixel is changed to change the brightness of the pixel, and line-shaped flicker, shading, and the like occur, resulting in deterioration of image quality.

【0006】本発明は、上記問題点を解決するためにな
されたもので、隣接画素の書き込み時に発生するクロス
トークに起因する画質低下を抑制したフィールドエミッ
ション型表示装置を提供することを課題とする。
The present invention has been made in order to solve the above problems, and an object of the present invention is to provide a field emission type display device in which the deterioration of the image quality due to the crosstalk which occurs at the time of writing of adjacent pixels is suppressed. .

【0007】[0007]

【課題を解決するための手段】上記課題を解決するため
に、請求項1のフィールドエミッション型表示装置は相
互に離隔して形成されたエミッタ素子、アノード電極、
ゲート電極、及び第1のスイッチング素子を有し前記エ
ミッタ素子と前記ゲート電極間に形成される容量の充放
電を前記第1のスイッチング素子で制御する複数の画素
と、前記複数の画素の各エミッタに電気的に共通して接
続されたカソード線と、このカソード線を駆動するカソ
ード線駆動回路と、前記画素間のカソード線のON/O
FFを制御する第2のスイッチング素子とを具備し、充
電後の前記容量の前記カソード線駆動回路からの電気的
な切り離しを前記第2のスイッチング素子をOFFする
ことによって所定の前記画素から順次行うことを特徴と
するフィールドエミッション型表示装置。
In order to solve the above-mentioned problems, the field emission type display device according to claim 1 is formed with an emitter element, an anode electrode, and
A plurality of pixels each having a gate electrode and a first switching element for controlling charging / discharging of a capacitance formed between the emitter element and the gate electrode by the first switching element, and respective emitters of the plurality of pixels A cathode line electrically connected in common to the cathode line, a cathode line drive circuit for driving the cathode line, and ON / O of the cathode line between the pixels.
A second switching element for controlling an FF, and electrically disconnects the capacitor after charging from the cathode line driving circuit by sequentially turning off the second switching element from a predetermined pixel. A field emission type display device characterized in that

【0008】請求項2のフィールドエミッション型表示
装置は、請求項1において、前記所定の画素からの電気
的な切り離しが、前記カソード線駆動回路から離れた前
記画素から順次行うことを特徴とする。さらにこの切り
離しは、前記カソード線駆動回路から近い画素から切り
離す場合、或いはカソード線駆動回路から遠い画素と近
い画素とを交互に切り離しても良い。要するに、一定の
順序を持って切り離すことが画質向上を考慮して必要で
ある。
A field emission type display device according to a second aspect is characterized in that, in the first aspect, the electrical disconnection from the predetermined pixel is performed sequentially from the pixel separated from the cathode line driving circuit. Further, this separation may be performed in the case of separating from a pixel close to the cathode line driving circuit, or alternatively, a pixel far from the cathode line driving circuit and a close pixel may be alternately separated. In short, it is necessary to separate them in a certain order in consideration of the improvement in image quality.

【0009】請求項3のフィールドエミッション型表示
装置は、請求項1において、前記容量に並列接続する補
助容量を前記画素毎に形成することを特徴とする。
A field emission type display device according to a third aspect is the display device according to the first aspect, wherein an auxiliary capacitance connected in parallel with the capacitance is formed for each pixel.

【0010】請求項4のフィールドエミッション型表示
装置は、請求項1におて、前記エミッタ素子は、膜状の
ゲート電極に形成された開口から先端が露出する錐形状
であることを特徴とする。
A field emission type display device according to a fourth aspect is the display device according to the first aspect, wherein the emitter element has a pyramidal shape whose tip is exposed from an opening formed in the film-shaped gate electrode. .

【0011】請求項5のフィールドエミッション型表示
装置は、請求項1において、前記画素は、前記エミッタ
素子がカソード電極に積層形成され絶縁膜を介して前記
カソード電極上に形成された前記ゲート電極と離間して
形成されることを特徴とする。
According to a fifth aspect of the present invention, in the field emission type display device according to the first aspect, the pixel includes the gate electrode formed by stacking the emitter element on a cathode electrode and forming an insulating film on the cathode electrode. It is characterized in that they are formed separately.

【0012】本発明の第1の視点は、カソード電極と第
2のスイッチング素子が電気的に直列接続となって、一
本のカソード線を構成しており、表示信号に対応したカ
ソード電極へ電圧が印加後、カソード電極のゲート線を
ON状態とし、カソード電極と隣接するスイッチング素
子をOFF状態とすることでカソード電極を隣接のカソ
ード電極間を電気的非接続状態とする駆動方法により、
カソード線駆動回路から最も離れ電気的に終端となるカ
ソード電極を有する画素のみ、エミッタ素子からの電子
放出が開始される。
A first aspect of the present invention is that a cathode electrode and a second switching element are electrically connected in series to form one cathode line, and a voltage is applied to the cathode electrode corresponding to a display signal. After the application, the gate line of the cathode electrode is turned on, and the switching element adjacent to the cathode electrode is turned off, whereby the cathode electrode is electrically disconnected between the adjacent cathode electrodes by a driving method.
Electrons are started to be emitted from the emitter element only in the pixel that has the cathode electrode that is the farthest from the cathode line drive circuit and electrically terminates.

【0013】本発明の第2の視点は、エミッタ素子から
の電子放出が終了し、カソード電極とゲート電圧間の電
圧差がほぼ閾値電圧となったカソード電極間は前記第2
のスイッチング素子をON状態とし、電気的に接続され
た状態にする。
According to a second aspect of the present invention, when the electron emission from the emitter element is completed and the voltage difference between the cathode electrode and the gate voltage becomes approximately the threshold voltage, the second portion is provided between the cathode electrodes.
The switching element is turned on to be electrically connected.

【0014】本発明の第3の視点は、ゲート電極を駆動
する第1のゲート線と第2のスイッチング素子を駆動す
る第2のゲート線を同一のゲート線とし、第2のスイッ
チング素子の電界効果特性をゲート電極とカソード電極
による電界効果特性と逆とすることで、隣接カソード電
極間がOFF状態となると同時に、第2のスイッチング
素子をON状態にする。
According to a third aspect of the present invention, the first gate line for driving the gate electrode and the second gate line for driving the second switching element are the same gate line, and the electric field of the second switching element is the same. By making the effect characteristic opposite to the electric field effect characteristic of the gate electrode and the cathode electrode, the space between the adjacent cathode electrodes is turned off, and at the same time, the second switching element is turned on.

【0015】本発明の第4の視点は、カソード電極とゲ
ート電極間で形成される容量の他に補助容量を設ける。
A fourth aspect of the present invention is to provide an auxiliary capacitance in addition to the capacitance formed between the cathode electrode and the gate electrode.

【0016】本発明の第5の視点は、カソード電極上に
円錐状のエミッタ素子を有するFED(以下、垂直型F
EDと呼ぶ)の代わりに、平面型のエミッタ素子を平面
型のゲート電極と対向して形成するFED(以下、平面
型FEDと呼ぶ)とする。
A fifth aspect of the present invention is an FED (hereinafter referred to as vertical type FED) having a conical emitter element on a cathode electrode.
Instead of ED), a planar type emitter element is an FED (hereinafter referred to as planar type FED) formed to face the planar type gate electrode.

【0017】[0017]

【実施例】以下、例示的ではあるが、限定的ではない実
施例を説明することによって本発明をより深く理解する
ことができる。 (実施例1)本実施例のフィールドエミッション型表示
装置の1つの画素の断面図を図1に示し、図2にはパネ
ル全体の平面図を示した。図1に示すように1画素内に
複数のフィールドエミッション型エミッタ素子を有する
画素をX、Y方向へマトリクス状に配置し、フィールド
エミッション型エミッタ素子12をスイッチングするゲー
ト電極11と、行方向の複数の画素に対して共通の駆動
を行うゲート配線(図示せず)と、フィールドエミッシ
ョン型エミッタ素子12を駆動するために列方向に配置
された複数のカソード電極13とを表示基板14上に形
成し、またこの表示基板14に対向して、アノード電極
15と蛍光体層16を有する対向基板17を配置する。
図1に示した構成は、1つの画素の内部構造である。
EXAMPLES The present invention can be better understood by describing the following non-limiting examples. (Embodiment 1) A sectional view of one pixel of a field emission type display device of the present embodiment is shown in FIG. 1, and a plan view of the entire panel is shown in FIG. As shown in FIG. 1, pixels having a plurality of field emission type emitter elements in one pixel are arranged in a matrix in the X and Y directions, and a gate electrode 11 for switching field emission type emitter elements 12 and a plurality of rows are arranged in the row direction. A gate wiring (not shown) for performing common driving for the pixels of 1 and a plurality of cathode electrodes 13 arranged in the column direction for driving the field emission type emitter element 12 are formed on the display substrate 14. Further, a counter substrate 17 having an anode electrode 15 and a phosphor layer 16 is arranged so as to face the display substrate 14.
The configuration shown in FIG. 1 is the internal structure of one pixel.

【0018】本実施例1にかかる表示装置のアレイ構成
は、図2の様に行方向の複数の画素に対しては共通の駆
動を行う第1のゲート線21と、第1のゲート線21を
駆動するための第1のゲート線駆動回路22と、エミッ
タ素子を駆動するためのカソード電極23と、カソード
電極23を駆動するためのカソード線駆動回路24と、
列方向のカソード電極23間に配置されたスイッチング
素子25と、スイッチング素子25を駆動するための第
2のゲート線26と、この第2のゲート線26を駆動す
るための第2のゲート線駆動回路27と、これらの各部
分を表面に形成した表示基板が準備されている。上述し
た各電極は図1で示した各画素内の同一名称の各電極
(番号は10番台を付す)に電気的に接続されている。
表示領域29は表示基板14内のエミッタ素子がマトリ
ックス状に形成された領域に形成される。この表示基板
に対向してアノード電極15と蛍光体16を有する対向
基板17とを具備しスイッチング素子25がON状態に
なることでカソード電極23と隣接カソード電極23と
が電気的に接続となり、スイッチング素子25がOFF
状態になることでカソード電極23と隣接カソード電極
23とが電気的に非接続となり、第1のゲート線21に
よってカソード電極23を有する画素の動作が制御され
る。
In the array configuration of the display device according to the first embodiment, as shown in FIG. 2, the first gate line 21 and the first gate line 21 which commonly drive a plurality of pixels in the row direction. A first gate line drive circuit 22 for driving the cathode electrode 23, a cathode electrode 23 for driving the emitter element, and a cathode line drive circuit 24 for driving the cathode electrode 23,
A switching element 25 arranged between the cathode electrodes 23 in the column direction, a second gate line 26 for driving the switching element 25, and a second gate line drive for driving the second gate line 26. A circuit 27 and a display substrate having these portions formed on its surface are prepared. The above-mentioned electrodes are electrically connected to the electrodes of the same name (the numbers are in the 10s) in each pixel shown in FIG.
The display region 29 is formed in a region in the display substrate 14 where the emitter elements are formed in a matrix. The cathode electrode 23 and the adjacent cathode electrode 23 are electrically connected by providing the anode electrode 15 and the counter substrate 17 having the phosphor 16 facing the display substrate and turning on the switching element 25, thereby switching the cathode electrode 23 and the adjacent cathode electrode 23. Element 25 is off
In this state, the cathode electrode 23 and the adjacent cathode electrode 23 are electrically disconnected from each other, and the operation of the pixel having the cathode electrode 23 is controlled by the first gate line 21.

【0019】図3は本実施例にかかる駆動シーケンスを
示す電圧波形であるが、カソード線駆動回路より最も離
れたカソード電極(図2では表示領域の最下端)に配置
された第1のゲート線21を第n番目とし、第2のゲー
ト線26についても同様にカソード線駆動回路から最も
離れたスイッチング素子を制御するゲート線を第m番目
とする。図3が示すように最初の走査線を駆動する第1
の走査期間においては、第2のゲート線の第m番目から
第1番目まで全てのゲート線がON状態となっている。
そして、カソード線駆動回路24から画像情報Qnが電
気的終端に位置しているカソード電極に印加されるとと
もに、第1のゲート線の第n番目がON状態となる。次
に、第2のゲート線の第m番目がOFF状態となること
で、カソード電極間が電気的に非接続となり、終端のカ
ソード電極がその一つ上のカソード電極に移る。同様の
操作を繰り返し、全てのカソード電極に信号が書込まれ
るとともに、徐々にカソード線の配線長は電気的に短く
なっていく。この点がカソード線駆動回路から離れた画
素から順次充電し、その後カソード線駆動回路からの切
り離しを行う利点である。
FIG. 3 is a voltage waveform showing a driving sequence according to the present embodiment. The first gate line arranged at the cathode electrode (the bottom end of the display area in FIG. 2) farthest from the cathode line driving circuit. 21 is the n-th line and the second gate line 26 is also the m-th line that controls the switching element farthest from the cathode line drive circuit. The first to drive the first scan line as shown in FIG.
In the scanning period of, all the gate lines from the mth to the first of the second gate lines are in the ON state.
Then, the cathode line driving circuit 24 applies the image information Qn to the cathode electrode located at the electrical end, and the n-th position of the first gate line is turned on. Next, the m-th gate electrode of the second gate line is turned off, so that the cathode electrodes are electrically disconnected from each other, and the cathode electrode at the end moves to the cathode electrode one above. By repeating the same operation, signals are written in all the cathode electrodes, and the wiring length of the cathode lines gradually becomes shorter electrically. This is an advantage that the pixels far from the cathode line driving circuit are sequentially charged, and then the pixels are disconnected from the cathode line driving circuit.

【0020】本実施例の等価回路図を走査期間別に図4
及び図5に示す。図4(a)は第1の走査期間中に、終
端のカソード電極23がON状態でかつカソード電極2
3間の電気接続がON状態のものであるが、図4(b)
はカソード電極23間の電気的接続がOFF状態のもの
である。この2つの状態は図5で書込み状態となるカソ
ード電極23の信号が漏れ込まないだけの時間的インタ
ーバルで設定され、図5(a)で示した図から図5(b)
で示した図へ移行する。また、図中の容量成分C 1はエ
ミッタ素子12とゲート電極21、26間に形成される
容量を示す。ここで、40はエミッタ素子12とアノー
ド間の抵抗であり電子がこの間を放電して発光する。ま
た、41はカソード線駆動回路24に接続された第1の
スイッチング素子、42は第2のスイッチング素子であ
る。これらのスイッチング素子41、42は多結晶シリ
コン或いはアモルファスシリコンなどで活性層を形成す
る薄膜トランジスタで形成することができる。
An equivalent circuit diagram of this embodiment is shown in FIG.
And shown in FIG. Figure 4 (a) shows that during the first scan period,
The cathode electrode 23 at the end is in the ON state and the cathode electrode 2
The electrical connection between 3 is in the ON state, but Fig. 4 (b)
Indicates that the electrical connection between the cathode electrodes 23 is OFF
Is. These two states are in the writing state in FIG.
The time interface is sufficient to prevent the signal from the electrode 23 from leaking.
5b from the figure shown in FIG. 5a, which is set globally.
Move to the diagram shown in. Also, the capacitance component C in the figure 1Is
Formed between the mitter element 12 and the gate electrodes 21 and 26
Indicates capacity. Here, 40 is the emitter element 12 and
It is the resistance between the terminals and electrons are discharged during this period to emit light. Well
Also, 41 is the first connected to the cathode line drive circuit 24.
Switching element, 42 is a second switching element
It These switching elements 41 and 42 are made of polycrystalline silicon.
The active layer is made of silicon or amorphous silicon.
Thin film transistor.

【0021】本実施例によれば、第1のスイッチング素
子41、第2のスイッチング素子42によって書き込み
が終了した画素を順次切り離し、さらに書き込み終了後
にクロストークが発生する配線同士の交差部分がないた
め、隣接画素の書き込み時に発生するクロストークに起
因する画質低下が発生する心配がない。従って、ライン
状のフリッカやシェーディング等の発生を低減できる。
According to this embodiment, the pixels for which writing has been completed by the first switching element 41 and the second switching element 42 are sequentially separated, and there is no crossing portion between the wirings where crosstalk occurs after the writing is completed. Moreover, there is no concern that the image quality will be deteriorated due to the crosstalk that occurs when writing the adjacent pixels. Therefore, the occurrence of line-shaped flicker and shading can be reduced.

【0022】さらに、本実施例によれば、スイッチング
素子を使用した容量駆動方式でありながら、カソード電
極を信号線の一部とし、アレイの作製を容易にするとと
もに、列方向の画素数を大幅に増やし垂直解像度を高く
できる。
Further, according to the present embodiment, although the capacitive driving method using the switching element is used, the cathode electrode is used as a part of the signal line to facilitate the production of the array and to significantly increase the number of pixels in the column direction. Can be increased to a higher vertical resolution.

【0023】さらに、本実施例は、カソード電極とゲー
ト電極間に形成される容量に電荷を充電し、前記電荷量
にしたがって、エミッタ電極から電子が放出されるとと
もに、電子の放出に伴ないカソード電極とゲート電極間
の電圧が自然と電子放出の閾値以下に達することで電子
放出が終了する機構となることで、画素感の表示むらを
改善するができる。 (実施例2)実施例2の構造を図6に示した。以下の実
施例の説明では、実施例1と同一部分は同一番号を付し
その詳細な説明を省略する。この実施例2が実施例1と
異なる点はエミッタ素子とカソード電極が同一材料で形
成され一体化した点である。それ以外の構造については
実施例1と同一である。ここで図6((a)は平面図、
(b)は断面図である)に示したサイズの画素につい
て、カソード電極エミッタ電極間に形成される容量C1
およびC1充電される電荷量Q1を次式(1)から求め
る。61はカソード電極と一体化したエミッタ素子(カソ
ード電極は平板でありこの上にピラミッド状のエミッタ
素子が形成されている)、62はゲート電極である。 容量C1=ε0ε*S/D =8.8542×10-2*4*150×10-6*450
×10-6/1×10-6 =2.4×10-12[C/V] 電荷量Q1=2.4×10-12*(90−0) =2.2×10-10[C] (ゲート電圧 Vg=90[V],カソード電圧 V
c=0[V]とする)となる。この電荷の中で実際に電
子放出に関わる部分Q2はVth=50[V]として、 Q2 =2.4×10-12*(90−50) =9.6×10-11[C] になる。
Further, according to the present embodiment, the capacitance formed between the cathode electrode and the gate electrode is charged with electric charge, and electrons are emitted from the emitter electrode according to the amount of the electric charge, and the cathode is accompanied by the emission of electrons. The unevenness in the display of the pixel feeling can be improved by the mechanism that the electron emission ends when the voltage between the electrode and the gate electrode naturally reaches the electron emission threshold or less. Example 2 The structure of Example 2 is shown in FIG. In the following description of the embodiments, the same parts as those in the first embodiment are designated by the same reference numerals, and detailed description thereof will be omitted. The second embodiment is different from the first embodiment in that the emitter element and the cathode electrode are made of the same material and integrated. The other structure is the same as that of the first embodiment. Here, FIG. 6 ((a) is a plan view,
For a pixel of the size shown in (b) is a sectional view, the capacitance C1 formed between the cathode electrode and the emitter electrode
And the amount of charge Q1 charged by C1 is obtained from the following equation (1). Reference numeral 61 is an emitter element integrated with a cathode electrode (the cathode electrode is a flat plate on which a pyramidal emitter element is formed), and 62 is a gate electrode. Capacity C1 = ε 0 ε * S / D = 8.8542 × 10 −2 * 4 * 150 × 10 −6 * 450
× 10 -6 / 1 × 10 -6 = 2.4 × 10 -12 [C / V] Amount of charge Q1 = 2.4 × 10 -12 * (90-0) = 2.2 × 10 -10 [C ] (Gate voltage Vg = 90 [V], cathode voltage V
c = 0 [V]). In this electric charge, the portion Q2 actually involved in electron emission is Vth = 50 [V], and Q2 = 2.4 × 10 −12 * (90−50) = 9.6 × 10 −11 [C] .

【0024】一方、300[cd/m2]程度の輝度を得るに
はエミッタ素子を50個有する画素から、6.9×10
-5[s]の期間にエミッタ素子一つ辺りの電流量30[n
A]の放出が必要であることが確かめられており、それよ
り必要なエミッタ素子からの放出電荷量Q3は約100
×10-12[C]となる。つまり、300[cd/m2]の高輝度
の表示を行うにはカソード電極にゲート・カソード電極
間に約90[V]印加すればよい。この様な素子構造の
表示装置を図4に示す等価回路よって具体的には構成し
た。
On the other hand, in order to obtain a brightness of about 300 [cd / m 2 ], from a pixel having 50 emitter elements, 6.9 × 10
-30 [n] amount of current per emitter element during 5 [s] period
It has been confirmed that it is necessary to emit A], and the amount of charge Q3 emitted from the emitter element, which is necessary from that, is about 100.
It becomes × 10 -12 [C]. That is, in order to display a high brightness of 300 [cd / m2], it is sufficient to apply approximately 90 [V] between the gate electrode and the cathode electrode to the cathode electrode. A display device having such an element structure was specifically constructed by the equivalent circuit shown in FIG.

【0025】発光の仕方であるが、電荷の放出に伴なっ
てカソード電極の電圧が降下し、Vth以下となった場
合に電子の放出が停止するため、自動的に電子の放出が
停止し、その後は蛍光体の残光のみで約3[ms]程度発
光がつづく。また、エミッタ素子の作製不良によって複
数個の素子から電子が放出できない場合でも、それ以外
の素子から電子が放出されるため、電荷量に比例した輝
度を得ることができる、つまり画素間での輝度むらが発
生しない。
As for the way of emitting light, the voltage of the cathode electrode drops with the discharge of electric charges, and the emission of electrons is stopped when the voltage becomes Vth or less. Therefore, the emission of electrons is automatically stopped, After that, light emission continues for about 3 [ms] only with the afterglow of the phosphor. Even when electrons cannot be emitted from a plurality of elements due to defective fabrication of the emitter element, the electrons are emitted from other elements, so that the luminance proportional to the charge amount can be obtained, that is, the luminance between pixels. No unevenness occurs.

【0026】電子の放出が終了した状態で全てのカソー
ド電極はVthになるため、隣接カソード電極間のスイ
ッチング素子をON状態とし、次の書込みに備えること
ができる。つまり、カソード線駆動回路に最も近いカソ
ード電極への書込みが終了後、前記カソード電極がVt
hになるまでの間に第2のゲート線のうち第m−1番目
から第2番目までのスイッチング素子をON状態とす
る。そして、前記カソード電極がVthに到達した段階
で、第2のゲート線の第1番目がON状態となること
で、カソード線の終端部はカソード線駆動回路から最も
離れた、パネル最下端のカソード電極になる。
Since all the cathode electrodes become Vth when the emission of electrons is completed, the switching elements between the adjacent cathode electrodes can be turned on to prepare for the next writing. That is, after the writing to the cathode electrode closest to the cathode line drive circuit is completed, the cathode electrode is set to Vt.
The switching elements from the (m-1) th to the 2nd switching elements in the second gate line are turned on until the time becomes h. When the cathode electrode reaches Vth, the first gate line of the second gate line is turned on, so that the terminal end of the cathode line is the farthest from the cathode line drive circuit and the cathode at the bottom end of the panel. Become an electrode.

【0027】本実施例にかかる各部の信号波形を図7に
示す。図に示すように、最大輝度に必要な電圧を印加後
にVthに到達するまでの時間Tmaxと、次のカソー
ド電極への書込み時間Twの両方の期間分だけ経過した
後に、スイッチング素子はON状態にする。以上の構成
によっても実施例1と同様の効果を奏することができ
る。 (実施例3)実施例3は図8に図示のように、ゲート電
極を駆動する第1のゲート線とスイッチング素子を駆動
する第2のゲート線を同一のゲート線としている。ここ
では簡略化のために2つの画素88及び89のみを記し
ている。スイッチング素子81,82,83の電界効果
特性はゲート電極871、872、873とカソード電極86によ
る電界効果特性と逆となっており、隣接カソード電極86
間がOFF状態となると同時に、スイッチング素子をO
N状態にする。例えばスイッチング素子83がデプレッシ
ョン型P型FETの電界効果特性を示し、カソード電極
86とゲート電極で作られる素子がエンハンスメント型N
型FETの電界効果特性を示すとすると、ゲート線87
1及び872がLowでゲート線873がHighの状
態ではスイッチング素子81,82はON状態で、83
はOFF状態にあり、画素88,89のカソード電極に
はリセット駆動回路からリセット電圧が入力される。こ
こでは特に、素子の特性を改善するために必要となるリ
セット操作を行っており、必要としないものについては
実施例1,2同様に電圧の印加はない。またリセット電
圧は電子の放出が生じない電位に設定されているため、
いずれの画素からも発光はない。次に、ゲート線871
がHighで、ゲート線872及び873がLowとな
る状態では、スイッチング素子81がOFF状態とな
り、82及び83がON状態になる。そしてカソード線
駆動回路から画素89への書込みが行われる。引き続
き、ゲート線871および872がHighで、ゲート
線873がLowとなる状態では、スイッチング素子8
1及び82がOFF状態となり、83がON状態にな
る。そしてカソード線駆動回路から画素88への書込み
が行われる。本実施例によりゲート線数を半減できるた
め、ゲート線駆動回路も半減化できる。以上の構成によ
っても実施例1と同一の効果を奏する。 (実施例4)実施例4は図9図示のように、カソード電
極とゲート電極間で形成される容量C2の他に補助容量
C1を設ける構成例である。この補助容量により、前記
Tmax及び印加電圧量を調整することが可能になる。
FIG. 7 shows the signal waveform of each part according to this embodiment. As shown in the figure, the switching element is turned on after both the time Tmax until reaching Vth after applying the voltage required for the maximum brightness and the writing time Tw to the next cathode electrode. To do. With the above configuration, the same effect as that of the first embodiment can be obtained. (Embodiment 3) In Embodiment 3, as shown in FIG. 8, a first gate line for driving a gate electrode and a second gate line for driving a switching element are the same gate line. Only two pixels 88 and 89 are shown here for simplicity. The field effect characteristics of the switching elements 81, 82, 83 are opposite to the field effect characteristics of the gate electrodes 871, 872, 873 and the cathode electrode 86.
When the switching element is turned off, the switching element is turned off.
Set to N state. For example, the switching element 83 exhibits the field effect characteristics of the depletion type P-type FET, and the cathode electrode
The element made up of 86 and the gate electrode is an enhancement type N
If the field effect characteristics of the FET are shown, the gate line 87
When 1 and 872 are Low and the gate line 873 is High, the switching elements 81 and 82 are in the ON state and 83
Is in the OFF state, and the reset voltage is input to the cathode electrodes of the pixels 88 and 89 from the reset drive circuit. Here, in particular, the reset operation necessary for improving the characteristics of the element is performed, and no voltage is applied to those that are not necessary as in the first and second embodiments. Also, since the reset voltage is set to a potential at which electrons are not emitted,
No light is emitted from any of the pixels. Next, gate line 871
Is High and the gate lines 872 and 873 are Low, the switching element 81 is in the OFF state, and 82 and 83 are in the ON state. Then, writing from the cathode line drive circuit to the pixel 89 is performed. Subsequently, in the state where the gate lines 871 and 872 are High and the gate line 873 is Low, the switching element 8
1 and 82 are turned off, and 83 is turned on. Then, writing from the cathode line drive circuit to the pixel 88 is performed. Since the number of gate lines can be halved in this embodiment, the gate line driving circuit can also be halved. With the above configuration, the same effect as that of the first embodiment can be obtained. (Embodiment 4) As shown in FIG. 9, Embodiment 4 is a configuration example in which an auxiliary capacitance C1 is provided in addition to the capacitance C2 formed between the cathode electrode and the gate electrode. This auxiliary capacitance makes it possible to adjust the Tmax and the applied voltage amount.

【0028】図9(図9(a)から図9(b)で最も下の画
素に書き込む状況を示している)では補助容量C1及び
容量C2に画像信号を書込み後、カソード電極間が電気
的に非接続となるように容量への書込みスイッチS2を
OFFし、第2の走査線への画像信号の書込みのために
スイッチS1をONとする。一方、に示すようにC2に
比べC1が十分大きい場合にはC2とC1間にスイッチ
S1を設け、S2をOFF後にS1をONとすることが
できる。また、図10(図10(a)から図10(b)で最も下
の画素に書き込む状況を示している)に示した回路構成
にすることもできる。いずれにおいても第2の走査線へ
の画像信号が第1の走査線に配列している画素の容量C
1,C2に書込まれないようにスイッチS1,S2を制
御する。これによっても実施例1と同様の効果を奏する
のは勿論である。 (実施例5)実施例5は、図11及び図12に図示のよ
うに、カソード電極上に円錐状のエミッタ素子を有する
FED(以下、垂直型FEDと呼ぶ)の代わりに、平面
型のエミッタ素子を平面型のゲート電極と対向して形成
するFED(以下、平面型FEDと呼ぶ)を用いた構成
例を示している。ここで、84はカソード線駆動回路、
101はカソード電極、104はP型半導体、105は
ゲート線、106は絶縁膜、107は表示基板である。
図示のように、エミッタ電極102とゲート電極103間の電
圧が閾値Vth以上の場合で電子を放出し、Vth以下
では電子を放出しない。この様な素子構造の表示装置を
図4に示す等価回路よって構成した。それによって発光
が制御される。図示のように画素100はカソード電極
101上に、平面型のエミッタ電極102とゲート電極
103を有し、カソード電極間を電気的に接続するスイ
ッチング素子はP型半導体104を介してゲート電極に
よって動作が制御される。ゲート電極への電圧はゲート
線105から行われ、ゲート電極とカソード電極及びP
型半導体とは絶縁膜106によって電気的に絶縁されて
いる。
In FIG. 9 (FIGS. 9 (a) to 9 (b) show the situation of writing in the lowermost pixel), after the image signal is written in the auxiliary capacitance C1 and the capacitance C2, the space between the cathode electrodes is electrically changed. The write switch S2 to the capacitor is turned off so as to be disconnected from the switch S1, and the switch S1 is turned on to write the image signal to the second scanning line. On the other hand, when C1 is sufficiently larger than C2 as shown in (1), a switch S1 can be provided between C2 and C1, and S1 can be turned on after turning off S2. Alternatively, the circuit configuration shown in FIG. 10 (showing the situation of writing to the lowermost pixel in FIGS. 10A to 10B) can be adopted. In either case, the image signal to the second scanning line has a capacitance C of pixels arranged in the first scanning line.
The switches S1 and S2 are controlled so that the switches S1 and S2 are not written. It is needless to say that the same effect as that of the first embodiment can be obtained also by this. (Embodiment 5) As shown in FIGS. 11 and 12, Embodiment 5 is a flat-type emitter instead of an FED having a conical emitter element on a cathode electrode (hereinafter referred to as a vertical-type FED). A configuration example using an FED (hereinafter, referred to as a planar FED) in which an element is formed so as to face a planar gate electrode is shown. Here, 84 is a cathode line drive circuit,
101 is a cathode electrode, 104 is a P-type semiconductor, 105 is a gate line, 106 is an insulating film, and 107 is a display substrate.
As shown, electrons are emitted when the voltage between the emitter electrode 102 and the gate electrode 103 is equal to or higher than the threshold value Vth, and is not emitted when the voltage is equal to or lower than Vth. A display device having such an element structure was constructed by the equivalent circuit shown in FIG. This controls the light emission. As shown, the pixel 100 has a planar emitter electrode 102 and a gate electrode 103 on a cathode electrode 101, and a switching element that electrically connects the cathode electrodes is operated by the gate electrode via a P-type semiconductor 104. Is controlled. The voltage to the gate electrode is applied from the gate line 105, and the gate electrode and the cathode electrode and P
It is electrically insulated from the type semiconductor by the insulating film 106.

【0029】以上、本発明は図示の各実施例について説
明したが、カソード配線の分割方法、スイッチング素子
の電界効果特性や種類などは、本発明の各実施例に限定
されるものではなく、その要旨を逸脱しない範囲で、種
々変形して実施することが可能である。
Although the present invention has been described with reference to the illustrated embodiments, the method of dividing the cathode wiring, the field effect characteristics and types of the switching elements are not limited to the embodiments of the present invention. Various modifications can be implemented without departing from the scope of the invention.

【0030】[0030]

【発明の効果】本発明によれば、隣接画素の書き込み時
に発生するクロストークに起因する画質低下を抑制した
フィールドエミッション型表示装置を提供できる。
According to the present invention, it is possible to provide a field emission type display device in which the deterioration of the image quality due to the crosstalk occurring at the time of writing the adjacent pixels is suppressed.

【図面の簡単な説明】[Brief description of drawings]

【図1】 フィールドエミッション型ディスプレイに係
るアレイ構成概略図
FIG. 1 is a schematic diagram of an array configuration related to a field emission type display.

【図2】 フィールドエミッション型ディスプレイに係
るパネル構成概略図
FIG. 2 is a schematic panel configuration diagram of a field emission type display.

【図3】 本発明の実施例1にかかる駆動シーケンスを
示す電圧波形図
FIG. 3 is a voltage waveform diagram showing a drive sequence according to the first embodiment of the present invention.

【図4】 同実施例の第1の走査期間におけるアレイ構
成の等価回路図
FIG. 4 is an equivalent circuit diagram of an array configuration in the first scanning period of the embodiment.

【図5】 同実施例の第2の走査期間におけるアレイ構
成の等価回路図
FIG. 5 is an equivalent circuit diagram of an array configuration in the second scanning period of the embodiment.

【図6】 本発明の実施例2にかかるアレイ構成概略図FIG. 6 is a schematic diagram of an array configuration according to a second embodiment of the present invention.

【図7】 同実施例の各部の信号波形図FIG. 7 is a signal waveform diagram of each part of the embodiment.

【図8】 本発明の実施例3にかかるアレイ構成概略図FIG. 8 is a schematic diagram of an array configuration according to a third embodiment of the present invention.

【図9】 本発明の実施例4のアレイ構成の等価回路図FIG. 9 is an equivalent circuit diagram of an array configuration according to a fourth embodiment of the present invention.

【図10】 本発明の実施例4にかかるアレイ構成の等
価回路図
FIG. 10 is an equivalent circuit diagram of an array configuration according to a fourth embodiment of the present invention.

【図11】 実施例5に関するディスプレイを説明する
FIG. 11 is a diagram illustrating a display according to Example 5.

【図12】 実施例5に関するディスプレイを説明する
FIG. 12 is a diagram illustrating a display according to the fifth embodiment.

【符号の説明】[Explanation of symbols]

11 ゲート電極 12 フィールドエミッション型エミッタ素子 13 カソード電極 14 表示基板 15 アノード電極 16 蛍光体層 17 対向基板 21 第1のゲート線 22 第1のゲート線駆動回路 23 カソード電極 24 カソード線駆動回路 25 スイッチング素子 26 第2のゲート線 27 第2のゲート線駆動回路 11 Gate electrode 12 field emission type emitter element 13 Cathode electrode 14 Display board 15 Anode electrode 16 Phosphor layer 17 Counter substrate 21 First gate line 22 First gate line drive circuit 23 Cathode electrode 24 Cathode line drive circuit 25 switching elements 26 Second gate line 27 Second Gate Line Driving Circuit

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01J 31/12 H01J 31/12 C (58)調査した分野(Int.Cl.7,DB名) G09G 3/22 G09G 3/20 611 G09G 3/20 623 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 identification code FI H01J 31/12 H01J 31/12 C (58) Fields investigated (Int.Cl. 7 , DB name) G09G 3/22 G09G 3 / 20 611 G09G 3/20 623

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】相互に離隔して形成されたエミッタ素子、
アノード電極、ゲート電極、及び第1のスイッチング素
子を有し前記エミッタ素子と前記ゲート電極間に形成さ
れる容量の充放電を前記第1のスイッチング素子で制御
する複数の画素と、前記複数の画素の各エミッタに電気
的に共通して接続されたカソード線と、このカソード線
を駆動するカソード線駆動回路と、前記画素間のカソー
ド線のON/OFFを制御する第2のスイッチング素子
とを具備し、充電後の前記容量の前記カソード線駆動回
路からの電気的な切り離しを前記第2のスイッチング素
子をOFFすることによって所定の前記画素から順次行
うことを特徴とするフィールドエミッション型表示装
置。
1. An emitter element formed apart from each other,
A plurality of pixels having an anode electrode, a gate electrode, and a first switching element for controlling charge / discharge of a capacitance formed between the emitter element and the gate electrode by the first switching element; and the plurality of pixels A cathode line electrically connected to each of the emitters, a cathode line drive circuit for driving the cathode line, and a second switching element for controlling ON / OFF of the cathode line between the pixels. Then, the field emission type display device is characterized in that the electrically charged capacitor is electrically disconnected from the cathode line driving circuit from the predetermined pixels by turning off the second switching element.
【請求項2】前記所定の画素からの電気的な切り離し
は、前記カソード線駆動回路から離れた前記画素から順
次行うことを特徴とする請求項1に記載のフィールドエ
ミッション型表示装置。
2. The field emission type display device according to claim 1, wherein the electrical disconnection from the predetermined pixel is performed sequentially from the pixel separated from the cathode line drive circuit.
【請求項3】前記容量に並列接続する補助容量を前記画
素毎に形成することを特徴とする請求項1に記載のフィ
ールドエミッション型表示装置。
3. The field emission type display device according to claim 1, wherein an auxiliary capacitor connected in parallel with the capacitor is formed for each pixel.
【請求項4】前記エミッタ素子は、膜状のゲート電極に
形成された開口から先端が露出する錐形状であることを
特徴とする請求項1に記載のフィールドエミッション型
表示装置。
4. The field emission type display device according to claim 1, wherein the emitter element has a conical shape whose tip is exposed from an opening formed in a film-shaped gate electrode.
【請求項5】前記画素は、前記エミッタ素子がカソード
電極に積層形成され絶縁膜を介して前記カソード電極上
に形成された前記ゲート電極と離間して形成されること
を特徴とする請求項1に記載のフィールドエミッション
型表示装置。
5. The pixel is formed such that the emitter element is laminated on a cathode electrode and separated from the gate electrode formed on the cathode electrode via an insulating film. Field emission type display device described in.
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