JP3417842B2 - Method and apparatus for designing a field effect transistor model - Google Patents

Method and apparatus for designing a field effect transistor model

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Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、電界効果トランジ
スタモデルの設計方法および装置、特に回路シミュレー
ション用電界効果トランジスタモデルを含む高周波回路
設計装置に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method and apparatus for designing a field effect transistor model, and more particularly to a high frequency circuit design apparatus including a field effect transistor model for circuit simulation.

【0002】[0002]

【従来の技術】高周波回路設計装置(シミュレータ)に
は様々な能動素子、受動素子のモデルが組み込まれてお
り、それぞれのモデルが現実的な特性を再現できること
が必要条件である。現在、高周波用能動素子として多く
用いられるGaAsMESFETでは、大信号モデルに
含まれるドレイン電流にさまざまなモデルが提案されて
いる。たとえば、カーティス(Curtice )の2次モデ
ル、カーティス(Curtice)の3次モデル、マテルカ(M
aterka )モデル、スタッツ(Statz )モデルなどであ
る。設計上非常に重要とするトランスコンダクタンスに
関わるパラメータの数、すなわちゲート電圧に関するパ
ラメータの数は、カーティス(Curtice )の2次モデル
で2つ、カーティス(Curtice )の3次モデルで3つ、
マテルカ(Materka )モデルで2つ、スタッツ(Statz
)モデルで3つとなる。当然のことながら、これらの
モデルの測定値に対するフィッティング精度は、カーテ
ィス(Curtice )の3次モデルとスタッツ(Statz )モ
デルが他の2つのモデルよりも高い。一方、トランスコ
ンダクタンスと同様に重要なドレインコンダクタンスに
関わるパラメータの数、すなわちドレイン電圧に関わる
パラメータの数は、どのモデルでも非飽和領に1つ、飽
和領域に1つである。したがって、これらの従来モデル
では、トランスコンダクタンスのフィッティング精度に
比べて、ドレインコンダクタンスのフィッティング精度
が劣るという問題があった。
2. Description of the Related Art A high-frequency circuit design apparatus (simulator) incorporates various models of active elements and passive elements, and it is a necessary condition that each model can reproduce realistic characteristics. At present, various models have been proposed for the drain current included in the large-signal model for GaAs MESFETs that are often used as high-frequency active elements. For example, Curtis quadratic model, Curtis cubic model, Materka (M
Aterka) model, Stats model, etc. The number of parameters related to transconductance, which is very important in design, that is, the number of parameters related to gate voltage, is two in the second model of Curtis and three in the third model of Curtis.
Two Materka models, Stats
) There are 3 models. Not surprisingly, the fitting accuracy of these models for the measured values is higher for the Curtis third-order model and the Statz model than the other two models. On the other hand, the number of parameters related to drain conductance as important as transconductance, that is, the number of parameters related to drain voltage is one in the unsaturated region and one in the saturated region in any model. Therefore, these conventional models have a problem that the fitting accuracy of the drain conductance is inferior to the fitting accuracy of the transconductance.

【0003】また、容量モデルについては、回路モデル
に導入できるようなモデルは、均一な不純物濃度分布を
想定したものであり、イオン注入で形成するような不均
一な濃度分布に応用すると、大幅に精度が低下する問題
があった。
As for the capacitance model, a model that can be introduced into a circuit model assumes a uniform impurity concentration distribution, and if it is applied to a non-uniform concentration distribution such as that formed by ion implantation, it greatly increases. There was a problem that the accuracy deteriorated.

【0004】[0004]

【発明が解決しようとする課題】トランスコンダクタン
スのみならず、ドレインコンダクタンスの特性も精度良
く表すことができるようなドレイン電流モデルと、不均
一な不純物濃度のチャネル層に対しても対応できる容量
モデルを提供し、より精度の高いシミュレーションが可
能な設計装置を得ることを目的とする。
A drain current model capable of accurately expressing not only transconductance but also drain conductance characteristics and a capacitance model capable of coping with a channel layer having a nonuniform impurity concentration are provided. It is an object of the present invention to provide a design device that can be provided and can perform simulation with higher accuracy.

【0005】[0005]

【課題を解決するための手段】本発明は、高周波集積回
設計に用いられる電界効果トランジスタモデルの設計
方法において、前記電界効果トランジスタモデルのドレ
イン電流とゲート電圧およびドレイン電圧をそれぞれ測
定する測定ステップと、前記測定ステップで測定された
ドレイン電流値とゲート電圧値およびドレイン電圧値に
基づいて前記ドレイン電流を、第1の係数の項、第2の
係数と前記ゲート電圧との1次の積の項、第3の係数と
前記ゲート電圧の2次の積の項、第4の係数と前記ゲー
ト電圧の3次の積の項、の和と、前記ドレイン電圧の三
角関数との積により表される3次式に当て嵌めるため
に、ゲート電圧の異なる次数の項に掛けられる前記第1
ないし第4の係数がそれぞれ異なる係数であるドレイン
電圧に関する複数の1次式により表されるように、各項
の係数を並列的に同時に演算する係数演算ステップと、
前記係数演算ステップにより求められたそれぞれの係数
を有する前記3次式および前記1次式によりドレイン電
流モデルを演算するモデル演算ステップと、前記モデル
演算ステップで演算されたドレイン電流の値が負になる
ときに0で置き換える置換ステップと、を備えることを
特徴とするものである。
According to the present invention, there is provided a method of designing a field effect transistor model used for designing a high frequency integrated circuit, comprising a measuring step of measuring a drain current, a gate voltage and a drain voltage of the field effect transistor model. , The drain current based on the drain current value and the gate voltage value and the drain voltage value measured in the measuring step , the first coefficient term, the second coefficient
A first-order product term of a coefficient and the gate voltage, and a third coefficient
The second-order product term of the gate voltage, the fourth coefficient, and the gate
Of the third order of the gate voltage, and the first order to be multiplied by the different order terms of the gate voltage to fit a third order equation represented by the product of the trigonometric function of the drain voltage .
To Drain where the fourth to fourth coefficients are different coefficients
Each term, as represented by multiple linear expressions for voltage
A coefficient calculation step of calculating the coefficients in parallel at the same time,
Each coefficient obtained by the coefficient calculation step
According to the third order equation and the first order equation
Model calculation step for calculating a flow model, and the model
And a replacement step of replacing with 0 when the value of the drain current calculated in the calculation step becomes negative.

【0006】また、前記ドレイン電流を求める3次式
は、ドレイン電流をIdsとし、ゲート電圧をVgs
し、ドレイン電圧をVdsとしたときに、前記第1ない
し第4の係数である係数A、A、A、Aを含む
下式(A)で表され、さらに並列演算される上記複数の
1次式は、下式(B1)ないし(B4) Ids=(A+Ags+Ags +A
gs )tanh(γVds)…(A) A=A00+A01ds … (B1) A=A10+A11ds … (B2) A=A20+A21ds … (B3) A=A30+A31ds … (B4) により表されることを特徴とするものである。
Further, the cubic equation for obtaining the drain current is such that when the drain current is I ds , the gate voltage is V gs , and the drain voltage is V ds , the first equation
Is expressed by the following expression (A) including the coefficients A 0 , A 1 , A 2 , and A 3 which are the fourth coefficients, and the plurality of linear expressions that are further operated in parallel are the following expressions (B1) to (B1) B4) I ds = (A 0 + A 1 V gs + A 2 V gs 2 + A 3 V
gs 3 ) tanh (γV ds ) ... (A) A 0 = A 00 + A 01 V ds (B1) A 1 = A 10 + A 11 V ds (B2) A 2 = A 20 + A 21 V ds (B3) ) it is characterized in that represented by a 3 = a 30 + a 31 V ds ... (B4).

【0007】また、高周波集積回路設計に用いられる電
界効果トランジスタモデルの設計方法において、前記電
界効果トランジスタモデルのドレイン電流、ドレイン電
圧、ゲート電圧および2端子測定法による素子入出力間
の所定関係を示すSパラメータをそれぞれ測定する測定
ステップと、前記測定ステップで測定されたゲートドレ
イン間電圧、ゲートソース間電圧およびSパラメータか
ら算出されたゲートソース間容量を、第1の係数の項、
第2の係数とゲートソース間電圧1次の積の項、第3
の係数とゲートソース間電圧の2次の積の項、第4の係
数とゲートドレイン間電圧の1次の積の項、の和となる
2次式に当て嵌めるために前記第1ないし第4の係数
を並列的に同時に演算する係数演算ステップと、前記係
数演算ステップで求められた第1ないし第4の係数を有
する2次式によりゲートソース間容量を演算する容量演
算ステップと、前記容量演算ステップで演算されたゲー
トソース間容量の値が負になるときに0で置き換える
ステップと、を備えることを特徴とするものである。
Further, in a method of designing a field effect transistor model used for designing a high frequency integrated circuit, a predetermined relation between a drain current, a drain voltage, a gate voltage of the field effect transistor model and an element input / output by a two-terminal measuring method is shown. a measuring <br/> step of measuring the S parameters, respectively, the measured measured gate-drain voltage in step, the gate-source capacitance which is calculated from the voltage and S parameters between the gate and the source, a first coefficient section,
The primary product term of the second coefficient and the gate-source voltage, third
Second term of the coefficient of the coefficient and the voltage between the gate and the source , the fourth relation
The sum of the number and the first-order product term of the gate-drain voltage
To fit the quadratic equation, the coefficients of the first to fourth
A coefficient calculation step of calculating a parallel simultaneously, the engagement
Has the first to fourth coefficients obtained in the numerical calculation step
Capacitance calculation that calculates the gate-source capacitance by a quadratic equation
Location where the calculation step, the value of the gate <br/> Tososu capacitance calculated by the capacity calculation step replaces at 0 when a negative
And a replacement step.

【0008】また、前記ゲートソース間容量を求める2
次式は、ゲートソース間容量をCgsとし、真性のゲー
トソース間電圧Vg0と真性のゲートドレイン電圧V
gdの式として、前記第1ないし第4の係数としての
数Cs1、Cs2、Cs3、Cs4を含む下式 Cgs=Cs1+Cs2g0+Cs3g0 +C
s4gd であることを特徴とするものである。
Further, the gate-source capacitance is calculated 2
The following equation is based on the assumption that the gate-source capacitance is C gs and the intrinsic gate-source voltage V g0 and the intrinsic gate-drain voltage V g
As the expression of gd, the following expression C gs = C s1 + C s2 V g0 + C s3 V g0 2 including the coefficients C s1 , C s2 , C s3 , and C s4 as the first to fourth coefficients. + C
It is characterized by being s4 V gd .

【0009】また、高周波集積回路設計に用いられる電
界効果トランジスタモデルの設計方法において、前記電
界効果トランジスタモデルのドレイン電流、ドレイン電
圧、ゲート電圧および2端子測定法による素子入出力間
の所定関係を示すSパラメータをそれぞれ測定する測定
ステップと、前記測定ステップで測定されたゲートドレ
イン間電圧、ゲートソース間電圧およびSパラメータか
ら算出されたゲートドレイン間容量を、第1の係数の
項、第2の係数とゲートドレイン間電圧1次の積
項、第2の係数とゲートドレイン間電圧の2次の積
項、第4の係数とゲートソース間電圧の1次の積の項、
の和となる2次式に当て嵌めるために前記所定の係数
それぞれを並列的に同時に演算する係数演算ステップ
と、前記係数演算ステップで演算された係数を有するゲ
ートドレイン間容量モデルの2次式を演算するモデル演
算ステップと、前記モデル演算ステップで演算された
ートドレイン間容量の値が負になるときに0で置き換え
置換ステップと、を備えることを特徴とするものであ
る。
Further, in a method of designing a field effect transistor model used for designing a high frequency integrated circuit, a predetermined relation between a drain current, a drain voltage, a gate voltage of the field effect transistor model and an element input / output by a two-terminal measuring method is shown. a measuring <br/> step of measuring the S parameters, respectively, the measured gate-drain voltage in the measuring step, the gate-drain capacitance calculated from the voltage and S parameters between the gate and the source, the first coefficient
Term, the second coefficient and the first-order product of the gate-drain voltage
Term, the second coefficient and the quadratic product of the gate-drain voltage
Term, the term of the first-order product of the fourth coefficient and the gate-source voltage ,
In order to fit a quadratic equation that is the sum of
A coefficient calculation step for calculating each of them in parallel at the same time and a coefficient having a coefficient calculated in the coefficient calculation step.
Model operation to calculate the quadratic equation of the capacitance model between gate and drain
The method further comprises a calculation step and a replacement step of replacing with 0 when the value of the gate-drain capacitance calculated in the model calculation step becomes negative.

【0010】また、前記ゲートドレイン間容量を求める
2次式は、ゲートドレイン間容量をCgdとし、真性の
ゲートドレイン間電圧Vgdと真性のゲートソース電圧
g0の式として、前記第1ないし第4の係数としての
それぞれの係数Cd1、Cd2、Cd3、Cd4を含む
下式 Cgd=Cd1+Cd2gd+Cd3gd +C
d4g0 であることを特徴とするものである。
[0010] 2 linear equation for evaluating the gate-drain capacitance, the gate-drain capacitance and C gd, as an expression of the gate-source voltage V g0 gate-drain voltage V gd and the intrinsic intrinsic, to the first free The following formula C gd = C d1 + C d2 V gd + C d3 V gd 2 + C including the respective coefficients C d1 , C d2 , C d3 , and C d4 as the fourth coefficient.
It is characterized in that it is d4 V g0 .

【0011】また、前記電界効果トランジスタは、ガリ
ウム砒素化合物の半絶縁性基板上に形成されたGaAs
電界効果トランジスタであることを特徴とするものであ
る。
The field-effect transistor is a GaAs formed on a semi-insulating substrate of gallium arsenide compound.
It is characterized by being a field effect transistor.

【0012】また、前記電界効果トランジスタは、ガリ
ウム砒素化合物の半絶縁性基板上に形成されたGaAs
MESFETであることを特徴とするものである。
The field effect transistor is a GaAs formed on a semi-insulating substrate of gallium arsenide compound.
It is characterized by being a MESFET.

【0013】また、高周波集積回路設計に用いられる電
界効果トランジスタモデルのドレイン電流、ゲート電圧
およびドレイン電圧の最適値を設定するためにそれぞれ
の電気的データの値に対する係数を求める電界効果トラ
ンジスタモデルの設計装置において、前記電界効果トラ
ンジスタモデルのドレイン電流を測定するドレイン電流
測定手段と、前記電界効果トランジスタモデルのゲート
電圧を測定するゲート電圧測定手段と、前記電界効果ト
ランジスタモデルのドレイン電圧を測定するドレイン電
圧測定手段と、前記ドレイン電流測定手段、ゲート電圧
測定手段およびドレイン電圧測定手段によりそれぞれ
定された前記ドレイン電流、ゲート電圧およびドレイン
電圧に基づいて前記ドレイン電流を、第1の係数の
項、第2の係数と前記ゲート電圧の1次の積の項、第3
の係数と前記ゲート電圧の2次の積の項、第4の係数と
前記ゲート電圧の3次の積の項、の和と、前記ドレイン
電圧の三角関数との積により表される3次式に当て嵌め
るためにゲート電圧の異なる次数の項に掛けられるもの
を含む前記第1ないし第4係数がそれぞれ異なる係数で
あるドレイン電圧に関する複数の1次式により表わされ
るように、前記第1ないし第4の係数を並列的に同時に
演算する係数演算手段と、前記係数演算手段により求め
られたそれぞれの係数を有する前記3次式および前記1
次式によりドレイン電流モデルを演算するモデル演算手
段と、前記モデル演算手段で演算されたドレイン電流の
値が負になるときに0で置き換える置換手段と、を備え
ることを特徴とするものである。
Further, high frequency integrated circuit drain current of the field effect transistor model used in the design, the field effect transistor design models for determining the coefficients for each value of electrical data to set the optimum value of the gate voltage and the drain voltage In the device, a drain current measuring means for measuring a drain current of the field effect transistor model, a gate voltage measuring means for measuring a gate voltage of the field effect transistor model, and a drain voltage for measuring a drain voltage of the field effect transistor model. measuring means, the drain current measuring means, the drain current is <br/> measure respectively the gate voltage measuring means and a drain voltage measuring means, based on the gate voltage and the drain voltage, the drain current, the first Coefficient of
Term, second-order coefficient and first-order product term of the gate voltage, third
The second-order product term of the coefficient and the gate voltage, and the fourth coefficient
Multiplying terms of different gate voltages to fit a cubic equation represented by the product of the third-order product term of the gate voltage and the trigonometric function of the drain voltage.
In different coefficients of the first to fourth coefficients including
Represented by multiple linear equations for a given drain voltage
So that the first to fourth coefficients are simultaneously and in parallel.
Calculated by coefficient calculating means and the coefficient calculating means
The cubic equation and the 1
A model calculator that calculates the drain current model using the following formula
And a replacement unit for replacing the drain current calculated by the model calculation unit with 0 when the drain current value becomes negative.

【0014】また、高周波集積回路設計に用いられる電
界効果トランジスタモデルを設定するためにそれぞれの
電気的データの値に対する係数を求める電界効果トラン
ジスタモデルの設計装置において、前記電界効果トラン
ジスタモデルのドレイン電流を測定するドレイン電流測
定手段と、前記電界効果トランジスタモデルのドレイン
電圧を測定するドレイン電圧測定手段と、前記電界効果
トランジスタモデルのゲート電圧を測定するゲート電圧
測定手段と、前記電界効果トランジスタモデルのSパラ
メータを測定するSパラメータ測定手段と、前記ドレイ
ン電流測定手段、ドレイン電圧測定手段、ゲート電圧測
定手段およびSパラメータ測定手段によりそれぞれ測定
されたゲートドレイン間電圧、ゲートソース間電圧およ
びSパラメータから算出されたゲートソース間容量を
第1の係数の項、第2の係数とゲートソース間電圧
次の積の項、第3の係数とゲートソース間電圧の2次の
の項、第4の係数とゲートドレイン間電圧1次の積
の項、の和となる2次式に当て嵌めるために前記第1
ないし第4の係数を並列的に同時に得る係数演算手段
と、前記係数演算手段で求められた第1ないし第4の係
数を有する2次式によりゲートソース間容量を演算する
容量演算手段と、前記容量演算手段で演算されたゲート
ソース間容量の値が負になるときに0で置き換える置換
手段と、を備えることを特徴とするものである。
Further, in a field effect transistor model design apparatus for obtaining a coefficient for each electric data value in order to set a field effect transistor model used for designing a high frequency integrated circuit, the drain current of the field effect transistor model is calculated. Drain current measuring means for measuring, drain voltage measuring means for measuring drain voltage of the field effect transistor model, gate voltage measuring means for measuring gate voltage of the field effect transistor model, and S parameter of the field effect transistor model and S parameter measuring means for measuring the drain current measuring means, the drain voltage measuring means, the gate-drain voltage was measured respectively by the gate voltage measuring unit and the S parameter measurement unit, or the gate-source voltage and S parameters The calculated gate-source capacitance,
The first coefficient term, the second coefficient and the gate-source voltage of 1
Next product term, third coefficient and second-order product of gate-source voltage , fourth-order coefficient and first-order product of gate-drain voltage
Sections to fit the quadratic equation is the sum of said first
To a coefficient calculating means for obtaining a fourth coefficient in parallel simultaneously, the first to fourth engagement of which is obtained by the coefficient calculation means
Calculate gate-source capacitance by quadratic equation with number
It is characterized in further comprising a capacity calculation unit, and a replacement <br/> means for replacing at 0 when the value of the gate-source capacitance which is calculated by the volume calculating means is negative.

【0015】また、高周波集積回路設計に用いられる電
界効果トランジスタモデルを設定するためにそれぞれの
電気的データの値に対する係数を求める電界効果トラン
ジスタモデルの設計装置において、前記電界効果トラン
ジスタモデルのドレイン電流を測定するドレイン電流測
定手段と、前記電界効果トランジスタモデルのドレイン
電圧を測定するドレイン電圧測定手段と、前記電界効果
トランジスタモデルのゲート電圧を測定するゲート電圧
測定手段と、前記電界効果トランジスタモデルのSパラ
メータを測定するSパラメータ測定手段と、前記ドレイ
ン電流測定手段、ドレイン電圧測定手段、ゲート電圧測
定手段およびSパラメータ測定手段により測定されたゲ
ートドレイン間電圧、ゲートソース間電圧およびSパラ
メータから算出されたゲートドレイン間容量を、第1の
係数の項、第2の係数とゲートドレイン間電圧1次の
の項、第2の係数とゲートドレイン間電圧の2次の積
の項、第4の係数とゲートソース間電圧の1次の積の
の和となる2次式に当て嵌めるために前記第1ないし第
4の係数のそれぞれを並列的に同時に演算する係数演算
手段と、前記係数演算手段で演算された係数を有するゲ
ートドレイン間容量モデルの2次式を演算するモデル演
手段と、前記モデル演算ステップで演算されたゲート
ドレイン間容量の値が負になるときに0で置き換える
手段と、を備えることを特徴とするものである。
Further, in a field effect transistor model design apparatus for obtaining a coefficient for each electric data value in order to set a field effect transistor model used for designing a high frequency integrated circuit, a drain current of the field effect transistor model is calculated. Drain current measuring means for measuring, drain voltage measuring means for measuring drain voltage of the field effect transistor model, gate voltage measuring means for measuring gate voltage of the field effect transistor model, and S parameter of the field effect transistor model Is calculated from the S-parameter measuring means for measuring, and the gate-drain voltage, the gate-source voltage and the S-parameter measured by the drain current measuring means, the drain voltage measuring means, the gate voltage measuring means and the S-parameter measuring means. And the gate-drain capacitance, the first
The coefficient of the term, first-order product terms of the second coefficient and the gate-drain voltage, a secondary product of the second coefficient and the gate-drain voltage
Sections 1 order term of the product of the fourth coefficient and the gate-source voltage
The first to to fit the quadratic equation as a sum of
Coefficient calculating means for simultaneously calculating each of the four coefficients in parallel, and a controller having the coefficient calculated by the coefficient calculating means.
Model operation to calculate the quadratic equation of the capacitance model between gate and drain
Location where the calculation means, the values of the gate-drain capacitance calculated by the model arithmetic operation step is replaced by 0 when a negative
And a replacement means.

【0016】以上のように、本発明は能動素子である電
界効果トランジスタの大信号モデルに、測定値から最小
自乗法でパラメータ値が迅速に求められ、しかもフィッ
ティング精度の高いドレイン電流モデルと容量モデルを
採り入れ、高精度の回路シミュレーションを可能とす
る。
As described above, according to the present invention, in the large-signal model of the field effect transistor which is an active element, the parameter value can be quickly obtained from the measured value by the least square method, and the fitting current has a high fitting accuracy. To enable high-precision circuit simulation.

【0017】[0017]

【発明の実施の形態】本発明の実施の形態の説明に先立
ち、本発明の基本概念をまず説明する。本発明は電界効
果トランジスタのSパラメータ測定値から、寄生ソース
抵抗Rs と寄生ドレイン抵抗Rd を評価し、複数のゲー
ト電圧Vg とドレイン電圧Vd に対してドレイン電流I
d を測定し、真性のゲート電圧Vg0g −Rs ×Id
算出し、真性のドレイン電圧をVd0をVd −(Rs +R
d )×Id で算出し、飽和領域のドレイン電流に対し
て、(Vg0,Vd0,Id )の組を8個以上求めて、8×
8の行列Aのn行m列の要素をamnとして、a11がデー
タ数、a12がVd0の総和、a13がVg0の総和、a14がV
g0d0の総和、a15がVg0 2 の総和、a16がVg0 2d0
の総和、a17がVg0 3 の総和、a18がVg0 3 d0の総
和、a21がVd0の総和、a22がVd0 2 の総和、a23がV
g0d0の総和、a24がVg0d0 2 の総和、a25がVg0 2
d0の総和、a26がVg0 2 d0 2 の総和、a27がVg0 3
d0の総和、a28がVg0 3 d0 2 の総和、a31がVg0
総和、a32がVg0d0の総和、a33がVg0 2 の総和、a
34がVg0 2 d0の総和、a35がVg0 3 の総和、a36がV
g0 3 d0の総和、a37がVg0 4 の総和、a38がVg0 4
d0の総和、a41がVg0d0の総和、a42がVg0d0 2
総和、a43がVg0 2 d0の総和、a44がVg0 2 d0 2
総和、a45がVg0 3 d0の総和、a46がVg0 3 d0 2
総和、a47がVg0 4 d0の総和、a48がVg0 4 d0 2
総和、a51がVg0 2 の総和、a52がVg0 2 d0の総和、
53がVg0 3 の総和、a54がVg0 3 d0の総和、a55
g0 4 の総和、a56がVg0 4 d0の総和、a57がVg0 5
の総和、a58がVg0 5 d0の総和、a61がVg0 2 d0
総和、a62がVg0 2 d0 2 の総和、a63がVg0 3 d0
総和、a64がVg0 3 d0 2 の総和、a65がVg0 4 d0
総和、a66がVg0 4 d0 2 の総和、a67がVg0 5 d0
総和、a68がVg0 5 d0 2 の総和、a71がVg0 3 の総
和、a72がVg0 3 d0の総和、a73がVg0 4 の総和、a
74がVg0 4 d0の総和、a75がVg0 5 の総和、a76がV
g0 5 d0の総和、a77がVg0 5 の総和、a78がVg0 6
d0の総和、a81がVg0 3 d0の総和、a82がVg0 3 d0
2 の総和、a83がVg0 4 d0の総和、a84がVg0 4 d0
2 の総和、a85がVg0 5 d0の総和、a86がVg0 5d0
2 の総和、a87がVg0 6 d0の総和、a88がVg0 6 d0
2 の総和、となる行列の逆行列A-1を求め、8×1の行
列Bのn行の要素をbn としたとき、b1 がId の総
和、b2 がId d0の総和、b3 がId g0の総和、b
4 がId g0d0の総和、b5 がId g0 2 の総和、b
6 がId g0 2 d0の総和、b7 がIdg0 3 の総和、
8 がId g0 3 d0の総和、となる行列Bを求め、次
に、A-1とBの行列の積を求め、得た8×1の行列Dの
n行の要素をdn として等価回路モデル内のドレイン電
流を、(d1 +d2 d0)+(d3 +d4 d0)Vg0
(ds +d6 d0)Vg0 2 +(d7 +ds d0)Vg0 3
で表すことのできる電界効果トランジスタモデルを設計
するようにしている。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Prior to the description of the embodiments of the present invention, the basic concept of the present invention will be described first. The present invention evaluates the parasitic source resistance R s and the parasitic drain resistance R d from the S parameter measurement value of the field effect transistor, and the drain current I for a plurality of gate voltages V g and drain voltage V d .
d is measured and calculated by the intrinsic gate voltage V g0 V g −R s × I d , and the intrinsic drain voltage V d0 is V d − (R s + R
d ) × I d , and 8 or more pairs of (V g0 , V d0 , I d ) are obtained for the drain current in the saturation region, and 8 ×
The n rows and m columns of elements of the matrix A of 8 as a mn, a 11 is the number of data, the sum of a 12 is V d0, a 13 is the sum of V g0, a 14 is V
g0 V d0 sum, a 15 V g0 2 sum, a 16 V g0 2 V d0
, A 17 is the sum of V g0 3 , a 18 is the sum of V g0 3 V d0 , a 21 is the sum of V d0 , a 22 is the sum of V d0 2 , and a 23 is V.
g0 V d0 sum, a 24 V g0 V d0 2 sum, a 25 V g0 2
The sum of V d0 , a 26 is the sum of V g0 2 V d0 2 , and a 27 is V g0 3
A sum of V d0 , a 28 is a sum of V g0 3 V d0 2 , a 31 is a sum of V g0 , a 32 is a sum of V g0 V d0 , a 33 is a sum of V g0 2 , a
34 is the sum of V g0 2 V d0 , a 35 is the sum of V g0 3 , and a 36 is V
g0 3 V d0 sum, a 37 V g0 4 sum, a 38 V g0 4 V
d0 summation, a 41 summation of V g0 V d0 , a 42 summation of V g0 V d0 2 , a 43 summation of V g0 2 V d0 , a 44 summation of V g0 2 V d0 2 , a 45 Is the sum of V g0 3 V d0 , a 46 is the sum of V g0 3 V d0 2 , a 47 is the sum of V g0 4 V d0 , a 48 is the sum of V g0 4 V d0 2 , and a 51 is V g0 2 , A 52 is the sum of V g0 2 V d0 ,
a 53 is the sum of V g0 3 , a 54 is the sum of V g0 3 V d0 , a 55 is the sum of V g0 4 , a 56 is the sum of V g0 4 V d0 , and a 57 is V g0 5
, A 58 is the sum of V g0 5 V d0 , a 61 is the sum of V g0 2 V d0 , a 62 is the sum of V g0 2 V d0 2 , a 63 is the sum of V g0 3 V d0 , a 64 Is the sum of V g0 3 V d0 2 , a 65 is the sum of V g0 4 V d0 , a 66 is the sum of V g0 4 V d0 2 , a 67 is the sum of V g0 5 V d0 , and a 68 is V g0 5 A sum of V d0 2 , a 71 is a sum of V g0 3 , a 72 is a sum of V g0 3 V d0 , a 73 is a sum of V g0 4 , a
74 is the sum of V g0 4 V d0 , a 75 is the sum of V g0 5 , and a 76 is V
g0 5 V d0 sum, a 77 V g0 5 sum, a 78 V g0 6 V
The sum of d0 , a 81 is the sum of V g0 3 V d0 , and a 82 is V g0 3 V d0
2 sum, a 83 is V g0 4 V d0 sum, and a 84 is V g0 4 V d0
2 sum, a 85 is V g0 5 V d0 sum, and a 86 is V g0 5 V d0
2 sum, a 87 is V g0 6 V d0 sum, and a 88 is V g0 6 V d0
When the inverse matrix A −1 of the matrix that is the sum of 2 is obtained, and b n is the element in the nth row of the 8 × 1 matrix B, b 1 is the sum of I d and b 2 is the value of I d V d0 Sum, b 3 is the sum of I d V g0 , b
4 is the sum of I d V g0 V d0 , b 5 is the sum of I d V g0 2 , b
6 is the sum of I d V g0 2 V d0 , b 7 is the sum of I d V g0 3 ,
A matrix B is obtained in which b 8 is the sum of I d V g0 3 V d0 , and then the product of the matrices of A −1 and B is obtained, and the n-th row element of the obtained 8 × 1 matrix D is d. The drain current in the equivalent circuit model as n is (d 1 + d 2 V d0 ) + (d 3 + d 4 V d0 ) V g0 +
(D s + d 6 V d0 ) V g0 2 + (d 7 + d s V d0 ) V g0 3
The field effect transistor model that can be expressed by is designed.

【0018】また、電界効果トランジスタのSパラメー
タ測定により、寄生ソース抵抗Rsと寄生ドレイン抵抗
d を評価した後、複数のゲート電圧Vg に対してドレ
イン電圧Vd −ドレイン電流Id を測定し、真性のゲー
ト電圧Vg0をVg −Rs ×Id で算出し、真性のドレイ
ン電圧をVd0をVd −(Rs +Rd )×Id で算出し、
飽和領域のドレイン電流に対して、(Vg0,Vd0
d )の組を8組以上作成し、パラメータd1 、d2
3 、d4 、d5 、d6 、d7 、d8 を用いてf=Id
−{(d1 +d2 d0)+(d3 +d4 d0)Vg0
(d5 +d6 d0)Vg0 2 +(d7 +d8 d0)
g0 3 }となるfの自乗をd1 で偏微分した値の総和
と、fの自乗をd2 で偏微分した値の総和と、fの自乗
をd3 で偏微分した値の総和と、fの自乗をd4 で偏微
分した値の総和と、fの自乗をd5 で偏微分した値の総
和と、fの自乗をd6 で偏微分した値の総和と、fの自
乗をd7 で偏微分した値の総和と、fの自乗をd8 で偏
微分した値価の総和とが全て0となるように、パラメー
タd1 、d2 、d3 、d4 、d5 、d6 、d7 、d
8 を、求めて、等価回路内部のドレイン電流を (d1 +d2 d0)+(d3 +d4 d0)Vg0+(d5
+d6 d0)Vg0 2 +(d7 +d8 d0)Vg0 3 で表すことのできる電界効果トランジスタモデルを設計
するようにしてもよい。
After evaluating the parasitic source resistance R s and the parasitic drain resistance R d by measuring the S parameter of the field effect transistor, the drain voltage V d -drain current I d is measured for a plurality of gate voltages V g . and the gate voltage V g0 intrinsic calculated by V g -R s × I d, the drain voltage of the intrinsic a V d0 V d - calculated in (R s + R d) × I d,
For the drain current in the saturation region, (V g0 , V d0 ,
I d ), eight or more sets are created, and parameters d 1 , d 2 ,
Using d 3 , d 4 , d 5 , d 6 , d 7 , and d 8 , f = I d
- {(d 1 + d 2 V d0) + (d 3 + d 4 V d0) V g0 +
(D 5 + d 6 V d0 ) V g0 2 + (d 7 + d 8 V d0)
V g0 3 }, the sum of the values obtained by partially differentiating the square of f with d 1 , the sum of the values obtained by partially differentiating the square of f with d 2 , and the sum of the values obtained by partially differentiating the square of f with d 3. , The sum of the values obtained by partially differentiating the square of f by d 4 , the sum of the values obtained by partially differentiating the square of f by d 5 , the sum of the values obtained by partially differentiating the square of f by d 6 , and the square of f the sum of the partial differential value in d 7, the square of f so that the sum of values value obtained by partially differentiating in d 8 are all 0, the parameters d 1, d 2, d 3 , d 4, d 5, d 6 , d 7 , d
8 is obtained, and the drain current inside the equivalent circuit is (d 1 + d 2 V d0 ) + (d 3 + d 4 V d0 ) V g0 + (d 5
It is also possible to design a field effect transistor model that can be expressed as + d 6 V d0 ) V g0 2 + (d 7 + d 8 V d0 ) V g0 3 .

【0019】さらに高周波IC設計に用いる電界効果ト
ランジスタモデルにおいて、ドレイン電流Idsを、真性
のゲート電圧Vg0と真性のドレイン電圧Vd0の式として (d1 +d2 d0)+(d3 +d4 d0)Vg0+(d5
+d6 d0)Vg0 2 +(d7 +d8 d0)Vg0 3 と表し、さらにこれらの係数を測定されたドレイン電圧
ドレイン電流特性から最小自乗法により求め、もしこれ
らの計算式で計算された値が負になった場合には0で置
き換えるドレイン電流モデルを取り入れて電界効果トラ
ンジスタモデルを設計するようにしてもよい。
Further, in the field effect transistor model used for the high frequency IC design, the drain current I ds is expressed as (d 1 + d 2 V d0 ) + (d 3 + d) as an equation of the intrinsic gate voltage V g0 and the intrinsic drain voltage V d0. 4 V d0 ) V g0 + (d 5
+ D 6 V d0) V g0 2 + ( expressed as d 7 + d 8 V d0) V g0 3, determined by the least square method from the further drain voltage Drain current characteristics measured these coefficients, if calculated by these formulas A field effect transistor model may be designed by incorporating a drain current model that is replaced with 0 when the calculated value becomes negative.

【0020】また、電界効果トランジスタのSパラメー
タ測定により、寄生ソース抵抗Rsと寄生ドレイン抵抗
d を評価した後、複数のゲート電圧Vg とドレイン電
圧Vd に対してドレイン電流Id を測定し、真性のゲー
ト電圧Vg0をVg −Rs ×Id で算出し、真性のドレイ
ン電圧をVd0をVd −(Rs +Rd )×Id で算出し、
ゲートドレイン間電圧をVgdをVg0−Vd0として求め、
複数のVg0とVdsに対するSパラメータ測定からゲート
ソース間容量Cgsとゲートドレイン間容量Cgdを算出
し、(Vg0,Vgd,Vgs)と(Vg0,Vgd,Cgd)の組
をそれぞれ4個以上求めて、4×4の行列Aのn行m列
の要素をamnとして、a11がデータ数、a12がVg0の総
和、a13がVg0 2 の総和、a14がVgdの総和、a21がV
g0の総和、a22がVg0 2 の総和、a23がVg0 3 の総和、
24がVg0gdの総和、a31がVg0 2 の総和、a32がV
g0 3 の総和、a33がVg0 4 の総和、a34がVg0 2 gd
総和、a41がVd0の総和、a42がVg0d0の総和、a43
がVg0 2 d0の総和、a44がVd0 2 の総和、となる行列
の逆行列A-1を求め、4×1の行列Bのn行の要素をb
n としたとき、b1 がCgsの総和、b2 がCgsg0の総
和、b3 がCgsg0 2の総和、b4 がCgsd0の総和、
となる行列Bを求め、次に、A-1とBの行列の積を求
め、得た4×1の行列Cs のn行の要素をCsnとして、
等価回路モデル内のゲートソース間容量を cs1+cs2g0+cs3g0 2 +cs4d0 で表し、次に4×4の行列Gのn行m列の要素をgmn
して、g11がデータ数、g12がVgdの総和、g13がVgd
2 の総和、g14がVg0の総和、g21がVgdの総和、g22
がVgd 2 の総和、g23がVgd 3 の総和、g24がVgdg0
の総和、g31がVgd 2 の総和、g32がVgd 3 の総和、g
33がVgd 4 の総和、g34がVgd 2 d0の総和、g41がV
g0の総和、g42がVg0gdの総和、g43がVgd 2 g0
総和、g44がVg0 2 の総和、となる行列の逆行列G-1
求め、4×1の行列Hのn行の要素をhn としたとき、
1 がCgdの総和、h2 がCgdgdの総和、h3 がCgd
gd 2 の総和、h4 がCgdg0の総和、となる行列Hを
求め、次に、G-1とHの行列の積を求め、得た4×1の
行列Cd のn行の要素をcdnとして、等価回路モデル内
のゲートドレイン間容量を Cd1+cd2gd0 d3gd 2 +cd4g0 で表すようにして、電界効果トランジスタモデルを設計
してもよい。
After evaluating the parasitic source resistance R s and the parasitic drain resistance R d by measuring the S parameter of the field effect transistor, the drain current I d is measured for a plurality of gate voltages V g and drain voltages V d . and the gate voltage V g0 intrinsic calculated by V g -R s × I d, the drain voltage of the intrinsic a V d0 V d - calculated in (R s + R d) × I d,
The voltage between the gate and the drain is obtained by setting V gd as V g0 −V d0 ,
The gate-source capacitance C gs and the gate-drain capacitance C gd are calculated from the S parameter measurement for a plurality of V g0 and V ds , and (V g0 , V gd , V gs ) and (V g0 , V gd , C gd ) seeking set of four or more, respectively, the elements of n rows and m columns of the matrix a of 4 × 4 as a mn, a 11 is the number of data, the sum of a 12 is V g0, sum a 13 is V g0 2 , A 14 is the sum of V gd , and a 21 is V
sum of g0, sum a 22 is V g0 2, the sum a 23 is V g0 3,
a 24 is the sum of V g0 V gd , a 31 is the sum of V g0 2 , and a 32 is V
sum of g0 3 , a 33 is the sum of V g0 4 , a 34 is the sum of V g0 2 V gd , a 41 is the sum of V d0 , a 42 is the sum of V g0 V d0 , a 43
Is the sum of V g0 2 V d0 , and a 44 is the sum of V d0 2 , the inverse matrix A −1 is obtained, and the n-th row element of the 4 × 1 matrix B is b.
When n , b 1 is the sum of C gs , b 2 is the sum of C gs V g0 , b 3 is the sum of C gs V g0 2 , b 4 is the sum of C gs V d0 ,
Then, the matrix B is obtained, and then the product of the matrices of A −1 and B is obtained. The n-th element of the obtained 4 × 1 matrix C s is C sn ,
The gate-source capacitance in the equivalent circuit model is represented by c s1 + c s2 V g0 + c s3 V g0 2 + c s4 V d0 , and then the n-th row and m-th element of the 4 × 4 matrix G is set to g mn and g 11 Is the number of data, g 12 is the sum of V gd , and g 13 is V gd
2 sum, g 14 sum of V g0 , g 21 sum of V gd , g 22
Is the sum of V gd 2 , g 23 is the sum of V gd 3 , and g 24 is V gd V g0
, G 31 is the sum of V gd 2 , g 32 is the sum of V gd 3 , and
33 is the sum of V gd 4 , g 34 is the sum of V gd 2 V d0 , and g 41 is V
The inverse matrix G -1 of a matrix in which the sum of g0, the sum of G 42 is the sum of V g0 V gd , the g 43 is the sum of V gd 2 V g0 , and the g 44 is the sum of V g0 2 , When the n-th row element of the matrix H is h n ,
h 1 is the sum of C gd , h 2 is the sum of C gd V gd , and h 3 is the C gd
A matrix H in which the sum of V gd 2 and h 4 is the sum of C gd V g0 is obtained, and then the product of the matrices of G −1 and H is obtained, and n rows of the obtained 4 × 1 matrix C d are obtained. The field-effect transistor model may be designed such that the capacitance between the gate and the drain in the equivalent circuit model is represented by C d1 + c d2 V gd0 c d3 V gd 2 + c d4 V g0, where c dn is the element.

【0021】また、電界効果トランジスタのSパラメー
タ測定により、寄生ソース抵抗Rsと、寄生ドレイン抵
抗Rd を評価した後、複数のゲート電圧Vg とドレイン
電圧Vd に対するドレイン電流Id を測定し、真性のゲ
ート電圧Vg0をVg −Rs +Id で算出し、真性のドレ
イン電圧をVd0をVd −(Rs +Rd )×Id で算出
し、ゲートドレイン間電圧をVgdをVg0−Vd0として求
め、複数のVg0とVdsに対するSパラメータ測定からゲ
ートソース間容量Cgsとゲートドレイン間容量Cgdを算
出し、パラメータcs1、cs2、cs3、cs4を用いて fgs=cgs−(cs1+cs2g0+cs3g0 2 +c
s4gd) となるfgsの自乗をcs1で偏微分した値の総和と、fgs
の自乗をcs2で偏微分した値の総和と、fgsの自乗をc
s3で偏微分した値の総和と、fgsの自乗をcs4で偏微分
した値の総和、とが全て0となるように、パラメータc
s1、cs2、cs3、cs4を求めて、次に、等価回路内部の
ゲートソース間容量をドレイン電流を cs1+cs2g0+cs3g0 2 +cs4gd で表し、さらに、パラメータcd1,cd2、cd3、cd4
用いて fgd=cgd−(cd1+cd2gd+cd3gd 2 +c
d4g0) となるfgdの自乗をcd1で偏微分した値の総和と、fgd
の自乗をcd2で偏微分した値の総和と、fgdの自乗をc
d3で偏微分した値の総和と、fgdの自乗をcd4で偏微分
した値の総和が全て0となるように、パラメータcd1
d2、cd3、cd4を求めて、等価回路内部のゲートドレ
イン間容量を cd1+cd2gd+cd3gd 3 +cd4g0 で表すような電界効果トランジスタモデルを設計するよ
うにしてもよい。
Further, the S-parameter measurements of the field effect transistor, a parasitic source resistance R s, after evaluating the parasitic drain resistance R d, measured drain current I d with respect to a plurality of gate voltage V g and the drain voltage V d , The intrinsic gate voltage V g0 is calculated by V g −R s + I d , the intrinsic drain voltage is calculated by V d0 −V d − (R s + R d ) × I d , and the gate-drain voltage is V gd. Is calculated as V g0 −V d0 , the gate-source capacitance C gs and the gate-drain capacitance C gd are calculated from the S parameter measurement for a plurality of V g0 and V ds , and the parameters c s1 , c s2 , c s3 , and c s4 are calculated. F gs = c gs − (c s1 + c s2 V g0 + c s3 V g0 2 + c
The square of s4 V gd) to become f gs and the sum of the values obtained by partially differentiating c s1, f gs
The sum of the partial differential value in the square c s2, the square of f gs c of
The parameter c is set so that the sum of the values partially differentiated by s3 and the sum of the values of the square of f gs partially differentiated by c s4 are all zero.
s1 , c s2 , c s3 , c s4 are obtained, and then the capacitance between the gate and the source inside the equivalent circuit is expressed by the drain current by c s1 + c s2 V g0 + c s3 V g0 2 + c s4 V gd , and the parameters Using c d1 , c d2 , c d3 , and c d4 , f gd = c gd − (c d1 + c d2 V gd + c d3 V gd 2 + c
d4 V g0 ) and the sum of the values of the square of f gd partially differentiated by c d1 and f gd
And the square of f gd is the sum of the values obtained by partially differentiating the square of c d2
Parameter c d1 , so that the sum of the values partially differentiated by d3 and the sum of the values partially differentiated by the square of f gd by c d4 are all 0,
seeking c d2, c d3, c d4 , so as to design a field effect transistor models that represent the gate-drain capacitance of the internal equivalent circuit c d1 + c d2 V gd + c d3 V gd 3 + c d4 V g0 Good.

【0022】また、高周波IC設計に用いる電界効果ト
ランジスタモデルにおいて、ゲートソース間容量Cgs
ゲートドレイン間容量cgdを、真性のゲートソース間電
圧Vg0と真性のゲートドレイン間電圧Vgdの式として、
それぞれを cgs=cs1+cs2g0+cs3g0 2 +cs4gdsd=cd1+cd2gd+cd3gd 2 +cd4g0 と表し、さらにこれらの係数cs1、cs2、cs3、cs4
d1、cd2、cd3、cd4を、測定された複数のゲートソ
ース間容量Cgsとゲートドレイン間容量から最小自乗法
により求め、もしこれらの計算式で計算された容量の値
が負になった場合には0で置き換える容量電流モデルを
取り入れた電界効果トランジスタモデルを設計するよう
にしてもよい。
In the field effect transistor model used for high frequency IC design, the gate-source capacitance C gs and the gate drain capacitance c gd are expressed by the equations of the intrinsic gate-source voltage V g0 and the intrinsic gate-drain voltage V gd . As
Each is represented as c gs = c s1 + c s2 V g0 + c s3 V g0 2 + c s4 V gd c sd = c d1 + c d2 V gd + c d3 V gd 2 + c d4 V g0 , and these coefficients c s1 and c s2 , C s3 , c s4 ,
C d1 , c d2 , c d3 , and c d4 are obtained from the measured plurality of gate-source capacitances C gs and gate-drain capacitance by the least square method, and if the capacitance values calculated by these formulas are negative, In such a case, a field effect transistor model that incorporates a capacitive current model to be replaced with 0 may be designed.

【0023】上述した本発明の基本概念を実施するため
の実施の形態について、図1ないし図13を参照しなが
ら詳細に説明する。図1は本発明の第1実施形態に係る
電界効果トランジスタモデルの設計方法を示すフローチ
ャートである。図1においてFETモデルは、ステップ
ST1の測定ステップによりFETのドレイン電流,ゲー
ト電圧およびドレイン電圧がそれぞれ測定される。次
に、ステップST2の演算ステップにおいて、測定された
ドレイン電流を測定されたゲート電圧に所定の係数を乗
じた0次ないし3次の積を含む3次式に当て嵌め最適な
係数を複数の1次式から並列的に同時に求める。
Embodiments for carrying out the basic concept of the present invention described above will be described in detail with reference to FIGS. 1 to 13. FIG. 1 is a flowchart showing a method for designing a field effect transistor model according to the first embodiment of the present invention. In FIG. 1, the FET model is a step
In the ST1 measurement step, the FET drain current, gate voltage, and drain voltage are measured. Next, in the calculation step of step ST2, the measured drain current is applied to a cubic expression including a 0th to 3rd product obtained by multiplying the measured gate voltage by a predetermined coefficient, and the optimum coefficient is set to a plurality of 1's. Calculated in parallel from the following equation.

【0024】次に、測定されたドレイン電流,ゲート電
圧およびドレイン電圧に基づき並列同時演算された所定
の係数からドレイン電流が負になるか否かをステップST
3の判断ステップで判断し、ドレイン電流が負となる場
合にはステップST4の置換ステップにおいて、ドレイン
電流を0により置き換える。ステップST4において、ド
レイン電流が負でないものと判断された場合には、ステ
ップST5の決定ステップにおいて、電界効果トランジス
タモデルを決定する。このようにして、高周波集積回路
に用いられる電界効果トランジスタモデルを設計するこ
とができる。
Next, it is determined in step ST whether the drain current becomes negative from a predetermined coefficient calculated in parallel and in parallel on the basis of the measured drain current, gate voltage and drain voltage.
If it is determined in the determination step 3 and the drain current becomes negative, the drain current is replaced by 0 in the replacement step of step ST4. When it is determined in step ST4 that the drain current is not negative, the field effect transistor model is determined in the determination step of step ST5. In this way, the field effect transistor model used in the high frequency integrated circuit can be designed.

【0025】前記ドレイン電流を求める3次式は、図2
の等価回路図に示すように、ドレイン電流をIdsとし、
ゲート電圧をVgsとし、ドレイン電圧をVdsとたとき
に、それぞれの係数A0 ,A1 ,A2 ,A3 を含む下式
(A)で表され、さらに並列演算される上記複数の1次
式は、下式(B1)ないし(B4) Ids=(A0 +A1 gs+A2 gs 2 +A3 gs 3 )tanh(γVds)…(A) A0 =A00+A01ds … (B1) A1 =A10+A11ds … (B2) A2 =A20+A21ds … (B3) A3 =A30+A31ds … (B4) により表される。
A cubic equation for obtaining the drain current is shown in FIG.
And the drain current is I ds ,
When the gate voltage is V gs and the drain voltage is V ds , it is represented by the following formula (A) including the respective coefficients A 0 , A 1 , A 2 , and A 3 , and further, the plurality of parallel calculation are performed. The linear expression is represented by the following expressions (B1) to (B4) I ds = (A 0 + A 1 V gs + A 2 V gs 2 + A 3 V gs 3 ) tanh (γV ds ) ... (A) A 0 = A 00 + A 01 V ds (B1) A 1 = A 10 + A 11 V ds (B2) A 2 = A 20 + A 21 V ds (B3) A 3 = A 30 + A 31 V ds (B4) .

【0026】なお、上述した第1実施形態に係る電界効
果トランジスタモデルの設計方法は、FETモデルをド
レイン電流モデルから設計するようにしていたが、本発
明はこれに限定されず容量モデルから設計するようにし
ても良い。図3および図4はゲートソース容量とゲート
ドレイン容量とからそれぞれFETモデルを設計するよ
うにした第2および第3実施形態に係る電界効果トラン
ジスタモデルの設計方法をそれぞれ示すフロチャートで
ある。
Although the field effect transistor model designing method according to the first embodiment described above is designed so that the FET model is designed from the drain current model, the present invention is not limited to this and designs from the capacitance model. You may do it. FIG. 3 and FIG. 4 are flowcharts showing the method of designing the field effect transistor model according to the second and third embodiments, in which the FET model is designed from the gate source capacitance and the gate drain capacitance, respectively.

【0027】図3において、ステップST11でFETの
ドレイン電流,ゲート電圧,ドレイン電圧およびSパラ
メータをそれぞれ測定する。なお、Sパラメータとは、
2端子測定法により測定された素子の入力と出力との所
定の関係を示す係数のことである。ステップST12で
は、測定されたSパラメータからゲートソース間の容量
を計算し、所定の係数を含む2次式に当てはめて並列的
かつ同時に所定係数を演算する。この所定の係数を含む
2次式は図5の2番目の式である。次にステップST13
において、ゲートソース間容量が負か否かが判断され、
負ならばその値を0で置き換え(ステップST14)てか
ら、また、負でなければそのままステップST15におい
て、ゲートソース間容量から電界効果トランジスタモデ
ルが決定されることになる。
In FIG. 3, in step ST11, the drain current, gate voltage, drain voltage and S parameter of the FET are measured. The S parameter is
It is a coefficient indicating a predetermined relationship between the input and output of the element measured by the two-terminal measuring method. In step ST12, the capacitance between the gate and the source is calculated from the measured S parameter, and the predetermined coefficient is calculated in parallel and at the same time by applying the quadratic equation including the predetermined coefficient. The quadratic equation including this predetermined coefficient is the second equation in FIG. Next step ST13
In, it is determined whether the gate-source capacitance is negative,
If it is negative, the value is replaced with 0 (step ST14). If it is not negative, the field effect transistor model is determined from the gate-source capacitance in step ST15.

【0028】図3は、ゲートソース間容量からFETモ
デルを設計していたが、容量モデルを用いる場合でも図
4に示すようにゲートドレイン容量を用いるようにして
も良い。図4においてはステップST21,ST22,ST2
3,ST24およびST25がそれぞれ図3のステップST1
1,ST12,ST13,ST14およびST15に対応するも
のとし、また、図3におけるゲートソース間容量が図4
においてはゲートドレイン間容量となっている点のみが
異なっている。
Although the FET model is designed from the capacitance between the gate and the source in FIG. 3, the gate drain capacitance may be used as shown in FIG. 4 even when the capacitance model is used. In FIG. 4, steps ST21, ST22, ST2
3, ST24 and ST25 are step ST1 of FIG. 3, respectively.
1, ST12, ST13, ST14 and ST15, and the gate-source capacitance in FIG.
The difference between the two is only the capacitance between the gate and the drain.

【0029】本提案の設計装置では、電界効果トランジ
スタモデルを、図2、図5のような等価回路モデルと
し、その中に組み込むドレイン電流モデルと容量モデル
を、図中にそれぞれ付記したような式で表すものであ
る。この式で計算されたIds、Cgs、Cgdが負の値とな
った場合には0で置き換える。ここで、γは非線型領域
の特性を示すパラメータで、従来のカーティス(Curtic
e )モデルに採用されているものと同じである。このモ
デルを用いて、ゲート長0.8μmのセルフアライン型
GaAsMESFETのドレイン電流特性の測定値から
パラメータd1 ,d2 、d3 、d4 ,d5 、d6
7 、d8 とγの値を抽出し、シミュレーションした結
果を、図6に示す。太線が計算値、細線が測定値であ
る。ゲート電圧は、−0.4Vから0.5Vまでの範囲
を0.1V間隔で、ドレイン電圧0から6Vまでの範囲
で、シミュレーション結果は測定値に良く一致してい
る。
In the proposed design apparatus, the field effect transistor model is an equivalent circuit model as shown in FIGS. 2 and 5, and the drain current model and the capacitance model incorporated therein are expressed by the equations shown in the drawings. It is represented by. When I ds , C gs , and C gd calculated by this formula have negative values, they are replaced with 0. Here, γ is a parameter indicating the characteristic of the nonlinear region, and
e) Same as that used in the model. Using this model, the parameters d 1 , d 2 , d 3 , d 4 , d 5 , d 6 , from the measured values of the drain current of a self-aligned GaAs MESFET with a gate length of 0.8 μm,
The results of simulating by extracting the values of d 7 , d 8 and γ are shown in FIG. The thick line is the calculated value and the thin line is the measured value. The gate voltage is in the range of −0.4 V to 0.5 V at 0.1 V intervals, and the drain voltage is in the range of 0 to 6 V, and the simulation results are in good agreement with the measured values.

【0030】一方、図7は従来のCurtice の3次モデル
によりシミュレーションした結果である。このモデルは
等価回路は図2と同じものを用いて、ドレインの電流の
式を Ids=(A0 +A1 1 +A2 1 2 +A3 1 3 )ta
nh(γVds) V1 =Vgs{1+β(Vds−Vds0 )} として、ドレイン電流の飽和領域をV1 の関数として表
す。V1 はVgsの関数で、ドレイン電圧が基準となるV
ds0 の時に、ゲート電圧Vgsに等しい。VdsがVds0
ら離れるにつれて、V1 の値はβで変調され、この見か
け上のVgsの変化でドレインコンダクタンスを表す仕組
みになっている。ところが、Vgsが0Vの条件ではV1
はVdsに関わらず、常に0である。したがってこの式で
はドレインコンダクタンスを記述することができない。
そこで、電流源と並列に接続された抵抗Rdsの値で、ド
レインコンダクタンスをフィッティングする。ゲート電
圧が0以外のドレインコンダクタンスは、β合わせ込む
ことになるが、ゲート電圧が高い領域でドレインコンダ
クタンスをあわせこむと、ゲート電圧が低い領域のドレ
インコンダンタンスがあわせ込めなくなる。したがっ
て、図5のようにゲート電圧が低く、ドレイン電圧の高
い領域でのドレインコンダクタンスの測定値に対するず
れが大きくなる。
On the other hand, FIG. 7 shows the result of simulation using a conventional Curtice cubic model. In this model, the equivalent circuit is the same as that in FIG. 2, and the drain current equation is expressed as I ds = (A 0 + A 1 V 1 + A 2 V 1 2 + A 3 V 1 3 ) ta
Let nh (γV ds ) V 1 = V gs {1 + β (V ds −V ds0 )} be the saturation region of the drain current as a function of V 1 . V 1 is a function of V gs , and the drain voltage is the reference V
At ds0 , it is equal to the gate voltage V gs . As V ds moves away from V ds0 , the value of V 1 is modulated by β, and this apparent change in V gs represents the drain conductance. However, under the condition that V gs is 0 V, V 1
Is always 0 regardless of V ds . Therefore, this equation cannot describe the drain conductance.
Therefore, the drain conductance is fitted by the value of the resistance R ds connected in parallel with the current source. The drain conductance other than the gate voltage 0 is β-matched, but if the drain conductance is matched in the high gate voltage region, the drain conductance in the low gate voltage region cannot be matched. Therefore, as shown in FIG. 5, in the region where the gate voltage is low and the drain voltage is high, the deviation of the drain conductance from the measured value becomes large.

【0031】一方、本発明では、ドレイン電流がどのド
レイン電圧においてもゲート電圧に対する3次式で表さ
れ、それらの係数がドレイン電圧に依存するという考え
に基づく。その結果、飽和領域におけるどのドレイン電
圧に対しても、トランスコンダクタンスとドレインコン
ダクタンスの両者を精度良く再現できる。
On the other hand, the present invention is based on the idea that the drain current is expressed by a cubic expression with respect to the gate voltage at any drain voltage, and their coefficients depend on the drain voltage. As a result, both the transconductance and the drain conductance can be accurately reproduced for any drain voltage in the saturation region.

【0032】また、図8と図9に、図2に示した本発明
の容量モデルの計算結果を、測定値と従来のPN接合モ
デルの計算値と共に示す。ゲートソース間電圧に対する
依存性は図8に示されるように、またゲートドレイン間
電圧の依存性は図9に示されるように、本発明のモデル
が従来モデルに比べて、測定値を良く再現できることが
わかる。
Further, FIGS. 8 and 9 show the calculation results of the capacitance model of the present invention shown in FIG. 2 together with the measured values and the calculated values of the conventional PN junction model. As shown in FIG. 8 for the dependence on the gate-source voltage and as shown in FIG. 9 for the dependence on the gate-drain voltage, the model of the present invention can reproduce the measured values better than the conventional model. I understand.

【0033】次に、本発明の第4実施形態に係る電界効
果トランジスタモデルの設計装置について図10を用い
て説明する。図10は、高周波集積回路に用いられる電
界効果トランジスタモデルのドレイン電流、ゲート電圧
およびドレイン電圧の最適値を設定するためにそれぞれ
の電気的データの値に対する係数を求める電界効果トラ
ンジスタの設計装置を示している。
Next, a field effect transistor model design device according to a fourth embodiment of the present invention will be described with reference to FIG. FIG. 10 shows a device for designing a field effect transistor for obtaining a coefficient for each electric data value in order to set optimum values of a drain current, a gate voltage and a drain voltage of a field effect transistor model used in a high frequency integrated circuit. ing.

【0034】図10において、設計装置10は、前記電
界効果トランジスタモデルのドレイン電流を測定するド
レイン電流測定手段11と、前記電界効果トランジスタ
モデルのゲート電圧を測定するゲート電圧測定手段12
と、前記電界効果トランジスタモデルのドレイン電圧を
測定するドレイン電圧測定手段13、前記ドレイン電流
測定手段,ゲート電圧測定手段およびドレイン電圧測定
手段により測定された前記ドレイン電流,ゲート電圧お
よびドレイン電圧に基づいて前記ドレイン電流を前記ゲ
ート電圧と所定の係数との1次の積,2次の積および3
次の積と所定係数との和と前記ドレイン電圧の三角関数
との積により表される3次式に当て嵌めるために前記所
定の係数をそれぞれ所定の1次式により並列に同時に求
めると共に前記3次式により求められるドレイン電流の
値が負になるときに0で置き換える演算手段15と、前
記3次式および並列演算される複数の1次式に当て嵌め
られる前記所定の係数によりドレイン電流モデルを決定
する回路シミュレーション実行手段16と、を備えてい
る。
In FIG. 10, the design apparatus 10 comprises a drain current measuring means 11 for measuring the drain current of the field effect transistor model and a gate voltage measuring means 12 for measuring the gate voltage of the field effect transistor model.
And drain voltage measuring means 13 for measuring the drain voltage of the field effect transistor model, the drain current measuring means, the gate voltage measuring means, and the drain current, the gate voltage and the drain voltage measured by the drain voltage measuring means. The drain current is calculated by using a first-order product, a second-order product, and 3 of the gate voltage and a predetermined coefficient.
In order to fit a cubic expression represented by the product of the following product and a predetermined coefficient and the trigonometric function of the drain voltage, the predetermined coefficients are simultaneously obtained in parallel by predetermined linear expressions, respectively. A drain current model is calculated by the calculating means 15 for replacing with 0 when the value of the drain current obtained by the following equation becomes negative, and the predetermined coefficient applied to the cubic equation and a plurality of linear equations to be parallelly computed. Circuit simulation executing means 16 for determining.

【0035】上述した図10に示す第4実施形態に係る
電界効果トランジスタモデルの設計装置はドレイン電流
からFETモデルを設計する装置であるが、本発明はこ
れに限定されず、ゲートソースまたはゲートドレイン容
量からFETモデルを設計するようにしても良い。図1
1は第5実施形態に係る電界効果トランジスタモデルの
設計装置の構成を示すブロック図であり、図10と異な
る点は、Sパラメータ測定手段14が設けられている点
である。なお、SパラメータはFETの2端子間の入力
と出力との所定の関係を示す係数である。この第4実施
形態に係る設計装置は、容量モデルのみからFETモデ
ルを設計するものについて適用するものであるが、本発
明はこれにも限定されず、ドレイン電流モデルと容量モ
デルとの両方を組み合わせて用いるようにしても良い。
The device for designing a field effect transistor model according to the fourth embodiment shown in FIG. 10 described above is a device for designing an FET model from a drain current, but the present invention is not limited to this, and a gate source or a gate drain. The FET model may be designed from the capacitance. Figure 1
1 is a block diagram showing the configuration of a field effect transistor model design device according to the fifth embodiment, and is different from FIG. 10 in that an S parameter measuring means 14 is provided. The S parameter is a coefficient indicating a predetermined relationship between the input and the output between the two terminals of the FET. The design apparatus according to the fourth embodiment is applied to the one in which the FET model is designed from only the capacitance model, but the present invention is not limited to this, and both the drain current model and the capacitance model are combined. You may use it.

【0036】本発明のドレイン電流モデルと容量モデル
を組み込んだ図11に示す高周波回路シミュレーション
を用いて、パワー特性をシミュレーションした結果を図
12と図11に示す。ソースとロードのインピーダンス
は小信号利得が最大となるような条件とした。計算され
た出力電力特性のDC電流は図12に示されるように測
定値に良く一致した。電力負荷効率の計算結果において
も、図13に示されるように極めて良い結果を示した。
一方、従来のCurtice3次モデルとPN接合モデ
ルによる計算結果はこれらの図に示したように測定値の
ずれが大きく、特に入力電力の大きい条件での電力負荷
効率に、20%程度の大きなずれが生じた。
12 and 11 show the results of simulating the power characteristics using the high frequency circuit simulation shown in FIG. 11 incorporating the drain current model and the capacitance model of the present invention. The source and load impedances were set so that the small signal gain was maximized. The calculated DC current of the output power characteristic was in good agreement with the measured value as shown in FIG. The calculation result of the power load efficiency also showed an extremely good result as shown in FIG.
On the other hand, the calculation results of the conventional Curtice cubic model and the PN junction model show large deviations in the measured values as shown in these figures, and in particular, there is a large deviation of about 20% in the power load efficiency under the condition that the input power is large. occured.

【0037】[0037]

【発明の効果】以上説明したように、本発明によるドレ
イン電流と容量モデル、及びこれらのモデルを組み込ん
だ回路設計装置を用いると、FETの特性が精度良く再
現できるため、回路シミュレーションの精度が向上す
る。その結果、素子開発の期間短縮、試作ロット回数の
低減が実現でき、素子開発の効率化に大幅に寄与する。
As described above, when the drain current and capacitance models according to the present invention and the circuit design device incorporating these models are used, the FET characteristics can be reproduced with high accuracy, and the accuracy of circuit simulation is improved. To do. As a result, it is possible to shorten the period of device development and reduce the number of prototype lots, which greatly contributes to the efficiency of device development.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1実施形態に係る電界効果トランジ
スタモデルの設計方法を示すフローチャート。
FIG. 1 is a flowchart showing a method for designing a field effect transistor model according to a first embodiment of the present invention.

【図2】本発明の第1実施形態に係る電界効果トランジ
スタモデルを示す等価回路図。
FIG. 2 is an equivalent circuit diagram showing a field effect transistor model according to the first embodiment of the present invention.

【図3】本発明の第2実施形態に係る電界効果トランジ
スタモデルの設計方法を示すフローチャート。
FIG. 3 is a flowchart showing a method for designing a field effect transistor model according to a second embodiment of the present invention.

【図4】本発明の第3実施形態に係る電界効果トランジ
スタモデルの設計方法を示すフローチャート。
FIG. 4 is a flowchart showing a method of designing a field effect transistor model according to a third embodiment of the present invention.

【図5】本発明の第2および第3の実施形態に係る電界
効果トランジスタモデルを示す等価回路図。
FIG. 5 is an equivalent circuit diagram showing field effect transistor models according to second and third embodiments of the present invention.

【図6】本発明の第1ないし第3の実施形態に係るドレ
イン電流モデルを示す特性図。
FIG. 6 is a characteristic diagram showing a drain current model according to the first to third embodiments of the present invention.

【図7】従来のドレイン電流モデルの例を示す特性図。FIG. 7 is a characteristic diagram showing an example of a conventional drain current model.

【図8】本発明の第2実施形態に係る容量モデルの例
と、従来の容量モデルの例とをゲートソース間電圧の依
存性で比較した特性図。
FIG. 8 is a characteristic diagram comparing an example of a capacitance model according to a second embodiment of the present invention with an example of a conventional capacitance model in terms of gate-source voltage dependence.

【図9】本発明の第2実施形態に係る容量モデルの例
と、従来の容量モデルの例をゲートドレイン間電圧の依
存性で比較した特性図。
FIG. 9 is a characteristic diagram comparing an example of a capacitance model according to a second embodiment of the present invention and an example of a conventional capacitance model in terms of gate-drain voltage dependence.

【図10】本発明の第4実施形態に係るドレイン電流モ
デルと容量モデルを組み込んだ回路設計装置。
FIG. 10 is a circuit design device incorporating a drain current model and a capacitance model according to a fourth embodiment of the present invention.

【図11】本発明の第5実施形態に係るドレイン電流モ
デルと容量モデルを組み込んだ回路設計装置。
FIG. 11 is a circuit design device incorporating a drain current model and a capacitance model according to a fifth embodiment of the present invention.

【図12】本発明の回路設計装置を用いて設計したパワ
ーアンプの出力特性とDC電流特性を示す特性図。
FIG. 12 is a characteristic diagram showing output characteristics and DC current characteristics of a power amplifier designed using the circuit design device of the present invention.

【図13】本発明の回路設計装置を用いて設計したパワ
ーアンプの電力負荷効率を示す特性図。
FIG. 13 is a characteristic diagram showing power load efficiency of a power amplifier designed using the circuit design device of the present invention.

【符号の説明】[Explanation of symbols]

ST1 測定ステップ ST2 演算ステップ ST3 判定ステップ ST4 置換ステップ ST5 決定ステップ 10,20 FETモデル設計装置 11 ドレイン電流測定手段 12 ゲート電圧測定手段 13 ドレイン電圧測定手段 14 Sパラメータ測定手段 ST1 measurement step ST2 calculation step ST3 judgment step ST4 replacement step ST5 decision step 10, 20 FET model design device 11 Drain current measuring means 12 Gate voltage measuring means 13 Drain voltage measuring means 14 S-parameter measuring means

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−91651(JP,A) 特開 平10−65159(JP,A) 特開 平9−135028(JP,A) MANKOO LEE et.a l.,A Self−Backgati ng GaAs MESFET Mod el for Low−Frequen cy Anomalies,IEEE Transactions on El ectron Devices,米国, 1990年10月,Vol.37,No.10, p.2148−2157 (58)調査した分野(Int.Cl.7,DB名) H01L 29/80 H01L 29/00 ─────────────────────────────────────────────────── --- Continuation of front page (56) References JP-A-60-91651 (JP, A) JP-A-10-65159 (JP, A) JP-A-9-135028 (JP, A) MANKOO LEE et. a. , A Self-Bakgating GaAs MESFET Model for Low-Frequency Anomalies, IEEE Transactions on Electron Devices, USA, October 1990, Vol. 37, No. 10, p. 2148-2157 (58) Fields investigated (Int.Cl. 7 , DB name) H01L 29/80 H01L 29/00

Claims (11)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】高周波集積回路設計に用いられる電界効果
トランジスタモデルの設計方法において、 前記電界効果トランジスタモデルのドレイン電流とゲー
ト電圧およびドレイン電圧をそれぞれ測定する測定ステ
ップと、前記測定ステップで 測定されたドレイン電流値とゲート
電圧値およびドレイン電圧値に基づいて前記ドレイン電
流を、第1の係数の項、第2の係数と前記ゲート電圧と
の1次の積の項、第3の係数と前記ゲート電圧の2次の
積の項、第4の係数と前記ゲート電圧の3次の積の項、
の和と、前記ドレイン電圧の三角関数との積により表さ
れる3次式に当て嵌めるために、ゲート電圧の異なる次
数の項に掛けられる前記第1ないし第4の係数がそれぞ
異なる係数であるドレイン電圧に関する複数の1次式
により表されるように、各項の係数を並列的に同時に
算する係数演算ステップと、前記係数演算ステップにより求められたそれぞれの係数
を有する前記3次式および前記1次式によりドレイン電
流モデルを演算するモデル演算ステップと、 前記モデル演算ステップで演算された ドレイン電流の値
が負になるときに0で置き換える置換ステップと、 を備えることを特徴とする電界効果トランジスタモデル
の設計方法。
1. A high-frequency integrated circuit design method of a field effect transistor model used in the design, the measurement stearyl <br/>-up for measuring the field effect transistor models drain current and the gate and drain voltages respectively, wherein Based on the drain current value, the gate voltage value, and the drain voltage value measured in the measuring step, the drain current is set to the term of the first coefficient, the second coefficient, and the gate voltage.
The first-order product term of, the third coefficient and the second-order of the gate voltage
A product term, a fourth coefficient and a third order product term of the gate voltage,
The sum of, in order to fit the cubic equation expressed by the product of the trigonometric function of the drain voltage, next the gate voltage different
As the first to fourth coefficients by which the number terms are multiplied are represented by a plurality of linear equations relating to the drain voltage, which are respectively different coefficients, the coefficients of each term are simultaneously and in parallel. Performance
Coefficient calculation step to calculate and each coefficient obtained in the coefficient calculation step
According to the third order equation and the first order equation
A method for designing a field effect transistor model , comprising: a model calculation step for calculating a flow model; and a replacement step for replacing with 0 when the value of the drain current calculated in the model calculation step becomes negative.
【請求項2】前記ドレイン電流を求める3次式は、ドレ
イン電流をIdsとし、ゲート電圧をVgsとし、ドレ
イン電圧をVdsとしたときに、前記第1ないし第4の
係数である係数A、A、A、Aを含む下式
(A)で表され、さらに並列演算される上記複数の1次
式は、下式(B1)ないし(B4) Ids=(A+Ags+Ags +A
gs )tanh(γVds)…(A) A=A00+A01ds … (B1) A=A10+A11ds … (B2) A=A20+A21ds … (B3) A=A30+A31ds … (B4) により表されることを特徴とする請求項1に記載の電界
効果トランジスタモデルの設計方法。
2. A cubic equation for determining the drain current is defined as the first to fourth equations when the drain current is I ds , the gate voltage is V gs , and the drain voltage is V ds .
The plurality of linear expressions represented by the following expression (A) including the coefficients A 0 , A 1 , A 2 , and A 3 and further operated in parallel are the following expressions (B1) to (B4) I ds = (A 0 + A 1 V gs + A 2 V gs 2 + A 3 V
gs 3 ) tanh (γV ds ) ... (A) A 0 = A 00 + A 01 V ds (B1) A 1 = A 10 + A 11 V ds (B2) A 2 = A 20 + A 21 V ds (B3) ) a 3 = a 30 + a 31 V ds ... ( designing method of a field effect transistor model according to claim 1, characterized by being represented by B4).
【請求項3】高周波集積回路設計に用いられる電界効果
トランジスタモデルの設計方法において、 前記電界効果トランジスタモデルのドレイン電流、ドレ
イン電圧、ゲート電圧および2端子測定法による素子入
出力間の所定関係を示すSパラメータをそれぞれ測定す
測定ステップと、前記測定ステップで 測定されたゲートドレイン間電圧、
ゲートソース間電圧およびSパラメータから算出された
ゲートソース間容量を、第1の係数の項、第2の係数と
ゲートソース間電圧1次の積の項、第3の係数とゲー
トソース間電圧の2次の積の項、第4の係数とゲートド
レイン間電圧の1次の積の項、の和となる2次式に当て
嵌めるために前記第1ないし第4の係数を並列的に同
時に演算する係数演算ステップと、前記係数演算ステップで求められた第1ないし第4の係
数を有する2次式によりゲートソース間容量を演算する
容量演算ステップと、 前記容量演算ステップで演算されたゲートソース間容量
の値が負になるときに0で置き換える置換ステップと、 を備えることを特徴とする電界効果トランジスタモデル
の設計方法。
3. A method of designing a field effect transistor model used for designing a high frequency integrated circuit, which shows a predetermined relationship between a drain current, a drain voltage, a gate voltage of the field effect transistor model and an element input / output by a two-terminal measurement method. A measurement step of measuring each S parameter, a gate-drain voltage measured in the measurement step ,
The gate-source capacitance calculated from the gate-source voltage and the S parameter is defined as the first coefficient term, the second coefficient, and the first-order product term of the gate-source voltage , and the third coefficient. Game
Secondary product of terms Tososu voltage, in order to fit into the fourth coefficient and the primary product term of the gate-drain voltage, quadratic as a sum of the first to fourth coefficient Same in parallel
A coefficient calculation step that is sometimes calculated, and the first to fourth coefficients obtained in the coefficient calculation step.
Calculate gate-source capacitance by quadratic equation with number
A method of designing a field effect transistor model , comprising: a capacitance calculation step; and a substitution step of replacing with 0 when the value of the gate-source capacitance calculated in the capacitance calculation step becomes negative.
【請求項4】前記ゲートソース間容量を求める2次式
は、ゲートソース間容量をCgsとし、真性のゲートソ
ース間電圧Vg0と真性のゲートドレイン電圧Vgd
式として、前記第1ないし第4の係数としての係数C
s1、Cs2、Cs3、Cs4を含む下式 Cgs=Cs1+Cs2g0+Cs3g0 +C
s4gd であることを特徴とする請求項3に記載の電界効果トラ
ンジスタモデルの設計方法。
4. A quadratic equation for evaluating the capacity between the gate source and gate-source capacitance and C gs, as an expression of the gate-drain voltage V gd voltage V g0 and the intrinsic gate-source intrinsic, to the first free Coefficient C as the fourth coefficient
The following formula including s1 , C s2 , C s3 , and C s4 C gs = C s1 + C s2 V g0 + C s3 V g0 2 + C
The field effect transistor model design method according to claim 3, wherein the field effect transistor model is s4 V gd .
【請求項5】高周波集積回路設計に用いられる電界効果
トランジスタモデルの設計方法において、 前記電界効果トランジスタモデルのドレイン電流、ドレ
イン電圧、ゲート電圧および2端子測定法による素子入
出力間の所定関係を示すSパラメータをそれぞれ測定す
測定ステップと、前記測定ステップで 測定されたゲートドレイン間電圧、
ゲートソース間電圧およびSパラメータから算出された
ゲートドレイン間容量を、第1の係数の項、第2の係数
ゲートドレイン間電圧1次の積の項、第2の係数と
ゲートドレイン間電圧の2次の積の項、第4の係数と
ートソース間電圧の1次の積の項、の和となる2次式に
当て嵌めるために前記所定の係数のそれぞれを並列的に
同時に演算する係数演算ステップと、 前記係数演算ステップで演算された係数を有するゲート
ドレイン間容量モデルの2次式を演算するモデル演算ス
テップと、 前記モデル演算ステップで演算されたゲートドレイン間
容量の値が負になるときに0で置き換える置換ステップ
と、 を備えることを特徴とする電界効果トランジスタモデル
の設計方法。
5. A method of designing a field effect transistor model used for designing a high frequency integrated circuit, showing a predetermined relationship between a drain current, a drain voltage, a gate voltage of the field effect transistor model and an element input / output by a two-terminal measurement method. A measurement step of measuring each S parameter, a gate-drain voltage measured in the measurement step ,
The gate-drain capacitance calculated from the gate-source voltage and the S parameter is calculated by using the first coefficient term and the second coefficient.
And the first-order product term between the gate-drain voltage and the second coefficient
In order to fit a quadratic equation that is the sum of the quadratic product term of the gate-drain voltage , the fourth coefficient and the first-order product term of the gate- source voltage, Each of the given coefficients in parallel
A coefficient calculation step of calculating simultaneously the gate having coefficients calculated by the coefficient calculating step
A model calculation system that calculates the quadratic equation of the drain-to-drain capacitance model
And a replacement step of replacing with 0 when the value of the gate-drain capacitance calculated in the model calculation step becomes negative, a method of designing a field-effect transistor model.
【請求項6】前記ゲートドレイン間容量を求める2次式
は、ゲートドレイン間容量をCgdとし、真性のゲート
ドレイン間電圧Vgdと真性のゲートソース電圧Vg0
の式として、前記第1ないし第4の係数としてのそれぞ
れの係数Cd1、Cd2、Cd3、Cd4を含む下式 Cgd=Cd1+Cd2gd+Cd3gd +C
d4g0 であることを特徴とする請求項に記載の電界効果トラ
ンジスタモデルの設計方法。
6. 2 linear equation for evaluating the gate-drain capacitance, the gate-drain capacitance and C gd, the gate-source voltage of the gate-drain voltage V gd and the intrinsic intrinsic V g0
The following equation C gd = C d1 + C d2 V gd + C d3 V including the respective coefficients C d1 , C d2 , C d3 , and C d4 as the first to fourth coefficients. gd 2 + C
The method of designing a field effect transistor model according to claim 5 , wherein d4 V g0 .
【請求項7】前記電界効果トランジスタは、ガリウム砒
素化合物の半絶縁性基板上に形成されたGsAs電界効
果トランジスタであることを特徴とする請求項1,3,
5の何れかに記載の電界効果トランジスタモデルの設計
方法。
7. The field effect transistor is a GsAs field effect transistor formed on a semi-insulating substrate of gallium arsenide compound.
6. The method for designing a field effect transistor model according to any one of 5 above.
【請求項8】前記電界効果トランジスタは、ガリウム砒
素化合物の半絶縁性基板上に形成されたGsAsMES
FETであることを特徴とする請求項1,3,5の何れ
かに記載の電界効果トランジスタモデルの設計方法。
8. The GsAs MES formed on a semi-insulating substrate of a gallium arsenide compound in the field effect transistor.
6. The field effect transistor model design method according to claim 1, wherein the field effect transistor model is a FET.
【請求項9】高周波集積回路設計に用いられる電界効果
トランジスタモデルのドレイン電流、ゲート電圧および
ドレイン電圧の最適値を設定するためにそれぞれの電気
的データの値に対する係数を求める電界効果トランジス
モデルの設計装置において、 前記電界効果トランジスタモデルのドレイン電流を測定
するドレイン電流測定手段と、 前記電界効果トランジスタモデルのゲート電圧を測定す
るゲート電圧測定手段と、 前記電界効果トランジスタモデルのドレイン電圧を測定
するドレイン電圧測定手段と、 前記ドレイン電流測定手段、ゲート電圧測定手段および
ドレイン電圧測定手段によりそれぞれ測定された前記ド
レイン電流、ゲート電圧およびドレイン電圧に基づい
前記ドレイン電流を、第1の係数の項、第2の係数
と前記ゲート電圧の1次の積の項、第3の係数と前記ゲ
ート電圧の2次の積の項、第4の係数と前記ゲート電圧
の3次の積の項、の和と、前記ドレイン電圧の三角関数
との積により表される3次式に当て嵌めるためにゲート
電圧の異なる次数の項に掛けられるものを含む前記第1
ないし第4係数がそれぞれ異なる係数であるドレイン電
圧に関する複数の1次式により表わされるように、前記
第1ないし第4の係数を並列的に同時に演算する係数
手段と、前記係数演算手段により求められたそれぞれの係数を有
する前記3次式および前記1次式によりドレイン電流モ
デルを演算するモデル演算手段と、 前記モデル演算手段で演算された ドレイン電流の値が負
になるときに0で置き換える置換手段と、 を備えることを特徴とする電界効果トランジスタモデル
の設計装置。
9. The high-frequency integrated circuit drain current of the field effect transistor model used in the design, the field effect transistor design models for determining the coefficients for each value of electrical data to set the optimum value of the gate voltage and the drain voltage In the device, a drain current measuring unit for measuring a drain current of the field effect transistor model, a gate voltage measuring unit for measuring a gate voltage of the field effect transistor model, and a drain voltage for measuring a drain voltage of the field effect transistor model. measuring means, the drain current measuring means, the drain current measured respectively by the gate voltage measuring means and a drain voltage measuring means, based on the gate voltage and the drain voltage, the drain current, the first coefficients of the terms, first Coefficient of 2
And the first-order product term of the gate voltage, the third coefficient and the gate voltage.
Second-order product term of the gate voltage, fourth coefficient, and the gate voltage
The third order product terms, the sum and the gate in order to fit the cubic equation expressed by the product of the trigonometric function of the drain voltage
Said first including those multiplied by different order terms of voltage
To the fourth coefficient are different coefficients.
As represented by a plurality of linear equations for pressure ,
The coefficient calculation means for simultaneously calculating the first to fourth coefficients in parallel and the respective coefficients obtained by the coefficient calculation means are included.
According to the third-order equation and the first-order equation
A field effect transistor model design apparatus comprising: a model calculation unit that calculates a dell; and a replacement unit that replaces with 0 when a value of a drain current calculated by the model calculation unit becomes negative.
【請求項10】高周波集積回路設計に用いられる電界効
果トランジスタモデルを設定するためにそれぞれの電気
的データの値に対する係数を求める電界効果トランジス
モデルの設計装置において、 前記電界効果トランジスタモデルのドレイン電流を測定
するドレイン電流測定手段と、 前記電界効果トランジスタモデルのドレイン電圧を測定
するドレイン電圧測定手段と、 前記電界効果トランジスタモデルのゲート電圧を測定す
るゲート電圧測定手段と、 前記電界効果トランジスタモデルのSパラメータを測定
するSパラメータ測定手段と、 前記ドレイン電流測定手段、ドレイン電圧測定手段、ゲ
ート電圧測定手段およびSパラメータ測定手段により
れぞれ測定されたゲートドレイン間電圧、ゲートソース
間電圧およびSパラメータから算出されたゲートソース
間容量を、第1の係数の項、第2の係数とゲートソース
間電圧1次の積の項、第3の係数とゲートソース間電
圧の2次の積の項、第4の係数とゲートドレイン間電圧
1次の積の項、の和となる2次式に当て嵌めるため
前記第1ないし第4の係数を並列的に同時に得る係
数演算手段と、前記係数演算手段で求められた第1ないし第4の係数を
有する2次式によりゲートソース間容量を演算する容量
演算手段と、 前記容量演算手段で演算されたゲートソース間容量の値
が負になるときに0で置き換える置換手段と、 を備えることを特徴とする電界効果トランジスタモデル
の設計装置。
10. A field effect transistor model design apparatus for obtaining a coefficient for each electric data value for setting a field effect transistor model used for designing a high frequency integrated circuit, comprising: Drain current measuring means for measuring, drain voltage measuring means for measuring drain voltage of the field effect transistor model, gate voltage measuring means for measuring gate voltage of the field effect transistor model, and S parameter of the field effect transistor model and S parameter measuring means for measuring the drain current measuring means, the drain voltage measuring means, its the gate voltage measuring unit and the S parameter measurement means
The gate-source capacitance calculated from the measured gate-drain voltage, gate-source voltage and S-parameter, respectively, is calculated by the first-order product of the term of the first coefficient and the second coefficient and the gate-source voltage . Term, third coefficient and gate-source voltage
Secondary product terms of pressure, the fourth coefficient and the gate-drain voltage
Engaging the primary product terms, in order to fit the quadratic equation is the sum of, obtaining the first to fourth coefficient parallel simultaneously
The number calculation means and the first to fourth coefficients obtained by the coefficient calculation means
Capacitance for calculating the gate-source capacitance by the quadratic equation
Calculating means and the design device of the field effect transistor model, characterized in that it comprises a replacement unit, the value of gate-source capacitance which is calculated by the volume calculating means replaces at 0 when negative.
【請求項11】高周波集積回路設計に用いられる電界効
果トランジスタモデルを設定するためにそれぞれの電気
的データの値に対する係数を求める電界効果トランジス
モデルの設計装置において、 前記電界効果トランジスタモデルのドレイン電流を測定
するドレイン電流測定手段と、 前記電界効果トランジスタモデルのドレイン電圧を測定
するドレイン電圧測定手段と、 前記電界効果トランジスタモデルのゲート電圧を測定す
るゲート電圧測定手段と、 前記電界効果トランジスタモデルのSパラメータを測定
するSパラメータ測定手段と、 前記ドレイン電流測定手段、ドレイン電圧測定手段、ゲ
ート電圧測定手段およびSパラメータ測定手段により測
定されたゲートドレイン間電圧、ゲートソース間電圧お
よびSパラメータから算出されたゲートドレイン間容量
、第1の係数の項、第2の係数とゲートドレイン間電
1次の積の項、第2の係数とゲートドレイン間電圧
2次の積の項、第4の係数とゲートソース間電圧の1
次の積の項の和となる2次式に当て嵌めるために前記
1ないし第4の係数のそれぞれを並列的に同時に演算す
係数演算手段と、 前記係数演算手段で演算された係数を有するゲートドレ
イン間容量モデルの2次式を演算するモデル演算手段
と、 前記モデル演算ステップで演算されたゲートドレイン間
容量の値が負になるときに0で置き換える置換手段と、 を備えることを特徴とする電界効果トランジスタモデル
の設計装置。
11. A field effect transistor model design apparatus for obtaining a coefficient for each electric data value for setting a field effect transistor model used for designing a high frequency integrated circuit, comprising: Drain current measuring means for measuring, drain voltage measuring means for measuring drain voltage of the field effect transistor model, gate voltage measuring means for measuring gate voltage of the field effect transistor model, and S parameter of the field effect transistor model S-parameter measuring means for measuring, and a value calculated from the gate-drain voltage, the gate-source voltage and the S-parameter measured by the drain current measuring means, the drain voltage measuring means, the gate voltage measuring means and the S-parameter measuring means. And the gate-drain capacitance, terms of the first coefficient, the first-order product terms of the second coefficient and the gate-drain voltage, the second coefficient and the gate-drain voltage
Of the quadratic product , the fourth coefficient and the gate-source voltage of 1
Wherein in order to fit the quadratic equation is the sum of the next product of claim No.
Coefficient calculation means for simultaneously calculating each of the first to fourth coefficients in parallel, and a gate drain having the coefficients calculated by the coefficient calculation means.
Model calculation means for calculating a quadratic expression of the inter-in capacitance model, and replacement means for replacing with 0 when the value of the gate-drain capacitance calculated in the model calculation step becomes negative. Field effect transistor model design equipment.
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MANKOO LEE et.al.,A Self−Backgating GaAs MESFET Model for Low−Frequency Anomalies,IEEE Transactions on Electron Devices,米国,1990年10月,Vol.37,No.10,p.2148−2157

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