JP3415565B2 - Layout design method and layout design apparatus for semiconductor integrated circuit - Google Patents

Layout design method and layout design apparatus for semiconductor integrated circuit

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JP3415565B2
JP3415565B2 JP2000156291A JP2000156291A JP3415565B2 JP 3415565 B2 JP3415565 B2 JP 3415565B2 JP 2000156291 A JP2000156291 A JP 2000156291A JP 2000156291 A JP2000156291 A JP 2000156291A JP 3415565 B2 JP3415565 B2 JP 3415565B2
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  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は半導体集積回路のレ
イアウト設計方法及びレイアウト設計装置に関し、特に
アナログ回路を含む半導体集積回路に対して高精度でレ
イアウト面積の予測が可能な半導体集積回路のレイアウ
ト設計方法及びレイアウト設計装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a layout designing method and a layout designing apparatus for a semiconductor integrated circuit, and more particularly to a layout designing of a semiconductor integrated circuit capable of highly accurately predicting a layout area for a semiconductor integrated circuit including an analog circuit. The present invention relates to a method and a layout design device.

【0002】[0002]

【従来の技術】最近、アナログ集積回路及びアナログ回
路を搭載したアナログ・ディジタル混在LSIの回路規
模が急速に増大してきており、一方これらのLSIの設
計期間短縮に対する要求も極めて強くなってきている。
回路規模の増大と、設計期間の短縮化に対処するため
に、半導体チップのチップ面積及び半導体集積回路を構
成する各回路ブロックの回路ブロック面積を精度良く予
測することが重要である。
2. Description of the Related Art Recently, the circuit scale of analog integrated circuits and mixed analog / digital LSIs equipped with analog circuits has been rapidly increasing, and on the other hand, the demand for shortening the design period of these LSIs has also become extremely strong.
In order to deal with an increase in circuit scale and a reduction in design period, it is important to accurately predict the chip area of a semiconductor chip and the circuit block area of each circuit block forming a semiconductor integrated circuit.

【0003】通常半導体チップのチップ面積及び半導体
集積回路を構成する各回路ブロックの回路ブロック面積
の予測は、設計の上流工程で行われ、この面積予測にし
たがって半導体集積回路のフロアプランが実行され、さ
らに各回路ブロックのレイアウトが実行される。
Usually, the chip area of a semiconductor chip and the circuit block area of each circuit block constituting a semiconductor integrated circuit are predicted in the upstream process of designing, and the floor plan of the semiconductor integrated circuit is executed in accordance with this area prediction. Further, the layout of each circuit block is executed.

【0004】アナログ回路は、論理設計の場合のNAN
Dゲート、フリップフロップ回路などの基本セルと、C
PU、RAM、ROMなどのメガマクロとを総称したハ
ードマクロのようなレイアウト的に固定した回路ブロッ
クを有しないのが一般的である。差動増幅回路や比較回
路、混合回路などの場合も、機能は同一であっても要求
特性が多用であるために、論理回路のハードマクロのよ
うな再利用が困難であり、半導体集積回路に合わせて個
別に設計が行われる。
An analog circuit is a NAN in the case of logic design.
Basic cells such as D gate and flip-flop circuit, and C
Generally, it does not have a fixed circuit block in layout such as a hard macro which is a generic name of mega macros such as PU, RAM and ROM. Even in the case of a differential amplifier circuit, a comparison circuit, a mixed circuit, etc., even if the functions are the same, the required characteristics are often used, so it is difficult to reuse them like a hard macro of a logic circuit, and it is difficult to reuse them in a semiconductor integrated circuit. The design will be done individually.

【0005】すなわちアナログ回路の場合は、回路ブロ
ックと全体の半導体集積回路との設計が同時並行的に進
められるという特徴がある。したがって、設計の初期段
階で半導体チップ面積及び回路ブロック面積を精度良く
予測しておかないと、予測した面積でレイアウト出来な
いという場合が発生し、チップ面積及び回路ブロック面
積を再度予測し直し、レイアウトをやり直さざるを得な
くなり、設計期間が長期化するという問題がある。
That is, the analog circuit is characterized in that the circuit block and the entire semiconductor integrated circuit can be designed in parallel at the same time. Therefore, if the semiconductor chip area and the circuit block area are not accurately predicted at the initial stage of design, the layout may not be possible with the predicted area, and the chip area and the circuit block area may be predicted again. There is a problem that the design period will be extended because of the necessity of re-doing.

【0006】さらに予測したチップ面積よりも実際にレ
イアウトしたチップ面積が大きくなった場合、この半導
体チップを搭載した半導体装置のコストが高くなり、半
導体装置のコスト競争力が失われてしまうという深刻な
問題が発生する。
Further, if the actually laid-out chip area becomes larger than the predicted chip area, the cost of the semiconductor device mounted with this semiconductor chip becomes high and the cost competitiveness of the semiconductor device is lost. The problem occurs.

【0007】上記のような理由により、半導体チップ面
積及び半導体集積回路を構成する各回路ブロックの回路
ブロック面積を精度良く予測することは極めて重要であ
る。
For the above reasons, it is extremely important to accurately predict the semiconductor chip area and the circuit block area of each circuit block forming the semiconductor integrated circuit.

【0008】半導体チップ面積及び半導体集積回路を構
成する各回路ブロックの回路ブロック面積を予測する第
1の従来技術として、手計算で行う方法がある。
As a first conventional technique for predicting the semiconductor chip area and the circuit block area of each circuit block constituting the semiconductor integrated circuit, there is a method of performing manual calculation.

【0009】この方法を図20を参照して説明すると、
ステップS201で回路図201を構成する素子を素子
毎に分類し、抵抗についてはステップS202で抵抗値
の総和を算出する。続いてステップS203において、
基準抵抗に換算した抵抗本数を算出する。例えば、基準
抵抗を1KΩとし、ステップS202で算出した回路図
を構成する全ての抵抗の抵抗値が100KΩの場合、基
準抵抗に換算した抵抗本数は100本となる。
This method will be described with reference to FIG.
In step S201, the elements forming the circuit diagram 201 are classified for each element, and regarding resistance, the total sum of resistance values is calculated in step S202. Then, in step S203,
Calculate the number of resistors converted to the reference resistance. For example, when the reference resistance is set to 1 KΩ and the resistance values of all the resistors that form the circuit diagram calculated in step S202 are 100 KΩ, the number of resistors converted into the reference resistance is 100.

【0010】次にステップS204において、ステップ
S203で基準抵抗に換算した抵抗本数に、基準抵抗の
面積を乗じて抵抗領域の面積を算出する。
Next, in step S204, the area of the resistance region is calculated by multiplying the number of resistors converted into the reference resistance in step S203 by the area of the reference resistance.

【0011】また回路素子が容量の場合は、ステップS
205で容量値の総和を算出する。続いてステップS2
06において、基準容量に換算した容量個数を算出す
る。例えば、基準容量を10pFとし、ステップS20
5で算出した回路図を構成する全ての容量の容量値が1
nFの場合、基準容量に換算した容量個数は100個と
なる。
If the circuit element is a capacitor, step S
At 205, the total sum of capacitance values is calculated. Then step S2
At 06, the number of capacitors converted to the reference capacity is calculated. For example, the reference capacitance is set to 10 pF, and step S20 is performed.
The capacitance value of all the capacitors that make up the circuit diagram calculated in 5 is 1
In the case of nF, the number of capacitors converted to the reference capacitor is 100.

【0012】次にステップS207において、ステップ
S206で基準容量に換算した容量個数に、基準容量の
面積を乗じて容量領域の面積を算出する。
Next, in step S207, the area of the capacity region is calculated by multiplying the area of the reference capacity by the number of capacitors converted into the reference capacity in step S206.

【0013】また回路素子がトランジスタの場合は、ス
テップS208でトランジスタの種類毎にトランジスタ
数を算出し、ステップS209でトランジスタの面積に
トランジスタ数を乗じて算出したトランジスタ種類毎の
面積を、全てのトランジスタの種類について加算してト
ランジスタ領域の面積を算出する。
If the circuit element is a transistor, the number of transistors is calculated for each type of transistor in step S208, and the area for each transistor type is calculated by multiplying the area of the transistor by the number of transistors in step S209. Then, the area of the transistor region is calculated by adding the above types.

【0014】次にステップS210において、抵抗領
域、容量領域、トランジスタ領域のそれぞれの面積を加
算し、この加算値に配線のための配線面積と、入出力バ
ッファ、ボンディングパッド等からなるチップ周辺領域
の面積を加算してチップ面積を算出する。
Next, in step S210, the areas of the resistance area, the capacitance area, and the transistor area are added, and the wiring area for wiring and the chip peripheral area including the input / output buffer, bonding pad, etc. are added to this added value. The area is added to calculate the chip area.

【0015】また半導体チップ面積及び半導体集積回路
を構成する各回路ブロックの回路ブロック面積を自動的
に予測する第2の従来技術が、特開平7−244682
号公報に記載されている。このチップ面積の算出方法を
図21を参照して説明すると、ステップS211でネッ
トリスト211を参照して、高電位電源から低電位電源
への経路を構成する素子をその素子毎にグループ化し、
ステップS212,S213で、予め設定した近接配置
条件を満たす素子が複数のグループに含まれる場合はそ
の複数のグループを1つのグループに合成する。
A second conventional technique for automatically predicting the semiconductor chip area and the circuit block area of each circuit block constituting the semiconductor integrated circuit is disclosed in Japanese Patent Laid-Open No. 7-244682.
It is described in Japanese Patent Publication No. The method of calculating the chip area will be described with reference to FIG. 21. In step S211, the netlist 211 is referenced to group the elements constituting the path from the high potential power source to the low potential power source for each element,
In steps S212 and S213, when the elements that satisfy the preset close placement condition are included in the plurality of groups, the plurality of groups are combined into one group.

【0016】次にステップS216で、合成したグルー
プ毎の面積予測を行う。具体的には、抵抗、容量など一
律的に形状が定まらない素子については、素子自動生成
パラメータファイル212に格納された素子自動生成パ
ラメータを参照して、ステップS216で素子毎にレイ
アウトデータを自動生成する。そしてグループの面積予
測式に基づいて、素子毎に合計した面積に各素子毎の係
数を乗じて、各グループ毎の面積予測を行う。
Next, in step S216, the area of each combined group is predicted. Specifically, for elements whose shapes such as resistance and capacitance are not uniformly determined, the element automatic generation parameters stored in the element automatic generation parameter file 212 are referenced, and layout data is automatically generated for each element in step S216. To do. Then, based on the area prediction formula of the group, the total area for each element is multiplied by the coefficient for each element to perform the area prediction for each group.

【0017】[0017]

【発明が解決しようとする課題】上述した手計算に基づ
く第1の従来技術は、抵抗、容量の各素子当たりの面積
を実際のレイアウトに即して予測するのではなく、平均
化して予測を行っている。抵抗の面積は、抵抗の絶対精
度、相対精度あるいは静電気による破壊対策等のために
単独に絶縁領域に形成し電気的にフローティングにする
場合などのレイアウト制約条件により大きく変化する
が、手計算に基づく第1の従来技術ではこれらの点が考
慮されておらず、実際にレイアウトした場合の面積より
かなり小さく面積を予測する傾向がある。
The first conventional technique based on the above-mentioned manual calculation does not predict the area per resistance and capacitance of each element according to the actual layout, but averages the prediction. Is going. The area of the resistor varies greatly depending on the layout constraints such as the absolute precision and relative precision of the resistor, or the case where the resistor is separately formed in the insulating region and electrically floating in order to prevent damage due to static electricity, etc. These points are not taken into consideration in the first conventional technique, and the area tends to be predicted to be considerably smaller than the area actually laid out.

【0018】したがって、この方法で予測した回路ブロ
ック面積またはチップ面積を基にレイアウトした場合、
予測した回路ブロック面積またはチップ面積内に素子を
配置することができず、再レイアウトしなければならな
い場合が発生する。
Therefore, when the layout is made based on the circuit block area or the chip area predicted by this method,
In some cases, the elements cannot be placed within the predicted circuit block area or chip area, and the layout must be re-laid out.

【0019】また回路ブロック面積またはチップ面積が
小さくなる傾向を補正するために、適当な係数を最終的
に回路ブロック面積またはチップ面積に乗じて、補正し
た回路ブロック面積またはチップ面積を算出する方法も
あるが、妥当な係数の算出が困難であり、係数を大きく
とりすぎると、過大に大きな面積として予測することに
なる。すなわち、第1の従来技術では、回路ブロック面
積またはチップ面積を正確に予測することは困難であ
る。
In order to correct the tendency that the circuit block area or the chip area becomes small, a method of finally multiplying the circuit block area or the chip area by an appropriate coefficient to calculate the corrected circuit block area or the chip area is also available. However, it is difficult to calculate an appropriate coefficient, and if the coefficient is too large, it will be predicted as an excessively large area. That is, with the first conventional technique, it is difficult to accurately predict the circuit block area or the chip area.

【0020】また手計算による人為的ミスが発生する恐
れがあり、素子数の増加と共に計算量が増加し、計算ミ
スが発生する可能性が高くなってきている。
Further, there is a possibility that a human error may occur due to the manual calculation, and the calculation amount increases as the number of elements increases, so that the possibility of the calculation error increasing.

【0021】また半導体チップ面積及び半導体集積回路
を構成する各回路ブロックの回路ブロック面積を自動的
に予測する第2の従来技術は、ネットリスト情報、トラ
ンジスタ等の素子のレイアウト形状、素子自動生成パラ
メータを参照して、自動的に回路ブロック面積またはチ
ップ面積を予測することが可能なものの、アナログ回路
の面積予測において重要な素子精度を考慮していない。
したがって、第1の従来技術と同様に、回路ブロック面
積またはチップ面積を正確に予測することは困難であ
る。
The second prior art for automatically predicting the semiconductor chip area and the circuit block area of each circuit block constituting the semiconductor integrated circuit is netlist information, layout shape of elements such as transistors, and element automatic generation parameters. Although it is possible to automatically predict the circuit block area or the chip area by referring to, the element accuracy, which is important in the area prediction of the analog circuit, is not considered.
Therefore, similarly to the first conventional technique, it is difficult to accurately predict the circuit block area or the chip area.

【0022】このため本発明の目的は、回路設計後にレ
イアウト設計を行わずに、アナログ回路の面積またはア
ナログ・ディジタル混在集積回路の面積を高精度で、か
つ自動的に予測することが可能な半導体集積回路のレイ
アウト設計方法及びレイアウト設計装置を提供すること
にある。
Therefore, an object of the present invention is to provide a semiconductor capable of highly accurately and automatically predicting the area of an analog circuit or the area of an analog / digital mixed integrated circuit without performing layout design after circuit design. An object is to provide a layout designing method and a layout designing device for an integrated circuit.

【0023】また本発明の他の目的は、正確な回路ブロ
ック面積またはチップ面積予測に基づいて、回路ブロッ
クまたは半導体チップの内部レイアウトを実行すること
で、レイアウトの再設計が少なく設計期間を短縮するこ
とが可能な半導体集積回路のレイアウト設計方法及びレ
イアウト設計装置を提供することにある。
Another object of the present invention is to carry out an internal layout of a circuit block or a semiconductor chip based on an accurate circuit block area or chip area prediction, thereby reducing redesign of the layout and shortening the design period. It is an object of the present invention to provide a layout designing method and a layout designing apparatus for a semiconductor integrated circuit capable of performing the same.

【0024】[0024]

【課題を解決するための手段】このため本発明の半導体
集積回路のレイアウト設計装置は、回路ブロックを含む
半導体集積回路のチップ面積または前記回路ブロックの
面積を予測する半導体集積回路のレイアウト設計装置で
あって、前記半導体集積回路に含まれる前記回路ブロッ
クを、レイアウト形状が定まったハードブロックとレイ
アウト形状が定まっていないソフトブロックとに分割す
る回路ブロック分割手段と、前記ソフトブロックを構成
する素子の種類を判定し、判定結果である素子判定情報
を出力する素子判定手段と、前記素子判定情報と前記素
子の特性に関する情報である素子特性情報を参照して、
前記素子毎に素子面積を算出する素子面積予測手段と、
前記素子面積を参照して、前記ソフトブロックの面積を
算出する回路ブロック面積予測手段とを備え、前記素子
特性情報は、抵抗の相対精度に関する情報、抵抗のバイ
アスをフローティングにするための情報の少なくとも一
つを含むことを特徴としている。
Therefore, a layout designing apparatus for a semiconductor integrated circuit according to the present invention is a layout designing apparatus for a semiconductor integrated circuit for predicting a chip area of a semiconductor integrated circuit including a circuit block or an area of the circuit block. And a circuit block dividing means for dividing the circuit block included in the semiconductor integrated circuit into a hard block having a fixed layout shape and a soft block having a non-fixed layout shape, and a type of an element forming the soft block. The element determination means for outputting the element determination information that is the determination result, and the element determination information and the element characteristic information that is information related to the characteristics of the element,
Element area prediction means for calculating the element area for each element,
Said reference element area, e Bei a circuit block area prediction means for calculating the area of the soft blocks, wherein the device
The characteristic information includes information about the relative accuracy of the resistance and the resistance
At least one of the information to make ass floating
It is characterized by including one.

【0025】また本発明の半導体集積回路のレイアウト
設計方法は、回路ブロックを含む半導体集積回路のチッ
プ面積または前記回路ブロックの面積を予測する半導体
集積回路のレイアウト設計方法であって、前記半導体集
積回路を構成する前記回路ブロックを、レイアウト形状
が定まったハードブロックとレイアウト形状が定まって
いないソフトブロックとに分割する回路ブロック分割工
程と、前記半導体集積回路を構成する素子の種類を判定
し、判定結果である素子判定情報を出力する素子判定工
程と、前記素子判定情報と前記素子の特性に関する情報
である素子特性情報を参照して、前記素子毎に素子面積
を算出する素子面積予測工程と、前記素子面積を参照し
て、前記ソフトブロックの面積を算出する回路ブロック
面積予測工程とを備え、前記素子面積予測工程は、バイ
ポーラトランジスタの面積を算出するバイポーラトラン
ジスタ面積予測工程、MOSトランジスタの面積を算出
するMOSトランジスタ面積予測工程、抵抗の面積を算
出する抵抗面積予測工程、容量の面積を算出する容量面
積予測工程、ダイオードの面積を算出するダイオード面
積予測工程のうち少なくとも一つを備え、 前記MOSト
ランジスタ面積予測工程は、前記MOSトランジスタの
ゲート長が所定の最大ゲート長よりも大きいか否かを判
定するゲート長判定工程と、前記ゲート長判定工程で、
ゲート長が前記最大ゲート長よりも大きいと判定された
場合、前記ゲート長分割数で前記ゲート長を除した値で
ある分割ゲート長が、前記最大ゲート長よりも小さいか
等しくなるように、前記ゲート長分割数を算出するゲー
ト長分割数算出工程と、前記ゲート長分割数を参照し
て、前記MOSトランジスタの面積を算出するMOSト
ランジスタ面積算出工程と、を備えている。
A semiconductor integrated circuit layout designing method according to the present invention is a semiconductor integrated circuit layout designing method for predicting a chip area of a semiconductor integrated circuit including a circuit block or an area of the circuit block. A circuit block dividing step of dividing the circuit block configuring the above into a hard block whose layout shape is fixed and a soft block whose layout shape is not fixed, and a determination result of the type of the element that constitutes the semiconductor integrated circuit. An element determination step of outputting element determination information, which is referred to element characteristic information, which is information regarding the element determination information and the characteristics of the element, an element area prediction step of calculating an element area for each element, A circuit block area prediction step of calculating the area of the soft block with reference to the element area. For example, the element area prediction step, bi
A bipolar transistor that calculates the area of a polar transistor
Dista area prediction process, calculate MOS transistor area
MOS transistor area prediction process, calculate resistor area
Prediction process of resistance area, capacity surface to calculate capacity area
Product prediction process, diode surface to calculate diode area
At least one of the product prediction steps ,
The transistor area prediction step is performed in the MOS transistor.
Determine if the gate length is greater than the predetermined maximum gate length
In the gate length determination step to determine and the gate length determination step,
It was determined that the gate length was greater than the maximum gate length
In this case, use the value obtained by dividing the gate length by the number of divisions of the gate length.
Is a certain split gate length smaller than the maximum gate length?
A game that calculates the number of gate length divisions so that they are equal.
Refer to the gate length division number calculation step and the gate length division number.
To calculate the area of the MOS transistor.
And a transistor area calculating step .

【0026】[0026]

【発明の実施の形態】次に、本発明の半導体集積回路の
レイアウト設計装置の実施の形態について図面を参照し
て説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, an embodiment of a layout designing apparatus for a semiconductor integrated circuit of the present invention will be described with reference to the drawings.

【0027】図1は、本発明の半導体集積回路のレイア
ウト設計方法に用いるレイアウト設計装置の実施の形態
を示すブロック図であり、半導体集積回路の回路接続情
報を格納した回路接続情報ファイル1と、プロセス名
称、使用可能な素子、各拡散層毎の層抵抗値、単位面積
当たりの容量値、配線層数などのプロセス情報を格納し
たプロセス情報ファイル2と、素子を配置するための配
置格子情報、配線格子に関する情報、素子をレイアウト
する際の配線マージンを含む設計規則、NAND、フリ
ップフロップ回路、CPUなどのレイアウト的に固定し
たハードブロックの外形、入出力端子などレイアウトに
関する情報を格納したレイアウト情報ファイル3とを有
する。
FIG. 1 is a block diagram showing an embodiment of a layout designing apparatus used for a layout designing method of a semiconductor integrated circuit according to the present invention. A circuit connection information file 1 storing circuit connection information of a semiconductor integrated circuit, A process information file 2 storing process information such as process name, usable elements, layer resistance value for each diffusion layer, capacitance value per unit area, number of wiring layers, and arrangement grid information for arranging elements. A layout information file that stores information about wiring grids, design rules including wiring margins when laying out elements, outlines of fixed hard blocks such as NAND, flip-flop circuits, and CPUs, layout information such as input / output terminals. 3 and 3.

【0028】なおプロセス情報の一部、例えば抵抗を形
成する拡散層の層抵抗値、MOSコンデンサの容量を決
める単位面積当たりの容量値は、レイアウト情報として
も用いられ、レイアウト情報ファイル3に格納されてい
る。したがって、プロセス情報が変更されると、これに
連動してレイアウト情報ファイル3に格納されているプ
ロセス情報の一部も変更される。
A part of the process information, for example, the layer resistance value of the diffusion layer forming the resistance and the capacitance value per unit area that determines the capacitance of the MOS capacitor are also used as layout information and stored in the layout information file 3. ing. Therefore, when the process information is changed, a part of the process information stored in the layout information file 3 is also changed in association with the change.

【0029】また本発明のレイアウト設計装置は、P型
抵抗かポリシリコン抵抗か薄膜抵抗かなどの素子の詳細
なタイプ、絶対精度、相対精度などを含む素子特性情報
を格納した素子特性情報ファイル4と、回路接続情報を
参照して、半導体集積回路を回路ブロックに分割する回
路ブロック分割手段5とを備えている。
Further, the layout designing apparatus of the present invention stores the element characteristic information file 4 storing the element type information including the detailed type of the element such as P type resistance, polysilicon resistance or thin film resistance, absolute accuracy and relative accuracy. And circuit block dividing means 5 for dividing the semiconductor integrated circuit into circuit blocks with reference to the circuit connection information.

【0030】さらに本発明のレイアウト設計装置は、大
きさ及び形状が定まっていないブロックであるソフトブ
ロックを構成する素子が、バイポーラトランジスタ、M
OSトランジスタ、抵抗、容量、ショットキーダイオー
ドまたは受光ダイオードなどのダイオードのいずれであ
るかについて、素子の種類を判定し、素子判定情報を素
子面積予測手段7に出力する素子判定手段6を有する。
Further, in the layout designing apparatus of the present invention, the elements constituting the soft block, which is a block of which size and shape are not fixed, are bipolar transistors, M
It has an element determination unit 6 that determines the type of element regarding whether it is an OS transistor, a resistor, a capacitor, or a diode such as a Schottky diode or a light receiving diode, and outputs element determination information to the element area prediction unit 7.

【0031】素子面積予測手段7は、バイポーラトラン
ジスタ面積予測手段71,MOSトランジスタ面積予測
手段72、抵抗面積予測手段73、容量面積予測手段7
4、ダイオード面積予測手段75から構成され、素子判
定手段6から出力される素子判定情報と、素子特性情報
ファイル4から出力される素子特性情報を参照して、素
子毎に素子の面積を予測する。
The element area prediction means 7 is a bipolar transistor area prediction means 71, a MOS transistor area prediction means 72, a resistance area prediction means 73, and a capacitance area prediction means 7.
4. The device area is predicted for each device by referring to the device determination information output from the device determination device 6 and the device characteristic information output from the device characteristic information file 4 which is composed of the diode area prediction device 75. .

【0032】すなわち、バイポーラトランジスタ面積予
測手段71は、個々のバイポーラトランジスタの面積予
測を行い予測バイポーラトランジスタ面積を算出し、M
OSトランジスタ面積予測手段72は、個々のMOSト
ランジスタの面積予測を行い予測MOSトランジスタ面
積を算出し、抵抗面積予測手段73は、個々の抵抗の面
積予測を行い予測抵抗面積を算出し、容量面積予測手段
74は、個々の容量の面積予測を行い予測容量面積を算
出し、ダイオード面積予測手段75は、個々のダイオー
ドの面積予測を行い予測ダイオード面積を算出する。
That is, the bipolar transistor area predicting means 71 predicts the area of each bipolar transistor, calculates the predicted bipolar transistor area, and calculates M
The OS transistor area prediction means 72 calculates the predicted MOS transistor area by performing the area prediction of each MOS transistor, and the resistance area prediction means 73 calculates the predicted resistance area by performing the area prediction of each resistance. The means 74 predicts the area of each capacitor to calculate the predicted capacity area, and the diode area prediction means 75 predicts the area of each diode to calculate the predicted diode area.

【0033】また本発明のレイアウト設計装置は、回路
ブロック面積予測手段8と、チップ面積予測手段9と、
素子レイアウト手段10と、ソフトブロックレイアウト
手段11と、フロアプラン生成手段12と、配置および
配線手段13と、レイアウトデータを格納したレイアウ
トデータファイル14を備えている。
The layout designing apparatus of the present invention further comprises a circuit block area predicting means 8, a chip area predicting means 9,
The device layout unit 10, the soft block layout unit 11, the floor plan generation unit 12, the layout and wiring unit 13, and the layout data file 14 storing the layout data are provided.

【0034】次に図1に示した本発明によるレイアウト
設計装置の動作について説明する。
Next, the operation of the layout design apparatus according to the present invention shown in FIG. 1 will be described.

【0035】最初に図2,3を参照して回路ブロック分
割手段5の動作について説明する。
First, the operation of the circuit block dividing means 5 will be described with reference to FIGS.

【0036】図2は、半導体集積回路の半導体チップ2
0の概略図であり、ボンディングパッド21と入出力バ
ッファ22を含む周辺部の内側に設けられたチップ内部
領域23に、CPU24,RAM25,ディジタル回路
ブロック26,アナログ回路ブロック27,28、素子
29が配置されている。
FIG. 2 shows a semiconductor chip 2 of a semiconductor integrated circuit.
0 is a schematic diagram of 0, and a CPU 24, a RAM 25, a digital circuit block 26, analog circuit blocks 27, 28, and an element 29 are provided in a chip internal area 23 provided inside a peripheral portion including a bonding pad 21 and an input / output buffer 22. It is arranged.

【0037】またディジタル回路ブロック26の内部に
は、フリップフロップ回路などの基本セル261,26
2等がレイアウトされており、アナログ回路ブロック2
7の内部には、アナログ回路ブロック271,272,
273と素子274,275がレイアウトされている。
Inside the digital circuit block 26, basic cells 261 and 26 such as flip-flop circuits are provided.
2 etc. are laid out, and analog circuit block 2
7, the analog circuit blocks 271, 272,
273 and elements 274 and 275 are laid out.

【0038】さらに、アナログ回路ブロック271は、
素子2711,2712〜によりレイアウトされてい
る。このように半導体チップ20は、回路ブロックと素
子を用いて階層的に設計されている。
Further, the analog circuit block 271 is
It is laid out by the elements 2711 and 1212. As described above, the semiconductor chip 20 is hierarchically designed using the circuit blocks and the elements.

【0039】図3は半導体チップ20の階層構造を示し
ており、最上位階層であるトップは半導体チップ20で
あり、半導体チップ20は、CPU24,RAM25,
ディジタル回路ブロック26,アナログ回路ブロック2
7、素子29、ボンディングパッド21、入出力バッフ
ァ22などから構成されている。
FIG. 3 shows a hierarchical structure of the semiconductor chip 20. The top, which is the highest hierarchy, is the semiconductor chip 20, and the semiconductor chip 20 includes the CPU 24, the RAM 25,
Digital circuit block 26, analog circuit block 2
7, an element 29, a bonding pad 21, an input / output buffer 22, and the like.

【0040】またアナログ回路ブロック27は、アナロ
グ回路ブロック271,272、素子274,275〜
などから構成されている。さらにアナログ回路ブロック
271は、トランジスタ、抵抗、容量などの素子271
1,2712などから構成されている。
The analog circuit block 27 includes analog circuit blocks 271, 272, elements 274, 275-275.
Etc. Further, the analog circuit block 271 includes elements 271 such as transistors, resistors and capacitors.
1, 712 and the like.

【0041】回路ブロック分割手段5は、回路接続情報
を入力し回路接続情報に含まれるブロック情報を参照し
て、図3に示すような階層構造を生成し、半導体集積回
路をCPU24,RAM25、基本セルなどレイアウト
的に固定した個々のハードブロックと、個々のソフトブ
ロックとに分割する。図3で、アナログ回路ブロック2
7,271,272などがソフトブロックである。
The circuit block dividing means 5 inputs the circuit connection information and refers to the block information included in the circuit connection information to generate a hierarchical structure as shown in FIG. It is divided into individual hard blocks whose layout is fixed, such as cells, and individual soft blocks. In FIG. 3, the analog circuit block 2
7, 271, 272 and the like are soft blocks.

【0042】次に素子判定手段6は、半導体チップ直下
にある素子の種類、またはソフトブロック毎にソフトブ
ロックを構成する全ての素子の種類を判定し、素子判定
情報として素子面積予測手段7に出力する。
Next, the element judging means 6 judges the kind of the element directly under the semiconductor chip or the kind of all the elements constituting the soft block for each soft block, and outputs it to the element area predicting means 7 as element judgment information. To do.

【0043】そして素子面積予測手段7は、素子判定手
段6から出力される素子判定情報と、素子特性情報ファ
イル4から出力される素子特性情報を参照して、素子毎
に素子の面積を予測し、予測素子面積を出力する。この
とき、第1の従来技術で説明したような平均的な素子面
積を算出するのではなく、回路特性上個々の素子に要求
される特性を考慮して面積の予測を行う。
The element area prediction means 7 refers to the element determination information output from the element determination means 6 and the element characteristic information output from the element characteristic information file 4 to predict the element area for each element. , The predicted element area is output. At this time, instead of calculating the average element area as described in the first conventional technique, the area is predicted in consideration of the characteristics required for individual elements in terms of circuit characteristics.

【0044】例えば、抵抗R1,R2がそれぞれ30K
Ω,60KΩで絶対精度が15%、相対精度が3%の場
合、絶対精度が15%を満足するように抵抗幅が定めら
れ、抵抗を複数の抵抗に分割し、分割した抵抗を直列ま
たは並列に分割して相対精度が3%を満足するような面
積予測関数が用意されており、この面積予測関数を用い
て抵抗R1,R2の予測面積が算出される。
For example, the resistors R1 and R2 are 30K each.
When the absolute accuracy is 15% and the relative accuracy is 3% at Ω and 60KΩ, the resistance width is determined so that the absolute accuracy satisfies 15%, the resistance is divided into multiple resistors, and the divided resistors are connected in series or in parallel. An area prediction function is prepared such that the relative accuracy is 3% by dividing the area into two areas, and the predicted area of the resistors R1 and R2 is calculated using this area prediction function.

【0045】次に回路ブロック面積予測手段8は、素子
面積予測手段7から出力された予測素子面積とレイアウ
ト情報に含まれるハードブロックの面積情報および配線
マージンの情報とを参照して、ソフトブロックの面積を
予測し、予測回路ブロック面積を算出する。予測回路ブ
ロック面積の算出方法は幾つかあるが、高速に算出する
場合は次の(1)式を用いる。
Next, the circuit block area predicting means 8 refers to the predicted element area output from the element area predicting means 7 and the hard block area information and the wiring margin information included in the layout information to refer to the soft block area. The area is predicted and the predicted circuit block area is calculated. Although there are several methods for calculating the prediction circuit block area, the following equation (1) is used for high speed calculation.

【0046】 予測回路ブロック面積=(Σ予測バイポーラトランジスタ面積)×配線マージ ン1+(Σ予測MOSトランジスタ面積)×配線マージン2+(Σ予測抵抗面積 )×配線マージン3+(Σ予測容量面積)×配線マージン4+(Σ予測ダイオー ド面積)×配線マージン5+(Σ下位の回路ブロック面積)×配線マージン5 ・・・(1) ここで下位の回路ブロック面積は、面積を予測している
回路ブロックの内部に存在し、階層ツリー構造における
面積を予測している回路ブロックの直下に位置する回路
ブロックの予測面積あるいは確定面積である。
Prediction circuit block area = (Σ prediction bipolar transistor area) × wiring margin 1+ (Σ prediction MOS transistor area) × wiring margin 2+ (Σ predicted resistance area) × wiring margin 3+ (Σ predicted capacitance area) × wiring margin 4+ (Σ predicted diode area) × wiring margin 5+ (Σ lower circuit block area) × wiring margin 5 (1) Here, the lower circuit block area exists inside the circuit block whose area is predicted. , The predicted area or the determined area of the circuit block located immediately below the circuit block whose area is predicted in the hierarchical tree structure.

【0047】また、加算は、素子の種類毎にソフトブロ
ックを構成する全ての素子について行う。さらに、配線
マージン1〜5は、それぞれの素子間を配線するのに必
要な配線面積に関連した係数であり、通常1.1〜1.
4程度の値が用いられる。
Further, the addition is carried out for all the elements forming the soft block for each element type. Furthermore, the wiring margins 1 to 5 are coefficients related to the wiring area required for wiring between the respective elements, and normally 1.1 to 1.
A value of about 4 is used.

【0048】なお上記の説明において、半導体集積回路
を構成する素子をバイポーラトランジスタ、MOSトラ
ンジスタ、抵抗、容量、ダイオードに分類したが、この
分類以外の特殊素子、例えば温度センサ、圧力センサな
どの各種センサなどを同一チップ上に搭載する場合につ
いても上記の方法を適用でき、(1)式に特殊素子の面
積項を加算する。
In the above description, the elements constituting the semiconductor integrated circuit are classified into bipolar transistors, MOS transistors, resistors, capacitors, and diodes. Special elements other than this classification, for example, various sensors such as temperature sensors and pressure sensors. The above method can be applied to the case where the above are mounted on the same chip, and the area term of the special element is added to the equation (1).

【0049】チップ面積予測手段9は、回路ブロック面
積予測手段8で算出された予測回路ブロック面積と、素
子面積予測手段7から出力された予測素子面積と、レイ
アウト情報に含まれるハードブロックの面積情報および
配線マージンの情報とを参照して、予測チップ面積を算
出する。
The chip area predicting means 9 estimates the predicted circuit block area calculated by the circuit block area predicting means 8, the predicted element area output from the element area predicting means 7, and the hard block area information included in the layout information. The predicted chip area is calculated with reference to the information on the wiring margin and the wiring margin information.

【0050】予測チップ面積の算出方法は幾つかある
が、一つの方法として次の(2)式を用いて算出する。
There are several methods for calculating the predicted chip area, but one method is to use the following equation (2).

【0051】 予測チップ面積=(Σ予測回路ブロック面積)×配線マージン6+(Σハード ブロック面積)×配線マージン7+(Σ予測素子面積)×配線マージン8+周辺 領域面積 ・・・(2) ここで周辺領域面積は、スクライブ線、ボンディングパ
ッド、入出力バッファなどが配置されているチップ周辺
部の面積であり、加算は、階層構造上におけるチップの
直下に位置する全てのソフトブロック、ハードブロッ
ク、素子について行う。
Predicted chip area = (Σ predicted circuit block area) × wiring margin 6+ (Σ hard block area) × wiring margin 7+ (Σ predicted element area) × wiring margin 8 + peripheral region area (2) The area area is the area around the chip where scribe lines, bonding pads, I / O buffers, etc. are arranged. Addition is performed for all soft blocks, hard blocks, and devices located immediately below the chip in the hierarchical structure. To do.

【0052】次に素子レイアウト手段10は、ソフトブ
ロックを構成する素子や半導体チップ直下に位置する素
子などレイアウトすべき素子について、素子面積予測手
段7から出力された予測素子面積と、素子特性情報を参
照し、素子のレイアウトである素子レイアウトを生成す
る。このとき、素子が複数の単位素子などから構成され
ている場合、単位素子間の配線も生成する。
Next, the element layout means 10 provides the predicted element area output from the element area prediction means 7 and the element characteristic information for the elements to be laid out such as the elements forming the soft block and the elements located immediately below the semiconductor chip. An element layout, which is a layout of elements, is generated with reference. At this time, when the element is composed of a plurality of unit elements or the like, wiring between the unit elements is also generated.

【0053】またソフトブロックレイアウト手段11
は、素子レイアウト手段10で生成された素子レイアウ
トとレイアウト情報に含まれるハードブロックのレイア
ウト情報を用い、回路ブロック面積予測手段8で生成さ
れた予測回路ブロック面積を参照して、ソフトブロック
のレイアウトであるソフトブロックレイアウトを生成す
る。
Soft block layout means 11
Is the layout of the soft block by using the element layout generated by the element layout unit 10 and the layout information of the hard block included in the layout information and referring to the predicted circuit block area generated by the circuit block area prediction unit 8. Generate a soft block layout.

【0054】次にフロアプラン生成手段12は、ソフト
ブロックレイアウト手段11で生成されたソフトブロッ
クレイアウトと、素子レイアウト手段10で生成された
素子レイアウトと、レイアウト情報に含まれるハードブ
ロックのレイアウト情報を参照して、半導体チップのフ
ロアプランを実行する。
Next, the floor plan generation means 12 refers to the soft block layout generated by the soft block layout means 11, the element layout generated by the element layout means 10, and the layout information of the hard block included in the layout information. Then, the semiconductor chip floor plan is executed.

【0055】また配置・配線手段13は、フロアプラン
生成手段12で生成されたフロアプランを参照し、素子
レイアウトと、ハードブロックのレイアウト情報と、ソ
フトブロックレイアウトを用いて、チップ内部領域の回
路ブロックおよび素子の配置と、これら回路ブロックと
素子、および入出力バッファあるいはボンディングパッ
ド相互間の配線を行い、ボンディングパッドや入出力バ
ッファのレイアウトを含めてチップ全体のレイアウトを
生成し、レイアウトデータとして出力する。
The layout / wiring means 13 refers to the floor plan generated by the floor plan generating means 12, and uses the element layout, the hard block layout information, and the soft block layout to determine the circuit blocks in the chip internal area. And the arrangement of elements, wiring between these circuit blocks and elements, and the input / output buffer or bonding pads, and the layout of the entire chip including the layout of the bonding pads and input / output buffer is generated and output as layout data. .

【0056】こうして本発明のレイアウト設計装置は、
回路接続情報と、プロセス情報と、レイアウト情報と、
素子特性情報とを参照して、回路設計後にレイアウト設
計を行わずに、アナログ回路ブロックの面積またはアナ
ログ・ディジタル混在集積回路の面積を高精度でかつ自
動的に予測すると共に、正確な回路ブロック面積または
チップ面積予測に基づいて、回路ブロックまたは半導体
チップの内部レイアウトを実行することで、レイアウト
の再設計が少なく設計期間を短縮することが可能であ
る。
Thus, the layout design apparatus of the present invention is
Circuit connection information, process information, layout information,
With reference to the device characteristic information, the area of the analog circuit block or the area of the analog / digital mixed integrated circuit can be predicted with high accuracy and automatically without performing layout design after the circuit design. Alternatively, by executing the internal layout of the circuit block or the semiconductor chip based on the chip area prediction, it is possible to reduce the redesign of the layout and shorten the design period.

【0057】次に素子特性情報ファイル4に格納されて
いる素子特性情報について、図4を参照して説明する。
Next, the element characteristic information stored in the element characteristic information file 4 will be described with reference to FIG.

【0058】図4において、1行目はブロック1に属す
る抵抗R1についての素子特性が記述されており、抵抗
R1はModelがRP−すなわちP型の低濃度拡散抵
抗であることを示している。また、抵抗R5を基準とし
た相対精度が必要なことを表し、その相対精度は3%で
ある。さらに抵抗R1をレイアウトするための設計基準
情報を含むTypeは、レイアウト情報のType1を
参照することを表している。
In FIG. 4, the first line describes the element characteristics of the resistor R1 belonging to the block 1, and the resistor R1 indicates that the Model is an RP-type P-type low concentration diffusion resistor. It also indicates that the relative accuracy based on the resistor R5 is required, and the relative accuracy is 3%. Further, the Type including the design reference information for laying out the resistor R1 indicates that the Type 1 of the layout information is referred to.

【0059】同様に2行目は、ブロック1に属する抵抗
R2についての素子特性が記述されており、抵抗R2
は、抵抗R5を基準とした相対精度が必要なことを表
し、その相対精度は1%である。
Similarly, in the second line, the element characteristics of the resistor R2 belonging to the block 1 are described.
Indicates that relative accuracy based on the resistor R5 is required, and the relative accuracy is 1%.

【0060】また8行目はブロック2に属する抵抗R1
1は、ModelがRP+すなわちP型の高濃度拡散抵
抗であることを表し、レイアウト形状はレイアウト情報
のFL、すなわちフローティングであることを示すパラ
メータを参照することを示している。
The eighth row is the resistor R1 belonging to the block 2.
1 indicates that Model is RP +, that is, P-type high-concentration diffusion resistance, and that the layout shape refers to FL of layout information, that is, a parameter indicating that it is floating.

【0061】拡散抵抗は、通常抵抗領域にまとめてレイ
アウトされ、抵抗領域は最高電位でバイアスされるが、
拡散抵抗の一端に最高電位よりも高い電位が印加された
場合、抵抗から抵抗領域に電流が流れてしまうので、最
高電位よりも高い電圧が印加される抵抗については、抵
抗の周囲を絶縁し、抵抗領域を電位的にフローティング
にする。この場合、抵抗−絶縁層間の距離は抵抗ー抵抗
間の距離に比して大きくなるので、抵抗面積が各段に大
きくなる。本発明のレイアウト設計装置は、この点を考
慮して、抵抗面積を予測しているので、実際にレイアウ
トした場合の回路ブロックまたは半導体チップの面積に
近い面積を精度良く予測することが出来る。
The diffused resistors are normally laid out together in the resistance region, and the resistance region is biased at the highest potential.
If a potential higher than the highest potential is applied to one end of the diffused resistor, a current will flow from the resistor to the resistance region, so for a resistor to which a voltage higher than the highest potential is applied, insulate the periphery of the resistor, The resistance region is floated in potential. In this case, since the distance between the resistance and the insulating layer is larger than the distance between the resistance and the resistance, the resistance area becomes larger in each stage. Since the layout designing apparatus of the present invention predicts the resistance area in consideration of this point, it is possible to accurately predict the area close to the area of the circuit block or the semiconductor chip when actually laid out.

【0062】また11行目はブロック11に属するトラ
ンジスタQ1についての素子特性が記述されており、ト
ランジスタQ1はModelがNPNすなわちNPNト
ランジスタであることを示している。またトランジスタ
Q2を基準とした相対精度が必要なことを表し、レイア
ウト形状はレイアウト情報のType2を参照すること
を表している。
The 11th line describes the element characteristics of the transistor Q1 belonging to the block 11, and shows that the transistor Q1 is an NPN model, that is, an NPN transistor. Further, it indicates that the relative accuracy based on the transistor Q2 is required, and that the layout shape refers to Type2 of the layout information.

【0063】また15行目はブロック12に属するトラ
ンジスタQ11のModelがPNPすなわち横形PN
Pトランジスタであることを示し、トランジスタQ12
を基準とした相対精度が必要なことを表している。
In the 15th row, the model of the transistor Q11 belonging to the block 12 is PNP, that is, horizontal PN.
Indicates that it is a P-transistor, and transistor Q12
Indicates that relative accuracy based on is required.

【0064】さらに、レイアウト形状はレイアウト情報
のBComを参照することを表している。すなわち、ト
ランジスタQ12とはベースが共通(Base Com
mon)であることを意味するパラメータBComが指
定されている。
Further, the layout shape indicates that BCom of the layout information is referred to. That is, the base is common to the transistor Q12 (Base Com
The parameter BCom, which means that it is (mon) is specified.

【0065】図5(a)に示すようにバイポーラアナロ
グ回路では、カレントミラー回路が多用されている。ト
ランジスタQ11,12が共に横形PNPトランジスタ
の場合、図5(b)に示すようにPNPトランジスタQ
11,Q12をそれぞれ単独にレイアウトするよりも、
図5(c)に示すように、PNPトランジスタQ11,
Q12のベースが共通なので、PNPトランジスタQ1
1,Q12を同一絶縁領域にレイアウトする方が面積を
小さくすることが出来る。したがって、実際のレイアウ
トとしては図5(c)が用いられる。
As shown in FIG. 5A, a current mirror circuit is often used in the bipolar analog circuit. When the transistors Q11 and 12 are both lateral PNP transistors, as shown in FIG.
Rather than laying out 11 and Q12 individually,
As shown in FIG. 5C, the PNP transistor Q11,
Since the base of Q12 is common, PNP transistor Q1
It is possible to reduce the area by laying out 1 and Q12 in the same insulating region. Therefore, FIG. 5C is used as the actual layout.

【0066】そこで本発明のレイアウト設計装置は、ベ
ースを共通にする横形PNPトランジスタを素子特性情
報の中で指定することにより、実際のレイアウトに近い
面積を予測している。具体的には、図1の回路ブロック
面積予測手段8で、同一絶縁領域内に配置するトランジ
スタ面積をトランジスタ数だけ加算した面積に対して補
正を行い、面積縮小化の計算をしている。
Therefore, the layout designing apparatus of the present invention predicts the area close to the actual layout by designating the lateral PNP transistor having the common base in the element characteristic information. Specifically, the circuit block area prediction means 8 in FIG. 1 corrects the area obtained by adding the transistor areas arranged in the same insulating region by the number of transistors to calculate the area reduction.

【0067】図5の場合は、横形PNPトランジスタが
2個の場合について説明したが、トランジスタ数が多く
なった場合についても同様である。この場合、トランジ
スタ単体をそれぞれ隣接して配置するよりも、同一絶縁
領域にまとめてレイアウトした方が大幅に面積を小さく
することが出来るので、本発明によるレイアウト設計装
置の面積予測精度は、一層向上する。
In the case of FIG. 5, the case where there are two lateral PNP transistors has been described, but the same applies to the case where the number of transistors increases. In this case, it is possible to significantly reduce the area by arranging the transistors collectively in the same insulating region rather than arranging the transistors alone adjacent to each other. Therefore, the area prediction accuracy of the layout design apparatus according to the present invention is further improved. To do.

【0068】なお、NPNトランジスタ同志のコレクタ
が共通な場合も、上記の方法を同様に適用できる。
Even when the collectors of NPN transistors are common, the above method can be similarly applied.

【0069】次に図4の説明を続けると、21行目はブ
ロック21に属するトランジスタM1についての素子特
性が記述されており、トランジスタM1はModelが
PMすなわちPMOSトランジスタあることを示してい
る。またトランジスタM2を基準とした相対精度が必要
なことを表し、レイアウト形状はレイアウト情報のTy
pe3を参照することを表している。
Continuing with the description of FIG. 4, the 21st row describes the device characteristics of the transistor M1 belonging to the block 21, and the transistor M1 indicates that Model is PM, that is, a PMOS transistor. It also indicates that relative accuracy with respect to the transistor M2 is required, and the layout shape is Ty of the layout information.
Refers to pe3.

【0070】同様に22行目はブロック21に属するト
ランジスタN1はModelがNMすなわちNMOSト
ランジスタあることを示し、レイアウト形状はレイアウ
ト情報のType4を参照することを表している。
Similarly, the 22nd row shows that the transistor N1 belonging to the block 21 has a Model of NM, that is, an NMOS transistor, and the layout shape refers to Type 4 of the layout information.

【0071】また31行目はブロック31に属する容量
C1についての素子特性が記述されており、容量C1は
ModelがMOSConすなわちMOSトランジスタ
のゲート膜を絶縁膜とする容量であることを示してい
る。また、容量C3を基準とした相対精度が必要なこと
を表し、その相対精度は1%である。さらに容量C1を
レイアウトするための設計基準情報を含むTypeは、
レイアウト情報のType5を参照することを表してい
る。
The 31st line describes the element characteristics of the capacitor C1 belonging to the block 31. The capacitor C1 indicates that the Model is a capacitor whose MOSCon, that is, the gate film of the MOS transistor is an insulating film. In addition, it indicates that relative accuracy based on the capacitance C3 is necessary, and the relative accuracy is 1%. Further, the Type including the design reference information for laying out the capacitor C1 is
This indicates that Type 5 of the layout information is referred to.

【0072】上記の説明において、パラメータは適当に
省略することが可能である。例えば、1行目において相
対精度3%を示す3を省略した場合、半導体チップ上に
相対精度を必要とする抵抗の向きだけを揃えて配置して
良いことを表す。この理由は、相対精度を必要とする抵
抗同志を近接配置しなくても、相対精度が3%以上は満
足するので、相対精度の指定は不必要である。
In the above description, the parameters can be appropriately omitted. For example, when 3 indicating a relative accuracy of 3% is omitted in the first line, it means that only the directions of the resistors that require relative accuracy may be aligned on the semiconductor chip. The reason for this is that even if resistors that require relative accuracy are not arranged close to each other, relative accuracy of 3% or more is satisfied, so designation of relative accuracy is unnecessary.

【0073】上記に説明したように、素子指定はブロッ
ク単位で行われる。このため、同一ブロックが複数使用
される場合は、一つのブロックの情報を共有出来るの
で、素子特性情報のデータ量を大幅に小さくすることが
出来る。
As described above, element designation is performed in block units. Therefore, when a plurality of the same blocks are used, the information of one block can be shared, so that the data amount of the element characteristic information can be significantly reduced.

【0074】次に図1のレイアウト情報ファイルに格納
されたレイアウト情報について、図6を参照して説明す
る。
Next, the layout information stored in the layout information file of FIG. 1 will be described with reference to FIG.

【0075】図6において1行目は使用プロセス名であ
り、プロセス情報に含まれる複数のプロセス名から1つ
が選択される。このときのプロセス名QB1は、バイC
MOSプロセスを表す。
The first line in FIG. 6 is the process name used, and one is selected from a plurality of process names included in the process information. The process name QB1 at this time is
Represents a MOS process.

【0076】2行目から8行目までは、それぞれバイポ
ーラトランジスタ、ダイオード、抵抗、容量、特殊セ
ル、MOSトランジスタ、ディジタル回路ブロックのう
ちのCMOSロジック部の配線マージンがいずれも1.
2であることを表し、9行目および10行目は、バイポ
ーラトランジスタNPNの配線マージンが1.1である
ことを示し、12行目および13行目は、CMOSロジ
ック部の基本セルF101、すなわちインバータの配線
マージンが1.1であることを示している。このよう
に、素子タイプを指定して配線マージンを設定すること
も可能である。
From the second line to the eighth line, the wiring margin of the CMOS logic portion of the bipolar transistor, the diode, the resistor, the capacitor, the special cell, the MOS transistor, and the digital circuit block is 1.
2, the ninth and tenth rows indicate that the wiring margin of the bipolar transistor NPN is 1.1, and the twelfth and thirteenth rows indicate the basic cell F101 of the CMOS logic part, that is, It shows that the wiring margin of the inverter is 1.1. In this way, it is possible to specify the element type and set the wiring margin.

【0077】15行目から25行目までは、Type1
の抵抗の設計規則を表し、図4のR2で指定されたTy
pe1に相当する。また16行目は、配線マージンが
1.2であることを示し、17行目は層抵抗が100オ
ームであることを示している。
From the 15th line to the 25th line, Type1
Represents the design rule of the resistor of Ty specified by R2 in FIG.
It corresponds to pe1. The 16th row shows that the wiring margin is 1.2, and the 17th row shows that the layer resistance is 100 ohms.

【0078】また18行目〜21行目のDL,DW,R
C,Wは、それぞれ抵抗長の補正値、抵抗幅の補正値、
コンタクト抵抗、抵抗幅を示しそれぞれの値が0、0.
32μ、35Ω、6μであることを示している。またこ
のときの抵抗値Rを次の(3)式により計算する。
DL, DW, R on the 18th to 21st lines
C and W are the resistance length correction value, the resistance width correction value,
Indicates the contact resistance and resistance width, and their respective values are 0, 0.
It shows that it is 32μ, 35Ω, and 6μ. Further, the resistance value R at this time is calculated by the following equation (3).

【0079】 抵抗値R=RS・(L−DL)/(W+DW)+2RC ・・・(3) ここで、RS,W,Lはそれぞれ層抵抗、抵抗幅および
抵抗長を表す。
Resistance value R = RS · (L−DL) / (W + DW) + 2RC (3) Here, RS, W, and L represent layer resistance, resistance width, and resistance length, respectively.

【0080】さらに22行目から24行目までは、図7
に示すように、抵抗71と隣接する同一種類の抵抗7
2,73間の長さの半分Aが2μであり、抵抗71と隣
接する他の種類の素子74または配線75間の長さの半
分Bが21μであり、コンタクト幅Cが6μであること
をそれぞれ示している。
Further, lines 22 to 24 are shown in FIG.
As shown in FIG.
Half of the length A between 2 and 73 is 2μ, half of the length B between the resistor 71 and another type of element 74 or wiring 75 adjacent to it is 21μ, and the contact width C is 6μ. Shown respectively.

【0081】また26行目から34行目までは、Typ
e5の容量の設計規則を表し、図4のC1で指定された
Type5に相当する。また29行目は、単位周囲長当
たりの容量MLを示し、30行目は容量補正値MH1を
示し、31行目は図8に示す容量の平面図からわかるよ
うに、容量部81の補正容量値MH2を示し、32行目
は容量部81と絶縁中心間の長さMAが9μであること
を示し、33行目は、MOSコンデンサの一方の電極8
2を挟んだ容量部81と絶縁中心間の長さMBが17μ
であることを示している。
From the 26th line to the 34th line, Type
It represents the design rule of the capacity of e5 and corresponds to Type5 designated by C1 in FIG. The 29th line shows the capacitance ML per unit perimeter, the 30th line shows the capacitance correction value MH1, and the 31st line shows the correction capacitance of the capacitance section 81 as can be seen from the plan view of the capacitance shown in FIG. The value MH2 is shown, the 32nd row shows that the length MA between the capacitor 81 and the insulation center is 9μ, and the 33rd row shows one electrode 8 of the MOS capacitor.
The length MB between the capacitance part 81 sandwiching 2 and the insulation center is 17μ
Is shown.

【0082】また35行目から43行目までは、Typ
e3のPMOSトランジスタの設計規則を表し、図4の
M1で指定されたType3に相当する。また37行目
は、ゲートの最大幅が、MWMU(=25)×ゲート長
であることを示している。このゲート長は、回路接続情
報を構成するMOSトランジスタの属性として回路接続
情報に含まれており、図1のMOSトランジスタ面積予
測手段72でMOSトランジスタの面積を予測するとき
は、回路接続情報から個々のMOSトランジスタのチャ
ネル長を抽出し、抽出したチャネル長を用いてゲートの
最大幅を、MWMU(=25)×ゲート長で算出する。
From the 35th line to the 43rd line, Type
This shows the design rule of the PMOS transistor of e3 and corresponds to Type3 designated by M1 in FIG. The 37th line indicates that the maximum width of the gate is MWMU (= 25) × gate length. This gate length is included in the circuit connection information as an attribute of the MOS transistor that constitutes the circuit connection information. When the MOS transistor area prediction means 72 of FIG. 1 predicts the area of the MOS transistor, the gate length is individually calculated from the circuit connection information. The channel length of the MOS transistor is extracted, and the maximum width of the gate is calculated using the extracted channel length as MWMU (= 25) × gate length.

【0083】また39行目から42行目はMA,MB,
MC,MDが、全て10μであることを示し、MA,M
B,MC,MDは図9のMOSトランジスタのレイアウ
トに示すように、バックゲート93を挟んだソース/ド
レイン領域と隣接素子間の中心95との間の長さ、ソー
ス/ドレイン領域と隣接素子間の中心95との間の長
さ、ゲートポリシリコン91と隣接素子間の中心95間
との長さ、ゲートポリシリコン91同志の長さの半分の
長さをそれぞれ示している。
Lines 39 to 42 are MA, MB,
It shows that MC and MD are all 10μ, and MA and M
As shown in the layout of the MOS transistor in FIG. 9, B, MC, and MD are the length between the source / drain region sandwiching the back gate 93 and the center 95 between the adjacent elements, and between the source / drain region and the adjacent element. To the center 95 of the gate polysilicon 91, the length between the gate polysilicon 91 and the center 95 between adjacent elements, and half the length of the gate polysilicon 91.

【0084】同様に44行目から52行目までは、Ty
pe4のNMOSトランジスタの設計規則を表してい
る。
Similarly, from the 44th line to the 52nd line, Ty
This shows the design rule of the pe4 NMOS transistor.

【0085】次に本発明の半導体集積回路のレイアウト
設計方法の実施の形態について、図10を参照して説明
する。なお、図1と共通の構成要素には共通の参照文字
/数字を付してある。
Next, an embodiment of a layout designing method for a semiconductor integrated circuit according to the present invention will be described with reference to FIG. It should be noted that common reference characters / numerals are attached to components common to FIG.

【0086】最初にステップS1で、素子特性情報を格
納した素子特性情報ファイル4と、回路接続情報を参照
して、半導体集積回路を回路ブロックに分割する。
First, in step S1, the semiconductor integrated circuit is divided into circuit blocks by referring to the element characteristic information file 4 storing the element characteristic information and the circuit connection information.

【0087】次にステップS2で、ソフトブロックを構
成する素子が、バイポーラトランジスタ、MOSトラン
ジスタ、抵抗、容量、ショットキーダイオードまたは受
光ダイオードなどのダイオードのいずれであるかについ
て、素子の種類を判定し、素子判定情報を出力する。
Next, in step S2, the type of element is determined as to whether the element forming the soft block is a bipolar transistor, a MOS transistor, a resistor, a capacitor, a diode such as a Schottky diode or a light receiving diode, Outputs element determination information.

【0088】続いてステップS3は、ステップS31〜
ステップS35の各処理工程からなり、ステップS2で
素子がバイポーラトランジスタであると判断された場合
は、ステップS31で個々のバイポーラトランジスタの
面積予測を行い、予測バイポーラトランジスタ面積を算
出し、ステップS2で素子がMOSトランジスタである
と判断された場合は、ステップS32で個々のMOSト
ランジスタの面積予測を行い予測MOSトランジスタ面
積を算出し、ステップS2で素子が抵抗であると判断さ
れた場合は、ステップS33で個々の抵抗の面積予測を
行い予測抵抗面積を算出し、ステップS2で素子が容量
であると判断された場合は、ステップS34で、個々の
容量の面積予測を行い予測容量面積を算出し、ステップ
S2で素子がダイオードであると判断された場合は、ス
テップS35で、個々のダイオードの面積予測を行予測
ダイオード面積を算出する。
Subsequently, in step S3, steps S31 to S31 are performed.
When it is determined in step S2 that the device is a bipolar transistor, the area of each bipolar transistor is predicted, the predicted bipolar transistor area is calculated, and the device is processed in step S2. If it is determined that the element is a MOS transistor, the area of each MOS transistor is estimated in step S32 to calculate the estimated MOS transistor area. If it is determined in step S2 that the element is a resistor, in step S33. The area of each resistance is predicted to calculate the predicted resistance area, and if it is determined in step S2 that the element is a capacitance, the area of each capacitance is predicted to calculate the predicted capacitance area in step S34, and If the element is determined to be a diode in S2, in step S35, The area prediction of people diodes to calculate the line prediction diode area.

【0089】次にステップS4で、ステップS3で生成
された予測素子面積とレイアウト情報に含まれるハード
ブロックの面積情報および配線マージンの情報とを参照
して、ソフトブロックの面積を予測し、予測回路ブロッ
ク面積を算出する。予測回路ブロック面積の算出方法は
幾つかあるが、高速に算出する場合は前に説明した
(1)式を用いる。
Next, in step S4, the area of the soft block is predicted by referring to the predicted element area generated in step S3 and the hard block area information and wiring margin information included in the layout information, and the prediction circuit Calculate the block area. Although there are several methods for calculating the prediction circuit block area, the above-described equation (1) is used for high speed calculation.

【0090】次にステップS5で、ステップS4で算出
された予測回路ブロック面積と、ステップS3で生成さ
れた予測素子面積と、レイアウト情報に含まれるハード
ブロックの面積情報および配線マージンの情報とを参照
して、予測チップ面積を算出する。
Next, in step S5, the predicted circuit block area calculated in step S4, the predicted element area generated in step S3, and the hard block area information and wiring margin information included in the layout information are referred to. Then, the predicted chip area is calculated.

【0091】予測チップ面積の算出方法は幾つかある
が、一つの方法として前に説明した(2)式を用いて算
出する。
There are several methods for calculating the predicted chip area, but one method is to calculate using the equation (2) described above.

【0092】続いてステップS6において、ソフトブロ
ックを構成する素子や半導体チップ直下に位置する素子
などレイアウトすべき素子について、ステップS3で生
成された予測素子面積と、素子特性情報とを参照し、素
子のレイアウトである素子レイアウトを生成する。この
とき、素子が複数の単位素子などから構成されている場
合、単位素子間の配線も生成する。
Subsequently, in step S6, with respect to the element to be laid out such as the element forming the soft block or the element positioned immediately below the semiconductor chip, the predicted element area generated in step S3 and the element characteristic information are referred to The element layout that is the layout of is generated. At this time, when the element is composed of a plurality of unit elements or the like, wiring between the unit elements is also generated.

【0093】次にステップS7において、ステップS6
で生成された素子レイアウトとレイアウト情報に含まれ
るハードブロックのレイアウト情報を用い、ステップS
4で生成された予測回路ブロック面積を参照して、ソフ
トブロックのレイアウトであるソフトブロックレイアウ
トを生成する。
Next, in step S7, step S6
Using the element layout generated in step S1 and the layout information of the hard block included in the layout information, step S
With reference to the prediction circuit block area generated in step 4, a soft block layout, which is a layout of soft blocks, is generated.

【0094】次にステップS8で、ステップS7で生成
されたソフトブロックレイアウトと、ステップS6で生
成された素子レイアウトと、レイアウト情報に含まれる
ハードブロックのレイアウト情報を参照して、半導体チ
ップのフロアプランを実行する。
Next, in step S8, referring to the soft block layout generated in step S7, the element layout generated in step S6, and the layout information of the hard block included in the layout information, the floor plan of the semiconductor chip is referenced. To execute.

【0095】続いてステップS9で、ステップS8で生
成されたフロアプランを参照し、素子レイアウトと、ハ
ードブロックのレイアウト情報と、ソフトブロックレイ
アウトを用いて、チップ内部領域の回路ブロックおよび
素子の配置と、これら回路ブロックと素子、および入出
力バッファあるいはボンディングパッド相互間の配線を
行い、ボンディングパッドや入出力バッファのレイアウ
トを含めてチップ全体のレイアウトを生成し、レイアウ
トデータとして出力する。
Then, in step S9, referring to the floor plan generated in step S8, the layout of the circuit blocks and the elements in the chip internal area is determined by using the element layout, the hard block layout information, and the soft block layout. Wiring is performed between these circuit blocks and elements, and the input / output buffer or the bonding pad, and the layout of the entire chip including the layout of the bonding pad and the input / output buffer is generated and output as layout data.

【0096】こうして発明の半導体集積回路のレイアウ
ト設計方法は、回路接続情報と、プロセス情報と、レイ
アウト情報と、素子特性情報とを参照して、回路設計後
にレイアウト設計を行わずに、アナログ回路ブロックの
面積またはアナログ・ディジタル混在集積回路の面積を
高精度でかつ自動的に予測すると共に、正確な回路ブロ
ック面積またはチップ面積予測に基づいて、回路ブロッ
クまたは半導体チップの内部レイアウトを実行する。し
たがってレイアウトの再設計が少なく設計期間を短縮す
ることが可能である。
Thus, the semiconductor integrated circuit layout design method of the present invention refers to the circuit connection information, the process information, the layout information, and the element characteristic information, and does not perform the layout design after the circuit design, but does not perform the analog circuit block design. Area or the area of the mixed analog / digital integrated circuit with high accuracy and automatically, and the internal layout of the circuit block or the semiconductor chip is executed based on the accurate circuit block area or chip area prediction. Therefore, it is possible to reduce the redesign of the layout and shorten the design period.

【0097】なお図1の回路ブロック面積予測手段8で
説明したように、ステップS4において、ベースを共通
にする横形PNPトランジスタ、またはコレクタを共通
接続したNPNトランジスタを、同一絶縁領域内に配置
した場合を想定して予測回路ブロック面積を算出してい
る。
As described in the circuit block area predicting means 8 of FIG. 1, in step S4, a lateral PNP transistor having a common base or an NPN transistor having a common collector is arranged in the same insulating region. The predicted circuit block area is calculated under the assumption.

【0098】次にステップS32におけるMOSトラン
ジスタ面積の予測方法について、図11〜図13を参照
して説明する。
Next, a method of estimating the MOS transistor area in step S32 will be described with reference to FIGS.

【0099】図11は、ステップS32の詳細処理を示
すフローチャートであり、ステップS321で、ゲート
幅がこれ以上大きくなった場合にゲート幅を分割するし
きい値である最大ゲート幅、ゲート長がこれ以上大きく
なった場合にゲート長を分割するしきい値である最大ゲ
ート長などの設定値をレイアウト情報から入力する。
FIG. 11 is a flow chart showing the detailed processing of step S32. In step S321, the maximum gate width and the gate length, which are the threshold values for dividing the gate width when the gate width becomes larger than this, are When it becomes larger than the above, a set value such as a maximum gate length which is a threshold value for dividing the gate length is input from the layout information.

【0100】次にステップS322で、MOSトランジ
スタのゲート幅が最大ゲート幅よりも大きいか否かを判
定し、ゲート幅が最大ゲート幅よりも大きい場合は、ス
テップS323でMOSトランジスタのゲート幅を分割
する。このとき、分割数をm、分割する前のゲート幅を
W1、分割後のゲート幅をW2とすると、W1=m・W
2で算出する。
Next, in step S322, it is determined whether the gate width of the MOS transistor is larger than the maximum gate width. If the gate width is larger than the maximum gate width, the gate width of the MOS transistor is divided in step S323. To do. At this time, if the number of divisions is m, the gate width before division is W1, and the gate width after division is W2, then W1 = m · W
Calculate with 2.

【0101】また、ステップS322でゲート幅が最大
ゲート幅よりも小さいと判定された場合は、ステップS
324の処理を行う。
If it is determined in step S322 that the gate width is smaller than the maximum gate width, step S322
The process of 324 is performed.

【0102】図12(a)に、ゲート幅121が最大ゲ
ート幅よりも大きいMOSトランジスタを示す。この場
合、このMOSトランジスタを図12(b)に示すよう
に、ゲート幅122が最大ゲート幅よりも小さくなるよ
うに分割する。
FIG. 12A shows a MOS transistor whose gate width 121 is larger than the maximum gate width. In this case, this MOS transistor is divided so that the gate width 122 becomes smaller than the maximum gate width, as shown in FIG.

【0103】次にステップS324で、MOSトランジ
スタのゲート長が最大ゲート長よりも大きいか否かを判
定し、ゲート長が最大ゲート長よりも大きい場合は、こ
のMOSトランジスタは、トランジスタ動作せず抵抗と
して動作するものと判定し、ステップS325でMOS
トランジスタのゲート長を分割する。このとき、分割数
をn、分割する前のゲート長をL1、分割後のゲート長
をL2とすると、L1=n・L2で算出する。
Next, in step S324, it is determined whether or not the gate length of the MOS transistor is larger than the maximum gate length. If the gate length is larger than the maximum gate length, this MOS transistor does not operate as a transistor and the resistance Is determined to operate as, and in step S325, the MOS
Divide the gate length of the transistor. At this time, if the number of divisions is n, the gate length before division is L1, and the gate length after division is L2, L1 = n · L2.

【0104】また、ステップS324でゲート長が最大
ゲート長よりも小さいと判定された場合は、ステップS
326の処理を行う。
If it is determined in step S324 that the gate length is smaller than the maximum gate length, step S324.
The process of 326 is performed.

【0105】図13(a)に、ゲート長131が最大ゲ
ート長よりも大きいMOSトランジスタを示す。この場
合、このMOSトランジスタを図13(b)に示すよう
に、ゲート長132が最大ゲート長よりも小さくなるよ
うに分割する。
FIG. 13A shows a MOS transistor whose gate length 131 is larger than the maximum gate length. In this case, this MOS transistor is divided so that the gate length 132 becomes smaller than the maximum gate length, as shown in FIG.

【0106】次にステップS326で、ゲート幅が最大
ゲート幅よりも大きい場合は、ゲート幅を分割した図1
2(b)に示すようなMOSトランジスタを基にし、ゲ
ート長が最大ゲート長よりも大きい場合は、ゲート長を
分割した図13(b)に示すようなMOSトランジスタ
を基にして、MOSトランジスタの予測面積を算出す
る。
Next, in step S326, if the gate width is larger than the maximum gate width, the gate width is divided as shown in FIG.
If the gate length is larger than the maximum gate length based on the MOS transistor shown in FIG. 2 (b), the gate length is divided into the MOS transistor shown in FIG. Calculate the predicted area.

【0107】上記に説明したようにステップS32にお
いては、実際のMOSトランジスタのレイアウトに近い
面積を予測して予測面積を算出するので、MOSトラン
ジスタの予測面積を精度良く算出することが出来る。
As described above, in step S32, the predicted area is calculated by predicting the area close to the actual layout of the MOS transistor. Therefore, the predicted area of the MOS transistor can be calculated accurately.

【0108】なお上記において、理解しやすいようにM
OSトランジスタをあたかもレイアウトするかのように
説明したが、実際にレイアウトすることなく全て計算式
を用いてMOSトランジスタの予測面積を算出すること
が可能である。
In the above, M
Although the description has been made as if the OS transistors were laid out, it is possible to calculate the predicted area of the MOS transistors by using the calculation formulas without actually laying out the OS transistors.

【0109】次に図10のステップS33における抵抗
面積の予測方法について、図14〜図16を参照して説
明する。
Next, the method of predicting the resistance area in step S33 of FIG. 10 will be described with reference to FIGS.

【0110】図14は、ステップS33の詳細処理を示
すフローチャートであり、ステップS731で、素子特
性情報に含まれる抵抗幅を参照して抵抗長の最小値であ
る抵抗最小長を(4)式により算出する。
FIG. 14 is a flow chart showing the detailed processing of step S33. In step S731, the minimum resistance length, which is the minimum resistance length, is referenced by the equation (4) with reference to the resistance width included in the element characteristic information. calculate.

【0111】 抵抗最小長=抵抗幅×最小長係数 ・・・(4) すなわち抵抗値により算出した抵抗長が、図15(a)
の左側に示すように(4)式で算出した抵抗最小長より
も小さくなった場合、抵抗の絶対精度を確保することが
出来なくなるので、図15(a)の右側に示すように、
抵抗値が元の抵抗値と変わらないように抵抗を分割して
並列接続する。図15(a),(b)で斜線部は配線を
示す。
Minimum resistance length = resistance width × minimum length coefficient (4) That is, the resistance length calculated from the resistance value is shown in FIG.
As shown on the left side of FIG. 15, if the resistance becomes shorter than the minimum resistance calculated by the equation (4), the absolute accuracy of the resistance cannot be ensured. Therefore, as shown on the right side of FIG.
The resistors are divided and connected in parallel so that the resistance does not change from the original resistance. In FIGS. 15A and 15B, the shaded portions indicate wiring.

【0112】次にステップS732で、抵抗幅を参照し
て抵抗長の最大値である抵抗最大長を(5)式により算
出する。
Next, in step S732, the maximum resistance length, which is the maximum value of the resistance length, is calculated by referring to the resistance width using the equation (5).

【0113】 抵抗最大長=抵抗幅×最大長係数 ・・・(5) すなわち抵抗値により算出した抵抗長が、図15(b)
の左側に示すように(5)式で算出した抵抗最大長より
も大きくなった場合、このままでは他の素子の配置領域
と重なる可能性が高くレイアウトするのが困難となるの
で、元の抵抗値と変わらないように図15(b)の右側
に示すように抵抗を分割して直列接続する。
Maximum resistance length = resistance width × maximum length coefficient (5) That is, the resistance length calculated from the resistance value is shown in FIG.
As shown on the left side of the figure, if the resistance becomes longer than the maximum resistance calculated by equation (5), it is likely that the resistance overlaps with the arrangement area of other elements and layout becomes difficult. As shown in the right side of FIG. 15B, the resistors are divided and connected in series so as not to change.

【0114】ここで、最小長係数および最大長係数は、
コンタクト抵抗値に対して抵抗長から定まるコンタクト
間の抵抗が十分大きくなることと、トランジスタなど他
の素子の大きさとのバランスをとって定める。
Here, the minimum length coefficient and the maximum length coefficient are
It is determined by balancing the fact that the resistance between contacts, which is determined by the resistance length with respect to the contact resistance value, becomes sufficiently large and the size of other elements such as transistors.

【0115】次にステップS733で、抵抗の分割数を
1に設定し、ステップS734で抵抗長を次の(6)式
により算出する。
Next, in step S733, the number of divisions of the resistance is set to 1, and in step S734 the resistance length is calculated by the following equation (6).

【0116】 抵抗長L=(抵抗値R−2RC)・(W+DW)/RS+DL・・・(6) 次にステップS735で、(6)式で算出した抵抗長L
が抵抗最小長よりも小さいか否かを判定し、抵抗長Lが
抵抗最小長よりも小さい場合は、ステップS740で、
抵抗を分割して並列接続する数、すなわち並列抵抗分割
数を1だけ増加する。
Resistance length L = (resistance value R−2RC) · (W + DW) / RS + DL (6) Next, in step S735, the resistance length L calculated by the equation (6).
Is smaller than the minimum resistance length, and if the resistance length L is smaller than the minimum resistance length, in step S740,
The number of resistances divided and connected in parallel, that is, the number of parallel resistance divisions is increased by one.

【0117】続いてステップS741で、分割した1本
の抵抗である並列分割抵抗の抵抗値を次の(7)式によ
り算出する。
Subsequently, in step S741, the resistance value of the parallel divided resistance, which is one divided resistance, is calculated by the following equation (7).

【0118】 並列分割抵抗値=抵抗値R×並列抵抗分割数 ・・・(7) 次にステップS742で(6)式を用いて、並列分割抵
抗の抵抗長を算出し、再度ステップS735において、
ステップS742で算出した並列分割抵抗の抵抗長が抵
抗最小長よりも小さいか否かを判定し、並列分割抵抗の
抵抗長が抵抗最小長よりも大きいか等しくなるまで、ス
テップS735〜ステップS742の処理を繰り返す。
Parallel division resistance value = resistance value R × parallel resistance division number (7) Next, in step S742, the resistance length of the parallel division resistance is calculated using the equation (6), and again in step S735,
It is determined whether the resistance length of the parallel division resistor calculated in step S742 is smaller than the minimum resistance length, and the processes of steps S735 to S742 are performed until the resistance length of the parallel division resistor is larger than or equal to the minimum resistance length. repeat.

【0119】次にステップS736で、(6)式で算出
した抵抗長Lが抵抗最大長よりも大きいか否かを判定
し、抵抗長Lが抵抗最大長よりも大きい場合は、ステッ
プS743で、抵抗を分割して直列接続する数、すなわ
ち直列抵抗分割数を1だけ増加する。
Then, in step S736, it is determined whether the resistance length L calculated by the equation (6) is larger than the maximum resistance length. If the resistance length L is larger than the maximum resistance length, in step S743, The number of resistors divided and connected in series, that is, the number of divided resistors in series is increased by one.

【0120】続いてステップS744で、分割した1本
の抵抗である直列分割抵抗の抵抗値を次の(8)式によ
り算出する。
Subsequently, in step S744, the resistance value of the serially divided resistor, which is one divided resistor, is calculated by the following equation (8).

【0121】 直列分割抵抗値=抵抗値R/直列抵抗分割数 ・・・(8) 次にステップS745で(6)式を用いて、直列分割抵
抗の抵抗長を算出し、再度ステップS736において、
ステップS745で算出した直列分割抵抗の抵抗長が抵
抗最大長よりも大きいか否かを判定し、直列分割抵抗の
抵抗長が抵抗最大長よりも小さいか等しくなるまで、ス
テップS736〜ステップS745の処理を繰り返す。
Series division resistance value = resistance value R / series resistance division number (8) Next, in step S745, the resistance length of the series division resistance is calculated using equation (6), and again in step S736.
It is determined whether the resistance length of the series division resistor calculated in step S745 is larger than the maximum resistance length, and the processes of steps S736 to S745 are performed until the resistance length of the series division resistor is smaller than or equal to the maximum resistance length. repeat.

【0122】次にステップS737で、抵抗素子のX方
向長さLxを次の(9)式により算出する。 Lx=抵抗幅+A+B+(A*2+抵抗幅)・(抵抗分割数−1) ・・・(9) ここで抵抗分割数は、並列抵抗分割数または直列抵抗分
割数であり、A,Bは図7で定義した値である。
Next, in step S737, the X-direction length Lx of the resistance element is calculated by the following equation (9). Lx = resistance width + A + B + (A * 2 + resistance width) · (resistance division number −1) (9) where the resistance division number is the parallel resistance division number or the series resistance division number, and A and B are figures. This is the value defined in 7.

【0123】同様に、ステップS738で、抵抗素子の
Y方向長さLyを次の(10)式により算出する。 Ly=抵抗長+A+B+2C ・・・(10) ここで抵抗分割数は、並列抵抗分割数または直列抵抗分
割数であり、Cは図7で定義した値である。またX方向
は、図15に示すように並列分割抵抗または直列を繰り
返し配置する方向として定義する。
Similarly, in step S738, the Y-direction length Ly of the resistance element is calculated by the following equation (10). Ly = resistance length + A + B + 2C (10) where the resistance division number is the parallel resistance division number or the series resistance division number, and C is the value defined in FIG. 7. The X direction is defined as a direction in which parallel dividing resistors or series are repeatedly arranged as shown in FIG.

【0124】次にステップS739で、次の(11)式
を用いて予測抵抗面積を算出する。 予測抵抗面積=Lx・Ly ・・・(11) 次に図16を参照して、抵抗値、抵抗分割数(並列抵抗
分割数または直列抵抗分割数)、抵抗長、抵抗のX方向
長さLx、抵抗のY方向長さLy、予測抵抗面積、抵抗
分割数が1のときの予測抵抗面積と下段の抵抗分割数に
対応した予測抵抗面積との比について説明する。但し、
抵抗幅を6μ、抵抗最小長を30μ、抵抗最大長を78
μとする。
Next, in step S739, the predicted resistance area is calculated using the following equation (11). Predicted resistance area = Lx · Ly (11) Next, referring to FIG. 16, resistance value, resistance division number (parallel resistance division number or series resistance division number), resistance length, resistance X direction length Lx , Y-direction length Ly of the resistor, the predicted resistance area, the ratio of the predicted resistance area when the resistance division number is 1 and the prediction resistance area corresponding to the resistance division number in the lower stage will be described. However,
Resistance width 6μ, minimum resistance length 30μ, maximum resistance length 78
Let μ.

【0125】抵抗値が110Ω〜510Ωの場合は、抵
抗を分割しない、すなわち抵抗分割数を1とすると、抵
抗長は抵抗最小長30μをいずれも下回り、それぞれ下
段に示す並列抵抗分割数で分割を行う。
When the resistance value is 110 Ω to 510 Ω, the resistors are not divided, that is, assuming that the number of resistance divisions is 1, the resistance length is below the minimum resistance length of 30 μ, and each division is performed by the parallel resistance division number shown in the lower stage. To do.

【0126】また、抵抗長、抵抗のX方向長さLx、抵
抗のY方向長さLy、予測抵抗面積は、それぞれ(6)
式、(9)式、(10)式、(11)式により算出され
る。
The resistance length, the X-direction length Lx of the resistance, the Y-direction length Ly of the resistance, and the predicted resistance area are (6), respectively.
It is calculated by the equation, the equation (9), the equation (10), and the equation (11).

【0127】さらに右端の面積比は、下段の抵抗分割数
に対応する予測抵抗面積を抵抗分割数が1のときの予測
抵抗面積で除した値である。この値をみると、抵抗を分
割して並列接続した場合、単純な直線状の抵抗面積と大
幅に異なることがわかる。
Further, the area ratio at the right end is a value obtained by dividing the predicted resistance area corresponding to the lower resistance division number by the predicted resistance area when the resistance division number is one. From this value, it can be seen that when the resistors are divided and connected in parallel, the area is significantly different from a simple linear resistance area.

【0128】また抵抗値が1310Ω〜1910Ωの場
合は、抵抗を分割しない、すなわち抵抗分割数を1とす
ると、抵抗長は抵抗最大長78μをいずれも上回り、そ
れぞれ下段に示す直列抵抗分割数で分割を行う。
When the resistance value is 1310Ω to 1910Ω, if the resistance is not divided, that is, if the number of resistance divisions is 1, the resistance length exceeds the maximum resistance length of 78μ and is divided by the series resistance division number shown in the lower stage. I do.

【0129】この場合も右端に示す面積比をみると、抵
抗を分割して直列接続した場合、単純な直線状の抵抗面
積と大幅に異なることがわかる。
Also in this case, looking at the area ratio shown at the right end, it can be seen that when the resistors are divided and connected in series, the area is significantly different from the simple linear resistance area.

【0130】以上説明したように、図10のステップS
33における予測抵抗面積の算出方法において、抵抗を
実際にレイアウトする場合に用いる抵抗分割の考え方を
考慮して、予測抵抗面積を算出するので、予測抵抗面積
を精度良く算出することが出来る。
As described above, step S in FIG.
In the method of calculating the predicted resistance area in 33, the predicted resistance area is calculated in consideration of the concept of the resistance division used when the resistors are actually laid out, so that the predicted resistance area can be calculated accurately.

【0131】上記に説明した抵抗分割方法は、ステップ
S34の容量面積の予測においても同様に適用すること
が出来る。
The resistance division method described above can be similarly applied to the prediction of the capacitance area in step S34.

【0132】すなわち容量最小面積と容量最大面積の2
つのしきい値を設け、この2つのしきい値の間にある容
量については分割せず、容量最小面積よりも小さい面積
を有する容量に関しては、容量を分割し直列接続し、容
量最大面積よりも大きい面積を有する容量に関しては、
容量を分割し並列接続とする。
That is, 2 of the minimum capacity area and the maximum capacity area
Two thresholds are provided, the capacitance between the two thresholds is not divided, and the capacitance having an area smaller than the minimum capacitance area is divided and connected in series to obtain a capacitance smaller than the maximum capacitance area. For capacitors with large areas,
The capacity is divided into parallel connections.

【0133】なお上記において、理解しやすいように分
割抵抗および分割容量をあたかもレイアウトするかのよ
うに説明したが、実際にレイアウトすることなく全て計
算式を用いて予測抵抗面積および予測容量面積を算出す
ることが可能である。
In the above description, the dividing resistors and the dividing capacitors are described as if they were laid out for the sake of easy understanding, but the predicted resistance area and the predicted capacitance area are all calculated using the formulas without actually laying out. It is possible to

【0134】次に図10のステップS4における回路ブ
ロックの面積予測の第2の実施の形態について、図17
を参照して説明する。
Next, the second embodiment of the circuit block area prediction in step S4 of FIG. 10 will be described with reference to FIG.
Will be described with reference to.

【0135】図17のステップS171において、回路
ブロックを構成する抵抗の相対精度がしきい値、例えば
2%よりも高いか否かを素子特性情報を参照して判定す
る。ステップS171で、抵抗の相対精度がしきい値2
%よりも低いすなわち相対精度が悪い、例えば5%と判
定された場合、レイアウト上特別の配慮をしなくても同
一半導体チップ上に同一の向きで配置されていれば、相
対精度を満足するので、ステップS173で、低精度抵
抗領域の面積として、(1)式の第3項のように計算す
る。
In step S171 of FIG. 17, it is determined with reference to the element characteristic information whether or not the relative accuracy of the resistors forming the circuit block is higher than a threshold value, for example, 2%. In step S171, the relative accuracy of the resistance is the threshold value 2
%, That is, the relative accuracy is poor, for example, if it is determined to be 5%, the relative accuracy is satisfied if they are arranged in the same direction on the same semiconductor chip without special consideration in layout. In step S173, the area of the low-precision resistance region is calculated as in the third term of the equation (1).

【0136】一方、ステップS171で、抵抗の相対精
度がしきい値よりも高い、例えば1%と判定された場
合、相対精度を確保するために、相対精度が必要となる
抵抗同志を互いに近接配置すると共に、図18に示すよ
うに抵抗を分割し、“入れこ”状にレイアウトし、かつ
両端には抵抗としては使用しないダミーパターンを設け
る。図18において、182および185、183およ
び186、184および187でそれぞれ1つの抵抗を
構成し、181,188はダミーパターンである。
On the other hand, when it is determined in step S171 that the relative accuracy of the resistance is higher than the threshold value, for example, 1%, the resistors that require the relative accuracy are arranged close to each other in order to ensure the relative accuracy. At the same time, as shown in FIG. 18, the resistors are divided and laid out in a "nested" pattern, and dummy patterns that are not used as resistors are provided at both ends. In FIG. 18, 182 and 185, 183 and 186, 184 and 187 constitute one resistance, and 181 and 188 are dummy patterns.

【0137】このように抵抗を分割し、互いに“入れ
こ”にして配置することにより、X方向のばらつきが平
均化されるので、相対精度が向上する。
By thus dividing the resistors and arranging the resistors so that they are "nested" with respect to each other, the variations in the X direction are averaged, so that the relative accuracy is improved.

【0138】以上説明したように、ステップS171
で、抵抗の相対精度がしきい値よりも高いと判定された
場合は、抵抗領域の面積が大きくなるので、(1)式の
第3項の配線マージンよりも大きい値を用いて、回路ブ
ロック内部の抵抗領域の面積を算出する。
As described above, step S171
When it is determined that the relative accuracy of the resistance is higher than the threshold value, the area of the resistance region becomes large. Therefore, a value larger than the wiring margin of the third term of the equation (1) is used, The area of the internal resistance region is calculated.

【0139】[0139]

【発明の効果】以上説明したように、本発明による半導
体集積回路のレイアウト設計方法及びレイアウト設計装
置は、プロセス情報、レイアウト情報、素子特性情報を
参照して、回路設計後にレイアウト設計を行わずに、ア
ナログ回路の面積またはアナログ・ディジタル混在集積
回路の面積を高精度で、かつ自動的に予測することが可
能である。
As described above, the layout designing method and the layout designing apparatus for a semiconductor integrated circuit according to the present invention refer to the process information, the layout information, and the element characteristic information without performing the layout design after the circuit design. It is possible to predict the area of an analog circuit or the area of an analog / digital mixed integrated circuit with high accuracy and automatically.

【0140】図19は、3つの製品、製品1〜3につい
て、本発明の半導体集積回路のレイアウト設計方法及び
レイアウト設計装置を用いたチップ面積の予測値○と、
手計算によるチップ面積の予測値▲とを比較したもので
ある。本発明の半導体集積回路のレイアウト設計方法及
びレイアウト設計装置は、実際のチップ面積に較べて、
±2%以内で安定して入るのに対し、手計算では約20
%も実際のチップ面積に比して小さくなる場合(製品
2)があり、予測精度が非常に悪い。
FIG. 19 shows predicted values of the chip area using the semiconductor integrated circuit layout designing method and layout designing apparatus of the present invention for three products, Products 1 to 3, and
This is a comparison with the predicted value ▲ of the chip area calculated by hand. The semiconductor integrated circuit layout designing method and layout designing apparatus of the present invention are
It is stable within ± 2%, but it is about 20 by hand calculation.
% May be smaller than the actual chip area (Product 2), the prediction accuracy is very poor.

【0141】また本発明の半導体集積回路のレイアウト
設計方法及びレイアウト設計装置は、正確な回路ブロッ
ク面積またはチップ面積予測に基づいて、回路ブロック
または半導体チップの内部レイアウトを実行すること
で、レイアウトの再設計が少なく設計期間を短縮するこ
とができる。
The layout designing method and layout designing apparatus for a semiconductor integrated circuit according to the present invention executes the internal layout of the circuit block or the semiconductor chip based on the accurate prediction of the circuit block area or the chip area to re-create the layout. The number of designs is small and the design period can be shortened.

【0142】さらに、プロセス情報ファイルに格納され
ているプロセス情報と対応するレイアウト情報を変更す
ることで、プロセス変更が生じた場合にも迅速に回路ブ
ロック面積またはチップ面積を予測することができる。
Further, by changing the layout information corresponding to the process information stored in the process information file, the circuit block area or the chip area can be predicted quickly even when the process is changed.

【0143】また、素子面積、回路ブロック面積、半導
体チップ面積を予測するための種々の関数が予め用意さ
れているので、レイアウト作業の知識、ノウハウが無く
とも、実レイアウトで実施されている性能を考慮したア
ナログ回路の面積またはアナログ・ディジタル混在集積
回路の面積を高精度で、かつ自動的に予測することが可
能である。
Further, since various functions for predicting the element area, the circuit block area, and the semiconductor chip area are prepared in advance, the performance performed in the actual layout can be obtained without knowledge or know-how of the layout work. It is possible to automatically and highly accurately predict the area of the analog circuit or the area of the analog / digital mixed integrated circuit in consideration.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の半導体集積回路のレイアウト設計方法
に用いるレイアウト設計装置の実施の形態を示すブロッ
ク図である。
FIG. 1 is a block diagram showing an embodiment of a layout design apparatus used in a semiconductor integrated circuit layout design method of the present invention.

【図2】本発明による半導体集積回路のレイアウト設計
方法及びレイアウト設計装置で設計された半導体チップ
20の概略図である。
FIG. 2 is a schematic diagram of a semiconductor chip 20 designed by a layout design method and layout design apparatus for a semiconductor integrated circuit according to the present invention.

【図3】半導体チップ20の階層構造を示す説明図であ
る。
FIG. 3 is an explanatory diagram showing a hierarchical structure of a semiconductor chip 20.

【図4】素子特性情報ファイル4に格納されている素子
特性情報を記載した図である。
FIG. 4 is a diagram in which element characteristic information stored in an element characteristic information file 4 is described.

【図5】PNPトランジスタのカレントミラー回路のレ
イアウト例を示す図である。
FIG. 5 is a diagram showing a layout example of a current mirror circuit of PNP transistors.

【図6】レイアウト情報ファイル3に格納されたレイア
ウト情報を記載した図である。
FIG. 6 is a diagram in which layout information stored in a layout information file 3 is described.

【図7】本発明による半導体集積回路のレイアウト設計
方法及びレイアウト設計装置で設計された抵抗のレイア
ウト例である。
FIG. 7 is a layout example of resistors designed by a layout design method and layout design apparatus for a semiconductor integrated circuit according to the present invention.

【図8】本発明による半導体集積回路のレイアウト設計
方法及びレイアウト設計装置で設計された容量のレイア
ウト例である。
FIG. 8 is a layout example of capacitors designed by the layout design method and layout design apparatus for a semiconductor integrated circuit according to the present invention.

【図9】本発明による半導体集積回路のレイアウト設計
方法及びレイアウト設計装置で設計されたMOSトラン
ジスタのレイアウト例である。
FIG. 9 is a layout example of a MOS transistor designed by the layout design method and layout design apparatus for a semiconductor integrated circuit according to the present invention.

【図10】本発明の半導体集積回路のレイアウト設計方
法の実施の形態を示すフローチャートである。
FIG. 10 is a flowchart showing an embodiment of a layout design method for a semiconductor integrated circuit of the present invention.

【図11】図10のステップS32の詳細処理を示すフ
ローチャートである。
11 is a flowchart showing detailed processing of step S32 in FIG.

【図12】本発明による半導体集積回路のレイアウト設
計方法及びレイアウト設計装置で設計されたMOSトラ
ンジスタのゲート幅を分割した場合のレイアウト例であ
る。
FIG. 12 is a layout example when the gate width of a MOS transistor designed by the layout designing method and layout designing apparatus for a semiconductor integrated circuit according to the present invention is divided.

【図13】本発明による半導体集積回路のレイアウト設
計方法及びレイアウト設計装置で設計されたMOSトラ
ンジスタのゲート長を分割した場合のレイアウト例であ
る。
FIG. 13 is a layout example when the gate length of a MOS transistor designed by the layout design method and layout design apparatus for a semiconductor integrated circuit according to the present invention is divided.

【図14】図10のステップS33の詳細処理を示すフ
ローチャートである。
FIG. 14 is a flowchart showing detailed processing of step S33 of FIG.

【図15】本発明による半導体集積回路のレイアウト設
計方法及びレイアウト設計装置で設計された抵抗を分割
した場合のレイアウト例である。
FIG. 15 is a layout example when the resistors designed by the layout design method and the layout design apparatus for a semiconductor integrated circuit according to the present invention are divided.

【図16】本発明による半導体集積回路のレイアウト設
計方法及びレイアウト設計装置において、抵抗の分割と
予測抵抗面積との関係を説明するための表である。
FIG. 16 is a table for explaining the relationship between the resistance division and the predicted resistance area in the semiconductor integrated circuit layout design method and layout design apparatus according to the present invention.

【図17】図10のステップS4の第2の実施の形態を
説明するためのフローチャートである。
FIG. 17 is a flowchart for explaining the second embodiment of step S4 of FIG.

【図18】図17の処理内容を説明するための分割抵抗
のレイアウト例である。
FIG. 18 is a layout example of dividing resistors for explaining the processing contents of FIG. 17;

【図19】本発明による半導体集積回路のレイアウト設
計方法及びレイアウト設計装置で予測したチップ面積
と、従来技術により予測したチップ面積とを比較して説
明するための説明図である。
FIG. 19 is an explanatory diagram for comparing and explaining the chip area predicted by the layout design method and the layout design apparatus for the semiconductor integrated circuit according to the present invention and the chip area predicted by the conventional technique.

【図20】手計算によりチップ面積を算出する方法を示
すフローチャートである。
FIG. 20 is a flowchart showing a method of calculating a chip area by manual calculation.

【図21】特開平7−244682号公報に記載されて
いるチップ面積の算出方法を示すフローチャートであ
る。
FIG. 21 is a flowchart showing a method of calculating a chip area described in Japanese Patent Laid-Open No. 7-244682.

【符号の説明】[Explanation of symbols]

1 回路接続情報ファイル 2 プロセス情報ファイル 3 レイアウト情報ファイル 4 素子特性情報ファイル 5 回路ブロック分割手段 6 素子判定手段 7 素子面積予測手段 71 バイポーラトランジスタ面積予測手段 72 MOSトランジスタ面積予測手段 73 抵抗面積予測手段 74 容量面積予測手段 75 ダイオード面積予測手段 8 回路ブロック面積予測手段 9 チップ面積予測手段 10 素子レイアウト手段 11 ソフトブロックレイアウト手段 12 フロアプラン生成手段 13 配置および配線手段 14 レイアウトデータファイル 20 半導体チップ 21 ボンディングパッド 22 入出力バッファ 23 チップ内部領域 24 CPU 25 RAM 26 ディジタル回路ブロック 261,262 基本セル 27,28,271,272,273 アナログ回路
ブロック 29,274,275,2711,2712 素子 71〜74 抵抗 75 配線 81 容量部 82 MOSコンデンサの一方の電極 83 絶縁中心 91 ゲートポリシリコン 92 ソース/ドレイン拡散領域 93 バックゲートコンタクト領域 94 ウェル 95 隣接素子間との中心 121,122 ゲート幅 131,132 ゲート長 181,188 ダミー抵抗 182〜187 分割抵抗 201 回路図 211 ネットリスト 212 素子自動生成パラメータファイル Q11,Q12 PNPトランジスタ
1 circuit connection information file 2 process information file 3 layout information file 4 element characteristic information file 5 circuit block dividing means 6 element determining means 7 element area predicting means 71 bipolar transistor area predicting means 72 MOS transistor area predicting means 73 resistance area predicting means 74 Capacitance area prediction means 75 Diode area prediction means 8 Circuit block area prediction means 9 Chip area prediction means 10 Element layout means 11 Soft block layout means 12 Floor plan generation means 13 Placement and wiring means 14 Layout data file 20 Semiconductor chip 21 Bonding pad 22 Input / output buffer 23 Chip internal area 24 CPU 25 RAM 26 Digital circuit block 261,262 Basic cell 27,28,271,272,273 Analog circuit block 29, 274, 275, 2711, 2712 Elements 71 to 74 Resistance 75 Wiring 81 Capacitance portion 82 One electrode of MOS capacitor 83 Insulation center 91 Gate polysilicon 92 Source / drain diffusion region 93 Back gate contact region 94 Well 95 Adjacent Center between elements 121, 122 Gate width 131, 132 Gate length 181, 188 Dummy resistor 182 to 187 Divided resistor 201 Circuit diagram 211 Netlist 212 Element automatic generation parameter file Q11, Q12 PNP transistor

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/82 H01L 21/822 H01L 27/04 G06F 17/50 ─────────────────────────────────────────────────── ─── Continuation of the front page (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 21/82 H01L 21/822 H01L 27/04 G06F 17/50

Claims (9)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 回路ブロックを含む半導体集積回路のチ
ップ面積または前記回路ブロックの面積を予測する半導
体集積回路のレイアウト設計装置であって、 前記半導体集積回路に含まれる前記回路ブロックを、レ
イアウト形状が定まったハードブロックとレイアウト形
状が定まっていないソフトブロックとに分割する回路ブ
ロック分割手段と、 前記ソフトブロックを構成する素子の種類を判定し、判
定結果である素子判定情報を出力する素子判定手段と、 前記素子判定情報と前記素子の特性に関する情報である
素子特性情報を参照して、前記素子毎に素子面積を算出
する素子面積予測手段と、 前記素子面積を参照して、前記ソフトブロックの面積を
算出する回路ブロック面積予測手段とを備え、前記素子特性情報は、抵抗の相対精度に関する情報、抵
抗のバイアスをフローティングにするための情報の少な
くとも一つを含む ことを特徴とする半導体集積回路のレ
イアウト設計装置。
1. A layout design apparatus for a semiconductor integrated circuit for predicting a chip area of a semiconductor integrated circuit including a circuit block or an area of the circuit block, wherein the layout shape of the circuit block included in the semiconductor integrated circuit is Circuit block dividing means for dividing into a fixed hard block and a soft block whose layout shape is not fixed, and an element determining means for determining the type of elements forming the soft block and outputting element determination information as a determination result. An element area prediction unit that calculates an element area for each of the elements with reference to the element determination information and element characteristic information that is information regarding characteristics of the element, and an area of the soft block with reference to the element area. Bei example a circuit block area prediction means for calculating, the element characteristic information about the resistance of the relative accuracy Information, resistance
Little information for floating anti-bias
A layout design device for a semiconductor integrated circuit, which includes at least one .
【請求項2】 回路ブロックを含む半導体集積回路のチ
ップ面積または前記回路ブロックの面積を予測する半導
体集積回路のレイアウト設計装置であって、 前記半導体集積回路に含まれる前記回路ブロックを、レ
イアウト形状が定まったハードブロックとレイアウト形
状が定まっていないソフトブロックとに分割する回路ブ
ロック分割手段と、 前記ソフトブロックを構成する素子の種類を判定し、判
定結果である素子判定情報を出力する素子判定手段と、 前記素子判定情報と前記素子の特性に関する情報である
素子特性情報を参照して、前記素子毎に素子面積を算出
する素子面積予測手段と、 前記素子面積を参照して、前記ソフトブロックの面積を
算出する回路ブロック面積予測手段とを備え、 前記素子特性情報は、容量の相対精度に関する情報を
むことを特徴とする半導体集積回路のレイアウト設計装
置。
2. A semiconductor integrated circuit chip including a circuit block.
-Up area or the semi-conductor for predicting the area of the circuit block
A layout design apparatus for a body integrated circuit, wherein the circuit block included in the semiconductor integrated circuit is
Layout and hard block with fixed shape
A circuit block that is divided into a soft block whose shape is not fixed
Determining a locking dividing means, the type of elements constituting the soft block, determine
Element determination means for outputting element determination information which is a result of the determination, and information relating to the element determination information and the characteristics of the element.
Calculate the element area for each element by referring to the element characteristic information
Element area predicting means for
And a circuit block area predicting means for calculating, said device characteristic information, the layout designing apparatus of the semi-conductor integrated circuit you wherein including <br/> Mukoto information about the relative accuracy of the capacity.
【請求項3】 回路ブロックを含む半導体集積回路のチ
ップ面積または前記 回路ブロックの面積を予測する半導
体集積回路のレイアウト設計装置であって、 前記半導体集積回路に含まれる前記回路ブロックを、レ
イアウト形状が定まったハードブロックとレイアウト形
状が定まっていないソフトブロックとに分割する回路ブ
ロック分割手段と、 前記ソフトブロックを構成する素子の種類を判定し、判
定結果である素子判定情報を出力する素子判定手段と、 前記素子判定情報と前記素子の特性に関する情報である
素子特性情報を参照して、前記素子毎に素子面積を算出
する素子面積予測手段と、 前記素子面積を参照して、前記ソフトブロックの面積を
算出する回路ブロック面積予測手段とを備え、 前記素子特性情報は、バイポーラトランジスタまたはM
OSトランジスタの相対精度に関する情報を含むことを
特徴とする半導体集積回路のレイアウト設計装置。
3. A semiconductor integrated circuit chip including a circuit block.
-Up area or the semi-conductor for predicting the area of the circuit block
A layout design apparatus for a body integrated circuit, wherein the circuit block included in the semiconductor integrated circuit is
Layout and hard block with fixed shape
A circuit block that is divided into a soft block whose shape is not fixed
Determining a locking dividing means, the type of elements constituting the soft block, determine
Element determination means for outputting element determination information which is a result of the determination, and information relating to the element determination information and the characteristics of the element.
Calculate the element area for each element by referring to the element characteristic information
Element area predicting means for
And a circuit block area predicting means for calculating, the device characteristics information, VA Lee polar transistors or M
Layout designing apparatus for semi-conductor integrated circuit you comprising the information about the relative accuracy of the OS transistor.
【請求項4】 回路ブロックを含む半導体集積回路のチ
ップ面積または前記回路ブロックの面積を予測する半導
体集積回路のレイアウト設計装置であって、 前記半導体集積回路に含まれる前記回路ブロックを、レ
イアウト形状が定まったハードブロックとレイアウト形
状が定まっていないソフトブロックとに分割する回路ブ
ロック分割手段と、 前記ソフトブロックを構成する素子の種類を判定し、判
定結果である素子判定情報を出力する素子判定手段と、 前記素子判定情報と前記素子の特性に関する情報である
素子特性情報を参照して、前記素子毎に素子面積を算出
する素子面積予測手段と、 前記素子面積を参照して、前記ソフトブロックの面積を
算出する回路ブロック面積予測手段とを備え、 前記回路ブロック面積予測手段は、前記ソフトブロック
に含まれる複数のバイポーラPNPトランジスタのベー
スが共通の場合、または前記ソフトブロックに含まれる
複数のバイポーラNPNトランジスタのコレクタが共通
の場合、バイポーラPNPトランジスタまたはバイポー
ラNPNトランジスタを共通絶縁領域内にレイアウトす
るとしてこれらバイポーラPNPトランジスタまたはバ
イポーラNPNトランジスタの面積を算出することを特
徴とする半導体集積回路のレイアウト設計装置。
4. A semiconductor integrated circuit chip including a circuit block.
-Up area or the semi-conductor for predicting the area of the circuit block
A layout design apparatus for a body integrated circuit, wherein the circuit block included in the semiconductor integrated circuit is
Layout and hard block with fixed shape
A circuit block that is divided into a soft block whose shape is not fixed
Determining a locking dividing means, the type of elements constituting the soft block, determine
Element determination means for outputting element determination information which is a result of the determination, and information relating to the element determination information and the characteristics of the element.
Calculate the element area for each element by referring to the element characteristic information
Element area predicting means for
Circuit block area predicting means for calculating the circuit block area predicting means when the bases of the plurality of bipolar PNP transistors included in the soft block are common, or of the plurality of bipolar NPN transistors included in the soft block. If the collector is common, the layout designing apparatus of the semi-conductor integrated circuit you and calculates the area of the bipolar PNP transistors or bipolar NPN transistors as laying the bipolar PNP transistors or bipolar NPN transistor in a common insulating region.
【請求項5】 回路ブロックを含む半導体集積回路のチ
ップ面積または前記回路ブロックの面積を予測する半導
体集積回路のレイアウト設計方法であって、前記半導体
集積回路を構成する前記回路ブロックを、レイアウト形
状が定まったハードブロックとレイアウト形状が定まっ
ていないソフトブロックとに分割する回路ブロック分割
工程と、 前記半導体集積回路を構成する素子の種類を判定し、判
定結果である素子判定情報を出力する素子判定工程と、 前記素子判定情報と前記素子の特性に関する情報である
素子特性情報を参照して、前記素子毎に素子面積を算出
する素子面積予測工程と、 前記素子面積を参照して、前記ソフトブロックの面積を
算出する回路ブロック面積予測工程とを備え、 前記素子面積予測工程は、バイポーラトランジスタの面
積を算出するバイポーラトランジスタ面積予測工程、M
OSトランジスタの面積を算出するMOSトランジスタ
面積予測工程、抵抗の面積を算出する抵抗面積予測工
程、容量の面積を算出する容量面積予測工程、ダイオー
ドの面積を算出するダイオード面積予測工程のうち少な
くとも一つを備え、 前記MOSトランジスタ面積予測工程は、前記MOSト
ランジスタのゲート長が所定の最大ゲート長よりも大き
いか否かを判定するゲート長判定工程と、 前記ゲート長判定工程で、ゲート長が前記最大ゲート長
よりも大きいと判定された場合、前記ゲート長分割数で
前記ゲート長を除した値である分割ゲート長が、前記最
大ゲート長よりも小さいか等しくなるように、前記ゲー
ト長分割数を算出するゲート長分割数算出工程と、 前記ゲート長分割数を参照して、前記MOSトランジス
タの面積を算出するMOSトランジスタ面積算出工程
と、を備えることを特徴とする半導体集積回路のレイア
ウト設計方法。
5. A semiconductor integrated circuit chip including a circuit block.
-Up area or the semi-conductor for predicting the area of the circuit block
A method for designing a layout of a body integrated circuit, comprising:
The circuit block that forms the integrated circuit is laid out
Hard block with fixed shape and layout shape
Not divided into soft blocks and circuit blocks divided into
Judging the process and the types of elements that make up the semiconductor integrated circuit,
An element determination step of outputting element determination information which is a determination result, and information relating to the element determination information and the characteristics of the element.
Calculate the element area for each element by referring to the element characteristic information
And the element area prediction step to determine the area of the soft block.
And a circuit block area predicting step for calculating, wherein the element area predicting step includes
Bipolar transistor area prediction process for calculating product, M
MOS transistor for calculating area of OS transistor
Area prediction process, resistance area prediction process to calculate resistance area
The capacity area prediction process for calculating the capacity area,
Of the diode area prediction process to calculate the area of the diode
At least one, the MOS transistor area prediction step, the gate length determination step of determining whether the gate length of the MOS transistor is greater than a predetermined maximum gate length, and the gate length determination step, When it is determined that the length is larger than the maximum gate length, the divided gate length, which is a value obtained by dividing the gate length by the number of divisions of the gate length, is smaller than or equal to the maximum gate length. the gate length dividing number calculating step of calculating a long division number, by referring to the gate length division number, the a MOS transistor area calculation step of calculating the area of the MOS transistors, semi-conductor integrated you further comprising a Circuit layout design method.
【請求項6】 回路ブロックを含む半導体集積回路のチ
ップ面積または前記回路ブロックの面積を予測する半導
体集積回路のレイアウト設計方法であって、 前記半導体
集積回路を構成する前記回路ブロックを、レイアウト形
状が定まったハードブロックとレイアウト形状が定まっ
ていないソフトブロックとに分割する回路ブロック分割
工程と、 前記半導体集積回路を構成する素子の種類を判定し、判
定結果である素子判定情報を出力する素子判定工程と、 前記素子判定情報と前記素子の特性に関する情報である
素子特性情報を参照して、前記素子毎に素子面積を算出
する素子面積予測工程と、 前記素子面積を参照して、前記ソフトブロックの面積を
算出する回路ブロック面積予測工程とを備え、 前記素子面積予測工程は、抵抗の面積を算出する抵抗面
積予測工程を備え、 前記抵抗面積予測工程は、抵抗の最大長さである抵抗最
大長を算出する抵抗最大長算出工程と、 前記半導体集積回路の接続情報に含まれる抵抗値と、レ
イアウト情報ファイルに格納されたレイアウト情報に含
まれる抵抗幅、層抵抗、コンタクト抵抗などの抵抗に関
する抵抗設計規則を参照して抵抗長を算出する抵抗長算
出工程と、 抵抗長が、前記抵抗最大長よりも大きいか否かを判定
し、前記抵抗長が前記抵抗最大長よりも大きいと判定さ
れた場合、直列分割抵抗を直列接続して構成した抵抗の
抵抗値が、前記抵抗の抵抗値と等しくなるように、かつ
前記直列分割抵抗の抵抗値と、前記抵抗設計規則とを参
照して算出された前記直列分割抵抗の抵抗長が前記抵抗
最大長よりも大きくなるか等しくなるように直列分割抵
抗の数である直列抵抗分割数を算出する工程と、 前記直列抵抗分割数を参照して、前記直列分割抵抗を繰
り返し配置する方向の長さを算出し、この長さから前記
抵抗の面積を算出する工程と、を備えることを特徴とす
る半導体集積回路のレイアウト設計方法。
6. A semiconductor integrated circuit chip including a circuit block.
-Up area or the semi-conductor for predicting the area of the circuit block
A method for designing a layout of a body integrated circuit, comprising:
The circuit block that forms the integrated circuit is laid out
Hard block with fixed shape and layout shape
Not divided into soft blocks and circuit blocks divided into
Judging the process and the types of elements that make up the semiconductor integrated circuit,
An element determination step of outputting element determination information which is a determination result, and information relating to the element determination information and the characteristics of the element.
Calculate the element area for each element by referring to the element characteristic information
And the element area prediction step to determine the area of the soft block.
And a circuit block area predicting step of calculating, wherein the element area predicting step calculates a resistance area.
And a resistance value included in connection information of the semiconductor integrated circuit, and a layout information file , wherein the resistance area prediction step comprises a resistance maximum length calculation step of calculating a resistance maximum length which is a maximum resistance length. The resistance length calculation step of calculating the resistance length by referring to the resistance design rules relating to the resistance width, layer resistance, contact resistance, etc. included in the layout information stored in, and the resistance length is larger than the maximum resistance length. If it is determined that the resistance length is larger than the maximum resistance length, the resistance value of the resistor configured by connecting the series-divided resistors in series is equal to the resistance value of the resistor. And the resistance value of the series division resistor and the series division resistor so that the resistance length of the series division resistor calculated with reference to the resistance design rule is greater than or equal to the maximum resistance length. Calculating the number of series resistance divisions, which is a number, and calculating the length in the direction in which the series division resistances are repeatedly arranged with reference to the number of series resistance divisions, and calculating the area of the resistance from this length. And a process
Layout design method of the semi-conductor integrated circuit that.
【請求項7】 前記抵抗最大長は、前記抵抗幅に一定
係数を乗じて算出することを特徴とする請求項6記載の
半導体集積回路のレイアウト設計方法。
Wherein said resistor maximum length, the layout design method of a semiconductor integrated circuit according to claim 6 Symbol mounting and calculates by multiplying a certain coefficient to said resistor width.
【請求項8】 回路ブロックを含む半導体集積回路のチ
ップ面積または前記回路ブロックの面積を予測する半導
体集積回路のレイアウト設計方法であって、前記半導体
集積回路を構成する前記回路ブロックを、レイアウト形
状が定まった ハードブロックとレイアウト形状が定まっ
ていないソフトブロックとに分割する回路ブロック分割
工程と、 前記半導体集積回路を構成する素子の種類を判定し、判
定結果である素子判定情報を出力する素子判定工程と、 前記素子判定情報と前記素子の特性に関する情報である
素子特性情報を参照して、前記素子毎に素子面積を算出
する素子面積予測工程と、 前記素子面積を参照して、前記ソフトブロックの面積を
算出する回路ブロック面積予測工程とを備え、 前記素子面積予測工程は、抵抗の面積を算出する抵抗面
積予測工程を備え、 前記回路ブロック面積予測工程において、相互の相対精
度が所定のしきい値に対して高い複数の抵抗からなる抵
抗領域の面積を、相互の相対精度が前記所定のしきい値
に対して低い前記複数の抵抗からなる抵抗領域の面積よ
りも大きくして算出することを特徴とする半導体集積回
路のレイアウト設計方法。
8. A semiconductor integrated circuit chip including a circuit block.
-Up area or the semi-conductor for predicting the area of the circuit block
A method for designing a layout of a body integrated circuit, comprising:
The circuit block that forms the integrated circuit is laid out
Definite hard blocks and layout shape Jo is definite
Not divided into soft blocks and circuit blocks divided into
Judging the process and the types of elements that make up the semiconductor integrated circuit,
An element determination step of outputting element determination information which is a determination result, and information relating to the element determination information and the characteristics of the element.
Calculate the element area for each element by referring to the element characteristic information
And the element area prediction step to determine the area of the soft block.
And a circuit block area predicting step of calculating, wherein the element area predicting step calculates a resistance area.
A product prediction step, wherein in the circuit block area prediction step, an area of a resistance region composed of a plurality of resistors whose mutual relative accuracy is higher than a predetermined threshold value layout design method of the semi-conductor integrated circuit you and calculates and larger than the area of the resistive region comprising a lower plurality of resistance to.
【請求項9】 回路ブロックを含む半導体集積回路のチ
ップ面積または前記回路ブロックの面積を予測する半導
体集積回路のレイアウト設計方法であって、前記半導体
集積回路を構成する前記回路ブロックを、レイアウト形
状が定まったハードブロックとレイアウト形状が定まっ
ていないソフトブロックとに分割する回路ブロック分割
工程と、 前記半導体集積回路を構成する素子の種類を判定し、判
定結果である素子判定情報を出力する素子判定工程と、 前記素子判定情報と前記素子の特性に関する情報である
素子特性情報を参照して、前記素子毎に素子面積を算出
する素子面積予測工程と、 前記素子面積を参照して、前記ソフトブロックの面積を
算出する回路ブロック面積予測工程とを備え、 前記素子面積予測工程は、抵抗の面積を算出する抵抗面
積予測工程を備え、 前記抵抗面積予測工程は、抵抗長の最小長さである抵抗
最小長を算出する抵抗最小長算出工程と、 前記半導体集積回路の接続情報に含まれる抵抗値と、レ
イアウト情報ファイルに格納されたレイアウト情報に含
まれる抵抗幅、層抵抗、コンタクト抵抗などの抵抗に関
する抵抗設計規則を参照して抵抗長を算出する抵抗長算
出工程と、 抵抗長が、前記抵抗最小長よりも小さいか否かを判定
し、前記抵抗長が前記抵抗最小長よりも小さいと判定さ
れた場合、並列分割抵抗を並列接続して構成した抵抗の
抵抗値が、前記抵抗の抵抗値と等しくなるように、かつ
前記並列分割抵抗の抵抗値と、前記抵抗設計規則とを参
照して算出された前記並列分割抵抗の抵抗長が前記抵抗
最小長よりも大きくなるか等しくなるように並列分割抵
抗の数である並列抵抗分割数を算出する工程と、 前記並列抵抗分割数を参照して、前記並列分割抵抗を繰
り返し配置する方向の長さを算出し、この長さから前記
抵抗の面積を算出する工程と、を備え、 前記抵抗最小長は、前記抵抗幅に一定の係数を乗じて算
出することを特徴とする半導体集積回路のレイアウト設
計方法。
9. A semiconductor integrated circuit chip including a circuit block.
-Up area or the semi-conductor for predicting the area of the circuit block
A method for designing a layout of a body integrated circuit, comprising:
The circuit block that forms the integrated circuit is laid out
Hard block with fixed shape and layout shape
Not divided into soft blocks and circuit blocks divided into
Judging the process and the types of elements that make up the semiconductor integrated circuit,
An element determination step of outputting element determination information which is a determination result, and information relating to the element determination information and the characteristics of the element.
Calculate the element area for each element by referring to the element characteristic information
And the element area prediction step to determine the area of the soft block.
And a circuit block area predicting step of calculating, wherein the element area predicting step calculates a resistance area.
And a resistance value included in the connection information of the semiconductor integrated circuit, and layout information , wherein the resistance area prediction step includes a resistance minimum length calculation step of calculating a resistance minimum length that is a minimum resistance length. The resistance length calculation step of calculating the resistance length by referring to the resistance design rules regarding the resistance such as the resistance width, the layer resistance, and the contact resistance included in the layout information stored in the file, and the resistance length is longer than the minimum resistance length. If it is determined that the resistance length is smaller than the minimum resistance length, the resistance value of a resistor configured by connecting parallel divided resistors in parallel is equal to the resistance value of the resistor. In addition, the parallel division resistance is set so that the resistance value of the parallel division resistance calculated with reference to the resistance value of the parallel division resistance and the resistance design rule is greater than or equal to the minimum resistance length. And a step of calculating the parallel resistance division number, which is the number of the parallel resistance division, and the length in the direction in which the parallel division resistance is repeatedly arranged is calculated with reference to the parallel resistance division number, and the area of the resistance is calculated from this length. The method for designing a layout of a semiconductor integrated circuit, wherein: the minimum resistance length is calculated by multiplying the resistance width by a constant coefficient.
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