JP3415129B2 - Inverter failure detection method - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】この発明は、誘導電動機等を駆動
制御するインバータの故障検出方式に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an inverter failure detection system for driving and controlling an induction motor or the like.
【０００２】[0002]
【従来の技術】この種インバータの故障検出方式として
は従来から種々の構成のものが開発されている。例え
ば、特開昭６２−２９０３６２号公報には、制御指令で
ある基準正弦波信号と出力電圧信号との差を演算し、こ
の差信号のレベルを異常電圧設定値と比較することによ
り故障検出を行うことで、高速度の検出を可能とする技
術が開示されている。また、特開平２−２９９４２１号
には、主として過負荷検出の目的で、上掲公知資料と同
様の検出方式が開示されている。2. Description of the Related Art Various types of inverter failure detection methods have been conventionally developed. For example, in Japanese Unexamined Patent Publication No. 62-290362, a difference between a reference sine wave signal which is a control command and an output voltage signal is calculated, and the level of the difference signal is compared with an abnormal voltage set value to detect a failure. By doing so, a technology that enables high speed detection is disclosed. Further, Japanese Patent Laid-Open No. 2-299421 discloses a detection method similar to the above-mentioned publicly known material, mainly for the purpose of overload detection.
【０００３】更に、例えば特開平２−６５６６８号公報
には、電流基準信号と出力電流フィードバック信号とを
比較し、この比較結果が所定値を越えると故障信号を発
生させることで、センサー系を含めた広範囲の故障検出
を可能とする技術が開示されている。Further, for example, in Japanese Unexamined Patent Publication No. 2-65668, a sensor system is included by comparing a current reference signal with an output current feedback signal and generating a failure signal when the comparison result exceeds a predetermined value. Also disclosed is a technique capable of detecting a wide range of failures.
【０００４】[0004]
【発明が解決しようとする課題】しかるに、以上で示し
た従来公知のインバータの故障検出方式は、出力電圧や
出力電流の検出値のみから故障検出を行うそれ以前の方
式に比較して、その検出感度が増大し、結果として高速
度広範囲の故障検出を実現し得るものであるが、この種
インバータに採用される具体的な制御装置に適用した場
合、その制御動作特性等との関係で問題が発生する。即
ち、制御応答特性とも関連するが例えば、電圧指令値が
何らかの要求で急速に変化した場合、対象範囲の装置動
作には全く異常がないのに誤って異常発生と判断し、通
常、故障検出に基づいて実行される警報表示、負荷遮断
や装置停止等が実際に行われて無用な損害が生じる。However, the above-described inverter failure detection method known in the related art as described above is more difficult to detect than the prior method in which failure detection is performed only from the detected values of output voltage and output current. The sensitivity is increased, and as a result, it is possible to realize fault detection in a wide range of high speed, but when applied to a specific control device adopted in this kind of inverter, there is a problem in relation to its control operation characteristics and the like. Occur. That is, although it is related to the control response characteristic, for example, when the voltage command value changes rapidly due to some request, it is erroneously determined that an abnormality has occurred even though there is no abnormality in the device operation in the target range. Alarm display, load shedding, device stoppage, etc., which are executed based on this, are actually performed, resulting in unnecessary damage.
【０００５】この発明は以上のような問題点を解消する
ためになされたもので、その目的は誤検出の可能性を極
力低減し得るインバータの故障検出方式を提供すること
にある。The present invention has been made to solve the above problems, and an object thereof is to provide an inverter failure detection system capable of reducing the possibility of false detection as much as possible.
【０００６】[0006]
【課題を解決するための手段】この発明の請求項１に係
るインバータの故障検出方式は、出力電圧と出力電流と
から電動機の入力を演算する第１の出力演算手段、トル
クと速度検出器から検出された上記電動機の速度帰還値
とから上記電動機の出力を演算する第２の出力演算手
段、および上記第１および第２の出力演算手段の出力の
偏差を演算しその偏差が所定の設定値以上のとき上記速
度検出器の異常として検出する故障検出手段を備えたも
のである。According to a first aspect of the present invention, there is provided an inverter failure detection system comprising: a first output computing means for computing an input of a motor from an output voltage and an output current; and a torque and speed detector. Second output calculation means for calculating the output of the electric motor from the detected speed feedback value of the electric motor, and deviation of the outputs of the first and second output calculation means are calculated, and the deviation is a predetermined set value. In the above case, a failure detecting means for detecting the abnormality of the speed detector is provided.
【０００７】また、請求項２に係るインバータの故障検
出方式は、出力電圧と出力電流とから電動機の入力を演
算する第１の出力演算手段、トルクと速度検出器から検
出された上記電動機の速度帰還値とから上記電動機の出
力を演算する第２の出力演算手段、および上記第１およ
び第２の出力演算手段の出力の偏差を演算し所定の設定
値以上の偏差が所定の設定時間以上継続したとき上記速
度検出器の異常として検出する故障検出手段を備えたも
のである。According to a second aspect of the present invention, there is provided an inverter failure detection method, wherein a first output calculation means for calculating an input of the electric motor from an output voltage and an output current, and a speed of the electric motor detected by a torque and a speed detector. The deviation of the outputs of the second output calculating means for calculating the output of the electric motor from the feedback value and the output of the first and second output calculating means is calculated, and the deviation of a predetermined set value or more continues for a predetermined set time or more. In this case, failure detection means for detecting an abnormality of the speed detector is provided.
【０００８】[0008]
【作用】この発明の請求項１に係るインバータの故障検
出方式においては、電圧、電流から求めた電動機入力
と、速度帰還値から求めた電動機出力との偏差か設定値
以上となったとき速度帰還値に異常ありとして判断す
る。In the inverter failure detection method according to the first aspect of the present invention, when the deviation between the motor input obtained from the voltage and the current and the motor output obtained from the speed feedback value becomes equal to or more than the set value, the speed feedback is performed. Judge that the value is abnormal.
【０００９】また、請求項２に係るインバータの故障検
出方式においては、更に、設定値以上の偏差出力が設定
時間以上継続したとき故障と検出する。従って、例え
ば、制御で生じる高調波成分等による誤検出が防止され
る。Further, in the inverter failure detection method according to the second aspect of the present invention, when the deviation output of the set value or more continues for the set time or more, the failure is detected. Therefore, for example, erroneous detection due to a harmonic component or the like generated by control is prevented.
【００１０】[0010]
【実施例】実施例１．
図１はこの発明の実施例１によるインバータの故障検出
方式を示すもので、３相誘導電動機を駆動するインバー
タ装置の全体構成図である。図において、１は図示しな
い直流電源の両極端子間に接続された平滑用のコンデン
サ、２はパワートランジスタ２Ｔとこれと逆並列接続さ
れたダイオード２Ｄとを１アームとしＵ，Ｖ，Ｗ３相ブ
リッジ接続に構成され可変電圧・可変周波数の交流電力
を出力するインバータ主回路である。なお、Ｖ相、Ｗ相
の各アーム素子についてはＵ相と同様であり、図示を省
略している。３はインバータ主回路２からの出力電圧、
出力電流の供給を受けて駆動される３相誘導電動機であ
る。EXAMPLES Example 1. First Embodiment FIG. 1 shows an inverter failure detection system according to a first embodiment of the present invention and is an overall configuration diagram of an inverter device for driving a three-phase induction motor. In the figure, reference numeral 1 is a smoothing capacitor connected between both pole terminals of a DC power source (not shown), and 2 is a U, V, W three-phase bridge connection in which a power transistor 2T and a diode 2D connected in antiparallel thereto are used as one arm. Is an inverter main circuit configured to output variable voltage / variable frequency AC power. Note that the V-phase and W-phase arm elements are similar to the U-phase and are not shown. 3 is the output voltage from the inverter main circuit 2,
It is a three-phase induction motor that is driven by the supply of output current.
【００１１】１０は誘導電動機３の回転速度を検出する
速度検出器、１１はインバータ主回路２の各相毎の出力
電流を検出し電流帰還値として出力する電流検出器であ
る。２０は速度指令値に基づき最終的にインバータ主回
路２の各相各アームのパワートランジスタ２Ｔをオンオ
フ制御するためのゲート信号を送出するインバータ制御
回路で、ここではいわゆるベクトル制御方式を採用した
ＰＷＭ制御回路を例にとり以下説明する。また、その内
部構成は、各実施例の故障検出手段の説明との関係で、
適宜、必要な構成部分を抽出して具体的に図示し、残り
はブラックボックスの形での表示に留めるものとする。Reference numeral 10 is a speed detector for detecting the rotation speed of the induction motor 3, and 11 is a current detector for detecting the output current of each phase of the inverter main circuit 2 and outputting it as a current feedback value. Reference numeral 20 is an inverter control circuit that finally sends out a gate signal for on / off controlling the power transistor 2T of each arm of each phase of the inverter main circuit 2 based on the speed command value. Here, PWM control adopting a so-called vector control method is used. The circuit will be described below as an example. In addition, the internal configuration is related to the description of the failure detection means of each embodiment,
As necessary, necessary components are extracted and specifically illustrated, and the rest are displayed in the form of a black box.
【００１２】従って、先ず、故障検出手段を含まないイ
ンバータ制御回路２０全体について図２に基づき詳細に
説明する。図において、先ず加算器２１で速度指令値と
速度帰還値との偏差を演算し、その偏差出力を速度コン
トローラ２２で増幅してトルク電流指令値（Ｉｑ）とし
て出力する。２３はインバータ主回路２の電流定格から
トルク電流指令値を一定範囲内に収めるため一定値以上
で飽和特性をもたせたリミッタ回路である。リミッタ回
路２３からのトルク電流指令値（Ｉｑ）と別途図示しな
い界磁設定器で作成された励磁電流指令値（Ｉｄ）とは
２相／３相変換器２４で変換されＵ相、Ｖ相、Ｗ相電流
指令値として出力される。Therefore, first, the entire inverter control circuit 20 not including the failure detecting means will be described in detail with reference to FIG. In the figure, first, the adder 21 calculates the deviation between the speed command value and the speed feedback value, and the deviation output is amplified by the speed controller 22 and output as the torque current command value (I q ). Reference numeral 23 is a limiter circuit having saturation characteristics above a certain value in order to keep the torque current command value within a certain range from the current rating of the inverter main circuit 2. The torque current command value (I q ) from the limiter circuit 23 and the excitation current command value (I d ) created by a field setting device (not shown) are converted by the 2-phase / 3-phase converter 24, and the U-phase and V-phase are converted. Is output as the phase and W-phase current command values.
【００１３】なお、図中下方に示す式は、２相／３相変
換器２４で処理する演算式で、式中、ωは出力電源周波
数に同期した角速度である。The expression shown in the lower part of the figure is an arithmetic expression processed by the two-phase / 3-phase converter 24, where ω is an angular velocity synchronized with the output power supply frequency.
【００１４】以下、Ｕ相を例にとって説明すると、加算
器２５で、Ｕ相電流指令値とＵ相電流帰還値との偏差を
とり、電流コントローラ２６に入力して電流制御（例え
ば、ＰＩ動作、ＰＩＤ動作の制御）を行い、Ｕ相電圧指
令値として出力する。また、この出力に関して、インバ
ータ主回路２の定格以上の電圧が出力されないよう、電
圧指令値を一定範囲内に収めるためリミッタ回路２７を
設けており、この出力をＰＷＭ制御回路２８でゲート信
号にしてインバータ主回路２に送出する。In the following, taking the U phase as an example, the adder 25 takes the deviation between the U phase current command value and the U phase current feedback value and inputs it to the current controller 26 for current control (for example, PI operation, PID operation control) and output as a U-phase voltage command value. Further, with respect to this output, a limiter circuit 27 is provided in order to keep the voltage command value within a certain range so that a voltage higher than the rating of the inverter main circuit 2 is not output, and this output is converted into a gate signal by the PWM control circuit 28. It is sent to the inverter main circuit 2.
【００１５】次に図１に戻り、この発明の実施例１の要
部である故障検出手段について説明する。図において、
３０は加算器２５からの偏差出力がレベル設定器３１か
らの設定値（通常、定格の１０％程度に設定）以上のと
き出力を”Ｈ”レベルにする比較手段としての比較器、
３２は電流コントローラ２６からの出力に制限を加える
リミッタ回路２７の動作点が飽和域にあるとき出力を”
Ｈ”レベルにする飽和検出手段としての飽和検出器、３
３は比較器３０と飽和検出器３２とからの出力信号を入
力して動作する故障検出手段としてのアンド回路であ
る。Next, returning to FIG. 1, the failure detecting means, which is an essential part of the first embodiment of the present invention, will be described. In the figure,
Reference numeral 30 is a comparator as a comparison means for setting the output to the "H" level when the deviation output from the adder 25 is equal to or more than the set value from the level setter 31 (usually set to about 10% of the rating),
Reference numeral 32 designates the output when the operating point of the limiter circuit 27 which limits the output from the current controller 26 is in the saturation region.
Saturation detector as saturation detection means for setting to H "level, 3
Reference numeral 3 is an AND circuit as a failure detecting means which operates by receiving output signals from the comparator 30 and the saturation detector 32.
【００１６】次に故障検出の動作について説明する。加
算器２５からの偏差出力、即ち電流指令値と電流帰還値
との偏差が瞬時でもレベル設定器３１からの設定値以上
となると比較器３０が一応故障発生と推定し得る信号を
出力する点は従来と同一である。しかるに、この発明で
は、比較器３０の出力のみでは最終的に故障発生と判断
せず、同時に飽和検出器３２からの出力があることを条
件（アンド回路３３）に故障発生と判断する。即ち、偏
差出力を入力してＰＩＤ動作等を行う電流コントローラ
２６の出力レベルがリミッタ回路２７の飽和域設定レベ
ル以上にあることをアンド条件に故障発生と判断する。Next, the operation of failure detection will be described. If the deviation output from the adder 25, that is, the deviation between the current command value and the current feedback value exceeds the set value from the level setter 31 even at an instant, the comparator 30 outputs a signal that can be estimated to be a failure. It is the same as before. However, in the present invention, the output of the comparator 30 alone is not used to determine that a failure has occurred, but the output from the saturation detector 32 is also used to determine that a failure has occurred. That is, when the output level of the current controller 26 which inputs the deviation output and performs the PID operation or the like is equal to or higher than the saturation region setting level of the limiter circuit 27, it is determined that a failure has occurred on the AND condition.
【００１７】このように、飽和検出器３２の出力をアン
ド条件に加えることにより、例えば、装置の立ち上がり
の過渡時に生じ易い誤検出動作を回避することができ
る。即ち、起動で電流指令値が零から急峻に立ち上がる
と当然加算器２５からの偏差出力は急増し、比較器３０
の出力は”Ｈ”レベルとなる。しかし、電流コントロー
ラ２６では積分要素によりその出力は通常、リミッタ回
路２７の飽和域設定レベル以下に抑えられる。従って、
飽和検出器３２の出力は”Ｌ”レベルを維持し、アンド
回路３３の出力も”Ｌ”レベルを維持する。By adding the output of the saturation detector 32 to the AND condition as described above, it is possible to avoid an erroneous detection operation which is likely to occur during a transition of the rising of the apparatus. That is, when the current command value sharply rises from zero at the start, the deviation output from the adder 25 naturally increases sharply, and the comparator 30
Output becomes "H" level. However, the output of the current controller 26 is normally suppressed below the saturation region setting level of the limiter circuit 27 by the integral element. Therefore,
The output of the saturation detector 32 maintains the "L" level, and the output of the AND circuit 33 also maintains the "L" level.
【００１８】その後、誘導電動機３が正常に速度を上昇
していくと、電流帰還値も次第に立ち上がり、加算器２
５からの偏差出力は次第に減少し、電流コントローラ２
６の出力もリミッタ回路２７の不飽和域内のレベル内に
維持される。即ち、一時比較器３０が動作することはあ
っても、アンド回路３３は動作せず誤検出が防止され
る。After that, when the induction motor 3 normally increases its speed, the current feedback value also gradually rises, and the adder 2
The deviation output from 5 gradually decreases and the current controller 2
The output of 6 is also maintained within a level within the unsaturated region of limiter circuit 27. That is, even if the temporary comparator 30 operates, the AND circuit 33 does not operate and erroneous detection is prevented.
【００１９】しかし、例えば電流検出器１１に不具合が
発生し電流帰還値の異常が継続すると、比較器３０は勿
論、動作状態を継続するが、電流コントローラ２６の出
力も次第に増大し、やがてリミッタ回路２７の飽和域設
定レベルを越えて飽和検出器３２が動作しアンド回路３
３が故障検出を行う。この場合、電流制御系異常として
出力するが、具体的には電流検出器１１の異常とインバ
ータ主回路２の異常とが考えられる。なお、以上では図
示したＵ相について説明したがＶ相、Ｗ相においても全
く同様である。However, if, for example, a malfunction occurs in the current detector 11 and the abnormality of the current feedback value continues, the comparator 30 of course continues to operate, but the output of the current controller 26 also gradually increases, and eventually the limiter circuit. The saturation detector 32 operates beyond the saturation level setting level of 27 and the AND circuit 3
3 performs failure detection. In this case, the current control system is output as an abnormality, but specifically, an abnormality of the current detector 11 and an abnormality of the inverter main circuit 2 can be considered. Although the U phase shown in the figure has been described above, the same applies to the V phase and the W phase.
【００２０】実施例２．
図３はこの発明の実施例２によるインバータの故障検出
方式を示すもので、実施例１の図１と異なるのは、比較
器３０とアンド回路３３との間にタイマー設定器３４を
挿入した点のみである。即ち、この実施例２において
は、比較器３０からの出力がタイマー設定器３４で設定
した時間（例えば１０ｍＳ程度）以上継続して始めてそ
の出力がアンド回路３３に送出される。これによって以
下の効果が期待できる。Example 2. FIG. 3 shows an inverter failure detection system according to a second embodiment of the present invention. The difference from the first embodiment shown in FIG. 1 is that a timer setting device 34 is inserted between a comparator 30 and an AND circuit 33. Only. That is, in the second embodiment, the output from the comparator 30 is sent to the AND circuit 33 only after the output from the comparator 30 continues for the time set by the timer setter 34 (for example, about 10 mS). With this, the following effects can be expected.
【００２１】即ち、インバータ主回路２から出力される
電圧は、パルス状の波形を有しており、これにより流れ
る電流も多くの高調波成分を含んでいる。従って、加算
器２５からの電流偏差出力を基に動作する比較器３０も
この高調波成分で誤動作する可能性が高い。従って、一
定時間以上の出力継続を条件に動作するタイマー設定器
３４の追設により、特に検出信号の高調波成分による故
障誤検出動作を回避することができる。That is, the voltage output from the inverter main circuit 2 has a pulsed waveform, and the current flowing by this also contains many harmonic components. Therefore, the comparator 30, which operates based on the current deviation output from the adder 25, is also likely to malfunction due to this harmonic component. Therefore, by additionally providing the timer setter 34 that operates under the condition that the output is continued for a certain period of time or more, it is possible to avoid the fault erroneous detection operation particularly due to the harmonic component of the detection signal.
【００２２】実施例３．
図４はこの発明の実施例３によるインバータの故障検出
方式を示す全体構成図である。図１と同一符号の部分は
それぞれ同一または相当部分を示すが、この実施例は電
圧制御系の異常を検出するものである。図において、１
２はインバータ主回路２の各相毎の出力電圧を検出し電
圧帰還値として出力する電圧検出器である。３５はリミ
ッタ回路２７からのＵ相電圧指令値と電圧検出器１２か
らのＵ相電圧帰還値との偏差を演算する加算器、３６は
加算器３５からの偏差出力がレベル設定器３７からの設
定値以上のとき出力を”Ｈ”レベルにする比較手段とし
ての比較器、３８はリミッタ回路２７の動作点が飽和域
にあるとき出力を”Ｈ”レベルにする飽和検出手段とし
ての飽和検出器、３９は入力信号レベルを反転して出力
するノット回路、４０は比較器３６とノット回路３９と
からの出力信号を入力して動作する故障検出手段として
の比較器である。Example 3. 4 is an overall configuration diagram showing an inverter failure detection system according to a third embodiment of the present invention. The same reference numerals as those in FIG. 1 indicate the same or corresponding portions, but this embodiment detects an abnormality in the voltage control system. In the figure, 1
A voltage detector 2 detects the output voltage of each phase of the inverter main circuit 2 and outputs it as a voltage feedback value. Reference numeral 35 is an adder for calculating the deviation between the U-phase voltage command value from the limiter circuit 27 and the U-phase voltage feedback value from the voltage detector 12, and 36 is the deviation output from the adder 35 set by the level setter 37. A comparator serving as a comparing means for setting the output to the "H" level when the value is equal to or more than a value, a saturation detector 38 serving as a saturation detecting means for setting the output to the "H" level when the operating point of the limiter circuit 27 is in the saturation region, Reference numeral 39 is a knot circuit that inverts and outputs the input signal level, and 40 is a comparator as a failure detecting means that operates by receiving the output signals from the comparator 36 and the knot circuit 39.
【００２３】次に故障検出の動作について説明する。加
算器３５からの偏差出力、即ち、電圧指令値と電圧帰還
値との偏差が瞬時でもレベル設定器３７からの設定値以
上となると比較器３６が一応故障発生と推定し得る信号
を出力する点は従来と同一である。しかるに、この発明
では、比較器３６の出力のみでは最終的に故障発生と判
断せず、同時にノット回路３９からの出力があることを
条件（比較器４０）に故障発生と判断する。即ち、電圧
指令値を一定範囲内に収めるリミッタ回路２７の動作点
が飽和域にあるときでない、従って飽和域にないことを
アンド条件に故障発生と判断する。Next, the operation of failure detection will be described. The deviation output from the adder 35, that is, when the deviation between the voltage command value and the voltage feedback value becomes equal to or more than the set value from the level setter 37 even at an instant, the comparator 36 outputs a signal that can be estimated to be a failure occurrence. Is the same as the conventional one. However, in the present invention, the output of the comparator 36 alone is not used as the final determination that a failure has occurred, but the output from the knot circuit 39 is also used as a condition (comparator 40) to determine that a failure has occurred. That is, the operating point of the limiter circuit 27 that keeps the voltage command value within a certain range is not in the saturation region, and therefore, when it is not in the saturation region, it is determined that a failure has occurred by AND condition.
【００２４】このように、リミッタ回路２７の動作点が
飽和域にないことをアンド条件に加えるようにしたのは
以下の理由による。即ち、この電圧リミッタにかかって
いないときは電圧指令値と電圧帰還値との関係は線形と
なって電圧帰還値が電圧指令値に追従する正常な制御動
作が行われるが、電圧リミッタにかかるとＰＷＭ電圧制
御の場合、電圧指令値である信号波が変調波の三角波の
ピーク値以上となり電圧指令値と電圧帰還値との関係が
非線形となり電圧指令値に合致した電圧出力が得られず
結果として加算器３５からかなりの偏差量が出力され
る。そこで、このような場合を故障と検出することがな
いよう、飽和検出器３８の出力をノット回路３９により
反転して比較器４０に入力することにより、比較器４０
を不動作とする訳である。The reason why the operating point of the limiter circuit 27 is not in the saturation region is added to the AND condition as described above. That is, when the voltage limiter is not applied, the relationship between the voltage command value and the voltage feedback value becomes linear, and a normal control operation is performed in which the voltage feedback value follows the voltage command value, but when the voltage limiter is applied. In the case of PWM voltage control, the signal wave that is the voltage command value becomes equal to or higher than the peak value of the triangular wave of the modulation wave, and the relationship between the voltage command value and the voltage feedback value becomes non-linear, and the voltage output that matches the voltage command value cannot be obtained. A considerable amount of deviation is output from the adder 35. Therefore, in order to prevent such a case from being detected as a failure, the output of the saturation detector 38 is inverted by the knot circuit 39 and input to the comparator 40.
Is to be inoperative.
【００２５】一方、電圧リミッタにかかっておらず、加
算器３５からの偏差出力が設定値以上になると、電圧検
出器１２またはインバータ主回路２の異常と想定される
ので、これを電圧制御系異常として比較器４０により検
出する。On the other hand, if the deviation output from the adder 35 exceeds the set value without being applied to the voltage limiter, it is assumed that the voltage detector 12 or the inverter main circuit 2 is abnormal. Is detected by the comparator 40.
【００２６】実施例４．
図５はこの発明の実施例４によるインバータの故障検出
方式を示すもので、実施例３の図４と異なるのは、比較
器３６と比較器４０との間にタイマー設定器４１を挿入
した点のみである。この場合も、実施例２で説明したと
同様、検出信号の高調波成分による故障誤検出動作を回
避できるという効果がある。Example 4. FIG. 5 shows an inverter failure detection system according to a fourth embodiment of the present invention. The difference from the third embodiment shown in FIG. 4 is that a timer setter 41 is inserted between the comparator 36 and the comparator 40. Only. In this case as well, as in the case of the second embodiment, there is an effect that the fault erroneous detection operation due to the harmonic component of the detection signal can be avoided.
【００２７】実施例５．
図６は以上の実施例を組み合わせて検出時の故障発生対
象の限定を図った実施例５によるインバータの故障検出
方式の要部を示すものである。即ち、ノット回路４２お
よびアンド回路４３を追加し、実施例１または２の電流
制御系異常および実施例３または４の電圧制御系異常の
出力を、前者については直接、後者についてはノット回
路４２を介してそれぞれアンド回路４３に入力し、その
アンド条件成立で電流検出器異常として故障検出を行う
ものである。Example 5. FIG. 6 shows a main part of an inverter failure detection system according to a fifth embodiment in which the targets of failure occurrence at the time of detection are limited by combining the above embodiments. That is, a knot circuit 42 and an AND circuit 43 are added to output the output of the current control system abnormality of the first or second embodiment and the voltage control system abnormality of the third or fourth embodiment directly to the former and to the knot circuit 42 to the latter. Each of them is input to the AND circuit 43 via the AND circuit, and failure is detected as an abnormality of the current detector when the AND condition is satisfied.
【００２８】前述した通り、電流制御系異常検出時はイ
ンバータ主回路２また電流検出器１１の異常が想定され
るが、この内前者のインバータ主回路２が異常であると
きは電圧制御系異常も出力され、アンド回路４３の条件
を不成立とする。従って、アンド回路４３で検出される
ものは後者の電流検出器１１の異常の場合に限定される
ことになる。As described above, when the abnormality of the current control system is detected, the abnormality of the inverter main circuit 2 or the current detector 11 is assumed, but when the former main inverter circuit 2 is abnormal, the voltage control system is also abnormal. It is output and the condition of the AND circuit 43 is not satisfied. Therefore, what is detected by the AND circuit 43 is limited to the latter case where the current detector 11 is abnormal.
【００２９】同様の考え方により、図示は省略するが、
電圧制御系異常の出力は直接、電流制御系異常の出力は
ノット回路４２を介してそれぞれアンド回路４３に入力
する接続とすることにより、電圧検出器１２の異常を分
離して検出することも可能である。Although not shown in the drawings, according to the same idea,
By connecting the output of the voltage control system abnormality directly and the output of the current control system abnormality to the AND circuit 43 via the knot circuit 42, it is possible to separately detect the abnormality of the voltage detector 12. Is.
【００３０】実施例６．
図７はこの発明の実施例６によるインバータの故障検出
方式の全体構成を示すもので、特に速度検出器１０の異
常を検出するものである。図において、第１の出力演算
手段としての出力演算器４４は、それぞれ電流検出器１
１および電圧検出器１２で検出された各相出力電流
ＩＵ，ＩＶ，ＩＷおよび各相出力電圧ＶＵ，ＶＶ，ＶＷ
からインバータの出力＝誘導電動機の入力＝Ｐ１を演算
する。以下にその演算式を示す。
Ｐ１＝ＩＵ×ＶＵ＋ＩＶ×ＶＶ＋ＩＷ×ＶＷ
また、第２の出力演算手段としての出力演算器４５は、
速度検出器１０で検出された誘導電動機３の速度帰還値
ωｒおよびインバータ制御回路２０で演算されたトルク
Ｔから誘導電動機の出力＝Ｐ２を演算する。以下にその
演算式を示す。
Ｐ２＝Ｔ×ωｒ
ここで、トルクＴはトルク電流Ｉｑ、磁束Φ、および誘
導電動機により決まるトルク係数ＫＩから下式により求
まる。
Ｔ＝ＫＩ×Φ×Ｉｑ Example 6. FIG. 7 shows the overall construction of an inverter failure detection system according to a sixth embodiment of the present invention, particularly for detecting an abnormality of the speed detector 10. In the figure, the output calculators 44 as the first output calculator are the current detectors 1 respectively.
1 and each phase output current I U , I V , I W detected by the voltage detector 12 and each phase output voltage V U , V V , V W
Then, the output of the inverter = the input of the induction motor = P1 is calculated. The calculation formula is shown below. P1 = I U × V U + I V × V V + I W × V W Further , the output calculator 45 as the second output calculator is
The output of the induction motor = P2 is calculated from the speed feedback value ω r of the induction motor 3 detected by the speed detector 10 and the torque T calculated by the inverter control circuit 20. The calculation formula is shown below. P2 = T × ω r Here, the torque T is obtained from the torque current I q , the magnetic flux Φ, and the torque coefficient KI determined by the induction motor by the following equation. T = KI × Φ × I q
【００３１】上式で示されるＰ１は誘導電動機３の入力
であり、Ｐ２は誘導電動機３の軸出力であるので、両者
の間には誘導電動機３の銅損分（電動機内部抵抗による
損失）Ｐｒの差分が存在する。即ち、
Ｐ１＝Ｐ２＋Ｐｒ
但し、Ｐｒは定格時のＰ２に対して１％程度と小さく、
以下で説明する故障検出に際しては、検出時の設定値に
このＰｒの値を考慮することにより、実用上無視するこ
とができる。Since P1 shown in the above equation is the input of the induction motor 3 and P2 is the shaft output of the induction motor 3, there is a copper loss (loss due to internal resistance of the motor) P of the induction motor 3 between them. There is a difference of r . That is, P1 = P2 + P r However, P r is as small as about 1% with respect to P2 at the time of rating,
In the failure detection described below, by considering the value of the P r upon detection settings can be practically negligible.
【００３２】即ち、故障検出は、両出力演算器４４、４
５の出力の偏差を加算器４６で演算し、更に比較器４７
でその偏差出力がレベル設定器４８からの設定値以上か
否かを判断することで行う。この設定値は、定格の５〜
１０％に選定し、偏差出力が瞬時でも設定値以上となる
と故障を検出する。そして、この故障検出は、Ｐ１，Ｐ
２の演算に必要な入力が、誘導電動機の速度以外はすべ
てインバータ出力の電圧、電流から求めることができる
変数であるため、偏差出力の増大は速度検出器１０の異
常によるものとして判断するものである。That is, the fault detection is performed by the dual output computing units 44, 4
The deviation of the output of 5 is calculated by the adder 46, and the comparator 47
Then, it is determined whether or not the deviation output is equal to or more than the set value from the level setter 48. This setting value is 5 of the rating.
10% is selected, and a fault is detected when the deviation output exceeds the set value even for an instant. Then, this failure detection is performed in P1, P
Since the inputs required for the calculation of 2 are variables that can be obtained from the voltage and current of the inverter output except for the speed of the induction motor, the increase in the deviation output is judged to be due to the abnormality of the speed detector 10. is there.
【００３３】実施例７．
図８はこの発明の実施例７によるインバータの故障検出
方式を示す全体構成図で、実施例６の図７と異なるのは
比較器４７の出力側にタイマー設定器４９を挿入した点
のみである。即ち、比較器４７の検出出力がタイマー設
定器４９の設定時間以上継続したとき速度検出器異常と
判断する。これにより、実施例２等で説明したと同様、
検出信号の高調波成分による故障誤検出動作を回避する
ことができる。Example 7. FIG. 8 is an overall configuration diagram showing an inverter failure detection method according to a seventh embodiment of the present invention. The only difference from the seventh embodiment shown in FIG. 7 is that a timer setting device 49 is inserted on the output side of the comparator 47. . That is, when the detection output of the comparator 47 continues for the set time of the timer setter 49 or more, it is determined that the speed detector is abnormal. Thereby, as described in the second embodiment,
A fault erroneous detection operation due to the harmonic component of the detection signal can be avoided.
【００３４】実施例８．
図９はこの発明の実施例８によるインバータの故障検出
方式を示す全体構成図である。ここでは、先の図８の最
終段のタイマー設定器４９の出力側にアンド回路５０を
挿入している。そして、このアンド回路５０には実施例
１または２の電流制御系異常の出力および実施例３また
は４の電圧制御系異常の出力のそれぞれ反転信号を入力
する。先の実施例７で電流制御系あるいは電圧制御系に
異常がある場合、その出力電圧、電流から演算された電
動機入出力の値には信頼性がなくなるため、この場合に
はたとえ偏差出力が大きくなっても故障検出とせず、電
流制御系および電圧制御系が共に正常な場合に限り速度
検出器の異常として出力する。Example 8. [Embodiment 8] FIG. 9 is an overall configuration diagram showing an inverter failure detection method according to Embodiment 8 of the present invention. Here, the AND circuit 50 is inserted on the output side of the timer setter 49 at the final stage in FIG. Then, the AND circuit 50 receives the inverted signals of the output of the current control system abnormality of the first or second embodiment and the output of the voltage control system abnormality of the third or fourth embodiment. If there is an abnormality in the current control system or the voltage control system in the previous Example 7, the value of the motor input / output calculated from the output voltage and current becomes unreliable. In this case, the deviation output is large. Even if the error occurs, the failure detection is not performed, and only when both the current control system and the voltage control system are normal, it is output as an abnormality of the speed detector.
【００３５】これにより、故障検出時の故障発生対象を
速度検出器のみに確実に限定することができる。なお、
ここでは図８の回路にアンド回路５０を追加する構成と
したが、タイマー設定器４９を使用しない図７の回路に
アンド回路５０を追加する構成としてもよいことは勿論
である。As a result, it is possible to reliably limit the failure occurrence target at the time of failure detection to only the speed detector. In addition,
Although the AND circuit 50 is added to the circuit of FIG. 8 here, the AND circuit 50 may be added to the circuit of FIG. 7 not using the timer setter 49.
【００３６】実施例９．
図１０はこの発明の実施例９によるインバータの故障検
出方式を示す全体構成図である。ここでは、２台のイン
バータ主回路２Ａおよび２Ｂをその出力側をリアクトル
４を介して並列に接続して共通の誘導電動機３に電力を
供給する多重系インバータを構成している。以下、この
多重系インバータの循環電流（両インバータ主回路２
Ａ，２Ｂの出力電流差分が相当）制御系を中心に説明す
る。この循環電流制御系もインバータ制御回路２０内に
構成されている。Example 9. FIG. 10 is an overall configuration diagram showing an inverter failure detection system according to a ninth embodiment of the present invention. Here, two inverter main circuits 2A and 2B are connected in parallel with their output sides via a reactor 4 to form a multi-system inverter that supplies electric power to a common induction motor 3. Below, the circulating current of this multiple inverter (both inverter main circuit 2
The output current difference between A and 2B is equivalent) The control system will be mainly described. This circulating current control system is also configured in the inverter control circuit 20.
【００３７】図において、５１は電流検出器１１Ａで構
成されたインバータ主回路２Ａ側の電流帰還値と電流検
出器１１Ｂで検出されたインバータ主回路２Ｂ側の電流
帰還値との偏差、即ち循環電流帰還値を演算する加算
器、５２は循環電流帰還値を増幅して循環電流制御を行
い循環電流制御出力を作成する循環電流コントローラ、
５３は循環電流制御出力を一定範囲内に収めるため一定
値以上で飽和特性をもたせたリミッタ回路である。In the figure, 51 is the deviation between the current feedback value on the inverter main circuit 2A side composed of the current detector 11A and the current feedback value on the inverter main circuit 2B side detected by the current detector 11B, that is, the circulating current. An adder for calculating a feedback value, 52 is a circulating current controller for amplifying the circulating current feedback value to control the circulating current and create a circulating current control output,
Reference numeral 53 is a limiter circuit having a saturation characteristic at a certain value or more in order to keep the circulating current control output within a certain range.
【００３８】次に循環電流制御系異常を検出する故障検
出手段について説明する。図において、５４は加算器５
１からの偏差出力がレベル設定器５５からの設定値以上
のとき出力を”Ｈ”レベルにする比較手段としての比較
器、５６は循環電流コントローラ５２からの出力に制限
を加えるリミッタ回路５３の動作点が飽和域にあるとき
出力を”Ｈ”レベルにする飽和検出手段としての飽和検
出器、５７は比較器５４と飽和検出器５６とからの出力
を入力して動作する故障検出手段としてのアンド回路で
ある。Next, the failure detecting means for detecting an abnormality in the circulating current control system will be described. In the figure, 54 is an adder 5
When the deviation output from 1 is equal to or more than the set value from the level setter 55, a comparator as a comparing means for setting the output to the "H" level, and 56 is an operation of the limiter circuit 53 for limiting the output from the circulating current controller 52. When a point is in the saturation region, a saturation detector as a saturation detecting means for bringing the output to the "H" level, and 57 is an AND detecting means for operating by receiving the outputs from the comparator 54 and the saturation detector 56. Circuit.
【００３９】次に故障検出の動作について説明する。加
算器５１からの循環電流帰還値が瞬時でもレベル設定器
５５からの設定値以上となると比較器５４が一応故障発
生と推定し得る信号を出力する点は従来と同一である。
しかるに、この実施例では、比較器５４の出力のみでは
最終的に故障発生と判断せず、同時に飽和検出器５６か
らの出力があることを条件に故障発生と判断する。即
ち、循環電流コントローラ５２の出力レベルがリミッタ
回路５３の飽和域設定レベル以上にあることをアンド条
件に故障発生と判断する。Next, the operation of failure detection will be described. It is the same as the prior art that the comparator 54 outputs a signal which can be presumed to be a failure occurrence when the circulating current feedback value from the adder 51 exceeds the set value from the level setter 55 even for an instant.
However, in this embodiment, the output of the comparator 54 alone does not finally determine that a failure has occurred, but the output of the saturation detector 56 at the same time determines that a failure has occurred. That is, when the output level of the circulating current controller 52 is equal to or higher than the saturation region setting level of the limiter circuit 53, it is determined that a failure has occurred on the AND condition.
【００４０】このように、循環電流コントローラ５２の
出力が飽和レベルにあるときのみ故障検出を行うように
したのは、同出力が飽和レベルに達していない段階で
は、同コントローラ５２の働きで正常な状態に復帰する
可能性があるため、あえて故障と判断しないこととした
ためである。また、このような判断方式としても、各イ
ンバータ主回路２Ａ，２Ｂ個々の制御系に異常がない限
り、循環電流制御系としては特に支障がなく、またこの
方式とすることで本来の制御動作が不要に阻害されるこ
ともない。なお、以上では図示したＵ相について説明し
たが、Ｖ相，Ｗ相についても全く同様である。As described above, the failure detection is performed only when the output of the circulating current controller 52 is at the saturation level. The reason is that the controller 52 works normally when the output does not reach the saturation level. This is because there is a possibility of returning to the state, so it was decided not to judge it as a failure. Further, even with such a determination method, as long as there is no abnormality in the control system of each of the inverter main circuits 2A and 2B, there is no particular problem as a circulating current control system, and with this method, the original control operation is performed. It will not be unnecessarily disturbed. Although the U phase shown in the figure has been described above, the same applies to the V phase and the W phase.
【００４１】実施例１０．
図１１はこの発明の実施例１０によるインバータの故障
検出方式を示す全体構成図で、実施例９の図１０と異な
るのは比較器５４とアンド回路５７との間にタイマー設
定器５８を挿入した点のみである。即ち、比較器５４の
検出出力がタイマー設定器５８の設定時間以上継続した
ときその出力をアンド回路５７に送出する。これによ
り、実施例２等で説明したと同様、検出信号の高調波成
分による故障誤検出動作を回避することができる。Example 10. FIG. 11 is an overall configuration diagram showing an inverter failure detection method according to a tenth embodiment of the present invention. The difference from FIG. 10 of the ninth embodiment is that a timer setting device 58 is inserted between a comparator 54 and an AND circuit 57. Only points. That is, when the detected output of the comparator 54 continues for the set time of the timer setter 58 or more, the output is sent to the AND circuit 57. As a result, as described in the second embodiment and the like, it is possible to avoid the fault erroneous detection operation due to the harmonic component of the detection signal.
【００４２】実施例１１．
図１２はこの発明の実施例１１によるインバータの故障
検出方式を示す全体構成図である。ここでは、加算器５
９Ｕ，５９Ｖおよび５９Ｗにおいて、各相毎に電流指令
値と電流帰還値との偏差を演算し、更に、加算器６０で
各加算器５９Ｕ，５９Ｖ，５９Ｗからの偏差出力の緩和
を演算して零相電流を出力する。そして、この加算器６
０からの零相電流出力が瞬時でもレベル設定器６１から
の設定値以上になると故障検出手段としての比較器６２
がこれを検出して電流制御系異常またはインバータ地絡
として故障検出を行う。Example 11. 12 is an overall configuration diagram showing an inverter failure detection system according to an eleventh embodiment of the present invention. Here, adder 5
At 9U, 59V, and 59W, the deviation between the current command value and the current feedback value is calculated for each phase, and the adder 60 calculates the deviation output from each of the adders 59U, 59V, and 59W to zero. Output phase current. And this adder 6
If the zero-phase current output from 0 exceeds the set value from the level setter 61 even for an instant, the comparator 62 as failure detection means.
Detects this and detects a fault as an abnormality in the current control system or an inverter ground fault.
【００４３】なお、既に説明した各種故障検出手段と組
み合わせることにより故障発生対象を限定することもで
きる。例えば電流制御系の故障検出手段と組み合わせ、
その電流制御系異常が検出されていないときにこの実施
例１１による比較器６２が故障検出をした場合には、故
障発生対象をインバータ地絡に限定することができる。It is also possible to limit the failure occurrence target by combining with the various failure detection means already described. For example, in combination with failure detection means of current control system,
When the comparator 62 according to the eleventh embodiment detects a failure when the current control system abnormality is not detected, the failure occurrence target can be limited to the inverter ground fault.
【００４４】実施例１２．
図１３はこの発明の実施例１２によるインバータの故障
検出方式を示す全体構成図で、実施例１１の図１２と異
なるのは比較器６２の出力側にタイマー設定器６３を挿
入した点のみである。即ち、比較器６２の検出出力がタ
イマー設定器６３の設定時間以上継続したとき電流制御
系異常またはインバータ地絡として故障検出を行う。こ
れにより、実施例２等で説明したと同様、検出信号の高
調波成分による故障誤検出動作を回避することができ
る。Example 12 13 is an overall configuration diagram showing an inverter failure detection system according to a twelfth embodiment of the present invention. The only difference from FIG. 12 of the eleventh embodiment is that a timer setting device 63 is inserted on the output side of a comparator 62. . That is, when the detection output of the comparator 62 continues for the set time of the timer setter 63 or more, failure detection is performed as a current control system abnormality or an inverter ground fault. As a result, as described in the second embodiment and the like, it is possible to avoid the fault erroneous detection operation due to the harmonic component of the detection signal.
【００４５】実施例１３．
図１４はこの発明の実施例１３によるインバータの故障
検出方式を示す全体構成図で、先の実施例１１（図１
２）と異なるのは、比較器６２の出力側にアンド回路６
４を挿入している点のみである。そして、このアンド回
路６４には別途図示しない地絡検出器からのインバータ
地絡異常の出力の反転信号を入力する。この結果、アン
ド回路６４はインバータ地絡異常が検出されていないと
きで、かつ比較器６２からの出力があったとき故障検出
信号を出力する。従って、その故障検出は電流制御系異
常を検出することになり、実施例１１の場合に比較して
その故障発生対象の範囲を限定することができる。勿
論、既述した他の実施例による故障検出手段と適宜組み
合わせることにより、故障発生対象の範囲を更に限定し
て例えば電流検出器異常として故障検出を行うことも可
能となる。Example 13 FIG. 14 is an overall configuration diagram showing an inverter failure detection system according to a thirteenth embodiment of the present invention.
The difference from 2) is that the AND circuit 6 is provided on the output side of the comparator 62.
4 is only inserted. Then, an inverted signal of the output of the inverter ground fault abnormality from a ground fault detector (not shown) is input to the AND circuit 64. As a result, the AND circuit 64 outputs a failure detection signal when the inverter ground fault abnormality is not detected and when the comparator 62 outputs. Therefore, the failure detection is to detect the current control system abnormality, and the range of the failure occurrence target can be limited as compared with the case of the eleventh embodiment. Of course, by properly combining with the failure detecting means according to the other embodiments described above, it is possible to further limit the range of the failure occurrence target and detect the failure as an abnormality in the current detector, for example.
【００４６】実施例１４．
なお、実施例１１ないし１３では、各相の電流指令値と
電流帰還値との偏差をとり更にこの各相の偏差出力の和
をとって零相電流を求めたが、各相の電流帰還値のみを
使用し、これらの和をとって零相電流を求めるようにし
ても同等の効果が得られる。Example 14 In Examples 11 to 13, the deviation between the current command value and the current feedback value for each phase was calculated, and the sum of the deviation outputs for each phase was calculated to obtain the zero-phase current. Even if only these are used and the sum of them is used to obtain the zero-phase current, the same effect can be obtained.
【００４７】実施例１５．
図１５は、この発明の実施例１５によるインバータの故
障検出方式を示す全体構成図である。ここでは、加算器
６５において各相電圧帰還値の緩和を演算して零相電圧
を出力する。そして、加算器６５からの零相電圧出力が
瞬時でもレベル設定器６６からの設定値以上になると故
障検出手段としての比較器６７がこれを検出して電圧制
御系異常またはインバータ地絡として故障検出を行う。Example 15. 15 is an overall configuration diagram showing an inverter failure detection system according to a fifteenth embodiment of the present invention. Here, the adder 65 calculates the relaxation of each phase voltage feedback value and outputs a zero phase voltage. When the zero-phase voltage output from the adder 65 becomes equal to or higher than the set value from the level setter 66 even for an instant, the comparator 67 as a failure detection means detects this and detects a failure as a voltage control system abnormality or an inverter ground fault. I do.
【００４８】なお、既に説明した各種故障検出手段と組
み合わせることにより故障発生対象を限定することもで
きる。例えば、電圧制御系の故障検出手段と組み合わ
せ、その電圧制御系異常が検出されていないときにこの
実施例１５による比較器６７が故障検出をした場合に
は、故障発生対象をインバータ地絡に限定することがで
きる。It is also possible to limit the failure occurrence target by combining with the various failure detection means already described. For example, when the comparator 67 according to the fifteenth embodiment detects a failure in combination with the failure detection means of the voltage control system and the abnormality of the voltage control system is not detected, the failure occurrence target is limited to the inverter ground fault. can do.
【００４９】実施例１６．
図１６はこの発明の実施例１６によるインバータの故障
検出方式を示す全体構成図で、実施例１５の図１５と異
なるのは比較器６７の出力側にタイマー設定器６８を挿
入した点のみである。即ち、比較器６７の検出出力がタ
イマー設定器６８の設定時間以上継続したとき電圧制御
系異常またはインバータ地絡として故障検出を行う。こ
れにより、実施例２等で説明したと同様、検出信号の高
調波成分による故障誤検出動作を回避することができ
る。Example 16 FIG. 16 is an overall configuration diagram showing an inverter failure detection system according to a sixteenth embodiment of the present invention. The only difference from the fifteenth embodiment shown in FIG. 15 is that a timer setting device 68 is inserted on the output side of a comparator 67. . That is, when the detection output of the comparator 67 continues for the set time of the timer setter 68 or more, a failure is detected as a voltage control system abnormality or an inverter ground fault. As a result, as described in the second embodiment and the like, it is possible to avoid the fault erroneous detection operation due to the harmonic component of the detection signal.
【００５０】実施例１７．
なお、実施例１５，１６では、各相の電圧帰還値の和を
とって零相電圧を求めたが、各相の電圧指令値と電圧帰
還値との偏差をとり更にこの各相の偏差出力の和をとっ
て零相電圧を求めるようにしても同等の効果が得られ
る。Example 17 In the fifteenth and sixteenth embodiments, the zero-phase voltage is obtained by summing the voltage feedback values of the respective phases, but the deviation between the voltage command value and the voltage feedback value of each phase is calculated and the deviation output of each phase is obtained. Even if the zero phase voltage is obtained by taking the sum of the above, the same effect can be obtained.
【００５１】実施例１８．
図１７はこの発明の実施例１８によるインバータの故障
検出方式を示す全体構成図である。ここでは、３種類の
電圧レベルが出力可能ないわゆる３レベルインバータを
扱っており、特にその入力側の直流電圧バランス異常を
検出するものである。図において、５Ａおよび５Ｂは直
流電源の両極端子Ｐ，Ｎ間に互いに直列になって接続さ
れたコンデンサで、３レベルインバータ主回路６はその
入力側が直流電源の両極端子Ｐ，Ｎと両コンデンサ５
Ａ，５Ｂの中間接続端子Ｃとのに接続され、可変電圧、
可変周波数の３相交流電圧、電流を出力して誘導電動機
３を駆動する。Example 18. FIG. 17 is an overall configuration diagram showing an inverter failure detection system according to Embodiment 18 of the present invention. Here, a so-called three-level inverter capable of outputting three types of voltage levels is dealt with, and in particular, a DC voltage balance abnormality on the input side thereof is detected. In the figure, 5A and 5B are capacitors connected in series between both pole terminals P and N of the DC power source, and the input side of the three-level inverter main circuit 6 is both pole terminals P and N of the DC power source and both capacitors 5.
Connected to the intermediate connection terminal C of A and 5B,
The induction motor 3 is driven by outputting a three-phase AC voltage and current of variable frequency.
【００５２】１３Ａおよび１３Ｂはそれぞれコンデンサ
５Ａおよび５Ｂの電圧を検出する直流電圧検出器、６９
は直流電圧検出器１３Ａからの電圧帰還値と直流電圧検
出器１３Ｂからの電圧帰還値との偏差を演算する加算
器、７０は加算器６９からの偏差出力がレベル設定器７
１からの設定値以上のとき直流電圧バランス異常として
出力する故障検出手段としての比較器である。13A and 13B are DC voltage detectors for detecting the voltages of the capacitors 5A and 5B, respectively.
Is an adder for calculating a deviation between the voltage feedback value from the DC voltage detector 13A and the voltage feedback value from the DC voltage detector 13B, and 70 is the level output from the deviation output from the adder 69.
It is a comparator as a failure detection means that outputs a DC voltage balance abnormality when the value is equal to or more than the set value from 1.
【００５３】次に動作について説明する。インバータ制
御回路２０は入力された速度指令値に基づき必要なゲー
ト信号をインバータ主回路６の各アームのトランジスタ
６Ｔに供給する。これにより、インバータ主回路６は所
定の電圧、電流の出力を誘導電動機３に供給する。ここ
で、この制御動作の詳細は周知であるのでその説明は省
略するが、制御動作の一部としてコンデンサ５Ａと５Ｂ
との電圧が一定の範囲内でバランスするよう各相各トラ
ンジスタ６Ｔの点弧幅が制御される。即ち、直流電圧バ
ランス制御がなされる。Next, the operation will be described. The inverter control circuit 20 supplies a necessary gate signal to the transistor 6T of each arm of the inverter main circuit 6 based on the input speed command value. As a result, the inverter main circuit 6 supplies a predetermined voltage and current output to the induction motor 3. Here, the details of this control operation are well known, and the description thereof will be omitted. However, as a part of the control operation, the capacitors 5A and 5B will be described.
The ignition widths of the transistors 6T of the respective phases are controlled so that the voltages of and are balanced within a certain range. That is, DC voltage balance control is performed.
【００５４】今、このバランスが崩れ加算器６９からの
偏差出力が瞬時でもレベル設定器７１からの設定値以上
となると比較器７０がこれを検出して直流電圧バランス
異常として出力する。When the balance is broken and the deviation output from the adder 69 exceeds the set value from the level setter 71 even for an instant, the comparator 70 detects this and outputs it as a DC voltage balance abnormality.
【００５５】実施例１９．
図１８はこの発明の実施例１９によるインバータの故障
検出方式を示す全体構成図で、実施例１８の図１７と異
なるのは比較器７０の出力側にタイマー設定器７２を挿
入した点のみである。即ち、比較器７０の検出出力がタ
イマー設定器７２の設定時間以上継続したとき直流電圧
バランス異常として故障検出を行う。これにより、実施
例２等で説明したと同様、検出信号の高調波成分による
故障誤検出動作を回避することができる。Example 19 FIG. 18 is an overall configuration diagram showing an inverter failure detection system according to a nineteenth embodiment of the present invention. The only difference from the eighteenth embodiment in FIG. 17 is that a timer setting device 72 is inserted on the output side of a comparator 70. . That is, when the detection output of the comparator 70 continues for the set time of the timer setter 72 or more, the failure is detected as the DC voltage balance abnormality. As a result, as described in the second embodiment and the like, it is possible to avoid the fault erroneous detection operation due to the harmonic component of the detection signal.
【００５６】実施例２０．
なお、上記各実施例では、比較手段として各種の偏差出
力が設定値以上となるとその出力が”Ｈ”レベルとなる
比較器を使用したが、必ずしもこのような出力形態で動
作するものに限定される訳ではない。また、上記各実施
例では、複数条件の成立をアンド回路で判断するように
したが、前段出力形態を考慮し故障検出として要求され
る条件が実質的に同時に具備するか否かを判断できるも
のであれば、他の種類の論理回路等を用いて行うように
してもよい。Example 20. In each of the above-described embodiments, a comparator whose output becomes "H" level when various deviation outputs become equal to or more than a set value is used as the comparison means, but the invention is not limited to the one that operates in such an output form. It does not mean that Further, in each of the above embodiments, the AND circuit is used to determine whether or not a plurality of conditions are satisfied, but it is possible to determine whether or not the conditions required for failure detection are substantially simultaneously satisfied in consideration of the output form of the preceding stage. If so, another type of logic circuit or the like may be used.
【００５７】更に、インバータ主回路を構成するスイッ
チング素子としては、パワートランジスタに限らず、サ
イリスタ等他の種類の素子であってもよく、また、負荷
としても誘導電動機に限られる訳ではない。また、制御
方式もベクトル制御、ＰＷＭ制御に限られる訳ではな
い。Further, the switching element forming the inverter main circuit is not limited to the power transistor, but may be another type of element such as a thyristor, and the load is not limited to the induction motor. Also, the control method is not limited to vector control and PWM control.
【００５８】[0058]
【発明の効果】以上のように、この発明の請求項１に係
るインバータの故障検出方式においては、電圧、電流か
ら求めた電動機入力と、速度帰還値から求めた電動機出
力との偏差が設定値以上であることを条件に故障検出す
る構成としたので、速度検出器の異常を検出することが
できる。As described above, in the inverter failure detection system according to claim 1 of the present invention, the deviation between the motor input obtained from the voltage and current and the motor output obtained from the speed feedback value is the set value. Since the failure detection is performed under the above conditions, it is possible to detect the abnormality of the speed detector.
【００５９】また、請求項２に係るインバータの故障検
出方式においては、更に、設定値以上の偏差出力が設定
時間以上継続するという条件を付加して故障検出する構
成としたので、検出信号の高調波成分等による故障誤検
出動作を回避することができる。Further, in the inverter failure detection method according to the second aspect of the invention, since the failure detection is performed by adding the condition that the deviation output of the set value or more continues for the set time or more, the harmonic of the detection signal is detected. It is possible to avoid a malfunction erroneous detection operation due to a wave component or the like.
【図１】 この発明の実施例１によるインバータの故障
検出方式を示す全体構成図である。FIG. 1 is an overall configuration diagram showing an inverter failure detection system according to a first embodiment of the present invention.
【図２】 図１のインバータ制御回路２０の内部構成を
示す図である。FIG. 2 is a diagram showing an internal configuration of an inverter control circuit 20 of FIG.
【図３】 この発明の実施例２によるインバータの故障
検出方式を示す全体構成図である。FIG. 3 is an overall configuration diagram showing an inverter failure detection system according to a second embodiment of the present invention.
【図４】 この発明の実施例３によるインバータの故障
検出方式を示す全体構成図である。FIG. 4 is an overall configuration diagram showing an inverter failure detection system according to a third embodiment of the present invention.
【図５】 この発明の実施例４によるインバータの故障
検出方式を示す全体構成図である。FIG. 5 is an overall configuration diagram showing an inverter failure detection system according to a fourth embodiment of the present invention.
【図６】 この発明の実施例５によるインバータの故障
検出方式の要部を示す図である。FIG. 6 is a diagram showing a main part of an inverter failure detection system according to a fifth embodiment of the present invention.
【図７】 この発明の実施例６によるインバータの故障
検出方式を示す全体構成図である。FIG. 7 is an overall configuration diagram showing an inverter failure detection system according to a sixth embodiment of the present invention.
【図８】 この発明の実施例７によるインバータの故障
検出方式を示す全体構成図である。FIG. 8 is an overall configuration diagram showing an inverter failure detection system according to a seventh embodiment of the present invention.
【図９】 この発明の実施例８によるインバータの故障
検出方式を示す全体構成図である。FIG. 9 is an overall configuration diagram showing an inverter failure detection system according to an eighth embodiment of the present invention.
【図１０】 この発明の実施例９によるインバータの故
障検出方式を示す全体構成図である。FIG. 10 is an overall configuration diagram showing an inverter failure detection system according to a ninth embodiment of the present invention.
【図１１】 この発明の実施例１０によるインバータの
故障検出方式を示す全体構成図である。FIG. 11 is an overall configuration diagram showing an inverter failure detection method according to a tenth embodiment of the present invention.
【図１２】 この発明の実施例１１によるインバータの
故障検出方式を示す全体構成図である。FIG. 12 is an overall configuration diagram showing an inverter failure detection method according to example 11 of the present invention.
【図１３】 この発明の実施例１２によるインバータの
故障検出方式を示す全体構成図である。FIG. 13 is an overall configuration diagram showing an inverter failure detection method according to a twelfth embodiment of the present invention.
【図１４】 この発明の実施例１３によるインバータの
故障検出方式を示す全体構成図である。FIG. 14 is an overall configuration diagram showing an inverter failure detection system according to a thirteenth embodiment of the present invention.
【図１５】 この発明の実施例１５によるインバータの
故障検出方式を示す全体構成図である。FIG. 15 is an overall configuration diagram showing an inverter failure detection system according to a fifteenth embodiment of the present invention.
【図１６】 この発明の実施例１６によるインバータの
故障検出方式を示す全体構成図である。FIG. 16 is an overall configuration diagram showing an inverter failure detection system according to a sixteenth embodiment of the present invention.
【図１７】 この発明の実施例１８によるインバータの
故障検出方式を示す全体構成図である。FIG. 17 is an overall configuration diagram showing an inverter failure detection method according to embodiment 18 of the present invention.
【図１８】 この発明の実施例１９によるインバータの
故障検出方式を示す全体構成図である。FIG. 18 is an overall configuration diagram showing an inverter failure detection system according to a nineteenth embodiment of the present invention.
２ インバータ主回路、３ 誘導電動機、５ コンデン
サ、６ ３レベルインバータ主回路、１０ 速度検出
器、１１ 電流検出器、１２ 電圧検出器、１３ 直流
電圧検出器、２０ インバータ制御回路、２５，３５，
４６，５１，５９，６０，６５，６９ 加算器、２６
電流コントローラ、２７，５３ リミッタ回路、３０，
３６，４７，５４，６２，６７，７０ 比較器、３１，
３７，４８，５５，６１，６６，７１ レベル設定器、
３２，３８，５６ 飽和検出器、３３，４０，４３，５
０，５７，６４ アンド回路、３４，４１，４９，５
８，６３，６８，７２ タイマー設定器、３９，４２
ノット回路、４４，４５ 出力演算器、５２ 循環電流
コントローラ。2 inverter main circuit, 3 induction motor, 5 capacitor, 6 3 level inverter main circuit, 10 speed detector, 11 current detector, 12 voltage detector, 13 DC voltage detector, 20 inverter control circuit, 25, 35,
46, 51, 59, 60, 65, 69 adder, 26
Current controller, 27, 53 Limiter circuit, 30,
36, 47, 54, 62, 67, 70 Comparator, 31,
37, 48, 55, 61, 66, 71 level setting device,
32, 38, 56 saturation detector, 33, 40, 43, 5
0, 57, 64 AND circuit, 34, 41, 49, 5
8, 63, 68, 72 Timer setting device, 39, 42
Knot circuit, 44, 45 output calculator, 52 Circulating current controller.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−48182（ＪＰ，Ａ) 特開 昭62−290362（ＪＰ，Ａ) 特開 平２−299421（ＪＰ，Ａ) 特開 平２−65668（ＪＰ，Ａ) 特開 平１−144380（ＪＰ，Ａ) 特開 平５−300752（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02P 5/408 - 5/412 H02P 7/628 - 7/632 H02P 21/00 H02P 5/00 H02P 6/00 - 6/24 H02M 7/42 - 7/98 H02H 7/00 H02H 7/10 - 7/20 G01P 1/00 - 3/80 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A 63-48182 (JP, A) JP-A 62-290362 (JP, A) JP-A 2-299421 (JP, A) JP-A 2- 65668 (JP, A) JP-A-1-144380 (JP, A) JP-A-5-300752 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H02P 5/408-5 / 412 H02P 7/628-7/632 H02P 21/00 H02P 5/00 H02P 6/00-6/24 H02M 7/42-7/98 H02H 7/00 H02H 7/10-7/20 G01P 1/00 -3/80
Claims (2)
駆動するインバータの故障検出方式において、 上記出力電圧と出力電流とから上記電動機の入力を演算
する第１の出力演算手段、トルクと速度検出器から検出
された上記電動機の速度帰還値とから上記電動機の出力
を演算する第２の出力演算手段、および上記第１および
第２の出力演算手段の出力の偏差を演算しその偏差が所
定の設定値以上のとき上記速度検出器の異常として検出
する故障検出手段を備えたことを特徴とするインバータ
の故障検出方式。1. A failure detection method for an inverter that supplies an output voltage and an output current to a motor to drive the motor, and a first output calculating means for calculating an input of the motor from the output voltage and the output current, torque and speed. Second output calculation means for calculating the output of the electric motor from the speed feedback value of the electric motor detected by the detector, and deviation of the outputs of the first and second output calculation means are calculated, and the deviation is predetermined. A failure detection method for an inverter, comprising failure detection means for detecting an abnormality in the speed detector when the value is equal to or more than the set value.
駆動するインバータの故障検出方式において、 上記出力電圧と出力電流とから上記電動機の入力を演算
する第１の出力演算手段、トルクと速度検出器から検出
された上記電動機の速度帰還値とから上記電動機の出力
を演算する第２の出力演算手段、および上記第１および
第２の出力演算手段の出力の偏差を演算し所定の設定値
以上の偏差が所定の設定時間以上継続したとき上記速度
検出器の異常として検出する故障検出手段を備えたこと
を特徴とするインバータの故障検出方式。2. An inverter failure detection method for supplying an output voltage and an output current to a motor to drive the motor, and a first output calculating means for calculating an input of the motor from the output voltage and the output current, torque and speed. Second output calculating means for calculating the output of the electric motor from the speed feedback value of the electric motor detected by the detector, and deviation of the outputs of the first and second output calculating means, and a predetermined set value A failure detection method for an inverter, comprising: failure detection means for detecting an abnormality of the speed detector when the above deviation continues for a predetermined set time or longer.
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