JP3388604B2 - Multiplication circuit - Google Patents
Multiplication circuitInfo
- Publication number
- JP3388604B2 JP3388604B2 JP5516393A JP5516393A JP3388604B2 JP 3388604 B2 JP3388604 B2 JP 3388604B2 JP 5516393 A JP5516393 A JP 5516393A JP 5516393 A JP5516393 A JP 5516393A JP 3388604 B2 JP3388604 B2 JP 3388604B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- wave
- negative
- differential pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、正弦波、否定正弦波、
余弦波、否定余弦波から夫々の２倍波を得ることのでき
る乗算回路に関する。
【０００２】
【従来の技術】この種の乗算回路はアナログ・デジタル
変換器等に用いられるが、図２は従来の乗算回路の回路
図を示してある。正弦波と否定正弦波の２倍波を得る第
１の回路と、余弦波と否定余弦波を得る第２の回路に分
かれているが、いずれも二重平衡型差動増幅回路から構
成されている。第１の回路は、６個のトランジスタＱ５
０、Ｑ５１、Ｑ５２、Ｑ５３、Ｑ５４、Ｑ５５、定電流
源Ｓ５０、負荷抵抗Ｒ５０、Ｒ５１からなり、トランジ
スタＱ５０、Ｑ５１、Ｑ５２、Ｑ５３が上側差動対、ト
ランジスタＱ５４、Ｑ５５が下側差動対を形成してい
る。
【０００３】５０と５１が上側差動対の入力端子、５２
と５３が下側差動対の入力端子、５４と５５が出力端子
であり、出力端子５４は抵抗Ｒ５０、出力端子５５は抵
抗Ｒ５１を介して直流電圧ＶCCの加えられる電源端子６
２に夫々接続される。第２の回路は、６個のトランジス
タＱ５６、Ｑ５７、Ｑ５８、Ｑ５９、Ｑ６０、Ｑ６１、
定電流源Ｓ５１、負荷抵抗Ｒ５２、Ｒ５３からなり、ト
ランジスタＱ５６、５７、Ｑ５８、Ｑ５９が上側差動
対、トランジスタＱ６０、Ｑ６１が下側差動対を形成し
ている。
【０００４】５６と５７が上側差動対の入力端子、５８
と５９が下側差動対の入力端子、６０と６１が出力端子
であり、出力端子６０は抵抗Ｒ５２、出力端子Ｒ６１は
抵抗Ｒ５３を介して電源端子６２に夫々接続される。ト
ランジスタＱ５４とトランジスタＱ５５のエミッタは定
電流源Ｓ５０、トランジスタＱ６０とトランジスタＱ６
１のエミッタは定電流源Ｓ５１を介して夫々アースされ
る。
【０００５】このように構成された第１の回路の上側差
動対の入力端子５０に入力Ａとして正弦波sin θ、入力
端子５１に入力NOT Ａとして否定正弦波−sin θ、下側
差動対の入力端子５２に入力Ｂとして余弦波cos θ、入
力端子５３に入力NOT Ｂとして否定余弦波−cos θが加
えられる。二重平衡型差動増幅回路の出力端子５５と出
力端子５４間には、（１）式に示す出力（Ｘ−NOT Ｘ）
が得られる。
Ｇ（Ａ−NOT Ａ）（Ｂ−NOT Ｂ） （１）
ただし、Ｇは第１の回路を構成する二重平衡型差動増幅
回路の利得である。
【０００６】出力（Ｘ−NOT Ｘ）は２Ｇsin (2θ) とな
るから、出力端子５４には出力Ｘとして入力の２倍波で
ある正弦波sin (2θ) 、出力端子５５には出力NOT Ｘと
して入力の２倍波である否定正弦波−sin (2θ) が得ら
れる。第２の回路の上側差動対の入力端子５６に入力Ｂ
として余弦波cos θ、入力端子５７に入力NOT Ａとして
否定正弦波−sin θ、下側差動対の入力端子５８に入力
Ｂとして余弦波cos θ、入力端子５９に入力Ａとして正
弦波sin θが加えられる。出力端子６０と出力端子６１
間には、（２）式に示す出力（Ｙ−NOT Ｙ）が得られ
る。
【０００７】
Ｇ（Ｂ−NOT Ａ）（Ｂ−Ａ） （２）
出力（Ｙ−NOT Ｙ）はＧcos (2θ) となるから、出力端
子６０には出力Ｙとして入力の２倍波である余弦波cos
(2θ) 、出力端子６１には出力NOT Ｙとして入力の２倍
波である否定余弦波−cos (2θ) が得られる。第２の回
路の利得Ｇを第１の回路の２倍にすることにより、出力
Ｘ、出力NOT Ｘ、出力Ｙ、出力NOT Ｙの振幅は同じにな
る。なお、NOT Ａ、NOT Ｂ、NOT Ｘ、NOT Ｙは図２では
夫々Ａバー、Ｂバー、Ｘバー、Ｙバーとして表してあ
る。
【０００８】アナログ・デジタル変換器では、この乗算
回路を例えば２段、３段と直列接続することにより４倍
波、８倍波といった信号を得るようにしてある。ところ
がこのような従来の乗算回路は、前記したように第２の
回路の利得Ｇを第１の回路の利得Ｇに比較して２倍にす
る必要がある。無論、乗算回路の出力として得られる正
弦波と余弦波の２倍波の振幅は、同じであることが望ま
しい。従って、第１の回路の負荷抵抗Ｒ５０、Ｒ５１お
よび第２の回路の負荷抵抗Ｒ５２、Ｒ５３の値を主に調
整することによりその振幅を合わせるようにしてある。
例えば、Ｒ５０＝Ｒ５１＝2 ・Ｒ５２＝2 ・Ｒ５３のよ
うに第１の回路の抵抗Ｒ５０、Ｒ５１の値を第２の回路
の抵抗Ｒ５２、Ｒ５３の２倍にすることにより、その振
幅を合わせることができる。しかし、このように負荷抵
抗を異ならせると直流電圧降下が異なるから、第１の回
路と第２の回路の出力端子ではバイアス電圧も異なる。
また、直列接続した場合、次段の入力電流（ベース電
流）により異なった直流オフセット電圧を生ずる。そし
て、このオフセット電圧が次段の第１の回路と第２の回
路の直流動作点を狂わせて利得誤差を生じさせるので、
最終段の乗算回路の出力として得られる正弦波と余弦波
の振幅に大きな差を生じ易い。また、入力NOT Ｂは下側
差動対の入力だけに用いられるので、回路的に接続が難
しい。これは、４つの入力は同じ直流レベルで乗算回路
に加えられるので、入力NOT Ｂの直流レベルだけを変更
する必要があり、回路の整合をとり難いことによる。
【０００９】
【発明が解決しようとする課題】本発明の課題は、従来
の乗算回路の正弦波と否定正弦波の２倍波を得る第１の
回路と、余弦波と否定余弦波の２倍波を得る第２の回路
の利得の差をなくし、夫々の回路の負荷抵抗の調整を必
要とせず、良好な直列接続が可能な乗算回路を提供する
ことにある。また、乗算回路内部の整合性を良くするこ
とにある。
【００１０】
【課題を解決するための手段】本発明は、正弦波、否定
正弦波、余弦波、否定余弦波を入力して、夫々の２倍波
を得る乗算回路において、正弦波及び否定正弦波の２倍
波を得る第１の回路は対数変換回路と、第１と第２の二
重平衡型差動増幅回路からなり、２つの該差動増幅回路
の上側差動対の入力側、下側差動対の入力側、出力側は
互いに並列接続されており、上側差動対の入力を該対数
変換回路によって対数変換された正弦波と否定正弦波、
下側差動対の入力を余弦波と否定余弦波とすることによ
り出力側から正弦波及び否定正弦波の２倍波が得られ、
余弦波及び否定余弦波の２倍波を得る第２の回路は第３
と第４の二重平衡型差動増幅回路からなり、２つの該差
動増幅回路の出力側は並列接続されており、第３の差動
増幅回路の上側差動対の入力を余弦波と否定正弦波、下
側差動対の入力を余弦波と正弦波、第４の差動増幅回路
の上側差動対の入力を正弦波と否定余弦波、下側差動対
の入力を否定正弦波と否定余弦波とすることにより並列
接続された第３と第４の差動増幅回路の出力側から余弦
波及び否定余弦波の２倍波が得られることを特徴とす
る。
【００１１】
【実施例】以下、本発明の乗算回路の実施例を示す図１
の回路図を参照しながら説明する。本発明の乗算回路は
正弦波及び否定正弦波の２倍波を得る第１の回路１０
と、余弦波及び否定余弦波の２倍波を得る第２の回路１
１から構成される。
【００１２】第１の回路１０は、対数変換回路と第１と
第２の二重平衡型差動増幅回路からなり、対数変換回路
は差動対を形成するトランジスタＱ２５、Ｑ２６、ダイ
オードＤ１、Ｄ２から主に形成される。トランジスタＱ
２５、Ｑ２６のエミッタは、定電流源Ｓ２、定電流源Ｓ
３を介して夫々アースされると共に、抵抗Ｒ１０を介し
て互いに接続されている。トランジスタＱ２５、Ｑ２６
のコレクタは、ダイオードＤ１、Ｄ２のカソードに夫々
接続され、ダイオードＤ１、Ｄ２のアノードは抵抗Ｒ１
を介して直流電圧ＶCCの加えられる電源端子４に接続さ
れる。
【００１３】トランジスタＱ２５のベースは定電流源Ｓ
１を介してアースされるが、ダイオード接続されたトラ
ンジスタＱ２１、抵抗Ｒ７を介してトランジスタＱ１の
エミッタに接続される。トランジスタＱ１のベースは、
第１の回路１０の入力端子１に接続されると共に、コレ
クタは電源端子４に接続される。また、トランジスタＱ
２６のベースは定電流源Ｓ６を介してアースされるが、
ダイオード接続されたトランジスタＱ２２、抵抗Ｒ８を
介してトランジスタＱ２のエミッタに接続される。トラ
ンジスタＱ２のベースは、第１の回路１０の他方の入力
端子２に接続されると共に、コレクタは電源端子４に接
続される。
【００１４】第１の二重平衡型差動増幅回路は、上側差
動対を形成する４つのトランジスタＱ５、Ｑ６、Ｑ７、
Ｑ８、下側差動対を形成する２つのトランジスタＱ２
７、Ｑ２８からなり、下側差動対の共通接続されたエミ
ッタ部分は定電流源Ｓ４を介してアースされる。上側差
動対は、トランジスタＱ５とトランジスタＱ６、トラン
ジスタＱ７とトランジスタＱ８が夫々１組であり、トラ
ンジスタＱ５とトランジスタＱ６の共通接続されたエミ
ッタにトランジスタＱ２７のコレクタが接続される。
【００１５】第２の二重平衡型差動増幅回路は、上側差
動対を形成する４つのトランジスタＱ９、Ｑ１０、Ｑ１
１、Ｑ１２と下側差動対を形成する２つのトランジスタ
Ｑ２９、Ｑ３０からなり、下側差動対の共通接続された
エミッタ部分は定電流源Ｓ５を介してアースされる。上
側差動対は、トランジスタＱ９とトランジスタＱ１０、
トランジスタＱ１１、Ｑ１２が夫々１組であり、トラン
ジスタＱ９とトランジスタＱ１０の共通接続されたエミ
ッタにトランジスタＱ２９のコレクタが接続される。
【００１６】そして、第１の二重平衡型差動増幅回路の
上側差動対の入力端子に相当するトランジスタＱ５、Ｑ
７のベースと、第２の二重平衡型差動増幅回路の上側差
動対の入力端子に相当するトランジスタＱ９、Ｑ１１の
ベースが互いに接続されて、対数変換回路のダイオード
Ｄ２のカソードに接続される。また、第１の二重平衡型
差動増幅回路の上側差動対の他方の入力端子に相当する
トランジスタＱ６、Ｑ８のベースと、第２の二重平衡型
差動増幅回路の上側差動対の他方の入力端子に相当する
トランジスタＱ１０、Ｑ１２が互いに接続されて、対数
変換回路のダイオードＤ１のカソードに接続される。
【００１７】さらに、第１の二重平衡型差動増幅回路の
下側差動対の入力端子に相当するトランジスタＱ２７の
ベースと、第２の二重平衡型差動増幅回路の下側差動対
の入力端子に相当するトランジスタＱ２９のベースが接
続され、第２の回路１１のトランジスタＱ２３のエミッ
タに接続される。トランジスタＱ２３はダイオード接続
され、エミッタは定電流源Ｓ７を介してアースされ、コ
レクタは抵抗Ｒ９を介してトランジスタＱ３のエミッタ
に接続される。
【００１８】また、第１の二重平衡型差動増幅回路の下
側差動対の他方の入力端子に相当するトランジスタＱ２
８のベースと、第２の二重平衡型差動増幅回路の下側差
動対の他方の入力端子に相当するトランジスタＱ３０の
ベースが接続され、第２の回路１１のトランジスタＱ２
４のエミッタに接続される。トランジスタＱ２４はダイ
オード接続されており、エミッタは定電流源Ｓ１０を介
してアースされ、コレクタは抵抗Ｒ６を介してトランジ
スタＱ４のエミッタに接続される。
【００１９】第１の二重平衡型差動増幅回路の出力端子
に相当するトランジスタＱ５、Ｑ８のコレクタと、第２
の二重平衡型差動増幅回路の出力端子に相当するトラン
ジスタＱ９、Ｑ１２のコレクタが互いに接続され、第１
の回路１０の出力端子７に接続される。出力端子７は負
荷抵抗Ｒ２を介して電源端子４に接続される。また、第
１の二重平衡型差動増幅回路の他方の出力端子に相当す
るトランジスタＱ６、Ｑ７のコレクタと、第２の二重平
衡型差動増幅回路の他方の出力端子に相当するトランジ
スタＱ１０、Ｑ１１のコレクタも互いに接続され、第１
の回路１０の出力端子６に接続される。出力端子６は、
負荷抵抗Ｒ３を介して電源端子４に接続される。
【００２０】第１の回路１０の下側差動対を形成するト
ランジスタのエミッタには、局部負帰還をかけるための
抵抗Ｒ１１〜Ｒ１４が接続されている。結局、第１の回
路１０では、２つの二重平衡型差動増幅回路の上側差動
対の入力側、下側差動対の入力側、出力側が互いに並列
接続されていることになる。そして、第１と第２の二重
平衡型差動増幅回路の上側差動対の入力が対数変換され
て加えられるように構成されている。
【００２１】第２の回路１１は、第３と第４の二重平衡
型差動増幅回路からなる。第３の二重平衡型差動増幅回
路は上側差動対を形成する４つのトランジスタＱ１３、
Ｑ１４、Ｑ１５、Ｑ１６、下側差動対を形成する２つの
トランジスタＱ３１、Ｑ３２からなり、下側差動対の共
通接続されたエミッタ部分は定電流源Ｓ８を介してアー
スされる。上側差動対は、トランジスタＱ１３とトラン
ジスタＱ１４、トランジスタＱ１５とトランジスタＱ１
６が夫々１組であり、トランジスタＱ１３とトランジス
タＱ１４の共通接続されたエミッタにトランジスタＱ３
１のコレクタが接続されている。
【００２２】第４の二重平衡型差動増幅回路は、上側差
動対を形成する４つのトランジスタＱ１７、Ｑ１８、Ｑ
１９、Ｑ２０と下側差動対を形成する２つのトランジス
タＱ３３、Ｑ３４からなり、下側差動対の共通接続され
たエミッタ部分は定電流源Ｓ９を介してアースされる。
上側差動対は、トランジスタＱ１７とトランジスタＱ１
８、トランジスタＱ１９とトランジスタＱ２０が夫々１
組であり、トランジスタＱ１７とトランジスタＱ１８の
共通接続されたエミッタにトランジスタＱ３３のコレク
タが接続される。そして、第３の二重平衡型差動増幅回
路の上側差動対の入力端子に相当するトランジスタＱ１
３、Ｑ１５のベースが抵抗Ｒ９を介してトランジスタＱ
３のエミッタに接続される。トランジスタＱ３のベース
は、第２の回路１１の入力端子３に接続され、コレクタ
は電源端子４に接続される。
【００２３】第３の二重平衡型差動増幅回路の上側差動
対の他方の入力端子に相当するトランジスタＱ１４、Ｑ
１６のベースは、抵抗Ｒ８を介して第１の回路のトラン
ジスタＱ２のエミッタに接続される。さらに、下側差動
対の入力端子に相当するトランジスタＱ３１のベースは
トランジスタＱ２３のエミッタに接続され、他方の入力
端子に相当するトランジスタＱ３２のベースは第１の回
路１０のトランジスタＱ２１のエミッタに接続されてい
る。
【００２４】第４の二重平衡型差動増幅回路の上側差動
対の入力端子に相当するトランジスタＱ１７、Ｑ１９の
ベースが抵抗Ｒ７を介して第１の回路１０のトランジス
タＱ１のエミッタに接続される。第４の二重平衡型差動
増幅回路の上側差動対の他方の入力端子に相当するトラ
ンジスタＱ１８、Ｑ２０のベースは、抵抗Ｒ６を介して
トランジスタＱ４のエミッタに接続される。トランジス
タＱ４のベースは、第２の回路１１の他方の入力端子５
に接続され、コレクタは電源端子４に接続される。さら
に、下側差動対の入力端子に相当するトランジスタＱ３
３のベースは第１の回路１０のトランジスタＱ２２のエ
ミッタに接続され、他方の入力端子に相当するトランジ
スタＱ３４のベースはトランジスタＱ２４のエミッタに
接続されている。
【００２５】第３の二重平衡型差動増幅回路の出力端子
に相当するトランジスタＱ１３、Ｑ１６のコレクタと、
第４の二重平衡型差動増幅回路の出力端子に相当するト
ランジスタＱ１７、Ｑ２０のコレクタが互いに接続さ
れ、第２の回路１１の出力端子９に接続される。出力端
子９は負荷抵抗Ｒ４を介して電源端子４に接続される。
また、第３の二重平衡型差動増幅回路の他方の出力端子
に相当するトランジスタＱ１４、Ｑ１５のコレクタと、
第４の二重平衡型差動増幅回路の他方の出力端子に相当
するトランジスタＱ１８、Ｑ１９のコレクタも互いに接
続され、第２の回路１１の他方の出力端子８に接続され
る。出力端子８は、負荷抵抗Ｒ５を介して電源端子４に
接続される。結局、第２の回路１１は第３と第４の二重
平衡型差動増幅回路の出力側だけが並列接続されてい
る。
【００２６】このように構成された乗算回路の動作を次
に説明する。第１の回路１０には、入力端子１から入力
Ａとして正弦波sin θ、他方の入力端子２から入力NOT
Ａとして否定正弦波−sin θが加えられる。また、第２
の回路１１の入力端子３から入力Ｂとして余弦波cos
θ、入力端子４から入力NOT Ｂとして否定余弦波−cos
θが加えられる。そして、ダイオードＤ１、Ｄ２のカソ
ード側には対数変換された入力Ａと入力NOT Ａが得ら
れ、第１と第２の二重平衡型差動増幅回路の上側差動対
には対数変換された入力（Ａ−NOT Ａ）が加えられる。
下側差動対の入力は、（Ｂ−NOT Ｂ）である。なお、抵
抗Ｒ１０は、入力Ａ、入力NOT ＡをトランジスタＱ２
５、Ｑ２６の差動電流に線形変換する役割をする。
【００２７】対数変換回路の非線形性と、第１と第２の
二重平衡型差動増幅回路の差動対を形成するトランジス
タのベース・エミッタ接合による非線形性は互いに逆に
なっているので、上側差動対の入力（Ａ−NOT Ａ）と、
下側差動対の入力（Ｂ−NOTＢ）の積が夫々の二重平衡
型差動増幅回路の出力として得られ、しかも対数変換を
解除される。両方の二重平衡型差動増幅回路の出力側は
並列接続されているから、その出力は加算され、第１の
回路１０の出力（Ｘ−NOT Ｘ）は４Ｇsin (2θ) とな
る。そして、出力端子７には出力Ｘとして入力された正
弦波の２倍波である正弦波２Ｇ sin(2θ) 、出力端子６
には出力NOT Ｘとして入力された否定正弦波の２倍波で
ある否定正弦波−２Ｇ sin(2θ) が得られる。
【００２８】第２の回路１１には、入力端子３から入力
Ｂとして余弦波cos θ、入力端子４から入力NOT Ｂとし
て否定余弦波−cos θが加えられる。従って、第３の二
重平衡型差動増幅回路の上側差動対の入力として（Ｂ−
NOTＡ）、下側差動対の入力として（Ｂ−Ａ）が加えら
れ、出力はＧ cos(2θ) となる。第４の二重平衡型差動
増幅回路の上側差動対の入力として（Ａ−NOT Ｂ）、下
側差動対の入力として（NOT Ａ−NOT Ｂ）が加えられる
から、Ｇ cos(2θ) の出力を得る。
【００２９】よって、出力端子９と出力端子８間には、
第３と第４の二重平衡型差動増幅回路の加算された出力
が得られるから、第２の回路１１の出力（Ｙ−NOT Ｙ）
は２Ｇ cos(2θ) となる。そして、出力端子９には出力
Ｙとして入力された余弦波の２倍波である余弦波Ｇcos
(2θ) 、出力端子６には出力NOT Ｙとして入力された否
定余弦波の２倍波である否定余弦波−Ｇ cos(2θ) の出
力が得られる。
【００３０】第１の回路１０の利得Ｇは、抵抗Ｒ１０、
抵抗Ｒ１１〜Ｒ１４の値により調節される。従って、負
荷抵抗Ｒ２、Ｒ３、Ｒ４、Ｒ５を全て等しくしても、第
１の回路１０と第２の回路１１の利得Ｇを同じにでき
る。このことにより、乗算回路を複数段直列接続した場
合でも正弦波と余弦波の振幅の差が積み重なることはな
くなり、最終段の乗算回路の出力として振幅の差のない
正弦波と余弦波を得ることができる。また、第１の回路
と第２の回路は、夫々２つの二重平衡型差動増幅回路を
組み合わせてあり、４つの全ての入力が上側差動対の入
力として加えられる。そして、ダイオード接続されたト
ランジスタにより上側差動対の入力の直流レベルが下げ
られて、下側差動対の入力として加えられる。これは、
４つの入力で同じように行われるので、回路の整合性が
良くなる。
【００３１】
【発明の効果】以上述べたように本発明の乗算回路は、
正弦波と否定正弦波の２倍波を得る第１の回路が対数変
換回路と２つの二重平衡型差動増幅回路、余弦波と否定
余弦波の２倍波を得る第２の回路が２つの二重平衡型差
増幅回路で構成されており、第１の回路から得られる正
弦波と否定正弦波の２倍波、第２の回路から得られる余
弦波と否定余弦波の振幅を負荷抵抗を調整することなく
同じにできる。このことにより、乗算回路を複数段直列
接続した場合でも次段の回路が入力電流の影響をうける
ことなく、正弦波と余弦波の振幅の差が積み重なること
はなくなり、最終段の乗算回路の出力として振幅の差の
ない正弦波と余弦波を得ることができる大きな利点があ
る。
【００３２】また、第１の回路と第２の回路は、夫々２
つの二重平衡型差動増幅回路を組み合わせてあるので１
つの二重平衡型差動増幅回路から構成される従来の場合
に比較して乗算回路内部の整合性を改善できる利点があ
る。さらに正弦波と否定正弦波を得る第１の回路は、対
数変換回路を含むので２つの二重平衡型増幅回路の上側
入力の振幅範囲の制限が不必要であり、入力のダイナミ
ックレンジを広くできる利点がある。無論、第１の回路
の二重平衡型増幅回路の上側差動対のトランジスタのエ
ミッタには抵抗が接続されないから、乗算回路の効率は
向上する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sine wave, a negative sine wave,
The present invention relates to a multiplication circuit that can obtain a second harmonic from a cosine wave and a negative cosine wave. 2. Description of the Related Art A multiplication circuit of this kind is used for an analog-to-digital converter or the like. FIG. 2 shows a circuit diagram of a conventional multiplication circuit. The circuit is divided into a first circuit for obtaining a double wave of a sine wave and a negative sine wave, and a second circuit for obtaining a cosine wave and a negative cosine wave. I have. The first circuit consists of six transistors Q5
0, Q51, Q52, Q53, Q54, Q55, a constant current source S50, and load resistors R50, R51. Transistors Q50, Q51, Q52, Q53 form an upper differential pair, and transistors Q54, Q55 form a lower differential pair. Has formed. [0005] 50 and 51 are input terminals of an upper differential pair,
And 53 are input terminals of the lower differential pair, 54 and 55 are output terminals, the output terminal 54 is a resistor R50, and the output terminal 55 is a power terminal 6 to which a DC voltage V CC is applied via a resistor R51.
2 respectively. The second circuit includes six transistors Q56, Q57, Q58, Q59, Q60, Q61,
It comprises a constant current source S51 and load resistors R52 and R53. The transistors Q56, 57, Q58 and Q59 form an upper differential pair, and the transistors Q60 and Q61 form a lower differential pair. [0006] 56 and 57 are input terminals of the upper differential pair,
And 59 are input terminals of the lower differential pair, and 60 and 61 are output terminals. The output terminal 60 is connected to a power supply terminal 62 via a resistor R52, and the output terminal R61 is connected to a power supply terminal 62 via a resistor R53. The emitters of the transistors Q54 and Q55 are a constant current source S50, and the transistors Q60 and Q6
The emitters 1 are grounded via a constant current source S51. A sine wave sin θ as input A at the input terminal 50 of the upper differential pair of the first circuit thus configured, a negative sine wave −sin θ as input NOT A at the input terminal 51, and a lower differential A cosine wave cos θ is applied to the pair of input terminals 52 as input B and a negative cosine wave −cos θ is applied to the input terminal 53 as input NOT B. Between the output terminal 55 and the output terminal 54 of the double balanced differential amplifier circuit, the output (X-NOT X) shown in the equation (1)
Is obtained. G (A-NOT A) (B-NOT B) (1) where G is the gain of the double balanced differential amplifier circuit constituting the first circuit. Since the output (X-NOT X) is 2 G sin (2θ), a sine wave sin (2θ), which is a second harmonic of the input, is output to the output terminal 54 as the output X, and the output NOT X is output to the output terminal 55. A negative sine wave −sin (2θ) that is a second harmonic of the input is obtained. The input B is applied to the input terminal 56 of the upper differential pair of the second circuit.
, A negative sine wave −sin θ as input NOT A to the input terminal 57, a cosine wave cos θ as input B to the input terminal 58 of the lower differential pair, and a sine wave sin θ as input A to the input terminal 59. Is added. Output terminal 60 and output terminal 61
An output (Y-NOT Y) shown in equation (2) is obtained between them. G (B-NOT A) (BA) (2) Since the output (Y-NOT Y) is G cos (2θ), the output terminal 60 has a cosine which is the second harmonic of the input as the output Y. Wave cos
(2θ), a negative cosine wave −cos (2θ), which is a second harmonic of the input, is obtained as an output NOTY at the output terminal 61. By making the gain G of the second circuit twice that of the first circuit, the amplitudes of the output X, the output NOT X, the output Y, and the output NOT Y become the same. Note that NOT A, NOT B, NOT X, and NOT Y are represented as A bar, B bar, X bar, and Y bar in FIG. 2, respectively. In the analog-to-digital converter, the multiplying circuit is connected in series with, for example, two or three stages to obtain a signal such as a fourth harmonic or an eighth harmonic. However, in such a conventional multiplication circuit, the gain G of the second circuit needs to be doubled as compared with the gain G of the first circuit as described above. Of course, it is desirable that the amplitude of the second harmonic of the sine wave and the cosine wave obtained as the output of the multiplication circuit be the same. Therefore, the amplitudes are adjusted by mainly adjusting the values of the load resistors R50 and R51 of the first circuit and the load resistors R52 and R53 of the second circuit.
For example, the amplitudes are matched by making the values of the resistors R50 and R51 of the first circuit twice as large as the resistors R52 and R53 of the second circuit as R50 = R51 = 2.R52 = 2.R53. Can be. However, if the load resistance is changed in this way, the DC voltage drop is different, so that the bias voltage is also different between the output terminals of the first circuit and the second circuit.
When connected in series, different DC offset voltages are generated depending on the input current (base current) of the next stage. Then, this offset voltage causes the DC operating point of the first circuit and the second circuit of the next stage to deviate, thereby causing a gain error.
A large difference easily occurs between the amplitude of the sine wave and the amplitude of the cosine wave obtained as the output of the multiplication circuit in the last stage. Further, since the input NOT B is used only for the input of the lower differential pair, it is difficult to connect the circuit. This is because the four inputs are applied to the multiplier circuit at the same DC level, so that only the DC level of the input NOT B needs to be changed, and it is difficult to match the circuits. SUMMARY OF THE INVENTION It is an object of the present invention to provide a first circuit for obtaining a double wave of a sine wave and a negative sine wave of a conventional multiplying circuit, and a double circuit of a cosine wave and a negative cosine wave. It is an object of the present invention to provide a multiplying circuit which eliminates the difference in gain of a second circuit for obtaining a wave, does not require adjustment of the load resistance of each circuit, and enables good series connection. Another object is to improve the consistency inside the multiplication circuit. According to the present invention, there is provided a multiplication circuit which receives a sine wave, a negative sine wave, a cosine wave, and a negative cosine wave and obtains a second harmonic of the sine wave, the negative sine wave, and the negative sine wave. The first circuit for obtaining the second harmonic of the wave includes a logarithmic conversion circuit and first and second double-balanced differential amplifier circuits, and the input side of an upper differential pair of the two differential amplifier circuits, The input side and the output side of the lower differential pair are connected in parallel with each other, and the input of the upper differential pair is a sine wave and a negative sine wave logarithmically converted by the logarithmic conversion circuit,
By making the input of the lower differential pair a cosine wave and a negative cosine wave, a sine wave and a second harmonic of a negative sine wave are obtained from the output side,
The second circuit for obtaining the second harmonic of the cosine wave and the negative cosine wave is the third circuit.
And the fourth double-balanced differential amplifier circuit, the outputs of the two differential amplifier circuits are connected in parallel, and the input of the upper differential pair of the third differential amplifier circuit is a cosine wave. Negative sine wave, input of lower differential pair is cosine wave and sine wave, input of upper differential pair of fourth differential amplifier circuit is sine wave and negative cosine wave, input of lower differential pair is negative sine By using the wave and the negative cosine wave, a second harmonic of the cosine wave and the negative cosine wave can be obtained from the output side of the third and fourth differential amplifier circuits connected in parallel. FIG. 1 shows an embodiment of a multiplication circuit according to the present invention.
This will be described with reference to the circuit diagram of FIG. The multiplication circuit of the present invention is a first circuit 10 for obtaining a second harmonic of a sine wave and a negative sine wave.
And a second circuit 1 for obtaining a second harmonic of a cosine wave and a negative cosine wave
1 The first circuit 10 includes a logarithmic conversion circuit and first and second double-balanced differential amplifier circuits. The logarithmic conversion circuit includes transistors Q25 and Q26 forming a differential pair, and diodes D1 and D2. Formed mainly from Transistor Q
25 and Q26 have a constant current source S2 and a constant current source S
3 and are connected to each other via a resistor R10. Transistors Q25, Q26
Are connected to the cathodes of the diodes D1 and D2, respectively, and the anodes of the diodes D1 and D2 are connected to the resistors R1 and D2.
To the power supply terminal 4 to which the DC voltage V CC is applied. The base of the transistor Q25 is a constant current source S
1, but is connected to the emitter of the transistor Q1 via a diode-connected transistor Q21 and a resistor R7. The base of the transistor Q1 is
The collector is connected to the power supply terminal 4 while being connected to the input terminal 1 of the first circuit 10. Also, the transistor Q
The base of 26 is grounded via a constant current source S6,
The diode-connected transistor Q22 is connected to the emitter of the transistor Q2 via the resistor R8. The base of the transistor Q2 is connected to the other input terminal 2 of the first circuit 10, and the collector is connected to the power supply terminal 4. The first double balanced differential amplifier circuit comprises four transistors Q5, Q6, Q7,
Q8, two transistors Q2 forming a lower differential pair
7, Q28, and the commonly connected emitter portions of the lower differential pair are grounded via a constant current source S4. The upper differential pair includes a transistor Q5 and a transistor Q6, and a transistor Q7 and a transistor Q8, each of which is a set. The collector of the transistor Q27 is connected to the commonly connected emitters of the transistors Q5 and Q6. The second double balanced differential amplifier circuit comprises four transistors Q9, Q10, Q1 forming an upper differential pair.
1, Q12 and two transistors Q29 and Q30 forming a lower differential pair, and a commonly connected emitter portion of the lower differential pair is grounded via a constant current source S5. The upper differential pair includes a transistor Q9 and a transistor Q10,
Transistors Q11 and Q12 are each one set, and the collector of transistor Q29 is connected to the commonly connected emitters of transistors Q9 and Q10. The transistors Q5 and Q5 corresponding to the input terminals of the upper differential pair of the first double balanced differential amplifier circuit
7 and the bases of the transistors Q9 and Q11 corresponding to the input terminals of the upper differential pair of the second double balanced differential amplifier circuit are connected to each other and connected to the cathode of the diode D2 of the logarithmic conversion circuit. You. The bases of the transistors Q6 and Q8 corresponding to the other input terminals of the upper differential pair of the first double balanced differential amplifier circuit, and the upper differential pair of the second double balanced differential amplifier circuit Transistors Q10 and Q12 corresponding to the other input terminal are connected to each other and connected to the cathode of the diode D1 of the logarithmic conversion circuit. Further, a base of a transistor Q27 corresponding to an input terminal of a lower differential pair of the first double balanced differential amplifier circuit, and a lower differential circuit of the second double balanced differential amplifier circuit. The base of the transistor Q29 corresponding to the pair of input terminals is connected, and is connected to the emitter of the transistor Q23 of the second circuit 11. The transistor Q23 is diode-connected, the emitter is grounded via a constant current source S7, and the collector is connected to the emitter of the transistor Q3 via a resistor R9. A transistor Q2 corresponding to the other input terminal of the lower differential pair of the first double balanced differential amplifier circuit
8 is connected to the base of a transistor Q30 corresponding to the other input terminal of the lower differential pair of the second double balanced differential amplifier circuit, and the transistor Q2 of the second circuit 11 is connected.
4 emitters. The transistor Q24 is diode-connected, the emitter is grounded via a constant current source S10, and the collector is connected to the emitter of the transistor Q4 via a resistor R6. The collectors of transistors Q5 and Q8 corresponding to the output terminals of the first double balanced differential amplifier circuit;
The collectors of the transistors Q9 and Q12 corresponding to the output terminals of the double balanced differential amplifier circuit of
Is connected to the output terminal 7 of the circuit 10. Output terminal 7 is connected to power supply terminal 4 via load resistor R2. The collectors of the transistors Q6 and Q7 corresponding to the other output terminals of the first double balanced differential amplifier circuit and the transistor Q10 corresponding to the other output terminal of the second double balanced differential amplifier circuit , Q11 are also connected to each other.
Of the circuit 10 of FIG. The output terminal 6
It is connected to the power supply terminal 4 via the load resistor R3. The emitters of the transistors forming the lower differential pair of the first circuit 10 are connected to resistors R11 to R14 for applying local negative feedback. As a result, in the first circuit 10, the input side of the upper differential pair and the input side and the output side of the lower differential pair of the two double balanced differential amplifier circuits are connected in parallel with each other. The input of the upper differential pair of the first and second double balanced differential amplifier circuits is logarithmically converted and added. The second circuit 11 comprises third and fourth double balanced differential amplifier circuits. The third double balanced differential amplifier circuit includes four transistors Q13 forming an upper differential pair,
Q14, Q15, Q16 and two transistors Q31, Q32 forming a lower differential pair, and the commonly connected emitter portions of the lower differential pair are grounded via a constant current source S8. The upper differential pair includes transistors Q13 and Q14, and transistors Q15 and Q1.
6 is a set, each of which has a transistor Q3 and a transistor Q14 connected to a commonly connected emitter.
One collector is connected. The fourth double balanced differential amplifier circuit comprises four transistors Q17, Q18, Q forming an upper differential pair.
19, Q20 and two transistors Q33, Q34 forming a lower differential pair, and a commonly connected emitter portion of the lower differential pair is grounded via a constant current source S9.
The upper differential pair includes a transistor Q17 and a transistor Q1.
8. Transistor Q19 and transistor Q20 are each 1
The collector of the transistor Q33 is connected to a commonly connected emitter of the transistors Q17 and Q18. The transistor Q1 corresponding to the input terminal of the upper differential pair of the third double balanced differential amplifier circuit
3. The base of Q15 is connected to the transistor Q through a resistor R9.
3 emitters. The base of the transistor Q3 is connected to the input terminal 3 of the second circuit 11, and the collector is connected to the power supply terminal 4. Transistors Q14 and Q14 corresponding to the other input terminals of the upper differential pair of the third double balanced differential amplifier circuit
The base of 16 is connected to the emitter of the transistor Q2 of the first circuit via the resistor R8. Further, the base of the transistor Q31 corresponding to the input terminal of the lower differential pair is connected to the emitter of the transistor Q23, and the base of the transistor Q32 corresponding to the other input terminal is connected to the emitter of the transistor Q21 of the first circuit 10. Have been. The bases of the transistors Q17 and Q19 corresponding to the input terminals of the upper differential pair of the fourth double balanced differential amplifier are connected to the emitter of the transistor Q1 of the first circuit 10 via the resistor R7. You. The bases of the transistors Q18 and Q20 corresponding to the other input terminals of the upper differential pair of the fourth double balanced differential amplifier are connected to the emitter of the transistor Q4 via the resistor R6. The base of the transistor Q4 is connected to the other input terminal 5 of the second circuit 11.
And the collector is connected to the power supply terminal 4. Further, a transistor Q3 corresponding to the input terminal of the lower differential pair
The base of the transistor 3 is connected to the emitter of the transistor Q22 of the first circuit 10, and the base of the transistor Q34 corresponding to the other input terminal is connected to the emitter of the transistor Q24. The collectors of transistors Q13 and Q16 corresponding to the output terminals of the third double balanced differential amplifier circuit;
The collectors of the transistors Q17 and Q20 corresponding to the output terminals of the fourth double balanced differential amplifier circuit are connected to each other and connected to the output terminal 9 of the second circuit 11. Output terminal 9 is connected to power supply terminal 4 via load resistor R4.
A collector of transistors Q14 and Q15 corresponding to the other output terminal of the third double balanced differential amplifier;
The collectors of the transistors Q18 and Q19 corresponding to the other output terminal of the fourth double balanced differential amplifier circuit are also connected to each other, and are connected to the other output terminal 8 of the second circuit 11. The output terminal 8 is connected to the power terminal 4 via the load resistor R5. As a result, in the second circuit 11, only the output side of the third and fourth double balanced differential amplifier circuits is connected in parallel. The operation of the multiplying circuit thus configured will be described below. The first circuit 10 has a sine wave sin θ as an input A from the input terminal 1 and an input NOT from the other input terminal 2.
The negative sine wave -sin θ is added as A. Also, the second
From the input terminal 3 of the circuit 11 of FIG.
θ, input cosine wave from input terminal 4 as NOT B
θ is added. Then, logarithmically converted input A and input NOT A are obtained on the cathode side of the diodes D1 and D2, and logarithmically converted to the upper differential pair of the first and second double balanced differential amplifier circuits. An input (A-NOT A) is applied.
The input of the lower differential pair is (B-NOT B). The resistor R10 is connected to the input A and the input NOT A by the transistor Q2.
5, which serves to perform a linear conversion to a differential current of Q26. Since the non-linearity of the logarithmic conversion circuit and the non-linearity due to the base-emitter junction of the transistors forming the differential pair of the first and second double balanced differential amplifier circuits are opposite to each other, The input of the upper differential pair (A-NOT A)
The product of the inputs (B-NOTB) of the lower differential pair is obtained as the output of each double balanced differential amplifier circuit, and the logarithmic conversion is canceled. Since the outputs of both double balanced differential amplifier circuits are connected in parallel, their outputs are added, and the output (X-NOT X) of the first circuit 10 becomes 4 G sin (2θ). A sine wave 2G sin (2θ), which is a second harmonic of the sine wave input as the output X, is output to the output terminal 7.
, A negative sine wave -2G sin (2θ) which is a second harmonic of the negative sine wave input as the output NOT X is obtained. The second circuit 11 receives a cosine wave cos θ as input B from the input terminal 3 and a negative cosine wave −cos θ as input NOT B from the input terminal 4. Therefore, as the input of the upper differential pair of the third double balanced differential amplifier circuit, (B−
NOTA), (BA) is added as the input of the lower differential pair, and the output is G cos (2θ). Since (A-NOTB) is added as the input of the upper differential pair and (NOTA-NOTB) as the input of the lower differential pair of the fourth double balanced differential amplifier circuit, G cos (2θ ). Therefore, between the output terminal 9 and the output terminal 8,
Since the added output of the third and fourth double balanced differential amplifier circuits is obtained, the output (Y-NOT Y) of the second circuit 11 is obtained.
Is 2G cos (2θ). The output terminal 9 has a cosine wave Gcos which is a second harmonic of the cosine wave input as the output Y.
(2θ), an output of the negative cosine wave −G cos (2θ) which is a second harmonic of the negative cosine wave input as the output NOT Y is obtained at the output terminal 6. The gain G of the first circuit 10 is represented by a resistor R10,
It is adjusted by the values of the resistors R11 to R14. Therefore, even if the load resistances R2, R3, R4, and R5 are all equal, the gains G of the first circuit 10 and the second circuit 11 can be the same. As a result, even when a plurality of multiplication circuits are connected in series, the difference between the amplitudes of the sine wave and the cosine wave does not accumulate, and a sine wave and a cosine wave having no difference in the amplitude are obtained as the output of the multiplication circuit in the final stage. Can be. The first circuit and the second circuit are each a combination of two double-balanced differential amplifier circuits, and all four inputs are applied as inputs of the upper differential pair. Then, the DC level of the input of the upper differential pair is reduced by the diode-connected transistor, and is applied as the input of the lower differential pair. this is,
Since the same operation is performed with four inputs, the consistency of the circuit is improved. As described above, the multiplication circuit of the present invention has
A first circuit for obtaining a double wave of a sine wave and a negative sine wave is a logarithmic conversion circuit and two double-balanced differential amplifier circuits, and a second circuit for obtaining a double wave of a cosine wave and a negative cosine wave is two. It is composed of two double-balanced difference amplifier circuits, and the amplitude of the sine wave and the negative sine wave obtained from the first circuit and the cosine wave and the negative cosine wave obtained from the second circuit is determined by the load resistance. Can be the same without having to adjust. As a result, even when a plurality of multiplication circuits are connected in series, the difference between the amplitudes of the sine wave and the cosine wave does not accumulate in the next stage circuit without being affected by the input current. There is a great advantage that a sine wave and a cosine wave having no difference in amplitude can be obtained. Also, the first circuit and the second circuit are respectively 2
Because two double balanced differential amplifier circuits are combined,
There is an advantage that the matching inside the multiplier circuit can be improved as compared with the conventional case composed of two double balanced differential amplifier circuits. Further, since the first circuit for obtaining a sine wave and a negative sine wave includes a logarithmic conversion circuit, there is no need to limit the amplitude range of the upper input of the two double balanced amplifier circuits, and the input dynamic range can be widened. There are advantages. Of course, since the resistor is not connected to the emitter of the transistor of the upper differential pair of the double balanced amplifier circuit of the first circuit, the efficiency of the multiplier circuit is improved.
【図面の簡単な説明】
【図１】本発明の乗算回路の実施例を示す回路図であ
る。
【図２】従来の乗算回路の回路図である。
【符号の説明】
１０ 第１の回路
１１ 第２の回路
６ 出力端子
７ 出力端子BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a circuit diagram showing an embodiment of a multiplication circuit according to the present invention. FIG. 2 is a circuit diagram of a conventional multiplication circuit. [Description of Signs] 10 First circuit 11 Second circuit 6 Output terminal 7 Output terminal
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06G 7/163,7/16 G06G 7/22 H03F 3/45 H03G 3/10 - 3/18 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) G06G 7 / 163,7 / 16 G06G 7/22 H03F 3/45 H03G 3/10-3/18
Claims (1)
波を入力して、夫々の２倍波を得る乗算回路において、
正弦波及び否定正弦波の２倍波を得る第１の回路は対数
変換回路と、第１と第２の二重平衡型差動増幅回路から
なり、２つの該差動増幅回路の上側差動対の入力側、下
側差動対の入力側、出力側は互いに並列接続されてお
り、上側差動対の入力を該対数変換回路によって対数変
換された正弦波と否定正弦波、下側差動対の入力を余弦
波と否定余弦波とすることにより出力側から正弦波及び
否定正弦波の２倍波が得られ、余弦波及び否定余弦波の
２倍波を得る第２の回路は第３と第４の二重平衡型差動
増幅回路からなり、２つの該差動増幅回路の出力側は並
列接続されており、第３の差動増幅回路の上側差動対の
入力を余弦波と否定正弦波、下側差動対の入力を余弦波
と正弦波、第４の差動増幅回路の上側差動対の入力を正
弦波と否定余弦波、下側差動対の入力を否定正弦波と否
定余弦波とすることにより並列接続された第３と第４の
差動増幅回路の出力側から余弦波及び否定余弦波の２倍
波が得られることを特徴とする乗算回路。(57) [Claim 1] A multiplication circuit which receives a sine wave, a negative sine wave, a cosine wave, and a negative cosine wave to obtain a second harmonic wave thereof,
A first circuit for obtaining a double wave of a sine wave and a negative sine wave includes a logarithmic conversion circuit and first and second double-balanced differential amplifier circuits, and an upper differential of the two differential amplifier circuits. The input side of the pair, the input side and the output side of the lower differential pair are connected in parallel to each other, and the input of the upper differential pair is logarithmically converted by the logarithmic conversion circuit into a sine wave and a negative sine wave By making the input of the moving pair a cosine wave and a negative cosine wave, a double wave of a sine wave and a negative sine wave is obtained from the output side, and a second circuit for obtaining a double wave of the cosine wave and the negative cosine wave is a second circuit. An output side of the two differential amplifier circuits is connected in parallel, and an input of the upper differential pair of the third differential amplifier circuit is connected to a cosine wave. And the negative sine wave, the input of the lower differential pair is a cosine wave and a sine wave, the input of the upper differential pair of the fourth differential amplifier circuit is the sine wave and the negative cosine wave, By making the input of the side differential pair a negative sine wave and a negative cosine wave, a cosine wave and a second harmonic of the negative cosine wave can be obtained from the output side of the third and fourth differential amplifier circuits connected in parallel. A multiplication circuit characterized by the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5516393A JP3388604B2 (en) | 1993-02-19 | 1993-02-19 | Multiplication circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5516393A JP3388604B2 (en) | 1993-02-19 | 1993-02-19 | Multiplication circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06243272A JPH06243272A (en) | 1994-09-02 |
| JP3388604B2 true JP3388604B2 (en) | 2003-03-24 |
Family
ID=12991079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5516393A Expired - Fee Related JP3388604B2 (en) | 1993-02-19 | 1993-02-19 | Multiplication circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3388604B2 (en) |
-
1993
- 1993-02-19 JP JP5516393A patent/JP3388604B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06243272A (en) | 1994-09-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4019118A (en) | Third harmonic signal generator | |
| JPH0775289B2 (en) | Transconductance amplifier circuit | |
| US4288707A (en) | Electrically variable impedance circuit | |
| US4572975A (en) | Analog multiplier with improved linearity | |
| US5561392A (en) | Logarithmic amplifier employing cascaded full-wave rectifiers including emitter-coupled pairs with unbalanced emitter degeneration as logarithmic elements | |
| US4647839A (en) | High precision voltage-to-current converter, particularly for low supply voltages | |
| US4331929A (en) | Gain-controlled amplifier | |
| US4458211A (en) | Integrable signal-processing semiconductor circuit | |
| JPS59218036A (en) | Phase comparator circuit | |
| US4445054A (en) | Full-wave rectifying circuit | |
| US5703509A (en) | Frequency multiplier circuit | |
| US5640121A (en) | Quadrupler with two cross-coupled, emitter-coupled pairs of transistors | |
| US4539529A (en) | Semiconductor amplifier circuit | |
| JP3388604B2 (en) | Multiplication circuit | |
| US4335359A (en) | Monolithically integrable lowpass filter circuit | |
| JP3388603B2 (en) | Multiplication circuit | |
| US4689580A (en) | Active filter circuit | |
| US4385364A (en) | Electronic gain control circuit | |
| US4395642A (en) | Sine-shaping circuit | |
| JPH04227306A (en) | Differential circuit with distortion compensation | |
| US3566247A (en) | Frequency multiplier circuit with low temperature dependence | |
| US2832846A (en) | Phase-inverter complementary transistor amplifier | |
| JP2569497B2 (en) | Multiplier | |
| JPH0253961B2 (en) | ||
| JPH0527282B2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |