JP3371921B2 - セル遅延変動変換装置 - Google Patents
セル遅延変動変換装置Info
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- JP3371921B2 JP3371921B2 JP28949493A JP28949493A JP3371921B2 JP 3371921 B2 JP3371921 B2 JP 3371921B2 JP 28949493 A JP28949493 A JP 28949493A JP 28949493 A JP28949493 A JP 28949493A JP 3371921 B2 JP3371921 B2 JP 3371921B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＡＴＭ通信におけるセ
ル間隔にゆらぎのあるセル流について、セル間隔を一定
の範囲内に矯正するセル遅延変動変換装置に関する。
ル間隔にゆらぎのあるセル流について、セル間隔を一定
の範囲内に矯正するセル遅延変動変換装置に関する。
【０００２】
【従来の技術】ＡＴＭ通信で伝送されるセル流におい
て、各セル間の間隔には、種々の要因によりばらつきが
生ずる。すなわち、セル流には、セル遅延変動（ＣＤ
Ｖ：CellDelay Variation ）が存在する。そのようなセ
ル間隔にゆらぎのあるセル流をＡＴＭ網内に転送したの
では、ＡＴＭ網におけるセル収容率が低下する。そこ
で、セル間隔を一定に保つシェイピング回路が用いられ
ている。
て、各セル間の間隔には、種々の要因によりばらつきが
生ずる。すなわち、セル流には、セル遅延変動（ＣＤ
Ｖ：CellDelay Variation ）が存在する。そのようなセ
ル間隔にゆらぎのあるセル流をＡＴＭ網内に転送したの
では、ＡＴＭ網におけるセル収容率が低下する。そこ
で、セル間隔を一定に保つシェイピング回路が用いられ
ている。
【０００３】シェイピング回路は、セル流内の各セルの
位相を操作して、ＣＤＶが零に近づくように動作する。
例えば、図１４(a) に示すように、シェイピング回路に
対してセル間隔にゆらぎのあるセル流を入力すると、そ
の出力は、図１４(b) に示すように、ゆらぎのないセル
流となる。よって、シェイピング回路を通過させたセル
流をＡＴＭ網に転送させるようにすれば、ＡＴＭ網にお
けるセル収容率は向上する。なお、Ｔはピークセル間隔
を示している。
位相を操作して、ＣＤＶが零に近づくように動作する。
例えば、図１４(a) に示すように、シェイピング回路に
対してセル間隔にゆらぎのあるセル流を入力すると、そ
の出力は、図１４(b) に示すように、ゆらぎのないセル
流となる。よって、シェイピング回路を通過させたセル
流をＡＴＭ網に転送させるようにすれば、ＡＴＭ網にお
けるセル収容率は向上する。なお、Ｔはピークセル間隔
を示している。
【０００４】しかし、できるかぎりセル間隔のゆらぎを
なくそうとすると、シェイピング回路の出力セル流は、
入力セル流に対して遅延が大きくなるという性質があ
る。よって、即時通信のような遅延時間条件が厳しい通
信では、シェイピング回路によるセル流の遅延が通信に
悪影響を及ぼす場合がある。また、コンピュータ通信の
ようにセル間隔の短いセル流が断続的に発生する場合に
は、シェイピング回路を適用すると、セル間隔が間延び
して通信の応答性が悪くなる。
なくそうとすると、シェイピング回路の出力セル流は、
入力セル流に対して遅延が大きくなるという性質があ
る。よって、即時通信のような遅延時間条件が厳しい通
信では、シェイピング回路によるセル流の遅延が通信に
悪影響を及ぼす場合がある。また、コンピュータ通信の
ようにセル間隔の短いセル流が断続的に発生する場合に
は、シェイピング回路を適用すると、セル間隔が間延び
して通信の応答性が悪くなる。
【０００５】
【発明が解決しようとする課題】すなわち、従来のシェ
イピング回路は、ＡＴＭ網におけるセル収容率を向上さ
せるものの、セル流を遅延させるので、その適用が却っ
て通信に悪影響を及ぼす場合があるという問題があっ
た。
イピング回路は、ＡＴＭ網におけるセル収容率を向上さ
せるものの、セル流を遅延させるので、その適用が却っ
て通信に悪影響を及ぼす場合があるという問題があっ
た。
【０００６】本発明は、そのような問題を解決するため
になされたもので、ＣＤＶを矯正する際に、セル収容率
の向上と、通信の応答性の悪化等の防止を両立させるこ
とができるセル遅延変動変換装置を提供することを目的
とする。
になされたもので、ＣＤＶを矯正する際に、セル収容率
の向上と、通信の応答性の悪化等の防止を両立させるこ
とができるセル遅延変動変換装置を提供することを目的
とする。
【０００７】
【課題を解決するための手段】請求項１記載の発明に係
るセル遅延変動変換装置は、セル遅延変動の最大許容値
である最大許容ＣＤＶ値を設定する最大許容ＣＤＶ値設
定回路と、入力セル流のセルを一時蓄積するセル蓄積回
路と、セル蓄積回路内のセルを出力するセル出力時刻を
設定する際に、所定のピークセル間隔に対して最大許容
ＣＤＶ値の範囲内で遅延を少なくする方向にセル出力時
刻を制御するセル出力時刻制御回路とを備えたものであ
る。
るセル遅延変動変換装置は、セル遅延変動の最大許容値
である最大許容ＣＤＶ値を設定する最大許容ＣＤＶ値設
定回路と、入力セル流のセルを一時蓄積するセル蓄積回
路と、セル蓄積回路内のセルを出力するセル出力時刻を
設定する際に、所定のピークセル間隔に対して最大許容
ＣＤＶ値の範囲内で遅延を少なくする方向にセル出力時
刻を制御するセル出力時刻制御回路とを備えたものであ
る。
【０００８】請求項２記載の発明に係るセル遅延変動変
換装置は、請求項１記載の発明に係るセル遅延変動変換
装置において、最大許容ＣＤＶ値設定回路が、外部から
の指示に従って最大許容値を設定する構成となっている
ものである。
換装置は、請求項１記載の発明に係るセル遅延変動変換
装置において、最大許容ＣＤＶ値設定回路が、外部から
の指示に従って最大許容値を設定する構成となっている
ものである。
【０００９】請求項３記載の発明に係るセル遅延変動変
換装置は、請求項１記載の発明に係るセル遅延変動変換
装置において、最大許容ＣＤＶ値設定回路が、コネクシ
ョンの速度（入力セル流のピークセル速度や平均セル速
度等）に応じた最大許容値を設定する構成となっている
ものである。
換装置は、請求項１記載の発明に係るセル遅延変動変換
装置において、最大許容ＣＤＶ値設定回路が、コネクシ
ョンの速度（入力セル流のピークセル速度や平均セル速
度等）に応じた最大許容値を設定する構成となっている
ものである。
【００１０】請求項４記載の発明に係るセル遅延変動変
換装置は、請求項３記載の発明に係るセル遅延変動変換
装置において、最大許容ＣＤＶ値設定回路が、コネクシ
ョンの運用中に、最大許容値を変更する構成となってい
るものである。
換装置は、請求項３記載の発明に係るセル遅延変動変換
装置において、最大許容ＣＤＶ値設定回路が、コネクシ
ョンの運用中に、最大許容値を変更する構成となってい
るものである。
【００１１】
【作用】本発明におけるセル出力時刻制御回路では、例
えばセルがセル出力基準時刻に対して遅れて到着した場
合には、次のセル出力基準時刻を最大許容ＣＤＶ値の範
囲内で所定のピークセル間隔に対して遅延を少なくする
方向に設定する。したがって、出力セル流が常にピーク
セル間隔以上になる従来のシェイピング回路に比べて、
ＣＤＶ制御に伴うセル遅延の拡大を防ぐことができる。
えばセルがセル出力基準時刻に対して遅れて到着した場
合には、次のセル出力基準時刻を最大許容ＣＤＶ値の範
囲内で所定のピークセル間隔に対して遅延を少なくする
方向に設定する。したがって、出力セル流が常にピーク
セル間隔以上になる従来のシェイピング回路に比べて、
ＣＤＶ制御に伴うセル遅延の拡大を防ぐことができる。
【００１２】
【実施例】図１は本発明のセル遅延変動変換装置（以下
「ＣＤＶ変換装置」という。）の基本構成を示す。
「ＣＤＶ変換装置」という。）の基本構成を示す。
【００１３】図において、本発明のＣＤＶ変換装置は、
ＣＤＶ変換回路１０と最大許容ＣＤＶ値設定回路１５と
により構成される。さらに、ＣＤＶ変換回路１０は、セ
ル蓄積回路２０とセル出力時刻制御回路３０とにより構
成される。
ＣＤＶ変換回路１０と最大許容ＣＤＶ値設定回路１５と
により構成される。さらに、ＣＤＶ変換回路１０は、セ
ル蓄積回路２０とセル出力時刻制御回路３０とにより構
成される。
【００１４】最大許容ＣＤＶ値設定回路１５は、ＣＤＶ
制御に用いるピークセル間隔Ｔおよび出力セル流の最大
許容ＣＤＶ値τを信号線１０４に出力する。セル蓄積回
路２０は、入力線１１１から到着した該当セルを一時蓄
積し、その該当セル検出信号を信号線１１２に出力す
る。セル出力時刻制御回路３０は、信号線１０４から入
力するピークセル間隔Ｔおよび最大許容ＣＤＶ値τと、
信号線１１２から入力する該当セル検出信号をもとにセ
ル出力時刻を算出し、信号線１１３を通してセル蓄積回
路２０に通知する。セル蓄積回路２０は、このセル出力
時刻で該当セルを出力線１１５に出力する。
制御に用いるピークセル間隔Ｔおよび出力セル流の最大
許容ＣＤＶ値τを信号線１０４に出力する。セル蓄積回
路２０は、入力線１１１から到着した該当セルを一時蓄
積し、その該当セル検出信号を信号線１１２に出力す
る。セル出力時刻制御回路３０は、信号線１０４から入
力するピークセル間隔Ｔおよび最大許容ＣＤＶ値τと、
信号線１１２から入力する該当セル検出信号をもとにセ
ル出力時刻を算出し、信号線１１３を通してセル蓄積回
路２０に通知する。セル蓄積回路２０は、このセル出力
時刻で該当セルを出力線１１５に出力する。
【００１５】図２は、本発明装置におけるＣＤＶ変換回
路１０の第１実施例構成を示す。ＣＤＶ変換回路は、各
コネクションに対応した同一構成のコネクション対応部
１１ａ〜１１ｎと、セル多重化部１３とにより構成され
ている。
路１０の第１実施例構成を示す。ＣＤＶ変換回路は、各
コネクションに対応した同一構成のコネクション対応部
１１ａ〜１１ｎと、セル多重化部１３とにより構成され
ている。
【００１６】ここで、コネクション対応部１１ａの構成
について説明する。コネクション対応部１１ａは、信号
線１０４で通知されるそのコネクションのコネクション
番号、ピークセル間隔Ｔ、最大許容ＣＤＶ値τを格納す
るコネクションパラメータメモリ３１と、入力線１１１
から到着したセルが自コネクションのセル（該当セル）
か否かを判定し、該当セルであるときに該当セル検出信
号を出力する該当セル検出回路２１と、該当セル検出信
号に応じて該当セルをセルメモリ２２に書き込み、後述
するセル出力許可信号に応じてセルメモリ２２から出力
線１１４ａに該当セルを出力させるセルメモリ制御部２
３とを有する。
について説明する。コネクション対応部１１ａは、信号
線１０４で通知されるそのコネクションのコネクション
番号、ピークセル間隔Ｔ、最大許容ＣＤＶ値τを格納す
るコネクションパラメータメモリ３１と、入力線１１１
から到着したセルが自コネクションのセル（該当セル）
か否かを判定し、該当セルであるときに該当セル検出信
号を出力する該当セル検出回路２１と、該当セル検出信
号に応じて該当セルをセルメモリ２２に書き込み、後述
するセル出力許可信号に応じてセルメモリ２２から出力
線１１４ａに該当セルを出力させるセルメモリ制御部２
３とを有する。
【００１７】さらに、該当セル検出信号に応じて回路内
時刻ｔとセル出力許可時刻tsとを出力する時刻管理部３
２と、回路内時刻ｔとセル出力許可時刻tsとの差時間td
を算出する演算部３３と、差時間tdの符号判定を行いセ
ル出力許可信号をセルメモリ制御部２３に出力する比較
部３４と、差時間tdと最大許容ＣＤＶ値τとを比較する
比較部３５と、比較部３４から出力されるセル出力許可
信号に応じて、コネクションパラメータメモリ３１から
与えられるピークセル間隔Ｔおよび最大許容ＣＤＶ値τ
と、時刻管理部３２から出力される回路内時刻ｔおよび
セル出力許可時刻tsと、比較部３５から出力されるtdと
τの大小関係情報に応じて、次のセル出力許可時刻tsを
算出する演算部３６とを有する。
時刻ｔとセル出力許可時刻tsとを出力する時刻管理部３
２と、回路内時刻ｔとセル出力許可時刻tsとの差時間td
を算出する演算部３３と、差時間tdの符号判定を行いセ
ル出力許可信号をセルメモリ制御部２３に出力する比較
部３４と、差時間tdと最大許容ＣＤＶ値τとを比較する
比較部３５と、比較部３４から出力されるセル出力許可
信号に応じて、コネクションパラメータメモリ３１から
与えられるピークセル間隔Ｔおよび最大許容ＣＤＶ値τ
と、時刻管理部３２から出力される回路内時刻ｔおよび
セル出力許可時刻tsと、比較部３５から出力されるtdと
τの大小関係情報に応じて、次のセル出力許可時刻tsを
算出する演算部３６とを有する。
【００１８】なお、該当セル検出回路２１、セルメモリ
２２、およびセルメモリ制御部２３は、図１に示すセル
蓄積回路２０に対応したものである。また、コネクショ
ンパラメータメモリ３１、時刻管理部３２、演算部３
３、比較部３４，３５、および演算部３６は、図１に示
すセル出力時刻制御回路３０に対応したものである。
２２、およびセルメモリ制御部２３は、図１に示すセル
蓄積回路２０に対応したものである。また、コネクショ
ンパラメータメモリ３１、時刻管理部３２、演算部３
３、比較部３４，３５、および演算部３６は、図１に示
すセル出力時刻制御回路３０に対応したものである。
【００１９】次に、セル出力時刻制御回路３０における
ＣＤＶ変換アルゴリズムの第１実施例を図３に示し、本
アルゴリズムにおけるＣＤＶ変換回路１０の動作につい
て説明する。
ＣＤＶ変換アルゴリズムの第１実施例を図３に示し、本
アルゴリズムにおけるＣＤＶ変換回路１０の動作につい
て説明する。
【００２０】まず、時刻管理部３２を初期設定する。す
なわち、回路内時刻ｔを０にするとともに、セル出力許
可時刻tsとして−τを設定する（ステップＳ１）。ユー
ザからのセル流は、入力線１１１によって該当セル検出
回路２１に入力する。該当セル検出回路２１は、セル同
期を確立し、１セル毎に入力したセルをラッチする。そ
して、ラッチしたセルのコネクション番号がコネクショ
ンパラメータメモリ３１から通知されたコネクション番
号と一致するか否かを検査する。一致する場合には、該
当セル検出信号をセルメモリ制御部２３および時刻管理
部３２に通知する。
なわち、回路内時刻ｔを０にするとともに、セル出力許
可時刻tsとして−τを設定する（ステップＳ１）。ユー
ザからのセル流は、入力線１１１によって該当セル検出
回路２１に入力する。該当セル検出回路２１は、セル同
期を確立し、１セル毎に入力したセルをラッチする。そ
して、ラッチしたセルのコネクション番号がコネクショ
ンパラメータメモリ３１から通知されたコネクション番
号と一致するか否かを検査する。一致する場合には、該
当セル検出信号をセルメモリ制御部２３および時刻管理
部３２に通知する。
【００２１】セルメモリ制御部２３は、該当セル検出信
号を受けると、セルメモリ２２に書き込みアドレスと書
き込み許可信号を出力し、該当セル検出回路２１にラッ
チされているセルをセルメモリ２２に蓄積させる。ただ
し、そのコネクション番号についてあらかじめ定められ
ているセル数分のセルが既にセルメモリ２２内に存在す
る場合には、セルメモリ制御部２３は、新たなセルをセ
ルメモリ２２に蓄積させる制御を行わない。あるいは、
最も古いセルのメモリ内アドレスを空きアドレスにする
とともに、新たなセルをセルメモリ２２に蓄積する制御
を行う。
号を受けると、セルメモリ２２に書き込みアドレスと書
き込み許可信号を出力し、該当セル検出回路２１にラッ
チされているセルをセルメモリ２２に蓄積させる。ただ
し、そのコネクション番号についてあらかじめ定められ
ているセル数分のセルが既にセルメモリ２２内に存在す
る場合には、セルメモリ制御部２３は、新たなセルをセ
ルメモリ２２に蓄積させる制御を行わない。あるいは、
最も古いセルのメモリ内アドレスを空きアドレスにする
とともに、新たなセルをセルメモリ２２に蓄積する制御
を行う。
【００２２】時刻管理部３２は、該当セルが入力される
まで１セル時間Ｔc 刻みで回路内時刻ｔを更新する（ス
テップＳ２，Ｓ３）。そして、該当セル検出回路２１か
ら該当セル検出信号を受けると、すなわち該当セルの到
着通知を受けると、そのときの回路内時刻ｔとセル出力
許可時刻tsを演算部３３に出力する。演算部３３はｔ−
tsの演算を行ってtdを得る（ステップＳ４）。そして、
tdを比較部３４および比較部３５に与える。
まで１セル時間Ｔc 刻みで回路内時刻ｔを更新する（ス
テップＳ２，Ｓ３）。そして、該当セル検出回路２１か
ら該当セル検出信号を受けると、すなわち該当セルの到
着通知を受けると、そのときの回路内時刻ｔとセル出力
許可時刻tsを演算部３３に出力する。演算部３３はｔ−
tsの演算を行ってtdを得る（ステップＳ４）。そして、
tdを比較部３４および比較部３５に与える。
【００２３】比較部３４は、tdを０と比較し（ステップ
Ｓ５）、tdが０以上であれば、すなわち回路内時刻ｔが
セル出力許可時刻tsに達していれば、セル出力許可信号
をセルメモリ制御部２３と演算部３６に出力する。一
方、tdが負の値であれば、すなわち回路内時刻ｔがセル
出力許可時刻tsに達していなければ、セル出力許可時刻
tsに達するまで１セル時間Ｔc 刻みで回路内時刻ｔを更
新し（ステップＳ６）、セル出力許可時刻tsに達するま
でセルメモリ制御部２３と演算部３６に出力するセル出
力許可信号を待機させる。
Ｓ５）、tdが０以上であれば、すなわち回路内時刻ｔが
セル出力許可時刻tsに達していれば、セル出力許可信号
をセルメモリ制御部２３と演算部３６に出力する。一
方、tdが負の値であれば、すなわち回路内時刻ｔがセル
出力許可時刻tsに達していなければ、セル出力許可時刻
tsに達するまで１セル時間Ｔc 刻みで回路内時刻ｔを更
新し（ステップＳ６）、セル出力許可時刻tsに達するま
でセルメモリ制御部２３と演算部３６に出力するセル出
力許可信号を待機させる。
【００２４】比較部３５は、該当セルの到着時刻に対応
する回路内時刻ｔとセル出力許可時刻tsとの差時間td
と、コネクションパラメータメモリ３１から与えられる
最大許容ＣＤＶ値τとを比較する（ステップＳ７）。す
なわち、該当セルのゆらぎが最大許容ＣＤＶ値τの範囲
内であるか否かを判断する。比較部３４からセル出力許
可信号を受けた演算部３６は、比較部３５の比較結果を
確認する。そして、比較結果に応じて次のセルに対する
セル出力許可時刻tsを設定する（ステップ８，９）。
する回路内時刻ｔとセル出力許可時刻tsとの差時間td
と、コネクションパラメータメモリ３１から与えられる
最大許容ＣＤＶ値τとを比較する（ステップＳ７）。す
なわち、該当セルのゆらぎが最大許容ＣＤＶ値τの範囲
内であるか否かを判断する。比較部３４からセル出力許
可信号を受けた演算部３６は、比較部３５の比較結果を
確認する。そして、比較結果に応じて次のセルに対する
セル出力許可時刻tsを設定する（ステップ８，９）。
【００２５】ここで、演算部３６は、td＞τの場合に
は、（現在の回路内時刻ｔ＋ピークセル間隔Ｔ）よりも
最大許容ＣＤＶ値τだけ小さい値を次のセル出力許可時
刻tsとする（ステップＳ８）。一方、td≦τの場合に
は、現在のセル出力許可時刻tsにピークセル間隔Ｔを加
算した値を次のセル出力許可時刻tsとする（ステップＳ
９）。
は、（現在の回路内時刻ｔ＋ピークセル間隔Ｔ）よりも
最大許容ＣＤＶ値τだけ小さい値を次のセル出力許可時
刻tsとする（ステップＳ８）。一方、td≦τの場合に
は、現在のセル出力許可時刻tsにピークセル間隔Ｔを加
算した値を次のセル出力許可時刻tsとする（ステップＳ
９）。
【００２６】また、セルメモリ制御部２３は、セル出力
許可信号に応じて、セルメモリ２２内の該当セルを出力
するために、その読み出しアドレスと読み出し許可信号
とをセルメモリ２２に与える。セルメモリ２２は、それ
に応じて出力線５４ａを介してセル多重化部１３に該当
セルを出力する（ステップＳ10）。セル多重化部１３に
は、各コネクション対応部１１ａ〜１１ｎの出力セルが
出力線１１４ａ〜１１４ｎを介して入力され、多重化し
たセル流を出力線１１５に出力する。
許可信号に応じて、セルメモリ２２内の該当セルを出力
するために、その読み出しアドレスと読み出し許可信号
とをセルメモリ２２に与える。セルメモリ２２は、それ
に応じて出力線５４ａを介してセル多重化部１３に該当
セルを出力する（ステップＳ10）。セル多重化部１３に
は、各コネクション対応部１１ａ〜１１ｎの出力セルが
出力線１１４ａ〜１１４ｎを介して入力され、多重化し
たセル流を出力線１１５に出力する。
【００２７】図４は、本実施例の動作例を示すタイミン
グ図である。(a) は、該当セル検出回路２１から出力さ
れる該当セル検出信号を示し、ｔはそれぞれのセル到着
時刻に対応する。(b) は、セル出力許可時刻tsを示す。
(c) は、比較部３３から出力されるセル出力許可信号を
示す。本実施例の基本動作は、次の３つのパターンに分
類される。
グ図である。(a) は、該当セル検出回路２１から出力さ
れる該当セル検出信号を示し、ｔはそれぞれのセル到着
時刻に対応する。(b) は、セル出力許可時刻tsを示す。
(c) は、比較部３３から出力されるセル出力許可信号を
示す。本実施例の基本動作は、次の３つのパターンに分
類される。
【００２８】 セル♯１のセル到着時刻t1は、そのセ
ル出力許可時刻ts1 よりもtdだけ早いので（td＜０）、
セル出力許可信号はセル出力許可時刻ts1 になった時点
（td＝０）で出力される（Ｓ６）。また、次のセル出力
許可時刻ts2 は ts1＋Ｔに設定される（Ｓ９）。
ル出力許可時刻ts1 よりもtdだけ早いので（td＜０）、
セル出力許可信号はセル出力許可時刻ts1 になった時点
（td＝０）で出力される（Ｓ６）。また、次のセル出力
許可時刻ts2 は ts1＋Ｔに設定される（Ｓ９）。
【００２９】 セル♯２のセル到着時刻t2は、そのセ
ル出力許可時刻ts2 よりもtdだけ遅いので（td＞０）、
セル出力許可信号はセル到着時刻t2の直後に出力され
る。また、該当セルのゆらぎ（td) が最大許容ＣＤＶ値
τの範囲内であるので、次のセル出力許可時刻ts3 は t
s2＋Ｔに設定される（Ｓ９）。すなわち、該当セルが、
セル出力許可時刻から最大許容ＣＤＶ値τ以内の範囲で
遅れて到着した場合には、次のセル出力許可時刻ts3 を
セル出力許可時刻ts2 からピークセル間隔Ｔ後に設定す
る。これにより、次のセル出力許可時刻ts3 はセル出力
許可信号の出力時刻t2からピークセル間隔Ｔ後よりtdだ
け早めに設定される。
ル出力許可時刻ts2 よりもtdだけ遅いので（td＞０）、
セル出力許可信号はセル到着時刻t2の直後に出力され
る。また、該当セルのゆらぎ（td) が最大許容ＣＤＶ値
τの範囲内であるので、次のセル出力許可時刻ts3 は t
s2＋Ｔに設定される（Ｓ９）。すなわち、該当セルが、
セル出力許可時刻から最大許容ＣＤＶ値τ以内の範囲で
遅れて到着した場合には、次のセル出力許可時刻ts3 を
セル出力許可時刻ts2 からピークセル間隔Ｔ後に設定す
る。これにより、次のセル出力許可時刻ts3 はセル出力
許可信号の出力時刻t2からピークセル間隔Ｔ後よりtdだ
け早めに設定される。
【００３０】 セル♯３のセル到着時刻t3は、そのセ
ル出力許可時刻ts3 よりもtdだけ遅いので（td＞０）、
セル出力許可信号はセル到着時刻t3の直後に出力され
る。また、該当セルのゆらぎ（td) が最大許容ＣＤＶ値
τを越えているので、次のセル出力許可時刻ts4 をt3＋
Ｔ−τに設定する（Ｓ８）。すなわち、該当セルが、セ
ル出力許可時刻から最大許容ＣＤＶ値τ以上遅れて到着
した場合には、次のセル出力許可時刻をセル出力許可信
号の出力時刻t3からピークセル間隔Ｔ後にせず、それよ
りτだけ早めに設定する。
ル出力許可時刻ts3 よりもtdだけ遅いので（td＞０）、
セル出力許可信号はセル到着時刻t3の直後に出力され
る。また、該当セルのゆらぎ（td) が最大許容ＣＤＶ値
τを越えているので、次のセル出力許可時刻ts4 をt3＋
Ｔ−τに設定する（Ｓ８）。すなわち、該当セルが、セ
ル出力許可時刻から最大許容ＣＤＶ値τ以上遅れて到着
した場合には、次のセル出力許可時刻をセル出力許可信
号の出力時刻t3からピークセル間隔Ｔ後にせず、それよ
りτだけ早めに設定する。
【００３１】図５は、本発明のＣＤＶ変換装置と従来の
シェイピング回路の動作比較例を示すタイミング図であ
る。(a) は入力セル流である。
シェイピング回路の動作比較例を示すタイミング図であ
る。(a) は入力セル流である。
【００３２】(b) は従来のシェイピング回路による出力
セル流であり、セル間隔は常にピークセル間隔Ｔ以上に
なる。(c) は本発明のＣＤＶ変換装置による出力セル流
であり、td≦τの場合（図４の♯２）に対応する。すな
わち、該当セル♯12がセル出力許可時刻から遅れて到着
しても、それが最大許容ＣＤＶ値τ以内の範囲であれば
セル出力許可時刻に到着したものとして次のセル出力許
可時刻を設定する。すなわち、そのセル到着時刻からＴ
−td後に次のセル出力許可時刻を設定する。
セル流であり、セル間隔は常にピークセル間隔Ｔ以上に
なる。(c) は本発明のＣＤＶ変換装置による出力セル流
であり、td≦τの場合（図４の♯２）に対応する。すな
わち、該当セル♯12がセル出力許可時刻から遅れて到着
しても、それが最大許容ＣＤＶ値τ以内の範囲であれば
セル出力許可時刻に到着したものとして次のセル出力許
可時刻を設定する。すなわち、そのセル到着時刻からＴ
−td後に次のセル出力許可時刻を設定する。
【００３３】(d) は本発明のＣＤＶ変換装置による出力
セル流であり、td＞τの場合（図４の♯３）に対応す
る。すなわち、該当セル♯12がセル出力許可時刻から遅
れて到着し、それが最大許容ＣＤＶ値τ以上であれば、
そのセル到着時刻からＴ−τ後に次のセル出力許可時刻
を設定する。
セル流であり、td＞τの場合（図４の♯３）に対応す
る。すなわち、該当セル♯12がセル出力許可時刻から遅
れて到着し、それが最大許容ＣＤＶ値τ以上であれば、
そのセル到着時刻からＴ−τ後に次のセル出力許可時刻
を設定する。
【００３４】このように、本発明のＣＤＶ変換装置を用
いれば、出力セル流でＣＤＶを矯正する際に、最大許容
ＣＤＶ値τの範囲内で遅延を少なくする方向に制御する
ことが可能になり、ＣＤＶ制御に伴うセル遅延を緩和さ
せることができる。
いれば、出力セル流でＣＤＶを矯正する際に、最大許容
ＣＤＶ値τの範囲内で遅延を少なくする方向に制御する
ことが可能になり、ＣＤＶ制御に伴うセル遅延を緩和さ
せることができる。
【００３５】図６は、本発明装置におけるＣＤＶ変換回
路１０の第２実施例構成を示す。ＣＤＶ変換回路は、各
コネクションに対応した同一構成のコネクション対応部
１２ａ〜１２ｎと、セル多重化部１３とにより構成され
ている。
路１０の第２実施例構成を示す。ＣＤＶ変換回路は、各
コネクションに対応した同一構成のコネクション対応部
１２ａ〜１２ｎと、セル多重化部１３とにより構成され
ている。
【００３６】ここで、コネクション対応部１２ａの構成
について説明する。コネクション対応部１２ａは、信号
線１０４で通知されるそのコネクションのコネクション
番号、ピークセル間隔Ｔ、最大許容ＣＤＶ値τを格納す
るコネクションパラメータメモリ４１と、入力線１１１
から到着したセルが自コネクションのセル（該当セル）
か否かを判定し、該当セルであるときに該当セル検出信
号を出力する該当セル検出回路２１と、該当セル検出信
号に応じて該当セルをセルメモリ２２に書き込み、後述
するセル出力時刻に応じてセルメモリ２２から出力線１
１４ａに該当セルを出力させるセルメモリ制御部２４と
を有する。
について説明する。コネクション対応部１２ａは、信号
線１０４で通知されるそのコネクションのコネクション
番号、ピークセル間隔Ｔ、最大許容ＣＤＶ値τを格納す
るコネクションパラメータメモリ４１と、入力線１１１
から到着したセルが自コネクションのセル（該当セル）
か否かを判定し、該当セルであるときに該当セル検出信
号を出力する該当セル検出回路２１と、該当セル検出信
号に応じて該当セルをセルメモリ２２に書き込み、後述
するセル出力時刻に応じてセルメモリ２２から出力線１
１４ａに該当セルを出力させるセルメモリ制御部２４と
を有する。
【００３７】さらに、回路内時刻ｔを出力する時刻管理
部４２と、セル到着時刻taとセル出力基準時刻TOT とを
比較して遅い方の時刻をセル出力時刻toとしてセルメモ
リ制御部２４に出力する選択部４３と、セル到着時刻ta
から最大許容ＣＤＶ値τを引いた時刻teを算出する演算
部４４と、セル出力基準時刻TOT と時刻teとを比較して
遅い方の時刻を出力する選択部４５と、その時刻(TOT／
te）とピークセル間隔Ｔの加算値を次のセル出力基準時
刻TOT としてコネクションパラメータメモリ４１に設定
する演算部４６とを有する。
部４２と、セル到着時刻taとセル出力基準時刻TOT とを
比較して遅い方の時刻をセル出力時刻toとしてセルメモ
リ制御部２４に出力する選択部４３と、セル到着時刻ta
から最大許容ＣＤＶ値τを引いた時刻teを算出する演算
部４４と、セル出力基準時刻TOT と時刻teとを比較して
遅い方の時刻を出力する選択部４５と、その時刻(TOT／
te）とピークセル間隔Ｔの加算値を次のセル出力基準時
刻TOT としてコネクションパラメータメモリ４１に設定
する演算部４６とを有する。
【００３８】なお、該当セル検出回路２１、セルメモリ
２２およびセルメモリ制御部２４は、図１に示すセル蓄
積回路２０に対応したものである。また、コネクション
パラメータメモリ４１、時刻管理部４２、選択部４３，
４５、演算部４４，４６は、図１に示すセル出力時刻制
御回路３０に対応したものである。
２２およびセルメモリ制御部２４は、図１に示すセル蓄
積回路２０に対応したものである。また、コネクション
パラメータメモリ４１、時刻管理部４２、選択部４３，
４５、演算部４４，４６は、図１に示すセル出力時刻制
御回路３０に対応したものである。
【００３９】次に、セル出力時刻制御回路３０における
ＣＤＶ変換アルゴリズムの第２実施例を図７に示し、本
アルゴリズムにおけるＣＤＶ変換回路１０の動作につい
て説明する。
ＣＤＶ変換アルゴリズムの第２実施例を図７に示し、本
アルゴリズムにおけるＣＤＶ変換回路１０の動作につい
て説明する。
【００４０】まず、コネクションパラメータメモリ４１
を初期設定する。すなわち、セル出力基準時刻TOT とし
て−τを設定する（ステップＳ11）。ユーザからのセル
流は、入力線１１１によって該当セル検出回路２１に入
力する。該当セル検出回路２１は、セル同期を確立し、
１セル毎に入力したセルをラッチする。そして、ラッチ
したセルのコネクション番号がコネクションパラメータ
メモリ４１から通知されたコネクション番号と一致する
かどうか検査する。一致する場合には、該当セル検出信
号をセルメモリ制御部２４およびコネクションパラメー
タメモリ４１に通知する。
を初期設定する。すなわち、セル出力基準時刻TOT とし
て−τを設定する（ステップＳ11）。ユーザからのセル
流は、入力線１１１によって該当セル検出回路２１に入
力する。該当セル検出回路２１は、セル同期を確立し、
１セル毎に入力したセルをラッチする。そして、ラッチ
したセルのコネクション番号がコネクションパラメータ
メモリ４１から通知されたコネクション番号と一致する
かどうか検査する。一致する場合には、該当セル検出信
号をセルメモリ制御部２４およびコネクションパラメー
タメモリ４１に通知する。
【００４１】セルメモリ制御部２４は、該当セル検出信
号を受けると、セルメモリ２２に書き込みアドレスと書
き込み許可信号を出力し、該当セル検出回路２１にラッ
チされているセルをセルメモリ２２に蓄積させる。ただ
し、そのコネクション番号についてあらかじめ定められ
ているセル数分のセルが既にセルメモリ２２内に存在す
る場合には、セルメモリ制御部２３は、新たなセルをセ
ルメモリ２２に蓄積させる制御を行わない。あるいは、
最も古いセルのメモリ内アドレスを空きアドレスにする
とともに、新たなセルをセルメモリ２２に蓄積する制御
を行う。
号を受けると、セルメモリ２２に書き込みアドレスと書
き込み許可信号を出力し、該当セル検出回路２１にラッ
チされているセルをセルメモリ２２に蓄積させる。ただ
し、そのコネクション番号についてあらかじめ定められ
ているセル数分のセルが既にセルメモリ２２内に存在す
る場合には、セルメモリ制御部２３は、新たなセルをセ
ルメモリ２２に蓄積させる制御を行わない。あるいは、
最も古いセルのメモリ内アドレスを空きアドレスにする
とともに、新たなセルをセルメモリ２２に蓄積する制御
を行う。
【００４２】時刻管理部４２は、長くとも１セル時間刻
みで回路内時刻ｔを更新し、選択部４３、演算部４４、
セルメモリ制御部２４に出力している。一方、コネクシ
ョンパラメータメモリ４１は、該当セル検出回路２１か
ら該当セル検出信号を受けると、すなわち該当セルの到
着通知を受けると、セル出力基準時刻TOT を選択部４３
および選択部４５に出力し、最大許容ＣＤＶ値τを演算
部４４に出力する。選択部４３はセル出力基準時刻TOT
の入力に応じて、また演算部４４は最大許容ＣＤＶ値τ
の入力に応じて、時刻管理部４１が出力する回路内時刻
ｔをセル到着時刻taとして取り込む（ステップ12）。
みで回路内時刻ｔを更新し、選択部４３、演算部４４、
セルメモリ制御部２４に出力している。一方、コネクシ
ョンパラメータメモリ４１は、該当セル検出回路２１か
ら該当セル検出信号を受けると、すなわち該当セルの到
着通知を受けると、セル出力基準時刻TOT を選択部４３
および選択部４５に出力し、最大許容ＣＤＶ値τを演算
部４４に出力する。選択部４３はセル出力基準時刻TOT
の入力に応じて、また演算部４４は最大許容ＣＤＶ値τ
の入力に応じて、時刻管理部４１が出力する回路内時刻
ｔをセル到着時刻taとして取り込む（ステップ12）。
【００４３】選択部４３は、セル出力基準時刻TOT とセ
ル到着時刻taとを比較し（ステップ13）、遅い方の時刻
をセル出力時刻toとしてセルメモリ制御部２４に出力す
る（ステップ14，15）。
ル到着時刻taとを比較し（ステップ13）、遅い方の時刻
をセル出力時刻toとしてセルメモリ制御部２４に出力す
る（ステップ14，15）。
【００４４】演算部４４は、ta−τの演算を行ってteを
得る（ステップＳ16）。そして、teを選択部４５に出力
する。選択部４５は、セル出力基準時刻TOT とteとを比
較し（ステップ17）、遅い方の時刻を演算部４６に出力
する（ステップ18，19）。
得る（ステップＳ16）。そして、teを選択部４５に出力
する。選択部４５は、セル出力基準時刻TOT とteとを比
較し（ステップ17）、遅い方の時刻を演算部４６に出力
する（ステップ18，19）。
【００４５】演算部４６は、 TOT＜teの場合には、teに
ピークセル間隔Ｔを加算した時刻をを次のセル出力基準
時刻TOT としてコネクションパラメータメモリ４１に出
力する（ステップＳ18）。一方、 TOT≧teの場合には、
現在のセル出力基準時刻TOTにピークセル間隔Ｔを加算
した値を次のセル出力基準時刻TOT としてコネクション
パラメータメモリ４１に出力する（ステップＳ19）。コ
ネクションパラメータメモリ４１は、該当セル検出回路
２１から該当セル検出信号を受けたときに、演算部４６
から次のセル出力基準時刻TOT を取り込んで更新する。
ピークセル間隔Ｔを加算した時刻をを次のセル出力基準
時刻TOT としてコネクションパラメータメモリ４１に出
力する（ステップＳ18）。一方、 TOT≧teの場合には、
現在のセル出力基準時刻TOTにピークセル間隔Ｔを加算
した値を次のセル出力基準時刻TOT としてコネクション
パラメータメモリ４１に出力する（ステップＳ19）。コ
ネクションパラメータメモリ４１は、該当セル検出回路
２１から該当セル検出信号を受けたときに、演算部４６
から次のセル出力基準時刻TOT を取り込んで更新する。
【００４６】また、セルメモリ制御部２４は、該当セル
検出回路２１から該当セル検出信号を受けたときに、選
択部４３が出力しているセル出力時刻toを取り込み、前
記アドレスに対応付けて保持する。そして、時刻管理部
４２が出力する回路内時刻ｔが保持しているセル出力時
刻toに達したときに、セルメモリ２２内の該当セルを出
力するために、その読み出しアドレスと読み出し許可信
号とをセルメモリ２２に与える。セルメモリ２２は、そ
れに応じて出力線５４ａを介してセル多重化部１３に該
当セルを出力する（ステップＳ20）。セル多重化部１３
には、各コネクション対応部１２ａ〜１２ｎの出力セル
が出力線１１４ａ〜１１４ｎを介して入力され、多重化
したセル流を出力線１１５に出力する。
検出回路２１から該当セル検出信号を受けたときに、選
択部４３が出力しているセル出力時刻toを取り込み、前
記アドレスに対応付けて保持する。そして、時刻管理部
４２が出力する回路内時刻ｔが保持しているセル出力時
刻toに達したときに、セルメモリ２２内の該当セルを出
力するために、その読み出しアドレスと読み出し許可信
号とをセルメモリ２２に与える。セルメモリ２２は、そ
れに応じて出力線５４ａを介してセル多重化部１３に該
当セルを出力する（ステップＳ20）。セル多重化部１３
には、各コネクション対応部１２ａ〜１２ｎの出力セル
が出力線１１４ａ〜１１４ｎを介して入力され、多重化
したセル流を出力線１１５に出力する。
【００４７】図８は、本実施例の動作例を示すタイミン
グ図である。(a) は、該当セル検出回路２１からセル到
着時刻taに出力される該当セル検出信号を示す。(b)
は、セル出力基準時刻TOT を示す。(c) は、選択部４３
から出力されるセル出力時刻toを示す。本実施例の基本
動作は、次の３つのパターンに分類される。
グ図である。(a) は、該当セル検出回路２１からセル到
着時刻taに出力される該当セル検出信号を示す。(b)
は、セル出力基準時刻TOT を示す。(c) は、選択部４３
から出力されるセル出力時刻toを示す。本実施例の基本
動作は、次の３つのパターンに分類される。
【００４８】 セル♯１のセル到着時刻ta1 は、その
セル出力基準時刻TOT1よりも早いので（TOT1＞ta1)、セ
ル出力時刻to1 はセル出力基準時刻TOT1に設定される。
また、次のセル出力基準時刻TOT2はTOT1＋Ｔに設定され
る（Ｓ19）。
セル出力基準時刻TOT1よりも早いので（TOT1＞ta1)、セ
ル出力時刻to1 はセル出力基準時刻TOT1に設定される。
また、次のセル出力基準時刻TOT2はTOT1＋Ｔに設定され
る（Ｓ19）。
【００４９】 セル♯２のセル到着時刻ta2 は、その
セル出力基準時刻TOT2よりも遅いので（TOT2＜ta2)、セ
ル出力時刻to2 をセル到着時刻ta2 に設定する。また、
該当セルのゆらぎが最大許容ＣＤＶ値τの範囲内である
ので（TOT2＞te2)、次のセル出力基準時刻TOT3をTOT2＋
Ｔに設定する（Ｓ19）。すなわち、該当セルが、セル出
力規定時刻から最大許容ＣＤＶ値τ以内の範囲で遅れて
到着した場合には、次のセル出力基準時刻TOT3をセル出
力基準時刻TOT2からピークセル間隔Ｔ後に設定する。
セル出力基準時刻TOT2よりも遅いので（TOT2＜ta2)、セ
ル出力時刻to2 をセル到着時刻ta2 に設定する。また、
該当セルのゆらぎが最大許容ＣＤＶ値τの範囲内である
ので（TOT2＞te2)、次のセル出力基準時刻TOT3をTOT2＋
Ｔに設定する（Ｓ19）。すなわち、該当セルが、セル出
力規定時刻から最大許容ＣＤＶ値τ以内の範囲で遅れて
到着した場合には、次のセル出力基準時刻TOT3をセル出
力基準時刻TOT2からピークセル間隔Ｔ後に設定する。
【００５０】 セル♯３のセル到着時刻ta3 は、その
セル出力基準時刻TOT3よりも遅いので（TOT3＜ta3)、セ
ル出力時刻to3 をセル到着時刻ta3 に設定する。また、
該当セルのゆらぎが最大許容ＣＤＶ値τを越えているの
で（TOT3＜te3)、次のセル出力基準時刻TOT4を te3＋Ｔ
に設定する（Ｓ18）。すなわち、該当セルが、セル出力
規定時刻から最大許容ＣＤＶ値τ以上遅れて到着した場
合には、次のセル出力基準時刻TOT4をセル出力時刻to4
からピークセル間隔Ｔ後にせず、それよりτだけ早めに
設定する。
セル出力基準時刻TOT3よりも遅いので（TOT3＜ta3)、セ
ル出力時刻to3 をセル到着時刻ta3 に設定する。また、
該当セルのゆらぎが最大許容ＣＤＶ値τを越えているの
で（TOT3＜te3)、次のセル出力基準時刻TOT4を te3＋Ｔ
に設定する（Ｓ18）。すなわち、該当セルが、セル出力
規定時刻から最大許容ＣＤＶ値τ以上遅れて到着した場
合には、次のセル出力基準時刻TOT4をセル出力時刻to4
からピークセル間隔Ｔ後にせず、それよりτだけ早めに
設定する。
【００５１】なお、本アルゴリズムで用いたセル出力基
準時刻TOT は、入力したセルを即時に出力するか否かを
判定する閾値である。ここで、TOT に最大許容ＣＤＶ値
τを加算した値を演算処理上のTOT としてもよい。この
TOT を TOT′とすると、図７において TOTを TOT′(＝T
OT＋τ) に置き換え、 TOT′の初期設定値を０とする。
これにより、アルゴリズム内で負の値を扱わなくてす
み、ハードウェアを簡単にできる利点を生む。また、図
８では入力セル♯２に対してTOT2′＝ta2 ＋τ、入力セ
ル♯３に対してTOT3′＝ta3 ＋τの位置となる。したが
って、 TOT′を用いた場合に即時出力可能か否かの判断
は、セル到着時刻taと TOT′−τの時刻とを比較するこ
とになるので、セル出力時刻toは図８(c) とまったく同
じになる。
準時刻TOT は、入力したセルを即時に出力するか否かを
判定する閾値である。ここで、TOT に最大許容ＣＤＶ値
τを加算した値を演算処理上のTOT としてもよい。この
TOT を TOT′とすると、図７において TOTを TOT′(＝T
OT＋τ) に置き換え、 TOT′の初期設定値を０とする。
これにより、アルゴリズム内で負の値を扱わなくてす
み、ハードウェアを簡単にできる利点を生む。また、図
８では入力セル♯２に対してTOT2′＝ta2 ＋τ、入力セ
ル♯３に対してTOT3′＝ta3 ＋τの位置となる。したが
って、 TOT′を用いた場合に即時出力可能か否かの判断
は、セル到着時刻taと TOT′−τの時刻とを比較するこ
とになるので、セル出力時刻toは図８(c) とまったく同
じになる。
【００５２】以上の各実施例において、必要とされる最
大許容ＣＤＶ値τは、コネクション設定時に最大許容Ｃ
ＤＶ値設定回路１５からコネクションパラメータメモリ
３１，４１に供給される。なお、最大許容ＣＤＶ値τは
網側の状況にも依存し、例えば、ピークセル間隔Ｔに応
じた値とする方法や、ピークセル間隔Ｔに依存せず網内
一律に１つの値とする方法等によって決定される。以
下、図９および図１０に最大許容ＣＤＶ値設定回路１５
がユーザパラメータ管理テーブル１６および網側最大許
容ＣＤＶ値テーブル１７で実現されている例を示す。
大許容ＣＤＶ値τは、コネクション設定時に最大許容Ｃ
ＤＶ値設定回路１５からコネクションパラメータメモリ
３１，４１に供給される。なお、最大許容ＣＤＶ値τは
網側の状況にも依存し、例えば、ピークセル間隔Ｔに応
じた値とする方法や、ピークセル間隔Ｔに依存せず網内
一律に１つの値とする方法等によって決定される。以
下、図９および図１０に最大許容ＣＤＶ値設定回路１５
がユーザパラメータ管理テーブル１６および網側最大許
容ＣＤＶ値テーブル１７で実現されている例を示す。
【００５３】図９は、ＣＤＶ変換回路１０の第１の配置
例を示す。ＣＤＶ変換回路１０とユーザパラメータ管理
テーブル１６は、加入者線終端装置８０の加入者対応部
８１ａ〜８１ｎ内に配置される。なお、ＣＤＶ変換回路
１０の構成は、図２，図６に示した通りである。
例を示す。ＣＤＶ変換回路１０とユーザパラメータ管理
テーブル１６は、加入者線終端装置８０の加入者対応部
８１ａ〜８１ｎ内に配置される。なお、ＣＤＶ変換回路
１０の構成は、図２，図６に示した通りである。
【００５４】ユーザパラメータ管理テーブル１６は、信
号線１０１からユーザ申告のピークセル間隔Ｔおよび最
大許容ＣＤＶ値τU を入力し、信号線１０３から網側最
大許容ＣＤＶ値τNWを入力か、ＣＤＶ変換回路１０に与
える最大許容ＣＤＶ値τを信号線１０４に出力する。網
側最大許容ＣＤＶ値テーブル１７には、オペレーション
センタ等から信号線１０５を通して網側の最大許容ＣＤ
Ｖ値τNWが設定される。また、各加入者対応部８１ａ〜
８１ｎから信号線１０２を通してピークセル間隔Ｔを入
力し、各加入者対応部８１ａ〜８１ｎへ信号線１０３を
通して網側最大許容ＣＤＶ値τNWを供給する。
号線１０１からユーザ申告のピークセル間隔Ｔおよび最
大許容ＣＤＶ値τU を入力し、信号線１０３から網側最
大許容ＣＤＶ値τNWを入力か、ＣＤＶ変換回路１０に与
える最大許容ＣＤＶ値τを信号線１０４に出力する。網
側最大許容ＣＤＶ値テーブル１７には、オペレーション
センタ等から信号線１０５を通して網側の最大許容ＣＤ
Ｖ値τNWが設定される。また、各加入者対応部８１ａ〜
８１ｎから信号線１０２を通してピークセル間隔Ｔを入
力し、各加入者対応部８１ａ〜８１ｎへ信号線１０３を
通して網側最大許容ＣＤＶ値τNWを供給する。
【００５５】ユーザ端末８２を収容したＡＴＭ装置（Ａ
ＴＭ端末やセル多重化装置など）８３からの信号は、ユ
ーザ宅内線１０６、網終端装置８４および加入者線１０
７を介して加入者線終端装置８０に入力する。また、加
入者線終端装置８０から、信号線１０８によって網内に
セル流が出力される。
ＴＭ端末やセル多重化装置など）８３からの信号は、ユ
ーザ宅内線１０６、網終端装置８４および加入者線１０
７を介して加入者線終端装置８０に入力する。また、加
入者線終端装置８０から、信号線１０８によって網内に
セル流が出力される。
【００５６】次に動作について説明する。図９に示す加
入者線終端装置８０におけるＣＤＶ変換回路１０は、設
定されたコネクションのユーザ出力セル流のＣＤＶを、
それ以降の網内転送に適したＣＤＶに変換する。ユーザ
が申告した最大許容ＣＤＶ値τU が大きい場合、網側で
ユーザ出力セル流がそのまま転送されると、セル流の網
への収容率が収容設計上低くなってしまう。そこで、そ
のような場合には、セル流のＣＤＶを小さくすることに
より収容率を向上させる。
入者線終端装置８０におけるＣＤＶ変換回路１０は、設
定されたコネクションのユーザ出力セル流のＣＤＶを、
それ以降の網内転送に適したＣＤＶに変換する。ユーザ
が申告した最大許容ＣＤＶ値τU が大きい場合、網側で
ユーザ出力セル流がそのまま転送されると、セル流の網
への収容率が収容設計上低くなってしまう。そこで、そ
のような場合には、セル流のＣＤＶを小さくすることに
より収容率を向上させる。
【００５７】網側最大許容ＣＤＶ値τNWは網の運用前に
あらかじめ決定されている。そして、オペレーションセ
ンタ等から網側最大許容ＣＤＶ値テーブル１７に通知さ
れる。信号線１０１によって、ユーザからコネクション
設定のためにピークセル間隔Ｔ、最大許容ＣＤＶ値τU
が通知されると、ユーザパラメータ管理テーブル１６は
そのパラメータを保持する。また、網側最大許容ＣＤＶ
値テーブル１７から信号線１０３によって網側最大許容
ＣＤＶ値τNWを入力する。そして、ユーザパラメータ管
理テーブル１６は、τU ，τNWにもとづく最大許容ＣＤ
Ｖ値τを信号線１０４によってＣＤＶ変換回路１０に供
給する。なお、最大許容ＣＤＶ値τは、例えば、τNWか
らセル多重化部１３で増加するＣＤＶ分を減らした値で
ある。
あらかじめ決定されている。そして、オペレーションセ
ンタ等から網側最大許容ＣＤＶ値テーブル１７に通知さ
れる。信号線１０１によって、ユーザからコネクション
設定のためにピークセル間隔Ｔ、最大許容ＣＤＶ値τU
が通知されると、ユーザパラメータ管理テーブル１６は
そのパラメータを保持する。また、網側最大許容ＣＤＶ
値テーブル１７から信号線１０３によって網側最大許容
ＣＤＶ値τNWを入力する。そして、ユーザパラメータ管
理テーブル１６は、τU ，τNWにもとづく最大許容ＣＤ
Ｖ値τを信号線１０４によってＣＤＶ変換回路１０に供
給する。なお、最大許容ＣＤＶ値τは、例えば、τNWか
らセル多重化部１３で増加するＣＤＶ分を減らした値で
ある。
【００５８】ＣＤＶ変換回路１０は、既に説明したよう
に動作し、入力セル流のＣＤＶを矯正して出力セル流を
出力する。出力セル流は、加入者線終端装置８０から、
信号線１０８によって網内に出力される。
に動作し、入力セル流のＣＤＶを矯正して出力セル流を
出力する。出力セル流は、加入者線終端装置８０から、
信号線１０８によって網内に出力される。
【００５９】最大許容ＣＤＶ値τは全てのコネクション
について共通の値であってもよいが、セル流のＣＤＶが
収容設計に及ぼす効果はセル流の速度が異なると異なっ
てくるので、入力セル流の速度に応じて異ならせるとよ
り効果的である。その実現の仕方として、例えば、網側
最大許容ＣＤＶ値テーブル１７からユーザパラメータ管
理テーブル１６に与えられるτNWの値を入力セル流の速
度に応じて異ならせる方法がある。
について共通の値であってもよいが、セル流のＣＤＶが
収容設計に及ぼす効果はセル流の速度が異なると異なっ
てくるので、入力セル流の速度に応じて異ならせるとよ
り効果的である。その実現の仕方として、例えば、網側
最大許容ＣＤＶ値テーブル１７からユーザパラメータ管
理テーブル１６に与えられるτNWの値を入力セル流の速
度に応じて異ならせる方法がある。
【００６０】このような入力セル流の速度に対応したτ
NWの値は、網側最大許容ＣＤＶ値テーブル１７におい
て、ユーザが申告したピークセル間隔に応じて決定され
る。そして、信号線１０３によってユーザパラメータ管
理テーブル１６に通知される。なお、網側最大許容ＣＤ
Ｖ値テーブル１７の実現方法として、あらかじめ各セル
流の速度に対するτNWの値のテーブルを用意しておき、
それを随時参照する等の方法がある。なお、ユーザパラ
メータ管理テーブル１６からＣＤＶ変換回路１０に与え
られる最大許容ＣＤＶ値τは、τNWからセル多重化部１
３で増加するＣＤＶ分を減らした値である。
NWの値は、網側最大許容ＣＤＶ値テーブル１７におい
て、ユーザが申告したピークセル間隔に応じて決定され
る。そして、信号線１０３によってユーザパラメータ管
理テーブル１６に通知される。なお、網側最大許容ＣＤ
Ｖ値テーブル１７の実現方法として、あらかじめ各セル
流の速度に対するτNWの値のテーブルを用意しておき、
それを随時参照する等の方法がある。なお、ユーザパラ
メータ管理テーブル１６からＣＤＶ変換回路１０に与え
られる最大許容ＣＤＶ値τは、τNWからセル多重化部１
３で増加するＣＤＶ分を減らした値である。
【００６１】ここで、セル多重化部１３で増加するＣＤ
Ｖ分を考慮する具体的方法として、１つの加入者対応部
が回路規模上設定可能な最大のコネクション数を減らす
値とする方法や、更新が頻繁になるが、実際に設定され
ているコネクション数を減らす値とする方法等がある。
Ｖ分を考慮する具体的方法として、１つの加入者対応部
が回路規模上設定可能な最大のコネクション数を減らす
値とする方法や、更新が頻繁になるが、実際に設定され
ているコネクション数を減らす値とする方法等がある。
【００６２】オペレーションセンタ等から網側最大許容
ＣＤＶ値テーブル１７に通知される網側最大許容ＣＤＶ
値τNWは、一度通知されるとその後は通知されない方式
であってもよいが、網の運用状況に応じて変更するよう
にしてもよい。その場合には、オペレーションセンタ等
が、適宜、変更後の網側最大許容ＣＤＶ値τNWを網側最
大許容ＣＤＶ値テーブル１７に通知する。ユーザパラメ
ータ管理テーブル１６は、新たなコネクションの設定時
に、網側最大許容ＣＤＶ値テーブル１７から網側最大許
容ＣＤＶ値τNWを導入し、新たな最大許容ＣＤＶ値τを
ＣＤＶ変換回路１０に与える。
ＣＤＶ値テーブル１７に通知される網側最大許容ＣＤＶ
値τNWは、一度通知されるとその後は通知されない方式
であってもよいが、網の運用状況に応じて変更するよう
にしてもよい。その場合には、オペレーションセンタ等
が、適宜、変更後の網側最大許容ＣＤＶ値τNWを網側最
大許容ＣＤＶ値テーブル１７に通知する。ユーザパラメ
ータ管理テーブル１６は、新たなコネクションの設定時
に、網側最大許容ＣＤＶ値テーブル１７から網側最大許
容ＣＤＶ値τNWを導入し、新たな最大許容ＣＤＶ値τを
ＣＤＶ変換回路１０に与える。
【００６３】また、運用中のコネクションについて最大
許容ＣＤＶ値τを変更するようにしてもよい。その場合
には、ユーザパラメータ管理テーブル１６は、網側最大
許容ＣＤＶ値テーブル１７の網側最大許容ＣＤＶ値τNW
が変更されたことを知ると、変更後の網側最大許容ＣＤ
Ｖ値τNWを導入し、新たな最大許容ＣＤＶ値τをＣＤＶ
変換回路１０に与える。
許容ＣＤＶ値τを変更するようにしてもよい。その場合
には、ユーザパラメータ管理テーブル１６は、網側最大
許容ＣＤＶ値テーブル１７の網側最大許容ＣＤＶ値τNW
が変更されたことを知ると、変更後の網側最大許容ＣＤ
Ｖ値τNWを導入し、新たな最大許容ＣＤＶ値τをＣＤＶ
変換回路１０に与える。
【００６４】図１０は、ＣＤＶ変換回路１０の第２の配
置例を示す。この例では、加入者線終端装置８０の加入
者対応部８１ａ〜８１ｎ内において、ＣＤＶ変換回路１
０の前段に、ＵＰＣ（Usage Parameter Control)回路８
５が設置されている。ＵＰＣ回路８５は、入力セル流の
うちのユーザが申告したパラメータに違反するセルを除
去するものである。ＵＰＣ回路８５には、信号線１０９
によって、ユーザパラメータ管理テーブル１６からＵＰ
Ｃのためのパラメータが通知されている。なお、ＣＤＶ
変換回路１０の構成は、図２，図６に示した通りであ
る。
置例を示す。この例では、加入者線終端装置８０の加入
者対応部８１ａ〜８１ｎ内において、ＣＤＶ変換回路１
０の前段に、ＵＰＣ（Usage Parameter Control)回路８
５が設置されている。ＵＰＣ回路８５は、入力セル流の
うちのユーザが申告したパラメータに違反するセルを除
去するものである。ＵＰＣ回路８５には、信号線１０９
によって、ユーザパラメータ管理テーブル１６からＵＰ
Ｃのためのパラメータが通知されている。なお、ＣＤＶ
変換回路１０の構成は、図２，図６に示した通りであ
る。
【００６５】このような構成におけるＣＤＶ変換回路１
０は、図９に示したものと同様に動作して、ユーザが出
力したセル流のＣＤＶを以後の網内転送に適したＣＤＶ
に変換する。ただし、この場合には、ＣＤＶ変換回路１
０に入力するセル流はＵＰＣ回路８５を通過したセル流
であるから、ＣＤＶ変換回路１０にはユーザが申告した
パラメータに違反するセルが入力しない。そのため、Ｃ
ＤＶ変換回路１０には、過剰な入力セルを廃棄する機能
は要求されない。
０は、図９に示したものと同様に動作して、ユーザが出
力したセル流のＣＤＶを以後の網内転送に適したＣＤＶ
に変換する。ただし、この場合には、ＣＤＶ変換回路１
０に入力するセル流はＵＰＣ回路８５を通過したセル流
であるから、ＣＤＶ変換回路１０にはユーザが申告した
パラメータに違反するセルが入力しない。そのため、Ｃ
ＤＶ変換回路１０には、過剰な入力セルを廃棄する機能
は要求されない。
【００６６】図１１は、ＣＤＶ変換回路１０の第３の配
置例を示す。図に示すように、ＣＤＶ変換回路１０を網
側の交換のためのスイッチ９１と網終端装置８４との間
に配置することもできる。
置例を示す。図に示すように、ＣＤＶ変換回路１０を網
側の交換のためのスイッチ９１と網終端装置８４との間
に配置することもできる。
【００６７】図１２は、ＣＤＶ変換回路１０の第４の配
置例を示す。図に示すように、ＣＤＶ変換回路１０をあ
る網におけるスイッチ９１と他の網おけるＮＰＣ（Netw
orkParameter Control)回路９２との間に配置すること
もできる。
置例を示す。図に示すように、ＣＤＶ変換回路１０をあ
る網におけるスイッチ９１と他の網おけるＮＰＣ（Netw
orkParameter Control)回路９２との間に配置すること
もできる。
【００６８】図１３は、ＣＤＶ変換回路１０の第５の配
置例を示す。図に示すように、ユーザ端末８２ａ〜８２
ｎを収容したＡＴＭ装置（ＡＴＭ端末やセル多重化装置
など）７において、ユーザ端末８２ａ〜８２ｎに接続さ
れるセル多重化部９３と網終端装置８４との間に配置す
ることもできる。
置例を示す。図に示すように、ユーザ端末８２ａ〜８２
ｎを収容したＡＴＭ装置（ＡＴＭ端末やセル多重化装置
など）７において、ユーザ端末８２ａ〜８２ｎに接続さ
れるセル多重化部９３と網終端装置８４との間に配置す
ることもできる。
【００６９】
【発明の効果】以上説明したように請求項１記載の発明
によれば、出力セル流のセル遅延変動が設定された最大
許容ＣＤＶ値を満たすように設定されるので、セル流に
対して必要以上に遅延を生じさせず、セル流の網への収
容率を維持させつつ、セル間隔のゆらぎを矯正できるも
のを提供できる効果がある。
によれば、出力セル流のセル遅延変動が設定された最大
許容ＣＤＶ値を満たすように設定されるので、セル流に
対して必要以上に遅延を生じさせず、セル流の網への収
容率を維持させつつ、セル間隔のゆらぎを矯正できるも
のを提供できる効果がある。
【００７０】請求項２記載の発明によれば、最大許容Ｃ
ＤＶ値設定回路が、外部からの指示に従って最大許容Ｃ
ＤＶ値を設定する構成となっているので、網の運用状況
等に応じて許容されるセル遅延変動の最大値を変更する
など、セル遅延変動の最大値を適宜変更することができ
る。
ＤＶ値設定回路が、外部からの指示に従って最大許容Ｃ
ＤＶ値を設定する構成となっているので、網の運用状況
等に応じて許容されるセル遅延変動の最大値を変更する
など、セル遅延変動の最大値を適宜変更することができ
る。
【００７１】請求項３記載の発明によれば、最大許容Ｃ
ＤＶ値設定回路が、入力セル流の速度等コネクションの
速度に応じた最大許容値を設定する構成となっているの
で、網へのセルの収容率をより向上させる方向のセル遅
延変動変換を行うことができる。
ＤＶ値設定回路が、入力セル流の速度等コネクションの
速度に応じた最大許容値を設定する構成となっているの
で、網へのセルの収容率をより向上させる方向のセル遅
延変動変換を行うことができる。
【００７２】請求項４記載の発明によれば、最大許容Ｃ
ＤＶ値設定回路が、コネクションの運用中に、最大許容
値を変更する構成となっているので、より適した許容値
を随時設定することができる。
ＤＶ値設定回路が、コネクションの運用中に、最大許容
値を変更する構成となっているので、より適した許容値
を随時設定することができる。
【図１】本発明のセル遅延変動（ＣＤＶ）変換装置の基
本構成を示すブロック図。
本構成を示すブロック図。
【図２】本発明装置におけるＣＤＶ変換回路１０の第１
実施例構成を示すブロック図。
実施例構成を示すブロック図。
【図３】セル出力時刻制御回路３０におけるＣＤＶ変換
アルゴリズムの第１実施例を示すフローチャート。
アルゴリズムの第１実施例を示すフローチャート。
【図４】第１実施例の動作例を示すタイミング図。
【図５】本発明のＣＤＶ変換装置と従来のシェイピング
回路の動作比較例を示すタイミング図。
回路の動作比較例を示すタイミング図。
【図６】本発明装置におけるＣＤＶ変換回路１０の第２
実施例構成を示すブロック図。
実施例構成を示すブロック図。
【図７】セル出力時刻制御回路３０におけるＣＤＶ変換
アルゴリズムの第２実施例を示すフローチャート。
アルゴリズムの第２実施例を示すフローチャート。
【図８】第２実施例の動作例を示すタイミング図。
【図９】ＣＤＶ変換回路１０の第１の配置例を示すブロ
ック図。
ック図。
【図１０】ＣＤＶ変換回路１０の第２の配置例を示すブ
ロック図。
ロック図。
【図１１】ＣＤＶ変換回路１０の第３の配置例を示すブ
ロック図。
ロック図。
【図１２】ＣＤＶ変換回路１０の第４の配置例を示すブ
ロック図。
ロック図。
【図１３】ＣＤＶ変換回路１０の第５の配置例を示すブ
ロック図。
ロック図。
【図１４】従来のシェイピング回路の動作例を示すタイ
ミング図。
ミング図。
１０ ＣＤＶ変換回路
１１ａ〜１１ｎ，１２ａ〜１２ｎ コネクション対応部
１３ セル多重化部
１５ 最大許容ＣＤＶ値設定回路
１６ ユーザパラメータ管理テーブル
１７ 網側最大許容ＣＤＶ値テーブル
２０ セル蓄積回路
２１ 該当セル検出回路
２２ セルメモリ
２３ セルメモリ制御部
３０ セル出力時刻制御回路
３１，４１ コネクションパラメータメモリ
３２，４２ 時刻管理部
３３，３６，４４，４６ 演算部
３４，３５ 比較部
４３，４５ 選択部
８０ 加入者線終端装置
８１ａ〜８１ｎ 加入者対応部
８２ ユーザ端末
８３ ＡＴＭ装置
８４ 網終端装置
８５ ＵＰＣ回路
９１ スイッチ
９２ ＮＰＣ回路
９３ セル多重化部
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−276209（ＪＰ，Ａ)
特開 平７−95211（ＪＰ，Ａ)
特開 平６−315034（ＪＰ，Ａ)
特開 平５−83289（ＪＰ，Ａ)
特開 平４−100451（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 12/56 200
Claims (4)
- 【請求項１】 入力セル流のセル遅延変動を矯正して出
力するセル遅延変動変換装置において、 セル遅延変動の最大許容値である最大許容ＣＤＶ値を設
定する最大許容ＣＤＶ値設定回路と、 前記入力セル流のセルを一時蓄積するセル蓄積回路と、 前記セル蓄積回路内のセルを出力するセル出力時刻を設
定する際に、所定のピークセル間隔に対して前記最大許
容ＣＤＶ値の範囲内で遅延を少なくする方向にセル出力
時刻を制御するセル出力時刻制御回路とを備えたことを
特徴とするセル遅延変動変換装置。 - 【請求項２】 請求項１に記載のセル遅延変動変換装置
において、 最大許容ＣＤＶ値設定回路は、外部からの指示に従って
最大許容ＣＤＶ値が設定される構成であることを特徴と
するセル遅延変動変換装置。 - 【請求項３】 請求項１に記載のセル遅延変動変換装置
において、 最大許容ＣＤＶ値設定回路は、コネクションの速度に応
じた最大許容ＣＤＶ値が設定される構成であることを特
徴とするセル遅延変動変換装置。 - 【請求項４】 請求項３に記載のセル遅延変動変換装置
において、 最大許容ＣＤＶ値設定回路は、コネクションの運用中に
最大許容ＣＤＶ値を変更する構成であることを特徴とす
るセル遅延変動変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28949493A JP3371921B2 (ja) | 1993-05-26 | 1993-11-18 | セル遅延変動変換装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12418893 | 1993-05-26 | ||
| JP5-124188 | 1993-05-26 | ||
| JP28949493A JP3371921B2 (ja) | 1993-05-26 | 1993-11-18 | セル遅延変動変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774757A JPH0774757A (ja) | 1995-03-17 |
| JP3371921B2 true JP3371921B2 (ja) | 2003-01-27 |
Family
ID=26460914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28949493A Expired - Lifetime JP3371921B2 (ja) | 1993-05-26 | 1993-11-18 | セル遅延変動変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3371921B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317122B1 (ko) * | 1999-12-27 | 2001-12-24 | 오길록 | 가변 비트율 서비스를 위한 셀 스페이서의 셀 지연 변이계산 방법 |
-
1993
- 1993-11-18 JP JP28949493A patent/JP3371921B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0774757A (ja) | 1995-03-17 |
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