JP3359248B2 - Output power limiting circuit of power amplifier - Google Patents

Output power limiting circuit of power amplifier

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JP3359248B2 JP33141196A JP33141196A JP3359248B2 JP 3359248 B2 JP3359248 B2 JP 3359248B2 JP 33141196 A JP33141196 A JP 33141196A JP 33141196 A JP33141196 A JP 33141196A JP 3359248 B2 JP3359248 B2 JP 3359248B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は電力増幅器の出力電力制
限回路に関し、さらに詳細には電力増幅器に電源電圧を
供給する電源回路の過負荷を防止するため、電力増幅器
の出力電力を制限する電力増幅器の出力電力制限回路に
関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output power limiting circuit for a power amplifier, and more particularly to a power limiting circuit for limiting the output power of a power amplifier to prevent an overload of a power supply circuit for supplying a power supply voltage to the power amplifier. The present invention relates to an output power limiting circuit of an amplifier.

【0002】[0002]

【従来の技術】電力増幅器は、図3に示すように、入力
信号を増幅する電圧増幅段1および電圧増幅段1の出力
を電力増幅する電力増幅段2から構成され、電源回路3
は電源電圧を生成し、生成した電源電圧を複数の電力増
幅器に供給している。
2. Description of the Related Art As shown in FIG. 3, a power amplifier comprises a voltage amplifying stage 1 for amplifying an input signal and a power amplifying stage 2 for amplifying the output of the voltage amplifying stage 1, and a power supply circuit 3.
Generates a power supply voltage and supplies the generated power supply voltage to a plurality of power amplifiers.

【0003】上記の構成において、電力増幅器の出力電
力制限回路は、電圧増幅段1の出力端とアースとの間に
ツエナーダイオード31とツエナーダイオード32との
直列回路を接続し、該直列回路のアースへの接続をトラ
ンジスタ33によって選択的に行うように構成して、電
源回路3の過負荷を回避している。
In the above configuration, the output power limiting circuit of the power amplifier connects the series circuit of the Zener diode 31 and the Zener diode 32 between the output terminal of the voltage amplifying stage 1 and the ground, and connects the ground of the series circuit to the ground. The connection to the power supply circuit 3 is selectively performed by the transistor 33 to avoid an overload of the power supply circuit 3.

【0004】すなわち、トランジスタ33をオン状態に
することによって電圧増幅段の出力電圧のレベルをツエ
ナーダイオード31およびツエナーダイオード32との
直列回路によって定まる電圧レベルに制限することによ
って、電力増幅段の出力電力を制限し、電源回路3の過
負荷を回避することが行われる。
That is, by turning on the transistor 33, the level of the output voltage of the voltage amplifying stage is limited to a voltage level determined by a series circuit of the Zener diode 31 and the Zener diode 32. To avoid overloading the power supply circuit 3.

【0005】上記のように構成された電力増幅器の従来
の電力制限回路において、動作させる電力増幅器の数、
すなわち電力増幅器の動作モードに基づいて、トランジ
スタ33のオン・オフを予め制御し、電圧増幅段1の出
力端をツエナーダイオードを介して選択的にアースする
ことによって、電圧増幅段1の出力電圧の振幅をツエナ
ーダイオードのツエナー電圧に制限し、電力増幅段2の
出力電力を制限している。
In the conventional power limiting circuit of the power amplifier configured as described above, the number of operated power amplifiers,
That is, based on the operation mode of the power amplifier, the on / off of the transistor 33 is controlled in advance, and the output terminal of the voltage amplification stage 1 is selectively grounded via the Zener diode to thereby reduce the output voltage of the voltage amplification stage 1. The amplitude is limited to the Zener voltage of the Zener diode, and the output power of the power amplification stage 2 is limited.

【0006】また、他の従来の電力増幅器の出力電力制
限回路では、図4に示すように、電力増幅器の動作モー
ドに基づいて電源回路3の出力電圧をスイッチ回路41
によって選択的に高電圧と低電圧とに切り換えることに
よって、電力増幅段2の出力電力を制限している。
In another conventional output power limiting circuit of a power amplifier, as shown in FIG. 4, the output voltage of the power supply circuit 3 is switched based on the operation mode of the power amplifier.
Thus, the output power of the power amplification stage 2 is limited by selectively switching between the high voltage and the low voltage.

【0007】上記した従来の両者の電力増幅器の出力電
力制限回路による出力電力の制限はは、何れも動作させ
る電力増幅器の数に基づいて予めトランジスタ33のオ
ン・オフをセットし、またはスイッチ回路41の切り換
え位置をセットして、動作させる電力増幅器の数が多い
ときはトランジスタ33をオンに設定し、スイッチ回路
41を低電圧出力側に設定している。
The output power is limited by the output power limiting circuits of the conventional two power amplifiers by setting ON / OFF of the transistor 33 in advance based on the number of power amplifiers to be operated, or by setting the switching circuit 41 When the number of power amplifiers to be operated is large, the transistor 33 is set to ON and the switch circuit 41 is set to the low voltage output side.

【0008】[0008]

【発明が解決しようとする課題】しかしながら、上記し
た従来の電力増幅器の出力電力制限回路では、出力電力
制限を行わせると連続最大出力は勿論、ダイナミックに
出力電力レベルが変動する音声信号出力のピーク電力も
制限してしまうという問題点があった。
However, in the above-described output power limiting circuit of the conventional power amplifier, when the output power is limited, not only the continuous maximum output but also the peak of the audio signal output whose output power level dynamically fluctuates. There is a problem that the power is also limited.

【0009】また、3系統以上の電力増幅器から成るマ
ルチチャンネル電力増幅器において、2系統の電力増幅
器を動作させるモードである2チャンネルモードにてト
ランジスタ33がオフ状態に制御されたときに得られる
出力電力、またはスイッチ回路41がH側すなわち高電
位側に制御されたときにで得られる出力電力よりも、3
チャンネル以上のモードでトランジスタ33がオン状態
に制御されたときに得られる出力電力、またはスイッチ
回路41がL側すなわち低電位側に制御されたときに得
られる出力電力は小さくなって、出力電力が制限されて
しまうという問題点があった。
Also, in a multi-channel power amplifier comprising three or more power amplifiers, the output power obtained when the transistor 33 is turned off in a two-channel mode in which the two power amplifiers are operated. Or higher than the output power obtained when the switch circuit 41 is controlled to the H side, that is, the high potential side.
The output power obtained when the transistor 33 is turned on in the mode of the channel or higher, or the output power obtained when the switch circuit 41 is controlled to the L side, that is, the low potential side, becomes small, and the output power becomes small. There was a problem of being restricted.

【0010】本発明は、予め出力電力制限回路の動作、
非動作をセットしておく必要のない電力増幅器の出力電
力制限回路を提供することを目的とする。
According to the present invention, the operation of the output power limiting circuit is
It is an object of the present invention to provide an output power limiting circuit of a power amplifier which does not need to set a non-operation.

【0011】[0011]

【課題を解決するための手段】本発明の請求項1記載の
電力増幅器の出力電力制限回路は、電圧増幅段と電圧増
幅段の出力を電力増幅する電力増幅段とからなる電力増
幅器に電源電圧を供給する電源回路を備えた電力増幅器
の出力電力制限回路であって、電力増幅器からの出力電
圧を入力とする時定数回路と、電源回路から電圧増幅段
に供給する電源電圧のレベルを制限する電圧制限手段
と、時定数回路からの出力電圧レベルが所定値を超えて
いる期間中、電圧制限手段の制限電圧値に電源回路から
電圧増幅段に供給する電源電圧値を制限する制御手段
と、を備えたことを特徴とする。
According to a first aspect of the present invention, there is provided an output power limiting circuit for a power amplifier, comprising: a power amplifier having a voltage amplification stage and a power amplification stage for amplifying an output of the voltage amplification stage; Output power limiting circuit for a power amplifier having a power supply circuit for supplying a power supply circuit, wherein a time constant circuit that receives an output voltage from the power amplifier as an input and a power supply voltage level supplied from the power supply circuit to a voltage amplification stage are limited. and voltage limiting means, the output voltage level from the time constant circuit and a control means for limiting the power supply voltage value supplied to the voltage amplifier stage from the power supply circuit to limit the voltage value of the period in, voltage limit means exceeds a predetermined value , Is provided.

【0012】本発明の請求項1記載の電力増幅器の出力
電力制限回路は、電力増幅器からの出力電圧が時定数回
路に印加され、時定数回路からの出力電圧レベルが所定
値を超えているとき電圧制限手段の制限電圧値に電源回
路から電圧増幅段に供給する電源電圧値が制御手段によ
って制限される。したがって、電力増幅器の出力電力が
所定値より増加したとき、電圧増幅段の電源電圧が電圧
制限手段の制限電圧値に制限されることになって、出力
電力が制限電圧値に基づく電力値に制限される。この場
合に時定数回路を備えているためにダイナミックに出力
電力レベルが変動する音声信号出力のピーク電力が制限
されてしまうことはない。
According to a first aspect of the present invention, there is provided an output power limiting circuit for a power amplifier, wherein an output voltage from the power amplifier is applied to a time constant circuit, and an output voltage level from the time constant circuit exceeds a predetermined value. The power supply voltage value supplied from the power supply circuit to the voltage amplification stage is limited by the control means to the limited voltage value of the voltage limiting means. Therefore, when the output power of the power amplifier exceeds a predetermined value, the power supply voltage of the voltage amplifying stage is limited to the limited voltage value of the voltage limiting means, and the output power is limited to the power value based on the limited voltage value. Is done. In this case, since the time constant circuit is provided, the peak power of the audio signal output whose output power level fluctuates dynamically is not limited.

【0013】本発明の請求項2記載の電力増幅器の出力
電力制限回路は、電圧増幅段と電圧増幅段の出力を電力
増幅する電力増幅段とからなる複数の電力増幅器に電源
電圧を供給する電源回路を備えた電力増幅器の出力電力
制限回路であって、それぞれの電力増幅器からの出力電
圧を加算する加算回路と、加算回路の加算出力電圧を入
力とする時定数回路と、電源回路からそれぞれの電圧増
幅段に供給する電源電圧のレベルを制限する電圧制限手
段と、時定数回路からの出力電圧レベルが所定値を超え
ている期間中、電圧制限手段の制限電圧値に電源回路か
らそれぞれの電圧増幅段に供給する電源電圧値を制限す
る制御手段と、を備えたことを特徴とする。
According to a second aspect of the present invention, there is provided an output power limiting circuit for a power amplifier for supplying a power supply voltage to a plurality of power amplifiers each comprising a voltage amplification stage and a power amplification stage for amplifying the output of the voltage amplification stage. An output power limiting circuit of a power amplifier including a circuit, an adding circuit for adding output voltages from the respective power amplifiers, a time constant circuit for receiving the added output voltage of the adding circuit as an input, and a power supply circuit. and voltage limiting means for limiting the level of the power supply voltage supplied to the voltage amplifier stage, when the output voltage level from the constant circuit during a period that exceeds a predetermined value, electrodeposition pressure limiting means limit voltage value to each of the power supply circuit Control means for limiting a power supply voltage value supplied to the voltage amplification stage.

【0014】本発明の請求項2記載の電力増幅器の出力
電力制限回路は、それぞれの電力増幅器からの出力電圧
が加算回路において加算され、加算出力電圧を入力とす
る時定数回路からの出力電圧レベルが所定値を超えてい
るとき電圧制限手段の制限電圧値に電源回路からそれぞ
れの電圧増幅段に供給する電源電圧値が制御手段によっ
て制限される。したがって、電力増幅器の出力電力の和
が所定値より増加したとき、電圧増幅段の電源電圧が電
圧制限手段の制限電圧値に制限されることになって、出
力電力が制限電圧値に基づく電力値に制限される。この
場合に時定数回路を備えているためにダイナミックに出
力電力レベルが変動する音声信号出力のピーク電力が制
限されてしまうことはない。
According to a second aspect of the present invention, there is provided an output power limiting circuit for a power amplifier, wherein output voltages from respective power amplifiers are added in an adder circuit, and an output voltage level from a time constant circuit having the added output voltage as an input. Is greater than the predetermined value, the control unit limits the power supply voltage value supplied from the power supply circuit to each voltage amplification stage to the limit voltage value of the voltage limiting unit. Therefore, when the sum of the output powers of the power amplifiers exceeds a predetermined value, the power supply voltage of the voltage amplifying stage is limited to the limited voltage value of the voltage limiting means, and the output power becomes the power value based on the limited voltage value. Is limited to In this case, since the time constant circuit is provided, the peak power of the audio signal output whose output power level fluctuates dynamically is not limited.

【0015】本発明の請求項3記載の電力増幅器の出力
電力制限回路は、本発明の請求項2記載の電力増幅器の
出力電力制限回路において、電圧制限手段は第1および
第2の電圧制限手段を備え、制御手段は時定数回路の出
力電圧を分圧する分圧手段と、分圧手段の分圧電圧を選
択的に零レベルに制御する第1制御手段と、第1制御手
段により分圧電圧が零レベルに制御されていないときに
おいて分圧手段の分圧電圧レベルが所定値を超えている
とき第1の電圧制限手段の制限電圧値に電源回路からそ
れぞれの電圧増幅段に供給する電源電圧値を制限する第
2制御手段と、第1制御手段により分圧電圧が零レベル
に制御されているときにおいて時定数回路からの出力電
圧レベルが所定値を超えているとき第2の電圧制限手段
の制限電圧値に電源回路からそれぞれの電圧増幅段に供
給する電源電圧値を制限する第3制御手段とを備えたこ
とを特徴とする。
According to a third aspect of the present invention, there is provided an output power limiting circuit for a power amplifier according to the second aspect of the present invention, wherein the voltage limiting means comprises first and second voltage limiting means. Control means for dividing the output voltage of the time constant circuit, a first control means for selectively controlling the divided voltage of the voltage dividing means to zero level, and a divided voltage by the first control means. When the voltage is not controlled to zero level and the divided voltage level of the voltage dividing means exceeds a predetermined value, the power supply voltage supplied from the power supply circuit to each voltage amplification stage to the limited voltage value of the first voltage limiting means. A second control means for limiting the value, and a second voltage limiting means when an output voltage level from the time constant circuit exceeds a predetermined value when the divided voltage is controlled to a zero level by the first control means. Voltage limit Characterized in that a third control means for limiting the power supply voltage value supplied to each of the voltage amplification stage from the circuit.

【0016】本発明の請求項3記載の電力増幅器の出力
電力制限回路は、第1制御手段によって分圧電圧が零レ
ベルに制御されていないときは、分圧手段の分圧電圧レ
ベルが所定値を超えているとき第1の電圧制限手段の制
限電圧値に第2の制御手段によって電源回路からそれぞ
れの電圧増幅段に供給する電源電圧値が制限される。第
1制御手段によって分圧電圧が零レベルに制御されてい
るときは、時定数回路からの出力電圧レベルが所定値を
超えているとき第2の電圧制限手段の制限電圧値に第3
の制御手段によって電源回路からそれぞれの電圧増幅段
に供給する電源電圧値が制限される。したがって、第1
制御手段の制御に基づいて、出力電力は2種類の電力値
に制限されることになる。
According to a third aspect of the present invention, when the divided voltage is not controlled to the zero level by the first control means, the divided voltage level of the divided means is set to a predetermined value. Is exceeded, the power supply voltage value supplied from the power supply circuit to each voltage amplification stage is limited by the second control means to the limited voltage value of the first voltage limiting means. When the divided voltage is controlled to the zero level by the first control means, when the output voltage level from the time constant circuit exceeds a predetermined value, the third voltage limit means sets the third voltage limit value to the third voltage limit value.
The power supply voltage value supplied from the power supply circuit to each voltage amplification stage is limited by the control means. Therefore, the first
Under the control of the control means, the output power is limited to two types of power values.

【発明の実施の形態】BEST MODE FOR CARRYING OUT THE INVENTION

【0017】以下、本発明にかかる電力増幅器の出力電
力制限回路を実施の形態によって説明する。
An output power limiting circuit of a power amplifier according to the present invention will be described below with reference to an embodiment.

【0018】図1は本発明の実施の一形態にかかる電力
増幅器の出力電力制限回路の回路図である。
FIG. 1 is a circuit diagram of an output power limiting circuit of a power amplifier according to an embodiment of the present invention.

【0019】本発明の実施の一形態にかかる電力増幅器
の出力電力制限回路は、入力信号を増幅する電圧増幅段
1および電圧増幅段1の出力を電力増幅する電力増幅段
2に電源回路3にて生成した電源電圧を供給して、入力
信号を電圧増幅および電力増幅する。本実施の一形態に
かかる電力増幅器の出力電力制限回路では、2系統の電
力増幅器に電源回路3からの出力電圧を供給する場合を
例示し、電源回路3から電圧増幅段1に供給する電源電
圧レベルを制御して電力増幅器の出力電力を制限する場
合を示している。
An output power limiting circuit of a power amplifier according to one embodiment of the present invention includes a voltage amplifying stage 1 for amplifying an input signal and a power amplifying stage 2 for amplifying an output of the voltage amplifying stage 1 to a power supply circuit 3. The power supply voltage generated as described above is supplied to amplify the input signal by voltage and power. The output power limiting circuit of the power amplifier according to the present embodiment exemplifies a case where the output voltage from the power supply circuit 3 is supplied to two power amplifiers, and the power supply voltage supplied from the power supply circuit 3 to the voltage amplification stage 1 is illustrated. The case where the level is controlled to limit the output power of the power amplifier is shown.

【0020】電力増幅段2の出力電圧はダイオードD1
に供給して整流し、図示しない他の系統の電力増幅器の
出力電圧もダイオードD2に供給して整流し、ダイオー
ドD1およびダイオードD2によって得られた2つの電
力増幅器の整流出力電圧をダイオードD1およびD2、
抵抗R1、R2およびR3からなる加算回路5によって
加算する。抵抗R2にはコンデンサC1を並列に接続
し、加算回路5とコンデンサC1とによって時定数回路
7を構成する。
The output voltage of the power amplification stage 2 is a diode D1
, And rectifies the output voltage of the power amplifier of another system (not shown) to the diode D2 to rectify the rectified output voltage of the two power amplifiers obtained by the diode D1 and the diode D2. ,
The addition is performed by an adding circuit 5 including resistors R1, R2, and R3. A capacitor C1 is connected in parallel to the resistor R2, and a time constant circuit 7 is formed by the addition circuit 5 and the capacitor C1.

【0021】電源回路3から電圧増幅段1への電源電圧
は定電圧制御回路6を介して供給する。定電圧制御回路
6は、時定数回路7を介した抵抗R2の両端の電圧がベ
ースに印加されてオン・オフ制御されるトランジスタQ
2と、電圧増幅段1および他の電力増幅器の電圧増幅段
に供給する電源電圧レベルを制御するトランジスタQ3
と、トランジスタQ3のコレクタとベースとの間に接続
されてトランジスタQ3にバイアス電圧を与える抵抗R
4と、抵抗R4とトランジスタQ2のコレクタとの間に
接続されてトランジスタQ2のオン・オフによって抵抗
R4を介して選択的に通電されて振幅制限電圧を規定す
るツエナーダイオードD3と、トランジスタQ3のベー
スとアースとの間に接続されてトランジスタQ2がオフ
中、抵抗R4と協働してリップルフィルタを構成するコ
ンデンサC2とから構成してある。
The power supply voltage from the power supply circuit 3 to the voltage amplification stage 1 is supplied via a constant voltage control circuit 6. The constant voltage control circuit 6 includes a transistor Q that is turned on and off by applying a voltage across the resistor R2 via the time constant circuit 7 to the base.
2 and a transistor Q3 for controlling a power supply voltage level supplied to the voltage amplification stage 1 and the voltage amplification stage of another power amplifier.
And a resistor R connected between the collector and the base of the transistor Q3 to apply a bias voltage to the transistor Q3.
4, a zener diode D3 connected between the resistor R4 and the collector of the transistor Q2 and selectively energized through the resistor R4 by turning on and off the transistor Q2 to define an amplitude limiting voltage; and a base of the transistor Q3. And a capacitor C2 connected between the resistor R4 and the resistor C4 to form a ripple filter while the transistor Q2 is off.

【0022】一方、抵抗R2にトランジスタQ1を並列
に接続して、トランジスタQ1のオン・オフによって出
力電力制限回路の動作、非動作を制御させる。
On the other hand, a transistor Q1 is connected in parallel to the resistor R2, and the operation and non-operation of the output power limiting circuit are controlled by turning on / off the transistor Q1.

【0023】トランジスタQ1がオン状態に制御されて
いるときは、抵抗R2の両端はトランジスタQ1によっ
て短絡されて、出力電力制限回路は非動作状態に制御さ
れる。トランジスタQ1がオフ状態に制御されていると
きは、抵抗R2の両端の短絡は解除されて、トランジス
タQ2に抵抗R2の両端の電圧が印加されて出力電力制
限回路は動作状態に制御される。
When the transistor Q1 is controlled to be on, the both ends of the resistor R2 are short-circuited by the transistor Q1, and the output power limiting circuit is controlled to be inactive. When the transistor Q1 is controlled to be in the off state, the short-circuit between both ends of the resistor R2 is released, and the voltage between both ends of the resistor R2 is applied to the transistor Q2, so that the output power limiting circuit is controlled to be in the operating state.

【0024】以下、本発明の実施の一形態にかかる電力
増幅器の出力電力制限回路の作用を、出力電力制限回路
は動作状態に制御されている場合について説明する。電
力増幅段2の出力電圧はダイオードD1にて整流され、
他の電力増幅器を構成する電力増幅段の出力電圧はダイ
オードD2にて整流され、ダイオードD1およびD2、
抵抗R1、R2およびR3からなる加算回路5によって
それぞれ加算される。加算出力はコンデンサC1を含む
時定数回路7に印加される。
Hereinafter, the operation of the output power limiting circuit of the power amplifier according to the embodiment of the present invention will be described for the case where the output power limiting circuit is controlled to operate. The output voltage of the power amplification stage 2 is rectified by the diode D1,
The output voltage of the power amplification stage that constitutes another power amplifier is rectified by the diode D2, and the diodes D1 and D2,
The addition is performed by an adding circuit 5 including resistors R1, R2, and R3. The added output is applied to the time constant circuit 7 including the capacitor C1.

【0025】時定数回路7からの出力電圧レベルが所定
値を超えると、すなわち加算回路5の加算出力電圧レベ
ルが時定数回路7の時定数によって定まる時間にわたっ
て所定値を超えると、超えている期間中、トランジスタ
Q2はオン状態に制御されて、電源回路3から電圧増幅
段1に供給される電源電圧は定電圧制御回路6によって
ツエナーダイオードD3のツエナー電圧に制限される。
したがって電圧増幅段1からはツエナーダイオードD3
のツエナー電圧を超えるレベルの電圧は出力されること
がなくなって、電力増幅段2の出力電力は制限される。
When the output voltage level from the time constant circuit 7 exceeds a predetermined value, that is, when the added output voltage level of the adder circuit 5 exceeds a predetermined value for a time determined by the time constant of the time constant circuit 7, the excess period is used. During this time, the transistor Q2 is controlled to be turned on, and the power supply voltage supplied from the power supply circuit 3 to the voltage amplification stage 1 is limited by the constant voltage control circuit 6 to the Zener voltage of the Zener diode D3.
Therefore, the Zener diode D3
Is no longer output, and the output power of the power amplification stage 2 is limited.

【0026】また、電源回路3から出力電圧が電源源電
圧として供給されている他の電力増幅器においても同様
に、電圧増幅段からの出力電圧レベルが制限されて、電
力増幅器の出力電力が制限される。
Similarly, in other power amplifiers whose output voltage is supplied as a power supply voltage from the power supply circuit 3, the output voltage level from the voltage amplification stage is limited, and the output power of the power amplifier is also limited. You.

【0027】時定数回路7からの出力電圧レベルが所定
値を超えないときは、トランジスタQ2はオフ状態に制
御されて、抵抗R4、コンデンサC2およびトランジス
タQ3はリップルフィルタとして作用し、電源回路3か
ら電圧増幅段1に供給される電源電圧のリップルを低減
させる。電源回路3の出力電圧が電源源電圧として供給
されている他の電力増幅器の電圧増幅段においても同様
である。
When the output voltage level from the time constant circuit 7 does not exceed a predetermined value, the transistor Q2 is controlled to be turned off, the resistor R4, the capacitor C2 and the transistor Q3 act as a ripple filter. The ripple of the power supply voltage supplied to the voltage amplification stage 1 is reduced. The same applies to the voltage amplification stage of another power amplifier to which the output voltage of the power supply circuit 3 is supplied as the power supply voltage.

【0028】なお、トランジスタQ1をオン状態に制御
しているときは、トランジスタQ2はオフ状態に制御さ
れて、時定数回路7からの出力電圧レベルが所定値を超
えないときと同様であって、抵抗R4コンデンサC2お
よびトランジスタQ3はリップルフィルタとして作用
し、電圧増幅段1に供給する電源電圧のリップルを低減
させる。
When the transistor Q1 is controlled to be on, the transistor Q2 is controlled to be off, which is the same as when the output voltage level from the time constant circuit 7 does not exceed a predetermined value. The resistor R4, the capacitor C2 and the transistor Q3 act as a ripple filter, and reduce the ripple of the power supply voltage supplied to the voltage amplification stage 1.

【0029】なお、以上の説明した本発明の実施の一形
態にかかる電力増幅器の出力電力制限回路において、2
系統の電力増幅器に電源回路3からの出力電圧を供給す
る場合を例示したが、3系統以上の電力増幅器に電源回
路3からの出力電圧を供給する場合も同様に、ダイオー
ドD1と抵抗R1に対応する回路を追加して、電力増幅
段の出力電圧を整流し、加算することによって対応する
ことができる。
In the output power limiting circuit of the power amplifier according to the embodiment of the present invention described above, 2
The case where the output voltage from the power supply circuit 3 is supplied to the power amplifier of the system is illustrated, but the case where the output voltage from the power supply circuit 3 is supplied to the power amplifier of three or more systems also corresponds to the diode D1 and the resistor R1. This can be achieved by adding a circuit to rectify and add the output voltage of the power amplification stage.

【0030】、以上の説明した本発明の実施の一形態に
かかる電力増幅器の出力電力制限回路によれば、電力増
幅段2からの出力電圧と他の電力増幅段からの出力電圧
との和の電圧に基づき出力電力を制限するので、動作さ
せる電力増幅器の数に基づいて予め出力電力を制限する
か否かを予め設定する必要はない。また、時定数回路7
を備えたため音声信号のようにダイナミックに出力電力
レベルが変動する信号のピークにより出力電力制限回路
が動作することがないため、電力制限のための余裕は従
来の場合よりも大幅に増大する。
According to the output power limiting circuit of the power amplifier according to the embodiment of the present invention described above, the sum of the output voltage from the power amplification stage 2 and the output voltage from the other power amplification stages is obtained. Since the output power is limited based on the voltage, it is not necessary to set in advance whether to limit the output power based on the number of operating power amplifiers. The time constant circuit 7
Since the output power limiting circuit does not operate due to a peak of a signal whose output power level fluctuates dynamically like an audio signal, the margin for power limitation is greatly increased as compared with the conventional case.

【0031】本発明の実施の一形態にかかる電力増幅器
の出力電力制限回路によれば、さらに、電源回路3が過
負荷状態にならないように出力電力の制限を行うように
できて、電源回路3の電源容量は制限された出力電力を
基準に設計すれば足り、電源回路3における電源変圧器
の小型化が可能となる。さらに、電力増幅器の数を増加
させる場合の対応も加算回路を構成するダイオードと抵
抗の追加で行うことができ、ドルビープロロジック等の
サラウンド増幅器に対して適用してきわめて好都合であ
る。
According to the output power limiting circuit of the power amplifier according to the embodiment of the present invention, the output power can be further limited so that the power supply circuit 3 is not overloaded. It is sufficient that the power supply capacity is designed based on the limited output power, and the power supply transformer in the power supply circuit 3 can be reduced in size. Furthermore, the case of increasing the number of power amplifiers can be handled by adding a diode and a resistor constituting the adder circuit, and this is very convenient when applied to a surround amplifier such as Dolby Pro Logic.

【0032】次に、本発明の実施の一形態にかかる電力
増幅器の出力電力制限回路の変形例について説明する。
Next, a modified example of the output power limiting circuit of the power amplifier according to one embodiment of the present invention will be described.

【0033】図2は、本発明の実施の一形態の変形例に
かかる電力増幅器の出力電力制限回路の回路図である。
FIG. 2 is a circuit diagram of an output power limiting circuit of a power amplifier according to a modification of the embodiment of the present invention.

【0034】本発明の実施の一形態の変形例にかかる電
力増幅器の出力電力制限回路では、3系統の電力増幅器
に電源回路3からの出力電圧を供給する場合を例示して
いる。3系統の電力増幅器の電力増幅段からの出力電圧
はダイオードD5、D6およびD7と、抵抗R5、R
6、R7、R8とによって構成した加算回路51によっ
て加算する。すなわち、3系統の電力増幅器の電力増幅
段からの出力電圧は、ダイオードD5、D6およびD7
によってそれぞれ各別に整流し、整流出力を抵抗R5、
R6、R7、R8によって加算する。ここで、加算回路
51は加算回路5に対応している。
The output power limiting circuit of the power amplifier according to the modification of the embodiment of the present invention exemplifies a case in which the output voltage from the power supply circuit 3 is supplied to three systems of power amplifiers. The output voltages from the power amplification stages of the three power amplifiers are diodes D5, D6 and D7 and resistors R5 and R5.
6, R7, and R8 are added by an adding circuit 51. That is, the output voltages from the power amplification stages of the three power amplifiers are diodes D5, D6 and D7.
And rectifies the rectified output separately with a resistor R5,
The addition is performed by R6, R7, and R8. Here, the addition circuit 51 corresponds to the addition circuit 5.

【0035】抵抗R8にはコンデンサC5を並列に接続
し、加算回路51とコンデンサC5とによって時定数回
路71を構成する。ここで、時定数回路71は時定数回
路7に対応している
A capacitor C5 is connected in parallel with the resistor R8, and a time constant circuit 71 is constituted by the addition circuit 51 and the capacitor C5. Here, the time constant circuit 71 corresponds to the time constant circuit 7.

【0036】電源回路3から電圧増幅段への電源電圧は
定電圧制御回路6に対応する定電圧制御回路61を介し
て供給する。定電圧制御回路61は、時定数回路71の
電圧がツエナーダイオードD8を介してベースに印加さ
れてオン・オフ制御されるトランジスタQ8と、電源回
路3から電力増幅器の電圧増幅段に供給する電源電圧を
制御するトランジスタQ7と、トランジスタQ7のコレ
クタとベース間に接続されてトランジスタQ7にバイア
ス電圧を与える抵抗R11と抵抗R12と、抵抗R11
と抵抗12との共通接続点とトランジスタQ8のコレク
タとの間に接続され抵抗R11を介して通電されて振幅
制限電圧を規定するツエナーダイオードD9およびD1
0と、トランジスタQ7のベースとアースとの間に接続
されてトランジスタQ8がオフ状態中、トランジスタQ
7、抵抗R11およびR12と協働してリップルフィル
タを構成するコンデンサC6と、時定数回路71の電圧
を分圧する抵抗R9と抵抗R10と、コレクタがツエナ
ーダイオードD9とD10との共通接続点に接続され、
エミッタがアースされ、かつ抵抗10に印加される分圧
出力がベースに印加されてオン・オフ制御されるトラン
ジスタQ6とから構成してある。
The power supply voltage from the power supply circuit 3 to the voltage amplification stage is supplied through a constant voltage control circuit 61 corresponding to the constant voltage control circuit 6. The constant voltage control circuit 61 includes a transistor Q8 whose voltage is applied to the base via a Zener diode D8 to be turned on and off, and a power supply voltage supplied from the power supply circuit 3 to a voltage amplification stage of the power amplifier. , A resistor R11 and a resistor R12 connected between the collector and the base of the transistor Q7 to apply a bias voltage to the transistor Q7, and a resistor R11
Diodes D9 and D1 which are connected between the common connection point of the resistor 12 and the collector of the transistor Q8 and are energized through the resistor R11 to define the amplitude limiting voltage.
0 and the base of the transistor Q7 and the ground while the transistor Q8 is off,
7. A capacitor C6 which constitutes a ripple filter in cooperation with the resistors R11 and R12, resistors R9 and R10 for dividing the voltage of the time constant circuit 71, and a collector connected to a common connection point between the Zener diodes D9 and D10. And
And a transistor Q6 whose emitter is grounded and whose divided output applied to the resistor 10 is applied to the base to be turned on / off.

【0037】定電圧制御回路61においては、出力電力
制限レベルを切り換えるために、抵抗R9と抵抗R10
との共通接続点を選択的にアースさせるトランジスタQ
5が接続してある。
In the constant voltage control circuit 61, a resistor R9 and a resistor R10
Transistor Q that selectively grounds the common connection point with
5 is connected.

【0038】図1と図2とを比較すれば明らかなよう
に、定電圧制御回路61の構成要素と定電圧制御回路6
の構成要素との対応をみれば、ツエナーダイオードD1
0はツエナーダイオードD3に対応し、抵抗R11は抵
抗R4に対応し、トランジスタQ7はトランジスタQ3
に対応し、トランジスタQ8はトランジスタQ2に対応
し、コンデンサC6はコンデンサC2に対応している。
As is clear from a comparison between FIG. 1 and FIG. 2, the components of the constant voltage control circuit 61 and the constant voltage control circuit 6
In view of the correspondence with the constituent elements, the Zener diode D1
0 corresponds to the Zener diode D3, the resistor R11 corresponds to the resistor R4, and the transistor Q7 corresponds to the transistor Q3.
, The transistor Q8 corresponds to the transistor Q2, and the capacitor C6 corresponds to the capacitor C2.

【0039】定電圧制御回路61においては、対応する
定電圧制御回路6の構成要素に、さらに、抵抗R9およ
びR10、トランジスタQ6、ツエナーダイオードD8
およびD9が付加されている。ここで、抵抗R9および
R10は出力電力制限レベルを変更するための分圧抵抗
であって、抵抗R10はトランジスタQ5がオフ状態の
とき抵抗R9と協働してトランジスタQ6のオン・オフ
のためのレベルを調整する分圧抵抗であり、時定数回路
71の出力電圧レベルに対するトランジスタQ6のオン
・オフの感度を実質的に定めている。トランジスタQ6
およびQ8は電源回路3から電圧増幅段に供給する電源
電圧をツエナーダイオードD9のツエナー電圧とツエナ
ーダイオードD10のツエナー電圧とに切り換えるため
のトランジスタである。ツエナーダイオードD8はトラ
ンジスタQ8オン・オフするための制御電圧を設定す
るためのレベルシフトダイオードであって、時定数回路
71の出力電圧レベルに対するトランジスタQ8のオン
・オフの感度を実質的に定めている。
In the constant voltage control circuit 61, the components of the corresponding constant voltage control circuit 6 further include resistors R9 and R10, a transistor Q6, and a Zener diode D8.
And D9 are added. Here, the resistors R9 and R10 are voltage-dividing resistors for changing the output power limiting level, and the resistor R10 cooperates with the resistor R9 when the transistor Q5 is off to turn on / off the transistor Q6. This is a voltage-dividing resistor for adjusting the level, and substantially determines the on / off sensitivity of the transistor Q6 with respect to the output voltage level of the time constant circuit 71. Transistor Q6
And Q8 are transistors for switching the power supply voltage supplied from the power supply circuit 3 to the voltage amplification stage between the Zener voltage of the Zener diode D9 and the Zener voltage of the Zener diode D10. Zener diode D8 is a level shifting diode for setting the control voltage for turning on and off the transistor Q8, when the sensitivity of the on-off of the transistor Q8 to the output voltage level of the time constant circuit 71 substantially defined I have.

【0040】以下、本発明の実施の一形態の変形例にか
かる電力増幅器の出力電力制限回路の作用について説明
する。
Hereinafter, the operation of the output power limiting circuit of the power amplifier according to the modification of the embodiment of the present invention will be described.

【0041】3つの電力増幅器からの出力電圧はそれぞ
れダイオードD5、D6、D7によって整流され、抵抗
R5、R6、R7およびR8によって加算されて、抵抗
R8とコンデンサC5の時定数回路71に印加される。
トランジスタQ5がオフ状態に制御されているときは、
抵抗R9と抵抗R10とによる分圧回路によって時定数
回路71の出力電圧は分圧される。抵抗R10に印加さ
れる分圧電圧はトランジスタQ6のベースに印加され
て、抵抗R10に印加される分圧電圧レベルが所定値を
超えるとトランジスタQ6はオン状態に制御されて、電
源回路3から電圧増幅段に供給される電源電圧はツエナ
ーダイオードD9のツエナー電圧に制限されて、電力増
幅器の出力電力はツエナーダイオードD9のツエナー電
圧に基づく電力レベルに制限される。
The output voltages from the three power amplifiers are rectified by diodes D5, D6 and D7, respectively, added by resistors R5, R6, R7 and R8 and applied to a time constant circuit 71 of a resistor R8 and a capacitor C5. .
When the transistor Q5 is controlled to be off,
The output voltage of the time constant circuit 71 is divided by a voltage dividing circuit including the resistors R9 and R10. The divided voltage applied to the resistor R10 is applied to the base of the transistor Q6. When the divided voltage level applied to the resistor R10 exceeds a predetermined value, the transistor Q6 is controlled to be turned on, and the voltage from the power supply circuit 3 is The power supply voltage supplied to the amplification stage is limited to the zener voltage of the zener diode D9, and the output power of the power amplifier is limited to a power level based on the zener voltage of the zener diode D9.

【0042】トランジスタQ5がオン状態に制御されて
いるときは、抵抗R10の両端はトランジスタQ5によ
って短絡されて、トランジスタQ6はオフ状態に制御さ
れると共に、抵抗R8と抵抗R9とは並列接続され、抵
抗R8に加えて抵抗R9も時定数回路71を構成するこ
とになる。この時定数回路71の出力電圧は、ツエナー
ダイオードD8によってレベルシフトされ、時定数回路
71の出力電圧レベルがツエナーダイオードD8のツエ
ナー電圧を超えているときトランジスタQ8がオン状態
に制御される。
When the transistor Q5 is controlled to be turned on, both ends of the resistor R10 are short-circuited by the transistor Q5, the transistor Q6 is controlled to be turned off, and the resistors R8 and R9 are connected in parallel. The resistor R9 in addition to the resistor R8 constitutes the time constant circuit 71. The output voltage of the time constant circuit 71 is level-shifted by the Zener diode D8, and when the output voltage level of the time constant circuit 71 exceeds the Zener voltage of the Zener diode D8, the transistor Q8 is controlled to be on.

【0043】トランジスタQ8がオン状態に制御される
と、電源回路3から電圧増幅段に供給される電源電圧は
ツエナーダイオードD9のツエナー電圧とツエナーダイ
オードD10のツエナー電圧との和の電圧に制限され
て、電力増幅器の出力電力はツエナーダイオードD9の
ツエナー電圧とツエナーダイオードD10のツエナー電
圧との和の電圧に基づく電力レベルに制限される。
When the transistor Q8 is turned on, the power supply voltage supplied from the power supply circuit 3 to the voltage amplification stage is limited to the sum of the Zener voltage of the Zener diode D9 and the Zener voltage of the Zener diode D10. The output power of the power amplifier is limited to a power level based on the sum of the Zener voltage of Zener diode D9 and the Zener voltage of Zener diode D10.

【0044】また、電源回路3から出力電圧が電源源電
圧として供給されている他の電力増幅器においても同様
に、電圧増幅段からの出力電圧レベルが制限されて、電
力増幅器の出力電力が制限される。
Similarly, in the other power amplifiers whose output voltage is supplied from the power supply circuit 3 as the power supply voltage, the output voltage level from the voltage amplification stage is limited, and the output power of the power amplifier is also limited. You.

【0045】また、トランジスタQ5がオン状態に制御
されているときにおいてはトランジスタQ6はオフ状態
に制御されており、この状態で時定数回路71の出力電
圧レベルがツエナーダイオードD8のツエナー電圧を超
えないときにはトランジスタQ8がオフ状態に制御され
て、抵抗R11およびR12、コンデンサC6およびト
ランジスタQ7はリップルフィルタとして作用し、電圧
増幅段に供給する電源電圧のリップルが低減させられ
る。電源回路3の出力電圧が電源源電圧として供給され
ている他の電力増幅器の電圧増幅段においても同様であ
る。
When the transistor Q5 is controlled to be on, the transistor Q6 is controlled to be off. In this state, the output voltage level of the time constant circuit 71 does not exceed the zener voltage of the zener diode D8. Sometimes, the transistor Q8 is controlled to be off, and the resistors R11 and R12, the capacitor C6 and the transistor Q7 act as a ripple filter, and the ripple of the power supply voltage supplied to the voltage amplification stage is reduced. The same applies to the voltage amplification stage of another power amplifier to which the output voltage of the power supply circuit 3 is supplied as the power supply voltage.

【0046】上記のように本発明の実施の一形態の変形
例にかかる電力増幅器の出力電力制限回路によるとき
は、ツエナーダイオードD9のツエナー電圧に対応する
レベル(第1リミットレベルとも記す)と、ツエナーダ
イオードD9のツエナー電圧とツエナーダイオードD1
0のツエナー電圧との和の電圧に対応するレベル(第2
リミットレベルとも記す)の2段階に出力電力を制限す
ることができ、かつそれぞれの段階は独立して設定する
ことができる。また、抵抗R9とR10の抵抗値を設定
することによって、第1リミットレベルに制限する場合
の方が、第2リミットレベルに制限する場合よりも高感
度で動作させることができる。
As described above, when using the output power limiting circuit of the power amplifier according to the modification of the embodiment of the present invention, a level (also referred to as a first limit level) corresponding to the Zener voltage of the Zener diode D9; Zener voltage of Zener diode D9 and Zener diode D1
Level corresponding to the sum voltage of the zener voltage of 0 (second
The output power can be limited to two levels (also referred to as a limit level), and each level can be set independently. In addition, by setting the resistance values of the resistors R9 and R10, it is possible to operate with higher sensitivity when limiting to the first limit level than when limiting to the second limit level.

【0047】上記のように本発明の実施の一形態の変形
例にかかる電力増幅器の出力電力制限回路によれば本発
明の実施の一形態の場合と同様の効果が得られ、さらに
サラウンド電力増幅器の左チャンネルをチャンネル1
に、センタをチャンネル2に、右チャンネルをチャンネ
ル3に割り当てて、第1リミットレベルをスピーカを並
列接続するときに選択することによって、電力増幅器の
各種モードで最適な出力電力制限を行うことができる。
As described above, according to the output power limiting circuit of the power amplifier according to the modification of the embodiment of the present invention, the same effect as that of the embodiment of the present invention can be obtained, and the surround power amplifier can be obtained. Left channel of channel 1
By allocating the center to the channel 2 and the right channel to the channel 3 and selecting the first limit level when the speakers are connected in parallel, the optimum output power can be limited in various modes of the power amplifier. .

【0048】[0048]

【発明の効果】以上説明したように本発明にかかる電力
増幅器の出力電力制限回路によれば、電力増幅器の出力
電圧を時定数回路に供給して、時定数回路の出力に基づ
いて出力電力の制限を行うため、予め出力電力制限回路
の動作、非動作をセットしておく必要がなくなるという
効果が得られる。
As described above, according to the output power limiting circuit of the power amplifier according to the present invention, the output voltage of the power amplifier is supplied to the time constant circuit, and the output power is controlled based on the output of the time constant circuit. Since the limitation is performed, it is not necessary to set the operation and non-operation of the output power limiting circuit in advance.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施の一形態にかかる電力増幅器の出
力電力制限回路の構成を示す回路図である。
FIG. 1 is a circuit diagram showing a configuration of an output power limiting circuit of a power amplifier according to an embodiment of the present invention.

【図2】本発明の実施の一形態の変形例にかかる電力増
幅器の出力電力制限回路の構成を示す回路図である。
FIG. 2 is a circuit diagram showing a configuration of an output power limiting circuit of a power amplifier according to a modified example of one embodiment of the present invention.

【図3】従来の電力増幅器の出力電力制限回路の一例の
構成を示す回路図である。
FIG. 3 is a circuit diagram showing a configuration of an example of an output power limiting circuit of a conventional power amplifier.

【図4】従来の電力増幅器の出力電力制限回路の他の例
の構成を示す回路図である。
FIG. 4 is a circuit diagram showing a configuration of another example of the output power limiting circuit of the conventional power amplifier.

【符号の説明】[Explanation of symbols]

1 電圧増幅段 2 電力増幅段 3 電源回路 5および51 加算回路 7および71 時定数回路 6および61 定電圧制御回路 DESCRIPTION OF SYMBOLS 1 Voltage amplification stage 2 Power amplification stage 3 Power supply circuit 5 and 51 Addition circuit 7 and 71 Time constant circuit 6 and 61 Constant voltage control circuit

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】電圧増幅段と電圧増幅段の出力を電力増幅
する電力増幅段とからなる電力増幅器に電源電圧を供給
する電源回路を備えた電力増幅器の出力電力制限回路で
あって、 電力増幅器からの出力電圧を入力とする時定数回路と、 電源回路から電圧増幅段に供給する電源電圧のレベルを
制限する電圧制限手段と、 時定数回路からの出力電圧レベルが所定値を超えている
期間中、電圧制限手段の制限電圧値に電源回路から電圧
増幅段に供給する電源電圧値を制限する制御手段と、 を備えたことを特徴とする電力増幅器の出力電力制限回
路。
An output power limiting circuit for a power amplifier, comprising a power supply circuit for supplying a power supply voltage to a power amplifier comprising a voltage amplification stage and a power amplification stage for power amplifying an output of the voltage amplification stage, comprising: A time constant circuit that receives the output voltage from the input, a voltage limiting unit that limits the level of the power supply voltage supplied from the power supply circuit to the voltage amplification stage, and the output voltage level from the time constant circuit exceeds a predetermined value.
Control means for limiting a power supply voltage value supplied from the power supply circuit to the voltage amplifying stage to a limit voltage value of the voltage limiting means during the period, the output power limiting circuit of the power amplifier.
【請求項2】電圧増幅段と電圧増幅段の出力を電力増幅
する電力増幅段とからなる複数の電力増幅器に電源電圧
を供給する電源回路を備えた電力増幅器の出力電力制限
回路であって、 それぞれの電力増幅器からの出力電圧を加算する加算回
路と、 加算回路の加算出力電圧を入力とする時定数回路と、 電源回路からそれぞれの電圧増幅段に供給する電源電圧
のレベルを制限する電圧制限手段と、 時定数回路からの出力電圧レベルが所定値を超えている
期間中、電圧制限手段の制限電圧値に電源回路からそれ
ぞれの電圧増幅段に供給する電源電圧値を制限する制御
手段と、 を備えたことを特徴とする電力増幅器の出力電力制限回
路。
2. An output power limiting circuit for a power amplifier, comprising: a power supply circuit for supplying a power supply voltage to a plurality of power amplifiers each comprising a voltage amplification stage and a power amplification stage for power amplifying an output of the voltage amplification stage, An adder circuit for adding output voltages from the respective power amplifiers; a time constant circuit for inputting the added output voltage of the adder circuit; and a voltage limiter for limiting a power supply voltage level supplied from the power supply circuit to each voltage amplifier stage Means and the output voltage level from the time constant circuit exceeds a predetermined value
Control means for limiting a power supply voltage value supplied from the power supply circuit to each voltage amplifying stage to a limit voltage value of the voltage limiting means during a period, an output power limiting circuit of the power amplifier.
【請求項3】請求項2記載の電力増幅器の出力電力制限
回路において、 電圧制限手段は第1および第2の電圧制限手段を備え、 制御手段は時定数回路の出力電圧を分圧する分圧手段
と、分圧手段の分圧電圧を選択的に零レベルに制御する
第1制御手段と、第1制御手段により分圧電圧が零レベ
ルに制御されていないときにおいて分圧手段の分圧電圧
レベルが所定値を超えているとき第1の電圧制限手段の
制限電圧値に電源回路からそれぞれの電圧増幅段に供給
する電源電圧値を制限する第2制御手段と、第1制御手
段により分圧電圧が零レベルに制御されているときにお
いて時定数回路からの出力電圧レベルが所定値を超えて
いるとき第2の電圧制限手段の制限電圧値に電源回路か
らそれぞれの電圧増幅段に供給する電源電圧値を制限す
る第3制御手段と、 を備えたことを特徴とする電力増幅器の出力電力制限回
路。
3. The output power limiting circuit of a power amplifier according to claim 2, wherein the voltage limiting means includes first and second voltage limiting means, and the control means divides the output voltage of the time constant circuit. First control means for selectively controlling the divided voltage of the voltage dividing means to zero level, and the divided voltage level of the voltage dividing means when the divided voltage is not controlled to zero level by the first control means. Control means for limiting the power supply voltage value supplied from the power supply circuit to each of the voltage amplification stages to the limited voltage value of the first voltage limiting means when the voltage exceeds the predetermined value, and the divided voltage by the first control means Is controlled to zero level, and when the output voltage level from the time constant circuit exceeds a predetermined value, the power supply voltage supplied from the power supply circuit to each voltage amplification stage to the limited voltage value of the second voltage limiting means. Restrict values Output power limiting circuit of a power amplifier characterized by comprising 3 control unit.
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