JP3342397B2 - Constant current circuit - Google Patents
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、カレントミラー回
路を用いて構成した定電流回路に関し、特に、不揮発性
メモリ装置においてワードラインに供給する電圧の安定
化に好適な回路に関する。The present invention relates to a constant current circuit using a current mirror circuit, and more particularly to a circuit suitable for stabilizing a voltage supplied to a word line in a nonvolatile memory device.
【0002】[0002]
【従来の技術】定電流回路をカレントミラー回路を用い
て構成することは、従来より行われており、一般に、図
5に示すような回路構成であった。即ち、ソースが電源
電圧Vccに接続されたPチャンネルMOSFET51
(以下、PchMOSFETという)は、そのドレイン
とゲートが接続され、ドレインと接地間に抵抗52が接
続されている。ソースが電源電圧Vccに接続されたP
chMOSFET53のゲートは、PchMOSFET
51のゲートに接続され、第1のカレントミラー回路5
00が構成されている。PchMOSFET53のドレ
インと接地間にはNチャンネルMOSFET(以下、N
chMOSFETという)54が接続され、そのドレイ
ンはゲートに接続されている。また、NchMOSFE
T54のゲートには、ソースが接地されたNchMOS
FET55のゲートが接続されて、第2のカレントミラ
ー回路501が構成されている。2. Description of the Related Art The construction of a constant current circuit using a current mirror circuit has been conventionally performed, and generally has a circuit configuration as shown in FIG. That is, the P-channel MOSFET 51 whose source is connected to the power supply voltage Vcc
A drain and a gate of the PchMOSFET (hereinafter referred to as PchMOSFET) are connected, and a resistor 52 is connected between the drain and the ground. P whose source is connected to the power supply voltage Vcc
The gate of the chMOSFET 53 is a PchMOSFET
Connected to the gate of the first current mirror circuit 5
00 is configured. An N-channel MOSFET (hereinafter referred to as N-channel MOSFET) is provided between the drain of the Pch MOSFET 53 and the ground.
54, and its drain is connected to the gate. In addition, NchMOSFE
An NchMOS whose source is grounded is connected to the gate of T54.
The gate of the FET 55 is connected to form a second current mirror circuit 501.
【0003】ここで、PchMOSFET51,53及
びNchMOSFET54,55の電流増幅率を、各々
β1,β2,β3,β4とすれば、第1のカレントミラ
ー回路500が構成されていることから、PchMOS
FET51,53に各々流れる電流IA,IBは、IB
=IA・β2/β1となる。また、第2のカレントミラ
ー回路501が構成されていることから、NchMOS
FET54,55に各々流れる電流IB,IEは、IE
=IB・β4/β3となる。よって、電流IEは、IE
=IA・β2・β4/β1・β3となって、リファレン
ス電流IAに比例した定電流となる。If the current amplification factors of the Pch MOSFETs 51 and 53 and the Nch MOSFETs 54 and 55 are β1, β2, β3 and β4, respectively, the first current mirror circuit 500 is configured.
The currents IA and IB flowing through the FETs 51 and 53 are IB
= IA · β2 / β1. Further, since the second current mirror circuit 501 is configured, the NchMOS
The currents IB and IE flowing through the FETs 54 and 55 are IE
= IB · β4 / β3. Therefore, the current IE is IE
= IA · β2 · β4 / β1 · β3, and becomes a constant current proportional to the reference current IA.
【0004】図5に示した回路では、NchMOSFE
T55のドレインと電源電圧Vcc間に抵抗56が接続
されており、NchMOSFET55に流れる定電流I
Eを利用して、NchMOSFET55のドレインと抵
抗56の接続点から定電圧のリファレンス電圧Vref
を得る構成である。In the circuit shown in FIG. 5, NchMOSFE
A resistor 56 is connected between the drain of T55 and the power supply voltage Vcc.
E, a reference voltage Vref of a constant voltage is supplied from a connection point between the drain of the Nch MOSFET 55 and the resistor 56.
Is obtained.
【0005】[0005]
【発明が解決しようとする課題】上述の従来回路におい
て、電源電圧Vccが常に一定の電圧で安定していれば
リファレンス電流IAも一定値になるので、出力電流I
Eは定電流となる。そして、リファレンス電圧Vref
も定電圧となる。しかしながら、電源電圧Vccが変動
して例えば高くなると、リファレンス電流IAが大きく
なるので出力電流IEは増加してしまい、リファレンス
電圧Vrefも上昇してしまう。逆にVccが低くなる
と、リファレンス電流IAが小さくなるので出力電流I
Eは減少してしまい、リファレンス電圧Vrefも低下
してしまう。つまり、電源電圧の変動に応じて出力電流
IEが変動するという問題があり、このため、リファレ
ンス電圧Vrefも変動する。In the above-described conventional circuit, if the power supply voltage Vcc is always stable at a constant voltage, the reference current IA becomes a constant value.
E is a constant current. Then, the reference voltage Vref
Also has a constant voltage. However, when the power supply voltage Vcc fluctuates, for example, increases, the reference current IA increases, so that the output current IE increases, and the reference voltage Vref also increases. Conversely, when Vcc decreases, the reference current IA decreases, so that the output current I
E decreases, and the reference voltage Vref also decreases. That is, there is a problem that the output current IE fluctuates according to the fluctuation of the power supply voltage, and therefore, the reference voltage Vref also fluctuates.
【0006】[0006]
【課題を解決するための手段】本発明は、ドレインとゲ
ートが接続された一導電型の第1トランジスタと、該第
1トランジスタと直列に接続された第1及び第2抵抗
と、ゲートが前記第1トランジスタのゲートに接続され
た一導電型の第2トランジスタと、ドレインとゲートが
前記第2トランジスタのドレインに接続された逆導電型
の第3トランジスタと、ゲートが前記第3トランジスタ
のゲートに接続された逆導電型の第4トランジスタと、
前記第3トランジスタと並列に接続されゲートが前記第
1及び第2抵抗の分圧点に接続された逆導電型の第5ト
ランジスタとを備えたことを特徴とする。According to the present invention, there is provided a first transistor of one conductivity type having a drain and a gate connected, a first and a second resistor connected in series with the first transistor, and a gate connected to the first transistor. A second transistor of one conductivity type connected to the gate of the first transistor; a third transistor of opposite conductivity type having a drain and a gate connected to the drain of the second transistor; and a gate connected to the gate of the third transistor A fourth transistor of the opposite conductivity type connected;
A fifth transistor of an opposite conductivity type, which is connected in parallel with the third transistor and has a gate connected to a voltage dividing point of the first and second resistors.
【0007】また、本発明では、前記第2及び第5トラ
ンジスタの電流増幅率が略同一に設定されていることを
特徴とするIn the present invention, the current amplification factors of the second and fifth transistors are set to be substantially the same.
【0008】[0008]
【発明の実施の形態】図1は、本発明の実施の形態を示
す回路図であり、ソースが電源電圧Vccに接続された
PchMOSFET1は、そのドレインとゲートが接続
され、ドレインと接地間に抵抗2と抵抗3よりなる直列
抵抗が接続されている。ソースが電源電圧Vccに接続
されたPchMOSFET4のゲートは、PchMOS
FET1のゲートに接続され、第1のカレントミラー回
路100が構成されている。PchMOSFET4のド
レインと接地間にはNchMOSFET5が接続され、
そのドレインはゲートに接続されている。また、Nch
MOSFET5のゲートには、ソースが接地されたNc
hMOSFET6のゲートが接続されて、第2のカレン
トミラー回路101が構成されている。FIG. 1 is a circuit diagram showing an embodiment of the present invention. A PchMOSFET 1 having a source connected to a power supply voltage Vcc has a drain and a gate connected, and a resistor between the drain and the ground. A series resistor consisting of a resistor 2 and a resistor 3 is connected. The gate of the PchMOSFET 4 whose source is connected to the power supply voltage Vcc is a PchMOS
The first current mirror circuit 100 is connected to the gate of the FET1. An Nch MOSFET 5 is connected between the drain of the Pch MOSFET 4 and the ground,
Its drain is connected to the gate. Also, Nch
The gate of the MOSFET 5 has an Nc source grounded.
The gate of the hMOSFET 6 is connected to form a second current mirror circuit 101.
【0009】更に、NchMOSFET5には、そのド
レインにドレインが接続されソースが接地されることに
よって、並列にもう一つのNchMOSFET8が接続
されており、このNchMOSFET8のゲートは抵抗
2と抵抗3の分圧点Aに接続されている。そして、ここ
では、NchMOSFET6のドレインと電源電圧Vc
c間に抵抗7が接続され、NchMOSFET6に流れ
る定電流を利用して、NchMOSFET6のドレイン
と抵抗7の接続点から定電圧のリファレンス電圧Vre
fを得る構成である。Further, the NchMOSFET 5 is connected in parallel with another NchMOSFET 8 by connecting the drain to the drain and grounding the source, and the gate of the NchMOSFET 8 has a voltage dividing point of the resistors 2 and 3. A is connected. Here, the drain of the NchMOSFET 6 and the power supply voltage Vc
The resistor 7 is connected between the reference voltage Vre and the reference voltage Vre of a constant voltage from the connection point between the drain of the NchMOSFET 6 and the resistor 7 using a constant current flowing through the NchMOSFET6.
This is a configuration for obtaining f.
【0010】また、PchMOSFET4の電流増幅率
β2とNchMOSFET8の電流増幅率β5は、ほぼ
同一になるよう設定されており、このような設定はトラ
ンジスタサイズを調整することにより実現されている。
具体的には、電流増幅率βは、β=k・W/L(但し、
k:定数、W:チャンネル幅、L:チャンネル長)で表
され、PchとNchではkの値が異なるので、各MO
SFET4,8のW及びLを調整することにより、電流
増幅率βを同一にすることができる。The current gain β2 of the PchMOSFET 4 and the current gain β5 of the NchMOSFET 8 are set to be substantially the same, and such setting is realized by adjusting the transistor size.
Specifically, the current amplification factor β is β = kWW / L (where
k: constant, W: channel width, L: channel length), and the value of k differs between Pch and Nch.
By adjusting W and L of the SFETs 4 and 8, the current gain β can be made the same.
【0011】以下、図3の電圧Vcc−電流i特性図を
参照して、本実施形態の動作を説明する。まず、Pch
MOSFET1,4によって第1のカレントミラー回路
100が構成されているため、MOSFET1,4の電
流増幅率を各々β1,β2とすれば、MOSFET1,
4に流れる電流i0,i1は、i1=i0・β2/β1
となる。従って、電源電圧Vccが0Vから徐々に上昇
して電流i0が増加すると、その増加に伴って図3に示
すように電流i1も徐々に増加してゆく。The operation of the present embodiment will be described below with reference to the voltage Vcc-current i characteristic diagram of FIG. First, Pch
Since the first current mirror circuit 100 is configured by the MOSFETs 1 and 4, if the current amplification factors of the MOSFETs 1 and 4 are β1 and β2, respectively,
The currents i0 and i1 flowing through 4 are i1 = i0 · β2 / β1
Becomes Therefore, when the power supply voltage Vcc gradually rises from 0 V and the current i0 increases, the current i1 also gradually increases with the increase as shown in FIG.
【0012】一方、電流i1は、NchMOSFET5
と8に分かれて流れるので、i1=i2+i3と表され
る。このNchMOSFET8のゲートには、上述した
ように、抵抗2及び3の分圧点Aの分圧電圧VAが印加
されているので、電源電圧Vccの上昇に伴って分圧電
圧VAがFETの閾値Vtを越えるまでは、図3に示す
ように電流i2は流れず、電流i3のみが流れる。つま
り、この状態では、電流i1とi3は同一の値になって
いる。ところが、電源電圧Vccが更に上昇することに
よって、分圧電圧VAがFETの閾値Vtを越えると電
流i2が流れ始め、図3に示すようにその電流値は徐々
に上昇してゆく。このため、電流i3の増加率が低下し
てくる。On the other hand, the current i1 is
And 8, the flow is expressed as i1 = i2 + i3. As described above, since the divided voltage VA at the voltage dividing point A of the resistors 2 and 3 is applied to the gate of the Nch MOSFET 8, the divided voltage VA increases with the rise of the power supply voltage Vcc and the threshold voltage Vt of the FET. Until the current exceeds i, the current i2 does not flow as shown in FIG. 3, and only the current i3 flows. That is, in this state, the currents i1 and i3 have the same value. However, as the power supply voltage Vcc further increases, when the divided voltage VA exceeds the threshold value Vt of the FET, a current i2 starts to flow, and the current value gradually increases as shown in FIG. For this reason, the rate of increase of the current i3 decreases.
【0013】ここで、本実施形態においては、PchM
OSFET4の電流増幅率β2とNchMOSFET8
の電流増幅率β5は、ほぼ同一になるよう設定されてい
る。このため、電源電圧Vccの上昇に伴う電流iの増
加率、即ち図3における電流i1とi2の傾きはほぼ同
一となる。従って、電流i1と電流i2との差は一定に
なり、この差を示す電流i3は、図3に示すように電源
電圧Vccの上昇にかかわらずほぼ一定の値となる。Here, in the present embodiment, PchM
Current amplification factor β2 of OSFET 4 and Nch MOSFET 8
Are set to be substantially the same. Therefore, the rate of increase of the current i with the increase of the power supply voltage Vcc, that is, the slopes of the currents i1 and i2 in FIG. Accordingly, the difference between the current i1 and the current i2 is constant, and the current i3 indicating this difference has a substantially constant value regardless of the rise in the power supply voltage Vcc as shown in FIG.
【0014】PchMOSFET6に流れる電流i4
は、第2のカレントミラー回路101が構成されている
ために、NchMOSFET5,6の電流増幅率を各々
β3,β4とすれば、i4=i3・β4/β3となる。
そして、上述したように、分圧電圧VAが閾値Vtを越
えた後は電流i3が一定になるので、出力電流i4も一
定となる。そして、この回路構成においては、リファレ
ンス電圧Vrefも一定電圧となる。The current i4 flowing through the Pch MOSFET 6
Since the second current mirror circuit 101 is configured, if the current gains of the Nch MOSFETs 5 and 6 are β3 and β4, i4 = i3 · β4 / β3.
Then, as described above, after the divided voltage VA exceeds the threshold value Vt, the current i3 becomes constant, so that the output current i4 also becomes constant. Then, in this circuit configuration, the reference voltage Vref is also a constant voltage.
【0015】このように、電源電圧Vccが変動しても
出力電流i4として定電流を得ることができる。また、
リファレンス電圧Vrefとしては定電圧を得ることが
できる。以上説明した実施形態では、第1のカレントミ
ラー回路100をPchMOSFETで構成し、第2の
カレントミラー回路101をNchMOSFETで構成
したが、逆に、第1のカレントミラー回路をNchMO
SFETで構成し、第2のカレントミラー回路をPch
MOSFETで構成することも可能であり、この回路例
を図2に示す。As described above, even if the power supply voltage Vcc fluctuates, a constant current can be obtained as the output current i4. Also,
A constant voltage can be obtained as the reference voltage Vref. In the embodiment described above, the first current mirror circuit 100 is configured by a Pch MOSFET, and the second current mirror circuit 101 is configured by an Nch MOSFET. Conversely, the first current mirror circuit is configured by an Nch MOSFET.
SFET, and the second current mirror circuit is Pch
It is also possible to use a MOSFET, and an example of this circuit is shown in FIG.
【0016】図2において、200がNchMOSFE
T21,24で構成した第1のカレントミラー回路であ
り、201がPchMOSFET25,26で構成した
第2のカレントミラー回路である。そして、PchMO
SFET25に並列にPchMOSFET28を接続
し、そのゲートに抵抗22及び23の分圧電圧VAを印
加すれば、図1と同様に、出力電流i4として定電流を
得ることができ、その結果リファレンス電圧Vrefと
しても定電圧を得ることができる。In FIG. 2, reference numeral 200 denotes an NchMOSFE.
Reference numeral 201 denotes a first current mirror circuit formed by T21 and T24, and reference numeral 201 denotes a second current mirror circuit formed by Pch MOSFETs 25 and 26. And PchMO
When a Pch MOSFET 28 is connected in parallel to the SFET 25 and the divided voltage VA of the resistors 22 and 23 is applied to the gate of the Pch MOSFET 28, a constant current can be obtained as the output current i4 as in FIG. Can also obtain a constant voltage.
【0017】次に、本発明を不揮発性メモリ装置に適用
した例について説明する。図4は、不揮発性メモリ装置
の概略構成を示すブロック図であり、31がコントロー
ルゲート310,フローティングゲート311,ドレイ
ン312,ソース313を備えた不揮発性メモリセルで
ある。コントロールゲート310,ドレイン312,ソ
ース313は、各々、ワードライン32,ビットライン
33,ソースライン34に接続されており、ビットライ
ン33は図示しないセンスアンプに接続されている。ま
た、ソースライン34には書き込み時に高電圧が印加さ
れる。Next, an example in which the present invention is applied to a nonvolatile memory device will be described. FIG. 4 is a block diagram showing a schematic configuration of the nonvolatile memory device. Reference numeral 31 denotes a nonvolatile memory cell including a control gate 310, a floating gate 311, a drain 312, and a source 313. The control gate 310, the drain 312, and the source 313 are connected to a word line 32, a bit line 33, and a source line 34, respectively, and the bit line 33 is connected to a sense amplifier (not shown). A high voltage is applied to the source line 34 at the time of writing.
【0018】ワードライン32は、行選択回路35を構
成するスイッチング素子としてのMOSFET36を介
して、リファレンス電圧Vrefに接続されており、M
OSFET36のゲートに行デコーダ37からの行選択
信号を印加することにより、所望の行を選択するように
している。このような構成において、ワードラインに印
加されるリファレンス電圧Vrefが変動すると、不揮
発性メモリセル31のコントロールゲート310に供給
される電圧が変化してしまうため、書き込み及び読み出
し時に誤動作が起きる。しかしながら、図1,2に示し
た回路構成は電源電圧Vccが変動しても出力されるリ
ファレンス電圧Vrefが変動しないので、この電圧V
refをワードライン32に印加すれば、不揮発性メモ
リセル31のコントロールゲート310に常に一定電圧
が供給され、従って、書き込み及び読み出し時に誤動作
が起こることがなくなる。The word line 32 is connected to a reference voltage Vref via a MOSFET 36 as a switching element constituting a row selection circuit 35.
A desired row is selected by applying a row selection signal from the row decoder 37 to the gate of the OSFET 36. In such a configuration, when the reference voltage Vref applied to the word line fluctuates, the voltage supplied to the control gate 310 of the nonvolatile memory cell 31 changes, and a malfunction occurs during writing and reading. However, in the circuit configuration shown in FIGS. 1 and 2, even if the power supply voltage Vcc fluctuates, the output reference voltage Vref does not fluctuate.
When ref is applied to the word line 32, a constant voltage is always supplied to the control gate 310 of the nonvolatile memory cell 31, so that a malfunction does not occur at the time of writing and reading.
【0019】[0019]
【発明の効果】本発明によれば、電源電圧が変動しても
その影響を受けずに確実に一定電流を出力する定電流回
路を実現することができる。そして、この定電流回路を
不揮発性メモリ装置に適用した場合には、書き込み及び
読み出し時の誤動作を防止できるようになる。According to the present invention, it is possible to realize a constant current circuit that reliably outputs a constant current without being affected by fluctuations in the power supply voltage. When this constant current circuit is applied to a non-volatile memory device, malfunctions at the time of writing and reading can be prevented.
【図1】本発明の実施形態を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
【図2】本発明の他の実施形態を示す回路図である。FIG. 2 is a circuit diagram showing another embodiment of the present invention.
【図3】実施形態の動作を説明するための電圧−電流特
性図である。FIG. 3 is a voltage-current characteristic diagram for explaining the operation of the embodiment.
【図4】不揮発性メモリ装置の概略構成を示すブロック
図である。FIG. 4 is a block diagram illustrating a schematic configuration of a nonvolatile memory device.
【図5】従来例の構成を示す回路図である。FIG. 5 is a circuit diagram showing a configuration of a conventional example.
1,4,25,26,28,51,53 PchMOS
FET 5,6,8,21,24,54,55 NchMOSF
ET 2,3,7,22,23,27,52,56 抵抗 100,200,500 第1のカレントミラー回路 101,201,501 第2のカレントミラー回路 31 不揮発性メモリセル 32 ワードライン 35 行選択回路 37 行デコーダ1,4,25,26,28,51,53 PchMOS
FET 5,6,8,21,24,54,55 NchMOSF
ET 2,3,7,22,23,27,52,56 Resistance 100,200,500 First current mirror circuit 101,201,501 Second current mirror circuit 31 Non-volatile memory cell 32 Word line 35 Row selection Circuit 37 Row Decoder
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G05F 3/26 H03F 3/343 ──────────────────────────────────────────────────続 き Continued on front page (58) Field surveyed (Int.Cl. 7 , DB name) G05F 3/26 H03F 3/343
Claims (2)
の第1トランジスタと、該第1トランジスタと直列に接
続された第1及び第2抵抗と、ゲートが前記第1トラン
ジスタのゲートに接続された一導電型の第2トランジス
タと、ドレインとゲートが前記第2トランジスタのドレ
インに接続された逆導電型の第3トランジスタと、ゲー
トが前記第3トランジスタのゲートに接続された逆導電
型の第4トランジスタと、ドレインが前記第2トランジ
スタのドレインに接続されて前記第3トランジスタと並
列に接続されゲートが前記第1及び第2抵抗の分圧点に
接続された逆導電型の第5トランジスタとを備えたこと
を特徴とする定電流回路。1. A first transistor of one conductivity type having a drain and a gate connected to each other, first and second resistors connected in series with the first transistor, and a gate connected to a gate of the first transistor. A second transistor of one conductivity type, a third transistor of opposite conductivity type having a drain and a gate connected to the drain of the second transistor, and a second transistor of opposite conductivity type having a gate connected to the gate of the third transistor. 4 transistors and the drain is the second transistor.
A fifth transistor of the opposite conductivity type connected to the drain of the transistor and connected in parallel with the third transistor and having a gate connected to a voltage dividing point of the first and second resistors. Current circuit.
幅率が略同一に設定されていることを特徴とする請求項
1記載の定電流回路。2. The constant current circuit according to claim 1, wherein the current amplification factors of the second and fifth transistors are set to be substantially the same.
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Application Number | Priority Date | Filing Date | Title |
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JP08556598A JP3342397B2 (en) | 1998-03-31 | 1998-03-31 | Constant current circuit |
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JP08556598A JP3342397B2 (en) | 1998-03-31 | 1998-03-31 | Constant current circuit |
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Publication Number | Publication Date |
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JPH11282559A JPH11282559A (en) | 1999-10-15 |
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JP5318676B2 (en) * | 2009-06-25 | 2013-10-16 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
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1998
- 1998-03-31 JP JP08556598A patent/JP3342397B2/en not_active Expired - Fee Related
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