JP3328229B2 - Clock tree circuit - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、クロック・ツリー
回路に関し、特に、通常動作モードとテスト動作モード
とを有し、クロック信号の立ち上がりエッジでトリガ動
作するポジティブ・エッジ・トリガ型論理回路群及びク
ロック信号の立ち下がりエッジでトリガ動作するネガテ
ィブ・エッジ・トリガ型論理回路群が混在する論理回路
に、通常動作モード時には前記ポジティブ・エッジ・ト
リガ型論理回路群及びネガティブ・エッジ・トリガ型論
理回路群の各々にシステム・クロック信号をクロック信
号として供給し、テスト動作モード時には前記ポジティ
ブ・エッジ・トリガ型論理回路群にはテスト・クロック
信号をクロック信号として、前記ネガティブ・エッジ・
トリガ型論理回路群にはテスト・クロック信号を反転し
た信号をクロック信号として供給するようにしたクロッ
ク・ツリー回路に関する。The present invention relates to is to about the clock tree circuit, in particular, and a normal operation mode and the test operation mode, positive edge triggered logic circuit triggering on the rising edge of the clock signal In a normal operation mode, the logic circuit includes a positive edge trigger type logic circuit group and a negative edge trigger type logic circuit in a normal operation mode. A system clock signal is supplied to each of the circuit groups as a clock signal, and in the test operation mode, the test clock signal is used as a clock signal for the positive edge trigger type logic circuit group, and the negative edge
The trigger type logic circuit group relates to a clock tree circuit which supplies a signal obtained by inverting a test clock signal as a clock signal.
【０００２】[0002]
【従来の技術】以下に図面を参照して従来技術を説明す
る。2. Description of the Related Art A conventional technique will be described below with reference to the drawings.
【０００３】従来例として、通常動作モードとテスト動
作モードとを有し、クロック信号の立ち上がりエッジで
トリガ動作するポジティブ・エッジ・トリガ型論理回路
群及びクロック信号の立ち下がりエッジでトリガ動作す
るネガティブ・エッジ・トリガ型論理回路群が混在する
論理回路に、通常動作時には、前記ポジティブ・エッジ
・トリガ型論理回路群及びネガティブ・エッジ・トリガ
型論理回路群の各々にシステム・クロック信号をクロッ
ク信号として供給し、テスト動作モード時には、前記ポ
ジティブ・エッジ・トリガ型論理回路群にはテスト・ク
ロック信号をクロック信号として、前記ネガティブ・エ
ッジ・トリガ型論理回路群にはテスト・クロック信号を
反転した信号をクロック信号として供給するクロック・
ツリー回路の例を、図５に示す。As a conventional example, a positive edge trigger type logic circuit group having a normal operation mode and a test operation mode and performing a trigger operation at a rising edge of a clock signal, and a negative operation circuit performing a trigger operation at a falling edge of a clock signal. During normal operation, a system clock signal is supplied as a clock signal to each of the positive edge trigger type logic circuit group and the negative edge trigger type logic circuit group to a logic circuit in which edge trigger type logic circuits are mixed. In the test operation mode, the positive edge trigger type logic circuit group uses the test clock signal as a clock signal, and the negative edge trigger type logic circuit group uses the inverted signal of the test clock signal as the clock signal. Clock supplied as signal
FIG. 5 shows an example of the tree circuit.
【０００４】図５において、ポジティブ・エッジ・トリ
ガ型論理回路群８０には、第１のセレクタ５１から、動
作モード選択信号（ＡＭＣ）５５により、通常動作モー
ド時にはシステム・クロック信号（ＣＬＫ）５３が、テ
スト動作モード時にはテスト・クロック信号（ＳＣＬ
Ｋ）５４がクロック信号５６としてクロック・ツリー・
シンセシス用ブロック５８を介して供給され、ネガティ
ブ・エッジ・トリガ型論理回路群８１には、第２のセレ
クタ５２から、動作モード選択信号５５により通常動作
モード時にはシステム・クロック信号５３が、テスト動
作モード時にはテスト・クロック信号５４を反転した信
号がクロック信号５７としてクロック・ツリー・シンセ
シス用ブロック５９を介して供給されている。この場
合、第１のセレクタ５１からポジティブ・エッジ・トリ
ガ型論理回路群８０までのクロック・ツリー回路と、第
２のセレクタ５２からネガティブ・エッジ・トリガ型論
理回路群８１までのクロック・ツリー回路とは、別系統
のクロック・ツリー回路として別々にクロック・ツリー
・シンセシス処理していた。In FIG. 5, a positive edge trigger type logic circuit group 80 receives an operation mode selection signal (AMC) 55 from a first selector 51 and receives a system clock signal (CLK) 53 in a normal operation mode. In the test operation mode, the test clock signal (SCL
K) 54 is a clock tree 56 as a clock signal 56.
The system clock signal 53 is supplied from the second selector 52 to the negative edge trigger type logic circuit group 81 in the normal operation mode by the operation mode selection signal 55, and is supplied to the negative edge trigger type logic circuit group 81 through the synthesis block 58. Sometimes a signal obtained by inverting the test clock signal 54 is supplied as a clock signal 57 via a clock tree synthesis block 59. In this case, a clock tree circuit from the first selector 51 to the positive edge trigger type logic circuit group 80 and a clock tree circuit from the second selector 52 to the negative edge trigger type logic circuit group 81 Has separately performed clock tree synthesis processing as a clock tree circuit of another system.
【０００５】図６は、通常動作モードとテスト動作モー
ドとを有し、クロック信号の立ち上がりエッジでトリガ
動作するポジティブ・エッジ・トリガ型論理回路群及び
クロック信号の立ち下がりエッジでトリガ動作するネガ
ティブ・エッジ・トリガ型論理回路群が混在する論理回
路に、通常動作モード時には、前記ポジティブ・エッジ
・トリガ型論理回路群及びネガティブ・エッジ・トリガ
型論理回路群の各々にシステム・クロック信号をクロッ
ク信号として供給し、テスト動作モード時には、前記ポ
ジティブ・エッジ・トリガ型論理回路群と、前記ネガテ
ィブ・エッジ・トリガ型論理回路群とで異なる信号をク
ロック信号として供給するクロック・ツリー回路の例を
示したものである。FIG. 6 shows a positive edge trigger type logic circuit group having a normal operation mode and a test operation mode and performing a trigger operation at a rising edge of a clock signal, and a negative operation circuit performing a trigger operation at a falling edge of a clock signal. In the logic circuit in which the edge trigger type logic circuit group is mixed, in the normal operation mode, a system clock signal is used as a clock signal in each of the positive edge trigger type logic circuit group and the negative edge trigger type logic circuit group. In the test operation mode, an example of a clock tree circuit that supplies different signals as a clock signal between the positive edge trigger type logic circuit group and the negative edge trigger type logic circuit group is shown. It is.
【０００６】図６で、ポジティブ・エッジ・トリガ型論
理回路群９０には、システム・クロック信号（ＣＬＫ）
６０とテスト・クロック信号（ＴＣＬＫ）６１の論理和
信号が論理和回路６２からクロック信号として、クロッ
ク・ツリー・シンセシス用ブロック６６を介して供給さ
れ、ネガティブ・エッジ・トリガ型論理回路群９１に
は、システム・クロック信号６０とテスト・クロック信
号６１を反転した信号の論理積信号が論理積回路６３か
らクロック信号として、クロック・ツリー・シンセシス
用ブロック６７を介して供給されている。この場合に
も、論理和回路６２からポジティブ・エッジ・トリガ型
論理回路群９０までのクロック・ツリー回路と、論理積
回路６３からネガティブ・エッジ・トリガ型論理回路群
９１までのクロック・ツリー回路とは、別系統のクロッ
ク・ツリー回路として別々にクロック・ツリー・シンセ
シス処理していた。In FIG. 6, a positive edge trigger type logic circuit group 90 includes a system clock signal (CLK).
An OR signal of the test clock signal (TCLK) 61 and a test clock signal (TCLK) 61 is supplied as a clock signal from the OR circuit 62 via the clock tree synthesis block 66 to the negative edge trigger type logic circuit group 91. An AND signal of the inverted system clock signal 60 and the test clock signal 61 is supplied from the AND circuit 63 as a clock signal via the clock tree synthesis block 67. Also in this case, a clock tree circuit from the OR circuit 62 to the positive edge trigger type logic circuit group 90 and a clock tree circuit from the AND circuit 63 to the negative edge trigger type logic circuit group 91 are provided. Has separately performed clock tree synthesis processing as a clock tree circuit of another system.
【０００７】[0007]
【発明が解決しようとする課題】前述したように、通常
動作モードとテスト動作モードとを有し、クロック信号
の立ち上がりエッジでトリガ動作するポジティブ・エッ
ジ・トリガ型論理回路群及びクロック信号の立ち下がり
エッジでトリガ動作するネガティブ・エッジ・トリガ型
論理回路群が混在する論理回路に、通常動作モード時に
は、前記ポジティブ・エッジ・トリガ型論理回路群及び
ネガティブ・エッジ・トリガ型論理回路群の各々にシス
テム・クロック信号をクロック信号として供給し、テス
ト動作モード時には、前記ポジティブ・エッジ・トリガ
型論理回路群と、前記ネガティブ・エッジ・トリガ型論
理回路群とで異なる信号をクロック信号として供給する
クロック・ツリー回路が、従来はポジティブ・エッジ・
トリガ型論理回路群にクロック信号を供給するクロック
・ツリー回路と、ネガティブ・エッジ・トリガ型論理回
路群にクロック信号を供給するクロック・ツリー回路と
に分けられており、別々にクロック・ツリー・シンセシ
ス処理していたので、ポジティブ・エッジ・トリガ型論
理回路群とネガティブ・エッジ・トリガ型論理回路群と
の間にクロック・スキューの問題が発生していた。As described above, a positive edge trigger type logic circuit group having a normal operation mode and a test operation mode, and performing a trigger operation at a rising edge of a clock signal, and a falling edge of the clock signal In the normal operation mode, a system is provided for each of the positive edge trigger type logic circuit group and the negative edge trigger type logic circuit group in a logic circuit in which a negative edge trigger type logic circuit group that operates at an edge is mixed. A clock tree that supplies a clock signal as a clock signal and supplies different signals as the clock signal between the positive edge trigger type logic circuit group and the negative edge trigger type logic circuit group in the test operation mode The circuit used to be positive edge
A clock tree circuit that supplies a clock signal to the group of trigger-type logic circuits and a clock tree circuit that supplies a clock signal to the group of negative-edge trigger-type logic circuits are separated into clock tree synthesis circuits. Since the processing was performed, a problem of clock skew occurred between the positive edge trigger type logic circuit group and the negative edge trigger type logic circuit group.
【０００８】本発明は、このポジティブ・エッジ・トリ
ガ型論理回路群とネガティブ・エッジ・トリガ型論理回
路群との間に発生していたクロック・スキューの問題を
解決するクロック・ツリー回路及びクロック・ツリー回
路の設計方法を提案するものである。The present invention provides a clock tree circuit and a clock tree circuit for solving the problem of clock skew which has occurred between the positive edge trigger type logic circuit group and the negative edge trigger type logic circuit group. It proposes a tree circuit design method.
【０００９】[0009]
【課題を解決するための手段】本発明の構成は、通常動
作モードとテスト動作モードとを有し、クロック信号の
立ち上がりエッジでトリガ動作するポジティブ・エッジ
・トリガ型論理回路群及びクロック信号の立ち下がりエ
ッジでトリガ動作するネガティブ・エッジ・トリガ型論
理回路群が混在する論理回路に、通常動作モード時に
は、前記ポジティブ・エッジ・トリガ型論理回路群及び
ネガティブ・エッジ・トリガ型論理回路群の各々にシス
テム・クロック信号をクロック信号として供給し、テス
ト動作モード時には、前記ポジティブ・エッジ・トリガ
型論理回路群と、前記ネガティブ・エッジ・トリガ型論
理回路群とで異なる信号をクロック信号として供給する
クロック・ツリー回路において、動作モード選択信号に
より選択され、通常動作モ−ド時には前記システム・ク
ロック信号を選択出力し、テスト動作モード時には、テ
スト・クロック信号を選択出力するクロック信号制御回
路と、前記クロック信号制御回路の出力クロック信号を
入力とするクロック・バッファ回路群及び前記クロック
信号制御回路の出力クロック信号を一方の入力、前記動
作モード選択信号をもう一方の入力とする排他的論理和
回路群を備えたクロック・ツリー・シンセシス用回路ブ
ロックとを備え、前記クロック・ツリー・シンセシス用
回路ブロックが、前記ポジティブ・エッジ・トリガ型論
理回路群には、前記クロック・バッファ回路群の出力を
クロック信号として供給し、前記ネガティブ・エッジ・
トリガ型論理回路群には、前記排他的論理和回路群の出
力をクロック信号として供給することを特徴とする。 The structure of the present invention has a normal operation mode and a test operation mode, and includes a group of positive edge trigger type logic circuits which operate with a rising edge of a clock signal and a rising edge of a clock signal. In the normal operation mode, the positive edge trigger type logic circuit group and the negative edge trigger type logic circuit group are included in the logic circuit in which the negative edge trigger type logic circuit group that performs the trigger operation at the falling edge is mixed. A clock signal for supplying a system clock signal as a clock signal, and for supplying a different signal as a clock signal between the positive edge trigger type logic circuit group and the negative edge trigger type logic circuit group in the test operation mode. in the tree circuit is selected by the operation mode selection signal, usually A clock signal control circuit for selecting and outputting the system clock signal in the operation mode, and for selectively outputting the test clock signal in the test operation mode, and a clock buffer receiving the output clock signal of the clock signal control circuit as an input. A clock tree synthesis circuit block including an exclusive OR circuit group having a circuit group and an output clock signal of the clock signal control circuit as one input and the operation mode selection signal as another input, the clock tree synthesis circuit block, wherein the positive edge triggered logic circuits, the output of the clock buffer circuit group supplied as a clock signal, the negative edge
The trigger logic circuit group, and supplying the output of the exclusive OR circuits as a clock signal.
【００１０】また、前記クロック・ツリー・シンセシス
用回路ブロックのクロック・バッファ回路を前記のポジ
ティブ・エッジ・トリガ型論理回路毎に、排他的論理和
回路を前記ネガティブ・エッジ・トリガ型論理回路毎に
設けるようにしたことを特徴とする。In addition, a clock buffer circuit of the clock tree synthesis circuit block is provided for each of the positive edge trigger type logic circuits, and an exclusive OR circuit is provided for each of the negative edge trigger type logic circuits. It is characterized in that it is provided.
【００１１】あるいは、また、前記クロック・ツリー・
シンセシス用回路ブロックのクロック・バッファ回路を
前記のポジティブ・エッジ・トリガ型論理回路群毎に、
排他的論理和回路を前記ネガティブ・エッジ・トリガ型
論理回路群毎に設けるようにしたことを特徴とする。[0011] Alternatively, the clock tree
The clock buffer circuit of the synthesis circuit block is provided for each of the positive edge trigger type logic circuit groups,
An exclusive OR circuit is provided for each of the negative edge trigger type logic circuit groups.
【００１２】また、本発明の別のクロック・ツリー回路
の構成として、テスト動作モード時のクロック信号とし
て、前記ポジティブ・エッジ・トリガ型論理回路群には
テスト・クロック信号をクロック信号として供給し、前
記ネガティブ・エッジ・トリガ型論理回路群には前記テ
スト・クロック信号を反転した信号をクロック信号とし
て供給することができる。Further, another clock tree circuit of the present invention has a configuration in which a clock signal in a test operation mode is used.
A test clock signal is supplied to the positive edge trigger type logic circuit group as a clock signal, and a signal obtained by inverting the test clock signal is supplied to the negative edge trigger type logic circuit group as a clock signal. Can be supplied.
【００１３】[0013]
【発明の実施の形態】本発明の実施の形態について、以
下に図面を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１４】図１は、本発明の第１の実施の形態のクロ
ック・ツリー回路及びクロック・ツリー回路の設計方法
を説明するブロック図である。図１において、１は、通
常動作モードとスキャンパス・テスト動作モードとを有
し、クロック信号７４の立ち上がりエッジでトリガ動作
するポジティブ・エッジ・トリガ型スキャンパス・フリ
ップフロップ群１０及びクロック信号７５の立ち下がり
エッジでトリガ動作するネガティブ・エッジ・トリガ型
スキャンパス・フリップフロップ群１１が混在する論理
回路である。FIG. 1 is a block diagram illustrating a clock tree circuit and a method for designing a clock tree circuit according to a first embodiment of the present invention. In FIG. 1, reference numeral 1 denotes a positive edge trigger type scan path flip-flop group 10 having a normal operation mode and a scan path test operation mode, and performing a trigger operation at a rising edge of a clock signal 74, and a clock signal 75. This is a logic circuit in which a negative edge trigger type scan path flip-flop group 11 that performs a trigger operation at a falling edge is mixed.
【００１５】システム・クロック信号（ＣＬＫ）３、ス
キャンパス・シフト・クロック信号（ＳＣＬＫ）５、動
作モード選択信号（ＡＭＣ）６、セレクタ７、クロック
・ツリー・シンセシス用回路ブロック７１から構成され
るクロック・ツリー回路は、通常動作モード時には、前
記ポジティブ・エッジ・トリガ型スキャンパス・フリッ
プフロップ群及びネガティブ・エッジ・トリガ型スキャ
ンパス・フリップフロップ群の各々にシステム・クロッ
ク信号（ＣＬＫ）３をクロック信号７４・７５として供
給し、スキャンパス・テスト動作モード時には、前記ポ
ジティブ・エッジ・トリガ型スキャンパス・フリップフ
ロップ群にはスキャンパスシフト・クロック信号（ＳＣ
ＬＫ）５をクロック信号７４として、前記ネガティブ・
エッジ・トリガ型スキャンパス・フリップフロップ群に
はスキャンパス・シフト・クロック信号（ＳＣＬＫ）５
を反転した信号をクロック信号７５として供給するクロ
ック・ツリー回路である。A clock comprising a system clock signal (CLK) 3, a scan path shift clock signal (SCLK) 5, an operation mode selection signal (AMC) 6, a selector 7, and a clock tree synthesis circuit block 71. In the normal operation mode, the tree circuit applies a system clock signal (CLK) 3 to each of the positive edge trigger type scan path flip-flop group and the negative edge trigger type scan path flip-flop group. 74 and 75, and in the scan path test operation mode, the positive edge trigger type scan path flip-flop group includes a scan path shift clock signal (SC
LK) 5 as the clock signal 74,
The edge-triggered scan path flip-flop group has a scan path shift clock signal (SCLK) 5
Is a clock tree circuit that supplies a signal obtained by inverting the clock signal as a clock signal 75.
【００１６】スキャンパス・フリップフロップ群１０・
１１は、通常動作モード時には、システム・クロック信
号（ＣＬＫ）３をトリガ・クロック入力として、データ
入力信号１２・１６とデータ出力信号１３、１７の間で
フリップフロップ動作を行う。一方、スキャンパス・テ
スト動作モード時には、これらのスキャンパス・フリッ
プフロップをシリアルに接続して、スキャンパス・シフ
ト・クロック信号（ＳＣＬＫ）５に従って、スキャンパ
ス・データを順次シフト・イン、シフト・アウトするよ
うに動作する。これらのスキャンパス・フリップフロッ
プは、動作モード選択信号（ＡＭＣ）６により、通常動
作モードとスキャンパス・テスト動作モードに切り換え
るようにしている。A scan path flip-flop group 10
11 performs a flip-flop operation between the data input signals 12 and 16 and the data output signals 13 and 17 using the system clock signal (CLK) 3 as a trigger clock input in the normal operation mode. On the other hand, in the scan path test operation mode, these scan path flip-flops are serially connected, and scan path data is sequentially shifted in and out according to scan path shift clock signal (SCLK) 5. To work. These scan path flip-flops are switched between a normal operation mode and a scan path test operation mode by an operation mode selection signal (AMC) 6.
【００１７】セレクタ７は、動作モード選択信号６によ
り、通常動作モード時にはシステム・クロック信号（Ｃ
ＬＫ）３をクロック信号７０として選択出力し、スキャ
ンパス・テスト動作モード時には、スキャンパス・シフ
ト・クロック信号（ＳＣＬＫ）５をクロック信号７０と
して選択出力して、クロック・ツリー・シンセシス用ブ
ロック７１を介して、各スキャンパス・フリップフロッ
プのトリガ・クロック入力に供給する。ここで、クロッ
ク・ツリー・シンセシス用回路ブロック７１はクロック
・バッファ回路群７２及び排他的論理和回路群７３によ
り構成されており、前記のポジティブ・エッジ・トリガ
型スキャンパス・フリップフロップ群１０にはクロック
・バッファ回路群７２を介してクロック信号７０を供給
し、ネガティブ・エッジ・トリガ型スキャンパス・フリ
ップフロップ群１１には排他的論理和回路群７３を介し
てクロック信号７０を供給するようにしている。In response to the operation mode selection signal 6, the selector 7 supplies a system clock signal (C) in the normal operation mode.
LK) 3 as the clock signal 70, and in the scan path test operation mode, select and output the scan path shift clock signal (SCLK) 5 as the clock signal 70, and operate the clock tree synthesis block 71. Through each scan path flip-flop to the trigger clock input. Here, the clock tree synthesis circuit block 71 is composed of a clock buffer circuit group 72 and an exclusive OR circuit group 73, and the positive edge trigger type scan path flip-flop group 10 has The clock signal 70 is supplied via the clock buffer circuit group 72, and the clock signal 70 is supplied to the negative edge trigger type scan path flip-flop group 11 via the exclusive OR circuit group 73. I have.
【００１８】次に、この回路の動作について説明する。
通常動作モード時には、動作モード選択信号（ＡＭＣ）
６を非能動レベル（論理値「０」のレベル）にして、通
常動作モードに設定する。このとき、セレクタ７はシス
テム・クロック信号（ＣＬＫ）３をクロック信号７０と
して選択出力する。このクロック信号７０は、クロック
・ツリー・シンセシス用回路ブロック７１のクロック・
バッファ回路群７２を介してポジティブ・エッジ・トリ
ガ型スキャンパス・フリップフロップ群１０に供給さ
れ、ネガティブ・エッジ・トリガ型スキャンパス・フリ
ップフロップ群１１には、一方の入力に動作モード選択
信号（ＡＭＣ）６を、他方の入力にクロック信号７０を
入力した排他的論理和回路群７３を介して供給されるの
で、この場合には、ポジティブ・エッジ・トリガ型スキ
ャンパス・フリップフロップ群１０にも、ネガティブ・
エッジ・トリガ型スキャンパス・フリップフロップ群１
１にも、立ち上がり、立ち下がりのタイミングが同じク
ロック信号７４・７５が供給され、ポジティブ・エッジ
・トリガ型スキャンパス・フリップフロップ群１０はク
ロック信号７４の立ち上がりエッジでトリガ動作し、ネ
ガティブ・エッジ・トリガ型スキャンパス・フリップフ
ロップ群１１はクロック信号７５の立ち下がりエッジで
トリガ動作して、各々のトリガ動作のタイミングが異な
る。Next, the operation of this circuit will be described.
In the normal operation mode, the operation mode selection signal (AMC)
6 is set to the inactive level (the level of the logical value “0”), and the normal operation mode is set. At this time, the selector 7 selects and outputs the system clock signal (CLK) 3 as the clock signal 70. This clock signal 70 is the clock signal of the clock tree synthesis circuit block 71.
The operation mode selection signal (AMC) is supplied to one input of the positive edge trigger type scan path flip-flop group 11 via the buffer circuit group 72 and to one input of the negative edge trigger type scan path flip-flop group 11. 6) is supplied through the exclusive OR circuit group 73 having the other input to which the clock signal 70 is input. In this case, the positive edge trigger type scan path flip-flop group 10 Negative
Edge-triggered scan path flip-flop group 1
1, the clock signals 74 and 75 having the same rising and falling timings are supplied, and the positive edge trigger type scan path flip-flop group 10 triggers on the rising edge of the clock signal 74 to generate a negative edge signal. The trigger type scan path flip-flop group 11 performs a trigger operation at the falling edge of the clock signal 75, and the timing of each trigger operation is different.
【００１９】一方、スキャンパス・テスト動作モード時
には、動作モード選択信号６を能動レベル（論理値
「１」レベル）にして、スキャンパス・テスト動作モー
ドに設定する。このときセレクタ７は、スキャンパス・
シフト・クロック信号（ＳＣＬＫ）５をクロック信号７
０として選択出力する。このクロック信号７０は、同様
にクロック・ツリー・シンセシス用回路ブロック７１の
クロック・バッファ回路群７２、排他的論理和回路群７
３を介して各々ポジティブ・エッジ・トリガ型スキャン
パス・フリップフロップ群１０、ネガティブ・エッジ・
トリガ型スキャンパス・フリップフロップ群１１に供給
される。このとき、クロック信号７０は排他的論理和回
路群７３により、動作モード選択信号（ＡＭＣ）６の能
動レベル「１」と排他的論理和演算され、反転してネガ
ティブ・エッジ・トリガ型フリップフロップ群１１に供
給され、ポジティブ・エッジ・トリガ型スキャンパス・
フリップフロップ群１０に供給されるクロック信号７４
の立ち上がりエッジと同じタイミングで、クロック信号
７５の立ち下がりエッジが供給されるので、各々のトリ
ガ動作タイミングが同じになる。従って、スキャンパス
・フリップフロップ群１０・１１がスキャンパス・シフ
ト・クロック信号（ＳＣＬＫ）５に同期して、同一のタ
イミングでシフト動作可能になる。On the other hand, in the scan path test operation mode, the operation mode selection signal 6 is set to the active level (logic value "1" level) to set the scan path test operation mode. At this time, the selector 7 sets the scan path
Shift clock signal (SCLK) 5 to clock signal 7
Selectively output as 0. Similarly, the clock signal 70 is supplied to the clock buffer circuit group 72 and the exclusive OR circuit group 7 of the clock tree synthesis circuit block 71.
3, a positive edge trigger type scan path flip-flop group 10, a negative edge
It is supplied to a trigger type scan path flip-flop group 11. At this time, the clock signal 70 is subjected to an exclusive OR operation with the active level “1” of the operation mode selection signal (AMC) 6 by the exclusive OR circuit group 73, and is inverted to be a negative edge trigger type flip-flop group. 11 and a positive edge triggered scan path
Clock signal 74 supplied to flip-flop group 10
The falling edge of the clock signal 75 is supplied at the same timing as the rising edge of. Therefore, the scan path flip-flop groups 10 and 11 can perform the shift operation at the same timing in synchronization with the scan path shift clock signal (SCLK) 5.
【００２０】図４は、このようなクロック・ツリー回路
の設計フローを示す図である。図４で、ステップ１（４
１）は、前記の論理回路１の回路設計をするステップで
ある。ステップ２（４２）は、ステップ１で設計した論
理回路１に対して、スキャンパスを自動構成するステッ
プで、各エッジ・トリガ型フリップフロップを、それぞ
れ対応するエッジ・トリガ型スキャンパス・フリップフ
ロップに置き換え、スキャンパス・フリップフロップ群
１０・１１及び前述したクロック・ツリー回路が自動生
成される。ステップ３（４３）では、ステップ２で生成
されたクロック・ツリー回路に対してクロック・ツリー
・シンセシス処理が実行される。FIG. 4 is a diagram showing a design flow of such a clock tree circuit. In FIG. 4, step 1 (4
1) is a step of designing the circuit of the logic circuit 1. Step 2 (42) is a step of automatically configuring a scan path for the logic circuit 1 designed in Step 1. Each edge-triggered flip-flop is converted to a corresponding edge-triggered scan-path flip-flop. The replacement, the scan path flip-flop groups 10 and 11 and the clock tree circuit described above are automatically generated. In step 3 (43), a clock tree synthesis process is performed on the clock tree circuit generated in step 2.
【００２１】従って、前述したように構成したクロック
・ツリー回路は、図４のフロー・チャートに示すよう
に、単一のクロック・ツリーとして、クロック・ツリー
・シンセシス処理されるので、前記ポジティブ・エッジ
・トリガ型スキャンパス・フリップフロップ群１０とネ
ガティブ・エッジ・トリガ型スキャンパス・フリップフ
ロップ群１１との間にクロック・スキューの問題は発生
しない。Therefore, the clock tree circuit configured as described above is subjected to clock tree synthesis processing as a single clock tree as shown in the flow chart of FIG. No clock skew problem occurs between the trigger type scan path flip-flop group 10 and the negative edge trigger type scan path flip-flop group 11.
【００２２】図２は、本発明の第２の実施の形態のクロ
ック・ツリー回路及びクロック・ツリー回路の設計方法
を説明するブロック図である。この図２は、階層構造を
持つクロック・ツリー回路の任意の１つの階層に、前記
クロック・ツリー・シンセシス用回路ブロックを展開し
た図である。この図からわかるように、前述したクロッ
ク・ツリー・シンセシス用回路ブロック７１のクロック
・バッファ回路あるいは排他的論理和回路は、ポジティ
ブ・エッジ・トリガ型スキャンパス・フリップフロップ
毎に、あるいは、ネガティブ・エッジ・トリガ型スキャ
ンパス・フリップフロップ毎に設けるようにすることも
できるし、また、ポジティブ・エッジ・トリガ型スキャ
ンパス・フリップフロップ群毎に、あるいは、ネガティ
ブ・エッジ・トリガ型スキャンパス・フリップフロップ
群毎に設けるようにすることもできる。FIG. 2 is a block diagram for explaining a clock tree circuit and a method for designing the clock tree circuit according to the second embodiment of the present invention. FIG. 2 is a diagram in which the clock tree synthesis circuit block is developed in an arbitrary hierarchy of a clock tree circuit having a hierarchical structure. As can be seen from this figure, the clock buffer circuit or the exclusive OR circuit of the clock tree synthesis circuit block 71 described above is provided for each positive edge trigger type scan path flip-flop or for each negative edge.・ Each trigger type scan path flip-flop can be provided, or each positive edge trigger type scan path flip-flop group or negative edge trigger type scan path flip-flop group can be provided. It can also be provided for each.
【００２３】図３は、本発明の第３の実施の形態のクロ
ック・ツリー回路及びクロック・ツリー回路の設計方法
を説明するブロック図であり、図６に示した従来例のク
ロック・ツリー回路を、本発明のクロック・ツリー・シ
ンセシス用回路ブロックを使用して構成した例を示す図
である。FIG. 3 is a block diagram for explaining a clock tree circuit and a method for designing the clock tree circuit according to the third embodiment of the present invention. The conventional clock tree circuit shown in FIG. FIG. 1 is a diagram showing an example of a configuration using a clock tree synthesis circuit block of the present invention.
【００２４】このクロック・ツリー回路は、ポジティブ
・エッジ・トリガ型論理回路群３０には、システム・ク
ロック信号（ＣＬＫ）３４とテスト・クロック信号（Ｔ
ＣＬＫ）３５との論理和信号をクロック信号３６として
供給し、ネガティブ・エッジ・トリガ型論理回路群３１
には、システム・クロック信号（ＣＬＫ）３４とテスト
・クロック信号３５を反転した信号との論理積信号をク
ロック信号３７として供給するもので、通常動作モード
時には、前記ポジティブ・エッジ・トリガ型論理回路群
３０と、前記ネガティブ・エッジ・トリガ型論理回路群
３１に同じクロック信号を供給し、テスト動作モード時
には、前記ポジティブ・エッジ・トリガ型論理回路群３
０と、前記ネガティブ・エッジ・トリガ型論理回路群３
１とで異なるクロック信号を供給するクロック・ツリー
回路である。In the clock tree circuit, a system clock signal (CLK) 34 and a test clock signal (T
CLK) 35 is supplied as a clock signal 36, and a negative edge trigger type logic circuit group 31 is provided.
Supplies a logical product signal of a system clock signal (CLK) 34 and a signal obtained by inverting a test clock signal 35 as a clock signal 37. In the normal operation mode, the positive edge trigger type logic circuit The same clock signal is supplied to the group 30 and the negative edge trigger type logic circuit group 31, and in the test operation mode, the positive edge trigger type logic circuit group 3 is supplied.
0 and the negative edge trigger type logic circuit group 3
1 is a clock tree circuit that supplies a different clock signal.
【００２５】図３のクロック・ツリー回路は、システム
・クロック信号（ＣＬＫ）３４とテスト・クロック信号
（ＴＣＬＫ）３５との論理和をとる論理和回路３２と、
本発明のクロック・ツリー・シンセシス用回路ブロック
３３とを備え、クロック・ツリー・シンセシス用回路ブ
ロック３３のクロック・バッファ回路群３８には、前記
論理和回路３２の信号出力４０を入力し、排他的論理和
回路３９には、前記信号出力４０と前記テスト・クロッ
ク信号（ＴＣＬＫ）３５を入力するようにしている。The clock tree circuit shown in FIG. 3 includes a logical sum circuit 32 that performs a logical sum of a system clock signal (CLK) 34 and a test clock signal (TCLK) 35,
A clock tree synthesis circuit block 33 according to the present invention is provided. A signal output 40 of the OR circuit 32 is input to a clock buffer circuit group 38 of the clock tree synthesis circuit block 33, and the exclusive operation is performed. The signal output 40 and the test clock signal (TCLK) 35 are input to the OR circuit 39.
【００２６】図３のクロック・ツリー回路は、通常動作
モード時には、テスト・クロック信号（ＴＣＬＫ）３５
を、非能動レベル（論理値「０」レベル）に設定するこ
とで、ポジティブ・エッジ・トリガ型論理回路群３０
と、ネガティブ・エッジ・トリガ型論理回路群３１に同
じシステム・クロック信号（ＣＬＫ）を供給し、テスト
動作モード時には、システム・クロック信号（ＣＬＫ）
３４を能動レベルあるいは非能動レベルの一方に固定
し、テスト・クロック信号（ＴＣＬＫ）３５を供給する
と、システム・クロック信号（ＣＬＫ）が非能動レベル
（論理値「０」レベル）に固定されている場合には、前
記ポジティブ・エッジ・トリガ型論理回路群３０にはテ
スト・クロック信号（ＴＣＬＫ）を供給するが、クロッ
ク信号３７は論理値「０」レベルに固定し、前記ネガテ
ィブ・エッジ・トリガ型論理回路群３１にはクロック信
号を供給しない。In the normal operation mode, the clock tree circuit shown in FIG. 3 has a test clock signal (TCLK) 35.
Is set to an inactive level (logic value “0” level), so that the positive edge trigger type logic circuit group 30
And the same system clock signal (CLK) is supplied to the negative edge trigger type logic circuit group 31, and in the test operation mode, the system clock signal (CLK) is supplied.
When the test clock signal (TCLK) 35 is supplied by fixing 34 to one of the active level and the inactive level, the system clock signal (CLK) is fixed to the inactive level (logic value “0” level). In this case, a test clock signal (TCLK) is supplied to the positive edge trigger type logic circuit group 30, but the clock signal 37 is fixed at a logic "0" level, and the negative edge trigger type No clock signal is supplied to the logic circuit group 31.
【００２７】一方、システム・クロック信号（ＣＬＫ）
３４が能動レベル（論理値「１」レベル）に固定されて
いる場合には、ネガティブ・エッジ・トリガ型論理回路
群３１には、テスト・クロック信号（ＴＣＬＫ）３５を
反転した信号をクロック信号３７として供給するが、ク
ロック信号３６は論理値「１」レベルに固定し、前記ポ
ジティブ・エッジ・トリガ型論理回路群３０にはクロッ
ク信号は供給しない。On the other hand, the system clock signal (CLK)
When 34 is fixed at the active level (logic value “1” level), the negative edge trigger type logic circuit group 31 includes a clock signal 37 obtained by inverting the test clock signal (TCLK) 35. However, the clock signal 36 is fixed at the logical value “1” level, and the clock signal is not supplied to the positive edge trigger type logic circuit group 30.
【００２８】このように、図３のクロック・ツリー回路
は、システム・クロック信号（ＣＬＫ）ラインが固定値
故障の場合には、テスト動作モード時に、ポジティブ・
エッジ・トリガ型論理回路群３０とネガティブ・エッジ
・トリガ型論理回路群３１のどちらがトリガ動作してい
るかを確認することで、システム・クロック信号の固定
故障のレベルを検出することを可能にする。そして、こ
の場合にも、ポジティブ・エッジ・トリガ型論理回路
群、ネガティブ・エッジ・トリガ型論理回路群のそれぞ
れにクロック信号を供給するクロック・ツリー回路が、
単一のクロック・ツリーとしてクロック・ツリー・シン
セシス処理されるので、クロック・スキューの問題が発
生しない。As described above, the clock tree circuit shown in FIG. 3 operates in the positive operation mode in the test operation mode when the system clock signal (CLK) line has a fixed value fault.
By confirming which of the edge trigger type logic circuit group 30 and the negative edge trigger type logic circuit group 31 is performing a trigger operation, it is possible to detect the level of the fixed failure of the system clock signal. And also in this case, a clock tree circuit that supplies a clock signal to each of the positive edge trigger type logic circuit group and the negative edge trigger type logic circuit group,
Clock tree synthesis is performed as a single clock tree, so that there is no clock skew problem.
【００２９】[0029]
【発明の効果】以上のように、本発明のクロック・ツリ
ー回路、及び、クロック・ツリー回路の設計方法によれ
ば、本発明のクロック・ツリー・シンセシス用回路ブロ
ックを使用することで、異なったエッジ・トリガ型の論
理回路群にクロック信号を供給するクロック・ツリー回
路を単一のクロック・ツリー回路として扱うことができ
るので、クロック・スキューの問題がないクロック・ツ
リー回路を構成できるという効果がある。As described above, according to the clock tree circuit and the design method of the clock tree circuit of the present invention, the use of the clock tree synthesis circuit block of the present invention makes it different. A clock tree circuit that supplies a clock signal to a group of edge-triggered logic circuits can be treated as a single clock tree circuit, which has the effect of configuring a clock tree circuit without clock skew problems. is there.
【図１】本発明の第１の実施の形態のクロック・ツリー
回路及びクロック・ツリー回路の設計方法を説明するブ
ロック図である。FIG. 1 is a block diagram illustrating a clock tree circuit and a method for designing a clock tree circuit according to a first embodiment of this invention.
【図２】本発明の第２の実施の形態のクロック・ツリー
回路及びクロック・ツリー回路の設計方法を説明するブ
ロック図である。FIG. 2 is a block diagram illustrating a clock tree circuit and a method for designing a clock tree circuit according to a second embodiment of the present invention.
【図３】本発明の第３の実施の形態のクロック・ツリー
回路及びクロック・ツリー回路の設計方法を説明するブ
ロック図である。FIG. 3 is a block diagram illustrating a clock tree circuit and a method for designing a clock tree circuit according to a third embodiment of the present invention.
【図４】本発明のクロック・ツリー回路の設計方法の手
順を説明するフローチャートである。FIG. 4 is a flowchart illustrating a procedure of a method for designing a clock tree circuit according to the present invention.
【図５】従来のクロック・ツリー回路及びクロック・ツ
リー回路の設計方法を説明するブロック図である。FIG. 5 is a block diagram illustrating a conventional clock tree circuit and a method for designing the clock tree circuit.
【図６】従来の別のクロック・ツリー回路及びクロック
・ツリー回路の設計方法を説明するブロック図である。FIG. 6 is a block diagram illustrating another conventional clock tree circuit and a method of designing a clock tree circuit.
１ 論理回路 ３ システム・クロック信号（ＣＬＫ） ５ スキャンパス・シフト・クロック信号（ＳＣＬ
Ｋ） ６ 動作モード選択信号（ＡＭＣ） ７ セレクタ １０ ポジティブ・エッジ・トリガ型スキャンパス・
フリップフロップ群 １１ ネガティブ・エッジ・トリガ型スキャンパス・
フリップフロップ群 １２ データ信号入力 １３ データ信号出力 １４ スキャンパス・データ信号入力 １５ スキャンパス・データ信号出力 １６ データ信号入力 １７ データ信号出力 １８ スキャンパス・データ信号入力 １９ スキャンパス・データ信号出力 ２０ ポジティブ・エッジ・トリガ型スキャンパス・
フリップフロップ群 ２１ ネガティブ・エッジ・トリガ型スキャンパス・
フリップフロップ群 ２２ クロック・ツリー回路 ２３ 本発明のクロック・ツリー・シンセシス用回路
ブロック ２４、２５ クロック・ツリー・シンセシス用バッフ
ァ・ブロック ３０ ポジティブ・エッジ・トリガ型論理回路群 ３１ ネガティブ・エッジ・トリガ型論理回路群 ３２ 論理和回路 ３３ 本発明のクロック・ツリー・シンセシス用回路
ブロック ３４ システム・クロック信号（ＣＬＫ） ３５ テスト・クロック信号（ＴＣＬＫ） ３６、３７ クロック信号 ３８ クロック・バッファ回路群 ３９ 排他的論理和回路群 ４０ 論理和回路３２の信号出力 ４１ 本発明のクロック・ツリー回路の設計方法のス
テップ１ ４２ 本発明のクロック・ツリー回路の設計方法のス
テップ２ ４３ 本発明のクロック・ツリー回路の設計方法のス
テップ３ ５０ クロック信号制御回路 ５１ 第１のセレクタ ５２ 第２のセレクタ ５３ システム・クロック信号（ＣＬＫ） ５４ テスト・クロック信号（ＳＣＬＫ） ５５ 動作モード選択信号（ＡＭＣ） ５６、５７ クロック信号 ５８、５９ クロック・ツリー・シンセシス用バッフ
ァ・ブロック ６０ システム・クロック信号（ＣＬＫ） ６１ テスト・クロック信号（ＴＣＬＫ） ６２ 論理和回路 ６３ 論理積回路 ６４、６５ クロック信号 ６６、６７ クロック・ツリー・シンセシス用バッフ
ァ・ブロック ７０ クロック信号 ７１ 本発明のクロック・ツリー・シンセシス用回路
ブロック ７２ クロック・バッファ回路群 ７３ 排他的論理和回路群 ８０ ポジティブ・エッジ・トリガ型論理回路群 ８１ ネガティブ・エッジ・トリガ型論理回路群 ９０ ポジティブ・エッジ・トリガ型論理回路群 ９１ ネガティブ・エッジ・トリガ型論理回路群1 Logic circuit 3 System clock signal (CLK) 5 Scan path shift clock signal (SCL
K) 6 Operation mode selection signal (AMC) 7 Selector 10 Positive edge trigger type scan path
Flip-flop group 11 Negative edge trigger type scan path
Flip-flop group 12 data signal input 13 data signal output 14 scan path data signal input 15 scan path data signal output 16 data signal input 17 data signal output 18 scan path data signal input 19 scan path data signal output 20 positive Edge-triggered scan path
Flip-flops 21 Negative edge trigger type scan path
Flip-flop group 22 Clock tree circuit 23 Circuit block for clock tree synthesis of the present invention 24, 25 Buffer block for clock tree synthesis 30 Positive edge trigger type logic circuit group 31 Negative edge trigger type logic Circuit group 32 OR circuit 33 Circuit block for clock tree synthesis of the present invention 34 System clock signal (CLK) 35 Test clock signal (TCLK) 36, 37 Clock signal 38 Clock buffer circuit group 39 Exclusive OR Circuit group 40 Signal output of OR circuit 32 41 Step 1 of clock tree circuit designing method of the present invention 42 Step 2 of clock tree circuit designing method of the present invention 43 43 Clock tree circuit designing method of the present invention Step 3 50 Clock signal control circuit 51 First selector 52 Second selector 53 System clock signal (CLK) 54 Test clock signal (SCLK) 55 Operation mode selection signal (AMC) 56, 57 Clock signal 58, 59 Clock tree Synthesis buffer block 60 System clock signal (CLK) 61 Test clock signal (TCLK) 62 OR circuit 63 AND circuit 64, 65 Clock signal 66, 67 Clock tree synthesis buffer block 70 Clock signal 71 Clock tree synthesis circuit block of the present invention 72 Clock buffer circuit group 73 Exclusive OR circuit group 80 Positive edge trigger type logic circuit group 81 Negative edge trigger type logic circuit group 90 Positive Edge-triggered logic circuits 91 Negative edge-triggered logic circuits
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０３Ｋ 5/15 Ｐ (56)参考文献 特開 昭61−216047（ＪＰ，Ａ) 特開 昭63−222275（ＪＰ，Ａ) 特開 平10−332788（ＪＰ，Ａ) 特開 平６−102316（ＪＰ，Ａ) 特公 平８−27335（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 G01R 31/28 ──────────────────────────────────────────────────続 き Continuation of the front page (51) Int.Cl. 7 Identification symbol FI H03K 5/15 P (56) References JP-A-61-216047 (JP, A) JP-A-63-222275 (JP, A) JP-A-10-332788 (JP, A) JP-A-6-102316 (JP, A) JP 8-27335 (JP, B2) (58) Fields investigated (Int. Cl. 7 , DB name) G06F 17/50 G01R 31/28
Claims (6)
有し、クロック信号の立ち上がりエッジでトリガ動作す
るポジティブ・エッジ・トリガ型論理回路群及びクロッ
ク信号の立ち下がりエッジでトリガ動作するネガティブ
・エッジ・トリガ型論理回路群が混在する論理回路に、
通常動作モード時には、前記ポジティブ・エッジ・トリ
ガ型論理回路群及びネガティブ・エッジ・トリガ型論理
回路群の各々にシステム・クロック信号をクロック信号
として供給し、テスト動作モード時には、前記ポジティ
ブ・エッジ・トリガ型論理回路群と、前記ネガティブ・
エッジ・トリガ型論理回路群とで異なる信号をクロック
信号として供給するクロック・ツリー回路において、動
作モード選択信号により選択され、通常動作モ−ド時に
は前記システム・クロック信号を選択出力し、テスト動
作モード時には、テスト・クロック信号を選択出力する
クロック信号制御回路と、前記クロック信号制御回路の
出力クロック信号を入力とするクロック・バッファ回路
群及び前記クロック信号制御回路の出力クロック信号を
一方の入力、前記動作モード選択信号をもう一方の入力
とする排他的論理和回路群を備えたクロック・ツリー・
シンセシス用回路ブロックとを備え、前記クロック・ツ
リー・シンセシス用回路ブロックが、前記ポジティブ・
エッジ・トリガ型論理回路群には前記クロック・バッフ
ァ回路群の出力をクロック信号として供給し、前記ネガ
ティブ・エッジ・トリガ型論理回路群には、前記排他的
論理和回路群の出力をクロック信号として供給すること
を特徴とするクロック・ツリー回路。1. A positive edge trigger type logic circuit group having a normal operation mode and a test operation mode and performing a trigger operation at a rising edge of a clock signal, and a negative edge triggering circuit performing a trigger operation at a falling edge of a clock signal. In a logic circuit where trigger type logic circuits are mixed,
In the normal operation mode, a system clock signal is supplied as a clock signal to each of the positive edge trigger type logic circuit group and the negative edge trigger type logic circuit group, and in the test operation mode, the positive edge trigger type Type logic circuit group and the negative
In the clock tree circuit for supplying different signals between edge triggered logic circuits as a clock signal, the dynamic
Selected by work mode selection signal, the normal operating mode - the time of de-output selecting said system clock signal, the test operation mode, the clock signal control circuit for selectively outputting the test clock signal, the output of the clock signal control circuit A clock tree comprising a clock buffer circuit group receiving a clock signal and an exclusive OR circuit group receiving the output clock signal of the clock signal control circuit at one input and the operation mode selection signal at the other input・
A circuit block for synthesis, wherein the circuit block for clock tree synthesis comprises:
The edge triggered logic circuits provides an output of the clock buffer circuit group as a clock signal, wherein the negative edge triggered logic circuits, the output of the exclusive OR circuits as a clock signal A clock tree circuit characterized by providing.
て、前記ポジティブ・エッジ・トリガ型論理回路群には
テスト・クロック信号をクロック信号として供給し、前
記ネガティブ・エッジ・トリガ型論理回路群には前記テ
スト・クロック信号を反転した信号をクロック信号とし
て供給する請求項１記載のクロック・ツリー回路。2. A clock signal in a test operation mode.
Therefore, the positive edge trigger type logic circuit group includes
Supply the test clock signal as a clock signal and
The above-mentioned text is included in the negative edge trigger type logic circuit group.
A signal obtained by inverting the strike clock signal is used as a clock signal.
2. The clock tree circuit according to claim 1, wherein the clock tree circuit supplies the clock tree circuit.
路ブロックのクロック・バッファ回路を前記のポジティ
ブ・エッジ・トリガ型論理回路毎に、排他的論理和回路
を前記ネガティブ・エッジ・トリガ型論理回路毎に設け
るようにした請求項１または２記載のクロック・ツリー
回路。3. A clock buffer circuit of the clock tree synthesis circuit block is provided for each of the positive edge trigger type logic circuits, and an exclusive OR circuit is provided for each of the negative edge trigger type logic circuits. 3. The clock tree circuit according to claim 1, wherein the clock tree circuit is provided.
路ブロックのクロック・バッファ回路を前記のポジティ
ブ・エッジ・トリガ型論理回路群毎に、排他的論理和回
路を前記ネガティブ・エッジ・トリガ型論理回路群毎に
設けるようにした請求項１または２記載のクロック・ツ
リー回路。4. A clock buffer circuit of said clock tree synthesis circuit block is provided for each said positive edge trigger type logic circuit group, and an exclusive OR circuit is provided for said negative edge trigger type logic circuit group. 3. The clock tree circuit according to claim 1, wherein said clock tree circuit is provided for each clock.
・フリップフロップのデータ・シフト動作モードであ
り、前記テスト・クロック信号がスキャンパス・シフト
・クロック信号であり、前記ポジティブ・エッジ・トリ
ガ型論理回路群がポジティブ・エッジ・トリガ型スキャ
ンパス・フリップフロップ群であり、前記ネガティブ・
エッジ・トリガ型論理回路群がネガティブ・エッジ・ト
リガ型スキャンパス・フリップフロップ群である請求項
１、２、３または４記載のクロック・ツリー回路。5. The test operation mode is a data shift operation mode of a scan path flip-flop, the test clock signal is a scan path shift clock signal, and the positive edge trigger type logic circuit is provided. Group is a positive edge triggered scan path flip-flop group, and the negative
The group of edge-triggered logic circuits is a group of negative-edge-triggered scanpath flip-flops.
5. The clock tree circuit according to 1, 2, 3, or 4 .
有し、クロック信号の立ち上がりエッジでトリガ動作す
るポジティブ・エッジ・トリガ型論理回路群及びクロッ
ク信号の立ち下がりエッジでトリガ動作するネガティブ
・エッジ・トリガ型論理回路群が混在する論理回路に、
通常動作モード時には、前記ポジティブ・エッジ・トリ
ガ型論理回路群及びネガティブ・エッジ・トリガ型論理
回路群の各々にシステム・クロック信号をクロック信号
として供給し、テスト動作モード時には、前記ポジティ
ブ・エッジ・トリガ型論理回路群と、前記ネガティブ・
エッジ・トリガ型論理回路群とで異なる信号をクロック
信号として供給するようにしたクロック・ツリー回路に
おいて、前記テスト動作モードが、前記システム・クロ
ック信号の故障検出動作モードであり、前記システム・
クロック信号と前記テスト・クロック信号との論理和を
とる論理和回路と、前記論理和回路の出力クロック信号
を入力とするクロック・バッファ回路群及び、前記論理
和回路の出力クロック信号を一方の入力、テスト・クロ
ック信号をもう一方の入力とする排他的論理和回路群を
備えたクロック・ツリー・シンセシス用回路ブロックと
を備え、前記クロック・ツリー・シンセシス用回路ブロ
ックが、前記ポジティブ・エッジ・トリガ型論理回路群
には、そのクロック・バッファ回路群の出力を供給し、
前記ネガティブ・エッジ・トリガ型論理回路群には、そ
の排他的論理和回路群の出力を供給することを特徴とす
るクロック・ツリー回路。6. A positive edge trigger type logic circuit group having a normal operation mode and a test operation mode and performing a trigger operation at a rising edge of a clock signal, and a negative edge trigger group performing a trigger operation at a falling edge of a clock signal. In a logic circuit where trigger type logic circuits are mixed,
In the normal operation mode, a system clock signal is supplied as a clock signal to each of the positive edge trigger type logic circuit group and the negative edge trigger type logic circuit group, and in the test operation mode, the positive edge trigger type Type logic circuit group and the negative
In a clock tree circuit configured to supply a different signal as a clock signal to a group of edge-triggered logic circuits, the test operation mode is a failure detection operation mode of the system clock signal;
A logical sum circuit for calculating a logical sum of a clock signal and the test clock signal, a group of clock buffer circuits to which an output clock signal of the logical sum circuit is input, and one input of an output clock signal of the logical sum circuit A clock tree synthesis circuit block having an exclusive-OR circuit group having a test clock signal as another input, wherein the clock tree synthesis circuit block includes the positive edge trigger. The output of the clock buffer circuit group is supplied to the type logic circuit group,
A clock tree circuit, wherein the output of the exclusive OR circuit group is supplied to the negative edge trigger type logic circuit group.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP18272299A JP3328229B2 (en) | 1999-06-29 | 1999-06-29 | Clock tree circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18272299A JP3328229B2 (en) | 1999-06-29 | 1999-06-29 | Clock tree circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001013223A JP2001013223A (en) | 2001-01-19 |
| JP3328229B2 true JP3328229B2 (en) | 2002-09-24 |
Family
ID=16123311
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| JP (1) | JP3328229B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI287187B (en) * | 2005-08-17 | 2007-09-21 | Ind Tech Res Inst | Opposite-phase scheme for peak current reduction |
| US7484149B2 (en) | 2006-03-14 | 2009-01-27 | International Business Machines Corporation | Negative edge flip-flops for muxscan and edge clock compatible LSSD |
-
1999
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| Publication number | Publication date |
|---|---|
| JP2001013223A (en) | 2001-01-19 |
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