JP3326949B2 - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
- Publication number
- JP3326949B2 JP3326949B2 JP00854294A JP854294A JP3326949B2 JP 3326949 B2 JP3326949 B2 JP 3326949B2 JP 00854294 A JP00854294 A JP 00854294A JP 854294 A JP854294 A JP 854294A JP 3326949 B2 JP3326949 B2 JP 3326949B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- power supply
- mos transistor
- channel mos
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】[0001]
【産業上の利用分野】本発明は、基準電圧発生回路と、
外部から供給される外部電源電圧を降圧し、基準電圧発
生回路から出力される基準電圧と同一電圧の降圧電圧を
出力する降圧回路とを内蔵して構成される半導体集積回
路に関する。BACKGROUND OF THE INVENTION The present invention relates to a reference voltage generating circuit,
The present invention relates to a semiconductor integrated circuit including a step-down circuit that steps down an external power supply voltage supplied from the outside and outputs a step-down voltage that is the same as the reference voltage output from the reference voltage generation circuit.
【０００２】[0002]
【従来の技術】従来、この種の半導体集積回路として、
図１１に、その要部を示すようなものが知られている。2. Description of the Related Art Conventionally, as this kind of semiconductor integrated circuit,
FIG. 11 shows an example of a main part thereof.
【０００３】図中、１は基準電圧ＶＲＥＦを出力する基
準電圧発生回路であり、２は外部から供給される外部電
源電圧ＶＣＣを供給するＶＣＣ電源線、３〜５は抵抗、
６、７はエンハンスメント形のｎＭＯＳトランジスタ
（ｎチャネルＭＯＳトランジスタ）、８、９はデプレッ
ション形のｎＭＯＳトランジスタである。In the figure, reference numeral 1 denotes a reference voltage generating circuit for outputting a reference voltage VREF, 2 denotes a VCC power supply line for supplying an external power supply voltage VCC supplied from the outside, 3 to 5 resistors,
Reference numerals 6 and 7 denote enhancement-type nMOS transistors (n-channel MOS transistors), and reference numerals 8 and 9 depletion-type nMOS transistors.
【０００４】また、１０は外部から供給される外部電源
電圧ＶＣＣを降圧する降圧回路であり、１１はＶＣＣ電
源線、１２はレギュレータ・トランジスタをなすエンハ
ンスメント形のｐＭＯＳトランジスタ（ｐチャネルＭＯ
Ｓトランジスタ）、１３はオペアンプ、ＶＩＩＡは外部
電源電圧ＶＣＣを降圧してなる降圧電圧である。A step-down circuit 10 steps down an external power supply voltage VCC supplied from the outside. Reference numeral 11 denotes a VCC power supply line, and reference numeral 12 denotes an enhancement-type pMOS transistor (p-channel MO transistor) serving as a regulator transistor.
S transistor), 13 is an operational amplifier, and VIIA is a step-down voltage obtained by stepping down the external power supply voltage VCC.
【０００５】また、１４は降圧回路１０から出力される
降圧電圧ＶＩＩＡを電源電圧として動作する内部回路で
ある。An internal circuit 14 operates using the step-down voltage VIIA output from the step-down circuit 10 as a power supply voltage.
【０００６】ここに、基準電圧発生回路１は、エンハン
スメント形のｎＭＯＳトランジスタのスレッショルド電
圧をＶＴＨn-E、デプレッション形のｎＭＯＳトランジ
スタのスレッショルド電圧をＶＴＨn-Dとした場合、基
準電圧ＶＲＥＦとして、２×ＶＴＨn-E＋２×｜ＶＴＨ
n-D｜なる電圧を出力するというものである。Here, when the threshold voltage of the enhancement type nMOS transistor is set to VTH nE and the threshold voltage of the depletion type nMOS transistor is set to VTH nD , the reference voltage generation circuit 1 sets 2 × VTH nE +2 as the reference voltage VREF. × ｜ VTH
nD |.
【０００７】また、降圧回路１０は、外部電源電圧ＶＣ
ＣをｐＭＯＳトランジスタ１２で降圧し、このｐＭＯＳ
トランジスタ１２のドレインに得られる降圧電圧ＶＩＩ
Ａをオペアンプ１３の逆相入力端子にフィードバックし
て、オペアンプ１３の出力によりｐＭＯＳトランジスタ
１２のゲート電圧を制御し、基準電圧ＶＲＥＦと同一電
圧の降圧電圧ＶＩＩＡを出力するというものである。The step-down circuit 10 has an external power supply voltage VC
C is stepped down by a pMOS transistor 12, and this pMOS
Step-down voltage VII obtained at drain of transistor 12
A is fed back to the opposite-phase input terminal of the operational amplifier 13, the gate voltage of the pMOS transistor 12 is controlled by the output of the operational amplifier 13, and a step-down voltage VIIA having the same voltage as the reference voltage VREF is output.
【０００８】[0008]
【発明が解決しようとする課題】ここに、基準電圧発生
回路１を構成するｎＭＯＳトランジスタ８、９には外部
電源電圧ＶＣＣが印加されるのに対して、内部回路１４
を構成するトランジスタには降圧電圧ＶＩＩＡが印加さ
れる。Here, while the external power supply voltage VCC is applied to the nMOS transistors 8 and 9 constituting the reference voltage generating circuit 1, the internal circuit 14
Are applied with the step-down voltage VIIA.
【０００９】このため、ｎＭＯＳトランジスタ８、９の
ゲート酸化膜を内部回路１４を構成するトランジスタの
ゲート酸化膜と同一のプロセスで形成し、ｎＭＯＳトラ
ンジスタ８、９のゲート酸化膜を内部回路１４を構成す
るトランジスタのゲート酸化膜と同一の膜厚とする場合
には、耐圧不足となり、安定した動作を保証することが
できない。For this reason, the gate oxide films of the nMOS transistors 8 and 9 are formed by the same process as the gate oxide films of the transistors constituting the internal circuit 14, and the gate oxide films of the nMOS transistors 8 and 9 constitute the internal circuit 14. If the thickness of the gate oxide film is the same as that of the transistor, the breakdown voltage becomes insufficient and stable operation cannot be guaranteed.
【００１０】ここに、ｎＭＯＳトランジスタ８、９のゲ
ート酸化膜を内部回路１４を構成するトランジスタのゲ
ート酸化膜よりも厚く形成する場合には、基準電圧発生
回路１の動作の安定化を図ることができるが、このよう
にする場合には、プロセスが複雑化してしまうという問
題点があった。Here, when the gate oxide films of the nMOS transistors 8 and 9 are formed thicker than the gate oxide films of the transistors constituting the internal circuit 14, the operation of the reference voltage generating circuit 1 must be stabilized. However, in this case, there is a problem that the process becomes complicated.
【００１１】また、このような基準電圧発生回路１を内
蔵する半導体集積回路においては、試験時、基準電圧Ｖ
ＲＥＦと異なる電圧の基準電圧を外部から供給する場合
がある。In a semiconductor integrated circuit incorporating such a reference voltage generating circuit 1, a reference voltage V
A reference voltage different from REF may be supplied from outside.
【００１２】この場合においては、外部から供給される
基準電圧が基準電圧発生回路１から出力される基準電圧
ＶＲＥＦよりも高電圧の場合には、外部から供給される
基準電圧は基準電圧発生回路１から出力される基準電圧
ＶＲＥＦに打ち勝つので、基準電圧ＶＲＥＦよりも高電
圧の基準電圧をオペアンプ１３の正相入力端子に供給す
ることができる。In this case, when the reference voltage supplied from outside is higher than reference voltage VREF output from reference voltage generation circuit 1, the reference voltage supplied from outside is applied to reference voltage generation circuit 1. , The reference voltage higher than the reference voltage VREF can be supplied to the positive-phase input terminal of the operational amplifier 13.
【００１３】これに対して、外部から供給される基準電
圧が基準電圧発生回路１から出力される基準電圧ＶＲＥ
Ｆよりも低電圧の場合には、外部から供給される基準電
圧は基準電圧発生回路１から出力される基準電圧ＶＲＥ
Ｆに打ち勝つことができず、このままの回路では、試験
時、基準電圧ＶＲＥＦよりも低電圧の基準電圧をオペア
ンプ１３の正相入力端子に供給することができない。On the other hand, a reference voltage supplied from outside is applied to reference voltage VRE output from reference voltage generating circuit 1.
When the voltage is lower than F, the reference voltage supplied from the outside is the reference voltage VRE output from the reference voltage generation circuit 1.
F cannot be overcome, and the circuit as it is cannot supply a reference voltage lower than the reference voltage VREF to the positive-phase input terminal of the operational amplifier 13 during the test.
【００１４】本発明は、かかる点に鑑み、基準電圧発生
回路を構成するトランジスタのゲート酸化膜と、降圧電
圧を電源電圧として動作する内部回路を構成するトラン
ジスタのゲート酸化膜とを同一のプロセスで形成して同
一の膜厚としても、基準電圧発生回路の安定した動作を
確保することができると共に、試験時、降圧回路に対し
て、基準電圧発生回路が出力する基準電圧よりも低電圧
の基準電圧を外部から供給することができるようにした
半導体集積回路を提供することを目的とする。According to the present invention, in view of the above, the gate oxide film of the transistor forming the reference voltage generating circuit and the gate oxide film of the transistor forming the internal circuit operating using the step-down voltage as the power supply voltage are formed in the same process. Even if the same film thickness is formed, the stable operation of the reference voltage generation circuit can be ensured, and at the time of the test, the reference voltage lower than the reference voltage output from the reference voltage generation circuit is applied to the step-down circuit. It is an object of the present invention to provide a semiconductor integrated circuit in which a voltage can be supplied from outside.
【００１５】[0015]
【課題を解決するための手段】本発明による半導体集積
回路は、図１に原理説明図を示すように、基準電圧発生
回路１５と、昇圧回路１６と、スイッチ素子１７と、降
圧回路１８と、降圧回路１８から出力される降圧電圧Ｖ
ＩＩＡを電源電圧として動作する内部回路１９とを設け
て構成される。As shown in FIG. 1, a semiconductor integrated circuit according to the present invention comprises a reference voltage generating circuit 15, a booster circuit 16, a switch element 17, a step-down circuit 18, Step-down voltage V output from step-down circuit 18
An internal circuit 19 that operates using IIA as a power supply voltage is provided.
【００１６】ここに、基準電圧発生回路１５は、基準電
圧ＶＲＥＦを出力するものであり、昇圧回路１６は、基
準電圧発生回路１５から出力される基準電圧ＶＲＥＦを
外部から供給される外部電源電圧ＶＣＣよりも低電圧の
範囲で昇圧するものである。Here, the reference voltage generating circuit 15 outputs the reference voltage VREF, and the boosting circuit 16 outputs the reference voltage VREF output from the reference voltage generating circuit 15 to the external power supply voltage VCC supplied from the outside. The voltage is boosted in a lower voltage range.
【００１７】また、スイッチ素子１７は、入力端１７Ａ
を昇圧回路１６の昇圧電圧出力端１６Ａに接続され、出
力端１７Ｂを基準電圧発生回路１５の電源電圧入力端１
５Ａに接続され、通常動作時は、電源投入によって導通
状態とされ、試験時は、制御端１７Ｃに所定の電圧ＶＡ
を印加されることにより、非導通状態とされるものであ
る。The switch element 17 has an input terminal 17A.
Is connected to the boosted voltage output terminal 16A of the booster circuit 16, and the output terminal 17B is connected to the power supply voltage input terminal 1 of the reference voltage generation circuit 15.
5A, and is turned on when the power is turned on during normal operation, and a predetermined voltage VA is applied to the control terminal 17C during testing.
Is applied to make a non-conductive state.
【００１８】また、降圧回路１８は、外部から供給され
る外部電源電圧ＶＣＣを降圧し、基準電圧ＶＲＥＦと同
一電圧の降圧電圧ＶＩＩＡを出力するものである。The step-down circuit 18 steps down the external power supply voltage VCC supplied from the outside and outputs a step-down voltage VIIA having the same voltage as the reference voltage VREF.
【００１９】[0019]
【作用】本発明においては、通常動作時、スイッチ素子
１７は導通状態とされるので、昇圧回路１６から出力さ
れる昇圧電圧ＶＩＩＢがスイッチ素子１７を介して基準
電圧発生回路１５に電源電圧として供給される。In the present invention, the switch element 17 is turned on during normal operation, so that the boosted voltage VIIB output from the booster circuit 16 is supplied to the reference voltage generating circuit 15 via the switch element 17 as the power supply voltage. Is done.
【００２０】ここに、昇圧回路１６は、基準電圧ＶＲＥ
Ｆを外部電源電圧ＶＣＣよりも低電圧の範囲で昇圧する
ものとされており、昇圧電圧ＶＩＩＢは外部電源電圧Ｖ
ＣＣよりも低電圧とされる。Here, the booster circuit 16 supplies the reference voltage VRE
F is boosted in a range lower than the external power supply voltage VCC, and the boosted voltage VIIB is
The voltage is lower than CC.
【００２１】このように、本発明においては、通常動作
時、基準電圧発生回路１５は、外部電源電圧ＶＣＣより
も低電圧の昇圧電圧ＶＩＩＢを電源電圧として動作する
ようにされている。As described above, in the present invention, during normal operation, the reference voltage generating circuit 15 operates using the boosted voltage VIIB which is lower than the external power supply voltage VCC as the power supply voltage.
【００２２】したがって、基準電圧発生回路１５を構成
するトランジスタのゲート酸化膜と、降圧電圧ＶＩＩＡ
を電源電圧として動作する内部回路１９を構成するトラ
ンジスタのゲート酸化膜とを同一のプロセスで形成して
同一の膜厚としても、基準電圧発生回路１５を構成する
トランジスタのゲート酸化膜の耐圧不足による不安定動
作を招くことがなく、基準電圧発生回路１５の安定した
動作を確保することができる。Therefore, the gate oxide film of the transistor constituting reference voltage generating circuit 15 and the step-down voltage VIIA
Even if the gate oxide film of the transistor constituting the internal circuit 19 which operates using the power supply voltage as the power supply voltage is formed in the same process and has the same film thickness, the gate oxide film of the transistor constituting the reference voltage generating circuit 15 may have an insufficient withstand voltage. Unstable operation is not caused, and stable operation of the reference voltage generation circuit 15 can be ensured.
【００２３】また、本発明においては、スイッチ素子１
７の制御端１７Ｃに所定の電圧ＶＡを印加することによ
り、スイッチ素子１７を非導通状態とし、基準電圧発生
回路１５を非活性状態にすることができるので、試験
時、降圧回路１８に対して、基準電圧発生回路１５から
出力される基準電圧ＶＲＥＦよりも低電圧の基準電圧を
供給することができる。In the present invention, the switching element 1
By applying a predetermined voltage VA to the control terminal 17C of the switch 7, the switch element 17 can be turned off and the reference voltage generating circuit 15 can be turned off. , A reference voltage lower than the reference voltage VREF output from the reference voltage generation circuit 15 can be supplied.
【００２４】[0024]
【実施例】以下、図２〜図１０を参照して、本発明の第
１実施例〜第７実施例について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The first to seventh embodiments of the present invention will be described below with reference to FIGS.
【００２５】第１実施例・・図２、図３ 図２は本発明の第１実施例の要部を示す回路図である。
図中、２１は基準電圧ＶＲＥＦを出力する基準電圧発生
回路であり、２２〜２４は抵抗、２５、２６はエンハン
スメント形のｎＭＯＳトランジスタ、２７、２８はデプ
レッション形のｎＭＯＳトランジスタである。First Embodiment FIG. 2, FIG. 3 FIG. 2 is a circuit diagram showing a main part of a first embodiment of the present invention.
In the figure, reference numeral 21 denotes a reference voltage generation circuit that outputs a reference voltage VREF, 22 to 24 are resistors, 25 and 26 are enhancement type nMOS transistors, and 27 and 28 are depletion type nMOS transistors.
【００２６】また、２９は基準電圧発生回路２１から出
力される基準電圧ＶＲＥＦを昇圧する昇圧回路であり、
３０は外部電源電圧ＶＣＣを供給するＶＣＣ電源線、３
１、３２は抵抗、３３はエンハンスメント形のｐＭＯＳ
トランジスタ、３４はデプレッション形のｎＭＯＳトラ
ンジスタ、ＶＩＩＢは基準電圧ＶＲＥＦを昇圧してなる
昇圧電圧である。Reference numeral 29 denotes a booster circuit for boosting the reference voltage VREF output from the reference voltage generation circuit 21,
30 is a VCC power supply line for supplying an external power supply voltage VCC, 3
1 and 32 are resistors, 33 is an enhancement type pMOS
The transistor 34 is a depletion type nMOS transistor, and VIIB is a boosted voltage obtained by boosting the reference voltage VREF.
【００２７】また、３６はスイッチ素子をなすエンハン
スメント形のｐＭＯＳトランジスタ、３７は抵抗、３８
はパッドである。Further, reference numeral 36 denotes an enhancement type pMOS transistor serving as a switch element, 37 denotes a resistor, 38
Is a pad.
【００２８】また、３９は外部電源電圧ＶＣＣを降圧す
る降圧回路であり、４０はＶＣＣ電源線、４１はレギュ
レータ・トランジスタをなすエンハンスメント形のｐＭ
ＯＳトランジスタ、４２はオペアンプ、ＶＩＩＡは外部
電源電圧ＶＣＣを降圧してなる降圧電圧である。Reference numeral 39 denotes a step-down circuit for stepping down the external power supply voltage VCC, reference numeral 40 denotes a VCC power supply line, and reference numeral 41 denotes an enhancement type pM as a regulator transistor.
The OS transistor, 42 is an operational amplifier, and VIIA is a step-down voltage obtained by stepping down the external power supply voltage VCC.
【００２９】また、４３は降圧回路３９から出力される
降圧電圧ＶＩＩＡを電源電圧として動作する内部回路で
ある。Reference numeral 43 denotes an internal circuit which operates using the step-down voltage VIIA output from the step-down circuit 39 as a power supply voltage.
【００３０】ここに、基準電圧発生回路２１は、図１１
に示す基準電圧発生回路１と同様に、基準電圧ＶＲＥＦ
として、２×ＶＴＨn-E＋２×｜ＶＴＨn-D｜なる電圧を
出力するというものである。Here, the reference voltage generating circuit 21 corresponds to FIG.
Similarly to the reference voltage generation circuit 1 shown in FIG.
Output a voltage of 2 × VTH nE + 2 × | VTH nD |.
【００３１】また、降圧回路３９は、外部電源電圧ＶＣ
ＣをｐＭＯＳトランジスタ４１で降圧し、このｐＭＯＳ
トランジスタ４１のドレインに得られる降圧電圧ＶＩＩ
Ａをオペアンプ４２の逆相入力端子にフィードバックし
て、オペアンプ４２の出力によりｐＭＯＳトランジスタ
４１のゲート電圧を制御し、基準電圧ＶＲＥＦと同一電
圧の降圧電圧ＶＩＩＡを出力するというものである。The step-down circuit 39 is connected to an external power supply voltage VC.
C is stepped down by a pMOS transistor 41, and this pMOS
Step-down voltage VII obtained at the drain of transistor 41
A is fed back to the opposite-phase input terminal of the operational amplifier 42, the gate voltage of the pMOS transistor 41 is controlled by the output of the operational amplifier 42, and a step-down voltage VIIA having the same voltage as the reference voltage VREF is output.
【００３２】ここに、図３は本実施例の動作を示す図で
あり、基準電圧発生回路２１及び昇圧回路２９の特性を
示している。FIG. 3 is a diagram showing the operation of the present embodiment, and shows the characteristics of the reference voltage generating circuit 21 and the boosting circuit 29.
【００３３】即ち、本実施例においては、通常動作時、
外部電源電圧ＶＣＣが投入されると、当初、昇圧回路２
９のｐＭＯＳトランジスタ３３のゲート電圧は抵抗２４
を介して接地電圧０Ｖとされているので、昇圧電圧ＶＩ
ＩＢとして、｜ＶＴＨp-E｜＋｜ＶＴＨn-D｜が出力され
る。That is, in this embodiment, during normal operation,
When the external power supply voltage VCC is applied, the booster circuit 2
9, the gate voltage of the pMOS transistor 33 is
, And the ground voltage is set to 0 V, so that the boosted voltage VI
As IB, | VTH pE | + | VTH nD | is output.
【００３４】但し、ＶＴＨp-EはｐＭＯＳトランジスタ
のスレッショルド電圧、ＶＴＨn-Dは前述したように、
デプレッション形のｎＭＯＳトランジスタのスレッショ
ルド電圧である。However, VTH pE is the threshold voltage of the pMOS transistor, and VTH nD is
This is a threshold voltage of a depletion type nMOS transistor.
【００３５】この場合、ｐＭＯＳトランジスタ３６のゲ
ート電圧は、抵抗３７を介して接地電圧０Ｖとされてい
るので、ｐＭＯＳトランジスタ３６のゲート・ソース間
電圧｜ＶGS｜＞｜ＶＴＨp-E｜となり、ｐＭＯＳトラン
ジスタ３６は導通状態となり、｜ＶＴＨp-E｜＋｜ＶＴ
Ｈn-D｜が基準電圧発生回路２１の電源電圧として供給
される。In this case, since the gate voltage of the pMOS transistor 36 is set to the ground voltage 0 V via the resistor 37, the gate-source voltage | V GS |> | VTH pE | 36 becomes conductive and | VTH pE | + | VT
H nD | is supplied as the power supply voltage of the reference voltage generation circuit 21.
【００３６】この結果、基準電圧ＶＲＥＦが上昇すると
共に、昇圧電圧ＶＩＩＢが上昇し、最終的には、基準電
圧ＶＲＥＦ＝２×ＶＴＨn-E＋２×｜ＶＴＨn-D｜とな
り、昇圧電圧ＶＩＩＢ＝ＶＲＥＦ＋｜ＶＴＨp-E｜＋｜
ＶＴＨn-D｜となる。As a result, the reference voltage VREF rises and the boosted voltage VIIB rises. Finally, the reference voltage VREF = 2 × VTH nE + 2 × | VTH nD |, and the boosted voltage VIIB = VREF + | VTH pE | + |
VTH nD |.
【００３７】このように、本実施例においては、通常動
作時、基準電圧発生回路２１は外部電源電圧ＶＣＣより
も低電圧の昇圧電圧ＶＩＩＢ＝ＶＲＥＦ＋｜ＶＴＨp-E
｜＋｜ＶＴＨn-D｜を電源電圧として動作するように構
成されている。As described above, in the present embodiment, during normal operation, the reference voltage generating circuit 21 uses the boosted voltage VIIB = VREF + | VTH pE which is lower than the external power supply voltage VCC.
It is configured to operate using | + | VTH nD | as the power supply voltage.
【００３８】したがって、本実施例によれば、基準電圧
発生回路２１を構成するｎＭＯＳトランジスタ２５〜２
８のゲート酸化膜と、降圧電圧ＶＩＩＡを電源電圧とし
て動作する内部回路４３を構成するトランジスタのゲー
ト酸化膜とを同一のプロセスで形成して同一の膜厚とし
ても、ｎＭＯＳトランジスタ２７、２８のゲート酸化膜
の耐圧不足による不安定動作を招くことがなく、基準電
圧発生回路２１の安定した動作を確保することができ
る。Therefore, according to the present embodiment, the nMOS transistors 25 to 2 forming the reference voltage generating circuit 21
8 and the gate oxide film of the transistor constituting the internal circuit 43 operating with the step-down voltage VIIA as the power supply voltage by the same process and having the same thickness, the gates of the nMOS transistors 27 and 28 The stable operation of the reference voltage generation circuit 21 can be ensured without causing an unstable operation due to insufficient withstand voltage of the oxide film.
【００３９】また、本実施例においては、パッド３８に
外部電源電圧ＶＣＣを印加することにより、ｐＭＯＳト
ランジスタ３６を非導通状態とし、基準電圧発生回路２
１を非活性状態にすることができる。In this embodiment, the pMOS transistor 36 is turned off by applying the external power supply voltage VCC to the pad 38, and the reference voltage generation circuit 2
1 can be deactivated.
【００４０】したがって、試験時、降圧回路３９のオペ
アンプ４２の正相入力端子に対して、基準電圧発生回路
２１から出力される基準電圧ＶＲＥＦよりも低電圧の基
準電圧を供給することができる。Therefore, during the test, a reference voltage lower than the reference voltage VREF output from the reference voltage generating circuit 21 can be supplied to the positive-phase input terminal of the operational amplifier 42 of the step-down circuit 39.
【００４１】第２実施例・・図４、図５ 図４は本発明の第２実施例の要部を示す回路図であり、
本発明の第２実施例は、スタータ回路４６を設け、その
他については、第１実施例と同様に構成したものであ
る。Second Embodiment FIG. 4 and FIG. 5 FIG. 4 is a circuit diagram showing a main part of a second embodiment of the present invention.
In the second embodiment of the present invention, a starter circuit 46 is provided, and the rest is configured similarly to the first embodiment.
【００４２】このスタータ回路４６は、電源が投入され
た場合、昇圧回路２９がｐＭＯＳトランジスタ３６を導
通状態とする前に、ｐＭＯＳトランジスタ３６を導通状
態にするものであり、図５に示すように構成されてい
る。The starter circuit 46 turns on the pMOS transistor 36 when the power supply is turned on and before the booster circuit 29 turns on the pMOS transistor 36, and is configured as shown in FIG. Have been.
【００４３】図５中、４７はＶＣＣ電源線、４８、４９
はデプレッション形のｎＭＯＳトランジスタ、５０、５
１は抵抗である。In FIG. 5, 47 is a VCC power supply line, and 48 and 49
Depletion type nMOS transistors, 50, 5
1 is a resistor.
【００４４】本実施例においては、通常動作時、電源が
投入されると、スタータ回路４６から２×｜ＶＴＨn-D
｜が出力され、これがｐＭＯＳトランジスタ３６のソー
スに供給され、ｐＭＯＳトランジスタ３６が導通状態と
される。In this embodiment, during normal operation, when power is turned on, starter circuit 46 outputs 2 × | VTH nD
Is output to the source of the pMOS transistor 36, and the pMOS transistor 36 is turned on.
【００４５】そして、最終的には、基準電圧ＶＲＥＦ＝
２×ＶＴＨn-E＋２×｜ＶＴＨn-D｜となり、昇圧電圧Ｖ
ＩＩＢ＝ＶＲＥＦ＋｜ＶＴＨp-E｜＋｜ＶＴＨn-D｜が基
準電圧発生回路２１に電源電圧として供給される。Finally, the reference voltage VREF =
2 × VTH nE + 2 × | VTH nD |
IIB = VREF + | VTH pE | + | VTH nD | is supplied to the reference voltage generation circuit 21 as a power supply voltage.
【００４６】このように、本実施例においても、通常動
作時、基準電圧発生回路２１は外部電源電圧ＶＣＣより
も低電圧の昇圧電圧ＶＩＩＢ＝ＶＲＥＦ＋｜ＶＴＨp-E
｜＋｜ＶＴＨn-D｜を電源電圧として動作するように構
成されている。As described above, also in the present embodiment, during normal operation, the reference voltage generating circuit 21 supplies the boosted voltage VIIB = VREF + | VTH pE lower than the external power supply voltage VCC.
It is configured to operate using | + | VTH nD | as the power supply voltage.
【００４７】したがって、本実施例によっても、基準電
圧発生回路２１を構成するｎＭＯＳトランジスタ２５〜
２８のゲート酸化膜と、降圧電圧ＶＩＩＡを電源電圧と
して動作する内部回路４３を構成するトランジスタのゲ
ート酸化膜とを同一のプロセスで形成して同一の膜厚と
しても、ｎＭＯＳトランジスタ２７、２８のゲート酸化
膜の耐圧不足による不安定動作を招くことがなく、基準
電圧発生回路２１の安定した動作を確保することができ
る。Therefore, also in the present embodiment, the nMOS transistors 25 to
28 and the gate oxide film of the transistor constituting the internal circuit 43 which operates using the step-down voltage VIIA as the power supply voltage, are formed in the same process to have the same thickness. The stable operation of the reference voltage generation circuit 21 can be ensured without causing an unstable operation due to insufficient withstand voltage of the oxide film.
【００４８】また、本実施例においても、パッド３８に
外部電源電圧ＶＣＣを印加することにより、ｐＭＯＳト
ランジスタ３６を非導通状態とし、基準電圧発生回路２
１を非活性状態にすることができる。Also in the present embodiment, the pMOS transistor 36 is turned off by applying the external power supply voltage VCC to the pad 38, and the reference voltage generation circuit 2
1 can be deactivated.
【００４９】したがって、試験時、降圧回路３９のオペ
アンプ４２の正相入力端子に対して、基準電圧発生回路
２１から出力される基準電圧ＶＲＥＦよりも低電圧の基
準電圧を供給することができる。Therefore, during the test, a reference voltage lower than the reference voltage VREF output from the reference voltage generation circuit 21 can be supplied to the positive-phase input terminal of the operational amplifier 42 of the step-down circuit 39.
【００５０】第３実施例・・図６ 図６は本発明の第３実施例の要部を示す回路図であり、
本実施例は、昇圧回路として、図２に示す昇圧回路２９
と回路構成の異なる昇圧回路５３を設け、その他につい
ては、第１実施例と同様に構成したものである。FIG. 6 is a circuit diagram showing a main part of a third embodiment of the present invention.
In this embodiment, the booster circuit 29 shown in FIG.
A booster circuit 53 having a circuit configuration different from that of the first embodiment is provided, and the other configuration is the same as that of the first embodiment.
【００５１】昇圧回路５３において、５４はＶＣＣ電源
線、５５はエンハンスメント形のｐＭＯＳトランジス
タ、５６〜５８はデプレッション形のｎＭＯＳトランジ
スタ、５９〜６２は抵抗である。In the booster circuit 53, 54 is a VCC power supply line, 55 is an enhancement type pMOS transistor, 56 to 58 are depletion type nMOS transistors, and 59 to 62 are resistors.
【００５２】本実施例においては、通常動作時、基準電
圧ＶＲＥＦ＝２×ＶＴＨn-E＋２×｜ＶＴＨn-D｜とな
り、昇圧電圧ＶＩＩＢ＝ＶＲＥＦ＋｜ＶＴＨp-E｜＋３
×｜ＶＴＨn-D｜となる。In the present embodiment, during normal operation, reference voltage VREF = 2 × VTH nE + 2 × | VTH nD |, and boosted voltage VIIB = VREF + | VTH pE | +3
× | VTH nD |.
【００５３】したがって、本実施例によっても、基準電
圧発生回路２１を構成するｎＭＯＳトランジスタ２５〜
２８のゲート酸化膜と、降圧電圧ＶＩＩＡを電源電圧と
して動作する内部回路４３を構成するトランジスタのゲ
ート酸化膜とを同一のプロセスで形成して同一の膜厚と
しても、ｎＭＯＳトランジスタ２７、２８のゲート酸化
膜の耐圧不足による不安定動作を招くことがなく、基準
電圧発生回路２１の安定した動作を確保することができ
る。Therefore, according to the present embodiment, the nMOS transistors 25 to
28 and the gate oxide film of the transistor constituting the internal circuit 43 which operates using the step-down voltage VIIA as the power supply voltage, are formed in the same process to have the same thickness. The stable operation of the reference voltage generation circuit 21 can be ensured without causing an unstable operation due to insufficient withstand voltage of the oxide film.
【００５４】また、本実施例においても、パッド３８に
外部電源電圧ＶＣＣを印加することにより、ｐＭＯＳト
ランジスタ３６を非導通状態とし、基準電圧発生回路２
１を非活性状態にすることができる。Also in this embodiment, the pMOS transistor 36 is turned off by applying the external power supply voltage VCC to the pad 38, and the reference voltage generation circuit 2
1 can be deactivated.
【００５５】したがって、試験時、降圧回路３９のオペ
アンプ４２の正相入力端子に対して、基準電圧発生回路
２１から出力される基準電圧ＶＲＥＦよりも低電圧の基
準電圧を供給することができる。Therefore, during the test, a reference voltage lower than the reference voltage VREF output from the reference voltage generation circuit 21 can be supplied to the positive-phase input terminal of the operational amplifier 42 of the step-down circuit 39.
【００５６】第４実施例・・図７ 図７は本発明の第４実施例の要部を示す回路図であり、
本実施例は、昇圧回路として、図２に示す昇圧回路２９
と回路構成の異なる昇圧回路６４を設け、その他につい
ては、第１実施例と同様に構成したものである。Fourth Embodiment FIG. 7 FIG. 7 is a circuit diagram showing a main part of a fourth embodiment of the present invention.
In this embodiment, the booster circuit 29 shown in FIG.
A booster circuit 64 having a circuit configuration different from that of the first embodiment is provided, and the other configuration is the same as that of the first embodiment.
【００５７】昇圧回路６４において、６５はＶＣＣ電源
線、６６〜６８はデプレッション形のｎＭＯＳトランジ
スタ、６９はエンハンスメント形のｐＭＯＳトランジス
タ、７０〜７３は抵抗である。In the booster circuit 64, 65 is a VCC power supply line, 66 to 68 are depletion type nMOS transistors, 69 is an enhancement type pMOS transistor, and 70 to 73 are resistors.
【００５８】本実施例においては、通常動作時、基準電
圧ＶＲＥＦ＝２×ＶＴＨn-E＋２×｜ＶＴＨn-D｜とな
り、昇圧電圧ＶＩＩＢ＝ＶＲＥＦ＋３×｜ＶＴＨn-D｜
＋｜ＶＴＨp-E｜となる。In this embodiment, during normal operation, reference voltage VREF = 2 × VTH nE + 2 × | VTH nD |, and boosted voltage VIIB = VREF + 3 × | VTH nD |
+ | VTH pE |.
【００５９】したがって、本実施例によっても、基準電
圧発生回路２１を構成するｎＭＯＳトランジスタ２５〜
２８のゲート酸化膜と、降圧電圧ＶＩＩＡを電源電圧と
して動作する内部回路４３を構成するトランジスタのゲ
ート酸化膜とを同一のプロセスで形成して同一の膜厚と
しても、ｎＭＯＳトランジスタ２７、２８のゲート酸化
膜の耐圧不足による不安定動作を招くことがなく、基準
電圧発生回路２１の安定した動作を確保することができ
る。Therefore, according to the present embodiment, the nMOS transistors 25 to
28 and the gate oxide film of the transistor constituting the internal circuit 43 which operates using the step-down voltage VIIA as the power supply voltage, are formed in the same process to have the same thickness. The stable operation of the reference voltage generation circuit 21 can be ensured without causing an unstable operation due to insufficient withstand voltage of the oxide film.
【００６０】また、本実施例においても、パッド３８に
外部電源電圧ＶＣＣを印加することにより、ｐＭＯＳト
ランジスタ３６を非導通状態とし、基準電圧発生回路２
１を非活性状態にすることができる。Also in this embodiment, the pMOS transistor 36 is turned off by applying the external power supply voltage VCC to the pad 38, and the reference voltage generation circuit 2
1 can be deactivated.
【００６１】したがって、試験時、降圧回路３９のオペ
アンプ４２の正相入力端子に対して、基準電圧発生回路
２１から出力される基準電圧ＶＲＥＦよりも低電圧の基
準電圧を供給することができる。Therefore, during the test, a reference voltage lower than the reference voltage VREF output from the reference voltage generation circuit 21 can be supplied to the positive-phase input terminal of the operational amplifier 42 of the step-down circuit 39.
【００６２】第５実施例・・図８ 図８は本発明の第５実施例の要部を示す回路図であり、
本実施例は、昇圧回路として、図２に示す昇圧回路２９
と回路構成の異なる昇圧回路７５を設け、その他につい
ては、第１実施例と同様に構成したものである。FIG. 8 is a circuit diagram showing a main part of a fifth embodiment of the present invention.
In this embodiment, the booster circuit 29 shown in FIG.
A booster circuit 75 having a different circuit configuration from that of the first embodiment is provided, and the other configuration is the same as that of the first embodiment.
【００６３】昇圧回路７５において、７６はＶＣＣ電源
線、７７、７８はエンハンスメント形のｐＭＯＳトラン
ジスタ、７９、８０は抵抗である。In the booster circuit 75, 76 is a VCC power supply line, 77 and 78 are enhancement type pMOS transistors, and 79 and 80 are resistors.
【００６４】本実施例においては、通常動作時、基準電
圧ＶＲＥＦ＝２×ＶＴＨn-E＋２×｜ＶＴＨn-D｜とな
り、昇圧電圧ＶＩＩＢ＝ＶＲＥＦ＋２×｜ＶＴＨp-E｜
となる。In this embodiment, during normal operation, reference voltage VREF = 2 × VTH nE + 2 × | VTH nD |, and boosted voltage VIIB = VREF + 2 × | VTH pE |
Becomes
【００６５】したがって、本実施例によっても、基準電
圧発生回路２１を構成するｎＭＯＳトランジスタ２５〜
２８のゲート酸化膜と、降圧電圧ＶＩＩＡを電源電圧と
して動作する内部回路４３を構成するトランジスタのゲ
ート酸化膜とを同一のプロセスで形成して同一の膜厚と
しても、ｎＭＯＳトランジスタ２７、２８のゲート酸化
膜の耐圧不足による不安定動作を招くことがなく、基準
電圧発生回路２１の安定した動作を確保することができ
る。Therefore, according to the present embodiment, the nMOS transistors 25 to
28 and the gate oxide film of the transistor constituting the internal circuit 43 which operates using the step-down voltage VIIA as the power supply voltage, are formed in the same process to have the same thickness. The stable operation of the reference voltage generation circuit 21 can be ensured without causing an unstable operation due to insufficient withstand voltage of the oxide film.
【００６６】また、本実施例においても、パッド３８に
外部電源電圧ＶＣＣを印加することにより、ｐＭＯＳト
ランジスタ３６を非導通状態とし、基準電圧発生回路２
１を非活性状態にすることができる。Also in this embodiment, the pMOS transistor 36 is turned off by applying the external power supply voltage VCC to the pad 38, and the reference voltage generation circuit 2
1 can be deactivated.
【００６７】したがって、試験時、降圧回路３９のオペ
アンプ４２の正相入力端子に対して、基準電圧発生回路
２１から出力される基準電圧ＶＲＥＦよりも低電圧の基
準電圧を供給することができる。Therefore, during the test, a reference voltage lower than the reference voltage VREF output from the reference voltage generation circuit 21 can be supplied to the positive-phase input terminal of the operational amplifier 42 of the step-down circuit 39.
【００６８】第６実施例・・図９ 図９は本発明の第６実施例の要部を示す回路図であり、
本実施例においては、昇圧回路として、図２に示す昇圧
回路２９と回路構成の異なる昇圧回路８２が設けられて
いる。FIG. 9 is a circuit diagram showing a main part of a sixth embodiment of the present invention.
In this embodiment, a booster circuit 82 having a different circuit configuration from the booster circuit 29 shown in FIG. 2 is provided as a booster circuit.
【００６９】ここに、昇圧回路８２は、ｐＭＯＳトラン
ジスタ３３のバックバイアス電圧がそのソースの電圧と
同一電圧となるようにする共に、ｎＭＯＳトランジスタ
３４のバックバイアス電圧がそのソースの電圧と同一電
圧となるようにしたものであり、その他については、図
２に示す昇圧回路２９と同様に構成されている。Here, the booster circuit 82 sets the back bias voltage of the pMOS transistor 33 to be the same as the voltage of its source, and the back bias voltage of the nMOS transistor 34 to be the same as the voltage of its source. The other configuration is the same as that of the booster circuit 29 shown in FIG.
【００７０】また、ｐＭＯＳトランジスタ３６は、その
バックバイアス電圧をそのソースの電圧と同一になるよ
うにされている。その他については、第１実施例と同様
に構成されている。The back bias voltage of the pMOS transistor 36 is made equal to the voltage of its source. Otherwise, the configuration is the same as that of the first embodiment.
【００７１】本実施例においては、通常動作時、基準電
圧ＶＲＥＦ＝２×ＶＴＨn-E＋２×｜ＶＴＨn-D｜とな
り、昇圧電圧ＶＩＩＢ＝ＶＲＥＦ＋｜ＶＴＨp-E｜＋｜
ＶＴＨ n-D｜となる。In this embodiment, during normal operation, the reference voltage
Pressure VREF = 2 × VTHnE+ 2 × | VTHnD|
Boosted voltage VIIB = VREF + | VTHpE| + |
VTH nD|.
【００７２】したがって、本実施例によっても、基準電
圧発生回路２１を構成するｎＭＯＳトランジスタ２５〜
２８のゲート酸化膜と、降圧電圧ＶＩＩＡを電源電圧と
して動作する内部回路４３を構成するトランジスタのゲ
ート酸化膜とを同一のプロセスで形成して同一の膜厚と
しても、ｎＭＯＳトランジスタ２７、２８のゲート酸化
膜の耐圧不足による不安定動作を招くことがなく、基準
電圧発生回路２１の安定した動作を確保することができ
る。Therefore, according to the present embodiment, the nMOS transistors 25 to
28 and the gate oxide film of the transistor constituting the internal circuit 43 which operates using the step-down voltage VIIA as the power supply voltage, are formed in the same process to have the same thickness. The stable operation of the reference voltage generation circuit 21 can be ensured without causing an unstable operation due to insufficient withstand voltage of the oxide film.
【００７３】また、本実施例においても、パッド３８に
外部電源電圧ＶＣＣを印加することにより、ｐＭＯＳト
ランジスタ３６を非導通状態とし、基準電圧発生回路２
１を非活性状態にすることができる。Also in this embodiment, the pMOS transistor 36 is turned off by applying the external power supply voltage VCC to the pad 38, and the reference voltage generation circuit 2
1 can be deactivated.
【００７４】したがって、試験時、降圧回路３９のオペ
アンプ４２の正相入力端子に対して、基準電圧発生回路
２１から出力される基準電圧ＶＲＥＦよりも低電圧の基
準電圧を供給することができる。Therefore, during the test, a reference voltage lower than the reference voltage VREF output from the reference voltage generation circuit 21 can be supplied to the positive-phase input terminal of the operational amplifier 42 of the step-down circuit 39.
【００７５】第７実施例・・図１０ 図１０は本発明の第７実施例の要部を示す回路図であ
り、本実施例は、昇圧回路として、図２に示す昇圧回路
２９と回路構成の異なる昇圧回路８４を設け、その他に
ついては、第１実施例と同様に構成したものである。Seventh Embodiment FIG. 10 FIG. 10 is a circuit diagram showing a main part of a seventh embodiment of the present invention. In the present embodiment, the booster circuit 29 shown in FIG. And a booster circuit 84 having a different configuration from that of the first embodiment.
【００７６】昇圧回路８４において、８５はＶＣＣ電源
線、８６はエンハンスメント形のｐＭＯＳトランジス
タ、８７はデプレッション形のｎＭＯＳトランジスタ、
８８、８９はエンハンスメント形のｎＭＯＳトランジス
タであり、ｎＭＯＳトランジスタ８８、８９は抵抗とし
て動作させるものである。In the booster circuit 84, 85 is a VCC power supply line, 86 is an enhancement type pMOS transistor, 87 is a depletion type nMOS transistor,
Reference numerals 88 and 89 are enhancement type nMOS transistors, and the nMOS transistors 88 and 89 are operated as resistors.
【００７７】本実施例においては、通常動作時、基準電
圧ＶＲＥＦ＝２×ＶＴＨn-E＋２×｜ＶＴＨn-D｜とな
り、昇圧電圧ＶＩＩＢ＝ＶＲＥＦ＋｜ＶＴＨp-E｜＋｜
ＶＴＨ n-D｜となる。In this embodiment, during normal operation, the reference voltage
Pressure VREF = 2 × VTHnE+ 2 × | VTHnD|
Boosted voltage VIIB = VREF + | VTHpE| + |
VTH nD|.
【００７８】したがって、本実施例によっても、基準電
圧発生回路２１を構成するｎＭＯＳトランジスタ２５〜
２８のゲート酸化膜と、降圧電圧ＶＩＩＡを電源電圧と
して動作する内部回路４３を構成するトランジスタのゲ
ート酸化膜とを同一のプロセスで形成して同一の膜厚と
しても、ｎＭＯＳトランジスタ２７、２８のゲート酸化
膜の耐圧不足による不安定動作を招くことがなく、基準
電圧発生回路２１の安定した動作を確保することができ
る。Therefore, also in this embodiment, the nMOS transistors 25 to
28 and the gate oxide film of the transistor constituting the internal circuit 43 which operates using the step-down voltage VIIA as the power supply voltage, are formed in the same process to have the same thickness. The stable operation of the reference voltage generation circuit 21 can be ensured without causing an unstable operation due to insufficient withstand voltage of the oxide film.
【００７９】また、本実施例においても、パッド３８に
外部電源電圧ＶＣＣを印加することにより、ｐＭＯＳト
ランジスタ３６を非導通状態とし、基準電圧発生回路２
１を非活性状態にすることができる。Also in this embodiment, the pMOS transistor 36 is turned off by applying the external power supply voltage VCC to the pad 38, and the reference voltage generation circuit 2
1 can be deactivated.
【００８０】したがって、試験時、降圧回路３９のオペ
アンプ４２の正相入力端子に対して、基準電圧発生回路
２１から出力される基準電圧ＶＲＥＦよりも低電圧の基
準電圧を供給することができる。Therefore, during the test, a reference voltage lower than the reference voltage VREF output from the reference voltage generation circuit 21 can be supplied to the positive-phase input terminal of the operational amplifier 42 of the step-down circuit 39.
【００８１】[0081]
【発明の効果】以上のように、本発明によれば、基準電
圧発生回路を構成するトランジスタのゲート酸化膜と、
降圧回路から出力される降圧電圧を電源電圧として動作
する内部回路を構成するトランジスタのゲート酸化膜と
を同一のプロセスで形成して同一の膜厚としても、基準
電圧発生回路の安定した動作を確保することができると
共に、試験時、降圧回路に対して、基準電圧発生回路が
出力する基準電圧よりも低電圧の基準電圧を外部から供
給することができる。As described above, according to the present invention, a gate oxide film of a transistor constituting a reference voltage generating circuit is provided.
The stable operation of the reference voltage generation circuit is ensured even if the gate oxide film of the transistor that constitutes the internal circuit that operates using the step-down voltage output from the step-down circuit as the power supply voltage is formed in the same process and has the same thickness. In addition, during the test, a reference voltage lower than the reference voltage output from the reference voltage generation circuit can be supplied to the step-down circuit from the outside.
【図１】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図２】本発明の第１実施例の要部を示す回路図であ
る。FIG. 2 is a circuit diagram showing a main part of the first embodiment of the present invention.
【図３】本発明の第１実施例が設けている基準電圧発生
回路及び昇圧回路の特性を示す図である。FIG. 3 is a diagram illustrating characteristics of a reference voltage generation circuit and a booster circuit provided in the first embodiment of the present invention.
【図４】本発明の第２実施例の要部を示す回路図であ
る。FIG. 4 is a circuit diagram showing a main part of a second embodiment of the present invention.
【図５】本発明の第２実施例が設けているスタータ回路
を示す回路図である。FIG. 5 is a circuit diagram showing a starter circuit provided in a second embodiment of the present invention.
【図６】本発明の第３実施例の要部を示す回路図であ
る。FIG. 6 is a circuit diagram showing a main part of a third embodiment of the present invention.
【図７】本発明の第４実施例の要部を示す回路図であ
る。FIG. 7 is a circuit diagram showing a main part of a fourth embodiment of the present invention.
【図８】本発明の第５実施例の要部を示す回路図であ
る。FIG. 8 is a circuit diagram showing a main part of a fifth embodiment of the present invention.
【図９】本発明の第６実施例の要部を示す回路図であ
る。FIG. 9 is a circuit diagram showing a main part of a sixth embodiment of the present invention.
【図１０】本発明の第７実施例の要部を示す回路図であ
る。FIG. 10 is a circuit diagram showing a main part of a seventh embodiment of the present invention.
【図１１】従来の半導体集積回路の一例の要部を示す回
路図である。FIG. 11 is a circuit diagram showing a main part of an example of a conventional semiconductor integrated circuit.
（図１） １５ 基準電圧発生回路 １６ 昇圧回路 １７ スイッチ素子 １８ 降圧回路 １９ 降圧電圧ＶＩＩＡを電源電圧として動作する内部
回路(FIG. 1) 15 reference voltage generation circuit 16 booster circuit 17 switch element 18 step-down circuit 19 internal circuit operating with step-down voltage VIIA as power supply voltage
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−217373（ＪＰ，Ａ) 特開 平５−259289（ＪＰ，Ａ) 特開 平３−290895（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 1/445,1/56 G05F 1/613,1/618 H01L 27/04 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-5-217373 (JP, A) JP-A-5-259289 (JP, A) JP-A-3-290895 (JP, A) (58) Field (Int.Cl. 7 , DB name) G05F 1 / 445,1 / 56 G05F 1 / 613,1 / 618 H01L 27/04
Claims (13)
って、入力として基準電圧をゲートに受けるＭＯＳトランジス
タを有し、前記基準電圧よりも高く 前記外部電源電圧よ
りも低い定電圧を生成する定電圧発生回路と、 前記定電圧を電源とし、該電源に接続されたＭＯＳトラ
ンジスタを有し、基準電圧を出力する基準電圧発生回路
と、 前記外部電源電圧の電源線と降圧電圧の電源線との間に
設けられ、該降圧電圧と前記基準電圧との比較結果に応
じて前記外部電源電圧を降圧し、前記降圧電圧を出力す
る降圧回路と、 前記降圧電圧を電源電圧として動作する内部回路を有す
ることを特徴とする半導体集積回路。1. A semiconductor integrated circuit receiving an external power supply voltage, wherein a MOS transistor receives a reference voltage at its gate as an input.
A constant voltage generation circuit that generates a constant voltage higher than the reference voltage and lower than the external power supply voltage; and a MOS transistor that uses the constant voltage as a power supply and is connected to the power supply. A reference voltage generating circuit that outputs the external power supply voltage and a step-down voltage power supply line between the power supply line and the step-down voltage power supply line, and reduces the external power supply voltage according to a comparison result between the step-down voltage and the reference voltage. A semiconductor integrated circuit, comprising: a step-down circuit that outputs the step-down voltage; and an internal circuit that operates using the step-down voltage as a power supply voltage.
回路への供給を遮断するスイッチ素子をさらに有するこ
とを特徴とする請求項１記載の半導体集積回路。2. The semiconductor integrated circuit according to claim 1, further comprising a switch element for interrupting the supply of said constant voltage to said reference voltage generating circuit during a test.
れ、ドレインを出力端とされ、ゲートを制御端とされ、
前記ゲートを抵抗素子を介して接地されると共にパッド
に接続されてなるエンハンスメント形のｐチャネルＭＯ
Ｓトランジスタからなることを特徴とする請求項２記載
の半導体集積回路。3. The switch element has a source as an input terminal, a drain as an output terminal, a gate as a control terminal,
An enhancement-type p-channel MO in which the gate is grounded via a resistance element and connected to a pad.
3. The semiconductor integrated circuit according to claim 2, comprising an S transistor.
回路をさらに有し、 前記スイッチ制御回路は、ドレインを前記外部電源電圧
を供給する電源線に接続され、ゲートを接地されたデプ
レッション形の第１のｎチャネルＭＯＳトランジスタ
と、一端を前記第１のｎチャネルＭＯＳトランジスタの
ソースに接続され、他端を接地された第１の負荷素子と
を有し、前記第１のｎチャネルＭＯＳトランジスタのソ
ースを出力端とする第１の回路を初段回路として、ドレ
インを前記外部電源電圧を供給する電源線に接続された
デプレッション形の第２のｎチャネルＭＯＳトランジス
タと、一端を前記第２のｎチャネルＭＯＳトランジスタ
のソースに接続され、他端を接地された第２の負荷素子
とを有し、前記第２のｎチャネルＭＯＳトランジスタの
ゲートを入力端、前記第２のｎチャネルＭＯＳトランジ
スタのソースを出力端とする一又は複数の第２の回路を
縦列接続して構成されていることを特徴とする請求項２
記載の半導体集積回路。4. A depletion-type first switch, further comprising a switch control circuit for controlling the switch element, wherein the switch control circuit has a drain connected to a power supply line for supplying the external power supply voltage and a gate grounded. , And a first load element having one end connected to the source of the first n-channel MOS transistor and the other end grounded, and the source of the first n-channel MOS transistor A depletion-type second n-channel MOS transistor having a drain connected to a power supply line for supplying the external power supply voltage, a first circuit having an output terminal as a first-stage circuit, and one end connected to the second n-channel MOS transistor A second load element connected to the source of the second n-channel MOS transistor. 3. The semiconductor device according to claim 2, wherein one or a plurality of second circuits having a gate as an input terminal and a source of the second n-channel MOS transistor as an output terminal are cascaded.
A semiconductor integrated circuit as described in the above.
ジスタは、バックバイアス電圧をそのソースの電圧と同
一電圧となるようにされていることを特徴とする請求項
４記載の半導体集積回路。5. The semiconductor integrated circuit according to claim 4, wherein said first and second n-channel MOS transistors have a back bias voltage equal to a source voltage.
れたエンハンスメント形のｐチャネルＭＯＳトランジス
タと、一端を前記外部電源電圧を供給する電源線に接続
され、他端を前記ｐチャネルＭＯＳトランジスタのソー
スに接続された第１の負荷素子とを有し、前記ｐチャネ
ルＭＯＳトランジスタのゲートを入力端とし、前記ｐチ
ャネルＭＯＳトランジスタのソースを出力端とする一又
は複数の第１の回路と、ドレインを前記外部電源電圧を
供給する電源線に接続されたデプレッション形のｎチャ
ネルＭＯＳトランジスタと、一端を前記ｎチャネルＭＯ
Ｓトランジスタのソースに接続され、他端を接地された
第２の負荷素子とを有し、前記ｎチャネルＭＯＳトラン
ジスタのゲートを入力端とし、前記ｎチャネルＭＯＳト
ランジスタのソースを出力端とする一又は複数の第２の
回路とを縦列接続させて構成されていることを特徴とす
る請求項１記載の半導体集積回路。6. The constant-voltage generating circuit has an enhancement-type p-channel MOS transistor having a drain grounded, one end connected to a power supply line for supplying the external power supply voltage, and the other end connected to the p-channel MOS transistor. A first load element connected to a source, one or more first circuits having a gate of the p-channel MOS transistor as an input terminal and a source of the p-channel MOS transistor as an output terminal, and a drain. A depletion-type n-channel MOS transistor connected to a power supply line for supplying the external power supply voltage, and one end of the n-channel MOS transistor
A second load element connected to the source of the S transistor and having the other end grounded, wherein the gate of the n-channel MOS transistor is an input terminal and the source of the n-channel MOS transistor is an output terminal; 2. The semiconductor integrated circuit according to claim 1, wherein said plurality of second circuits are connected in cascade.
ックバイアス電圧をそのソースの電圧と同一電圧となる
ようにされ、前記ｎチャネルＭＯＳトランジスタは、バ
ックバイアス電圧をそのソースの電圧と同一電圧となる
ようにされていることを特徴とする請求項６記載の半導
体集積回路。7. The p-channel MOS transistor has a back bias voltage of the same voltage as its source voltage, and the n-channel MOS transistor has a back bias voltage of the same voltage as its source voltage. 7. The semiconductor integrated circuit according to claim 6, wherein:
動作するようにされたトランジスタからなることを特徴
とする請求項６又は７記載の半導体集積回路。8. The semiconductor integrated circuit according to claim 6, wherein said first and second load elements comprise a transistor which operates as a resistor.
れたエンハンスメント形のｐチャネルＭＯＳトランジス
タと、一端を前記外部電源電圧を供給する電源線に接続
され、他端を前記ｐチャネルＭＯＳトランジスタのソー
スに接続された負荷素子とを有し、前記ｐチャネルＭＯ
Ｓトランジスタのゲートを入力端とし、前記ｐチャネル
ＭＯＳトランジスタのソースを出力端とする複数の回路
を縦列接続させて構成されていることを特徴とする請求
項１記載の半導体集積回路。9. The constant voltage generating circuit has an enhancement-type p-channel MOS transistor having a drain grounded, one end connected to a power supply line for supplying the external power supply voltage, and the other end connected to the p-channel MOS transistor. A load element connected to a source;
2. The semiconductor integrated circuit according to claim 1, wherein a plurality of circuits having a gate of the S transistor as an input terminal and a source of the p-channel MOS transistor as an output terminal are connected in cascade.
バックバイアス電圧をそのソースの電圧と同一電圧とな
るようにされていることを特徴とする請求項９記載の半
導体集積回路。10. The p-channel MOS transistor,
10. The semiconductor integrated circuit according to claim 9, wherein the back bias voltage is set to be the same as the source voltage.
外部電源電圧を供給する電源線に接続されたデプレッシ
ョン形のｎチャネルＭＯＳトランジスタと、一端を前記
ｎチャネルＭＯＳトランジスタのソースに接続され、他
端を接地された第１の負荷素子とを有し、前記ｎチャネ
ルＭＯＳトランジスタのゲートを入力端とし、前記ｎチ
ャネルＭＯＳトランジスタのソースを出力端とする複数
の回路を縦列接続した縦列接続回路と、ゲートを前記縦
列接続回路の出力端に接続され、ドレインを接地された
エンハンスメント形のｐチャネルＭＯＳトランジスタ
と、一端を前記外部電源電圧を供給する電源線に接続さ
れ、他端を前記ｐチャネルＭＯＳトランジスタのソース
に接続された第２の負荷素子を設け、前記ｐチャネルＭ
ＯＳトランジスタのソースを出力端として構成されてい
ることを特徴とする請求項１記載の半導体集積回路。11. The depletion type n-channel MOS transistor having a drain connected to a power supply line for supplying the external power supply voltage, a drain connected to a source of the n-channel MOS transistor, and A first load element having an end grounded, a cascade connection circuit in which a plurality of circuits having a gate of the n-channel MOS transistor as an input end and a source of the n-channel MOS transistor as an output end are cascade-connected; An enhancement-type p-channel MOS transistor having a gate connected to the output terminal of the cascade connection circuit, a drain grounded, one end connected to the power supply line for supplying the external power supply voltage, and the other end connected to the p-channel MOS transistor. Providing a second load element connected to the source of the transistor;
2. The semiconductor integrated circuit according to claim 1, wherein the source of the OS transistor is configured as an output terminal.
バックバイアス電圧をそのソースの電圧と同一電圧とな
るようにされていることを特徴とする請求項１１記載の
半導体集積回路。12. The n-channel MOS transistor,
12. The semiconductor integrated circuit according to claim 11, wherein the back bias voltage is set to be the same as the voltage of the source.
うにされたトランジスタからなることを特徴とする請求
項９、１０、１１又は１２記載の半導体集積回路。13. The semiconductor integrated circuit according to claim 9, wherein said load element comprises a transistor that operates as a resistor.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00854294A JP3326949B2 (en) | 1994-01-28 | 1994-01-28 | Semiconductor integrated circuit |
| ITMI950116A IT1272933B (en) | 1994-01-28 | 1995-01-24 | Semiconductor integrated circuit device |
| KR1019950001388A KR0175109B1 (en) | 1994-01-28 | 1995-01-26 | Semiconductor device |
| US08/722,934 US5757226A (en) | 1994-01-28 | 1996-09-30 | Reference voltage generating circuit having step-down circuit outputting a voltage equal to a reference voltage |
| US08/931,935 US5986293A (en) | 1994-01-28 | 1997-09-17 | Semiconductor integrated circuit device with voltage patterns |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00854294A JP3326949B2 (en) | 1994-01-28 | 1994-01-28 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07219658A JPH07219658A (en) | 1995-08-18 |
| JP3326949B2 true JP3326949B2 (en) | 2002-09-24 |
Family
ID=11696040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00854294A Expired - Lifetime JP3326949B2 (en) | 1994-01-28 | 1994-01-28 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3326949B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3223844B2 (en) * | 1997-06-27 | 2001-10-29 | 日本電気株式会社 | Reference voltage generator |
| JP3718106B2 (en) | 2000-05-22 | 2005-11-16 | 松下電器産業株式会社 | Semiconductor integrated circuit |
-
1994
- 1994-01-28 JP JP00854294A patent/JP3326949B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07219658A (en) | 1995-08-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3304539B2 (en) | Reference voltage generation circuit | |
| US5861771A (en) | Regulator circuit and semiconductor integrated circuit device having the same | |
| JP3139542B2 (en) | Reference voltage generation circuit | |
| JP2596697B2 (en) | Reference voltage generation circuit using CMOS transistor circuit | |
| US5955874A (en) | Supply voltage-independent reference voltage circuit | |
| US6087821A (en) | Reference-voltage generating circuit | |
| US10454466B1 (en) | Biasing cascode transistors of an output buffer circuit for operation over a wide range of supply voltages | |
| US5811993A (en) | Supply voltage independent bandgap based reference generator circuit for SOI/bulk CMOS technologies | |
| JP2804162B2 (en) | Constant current constant voltage circuit | |
| JPH11202955A (en) | Internal voltage generating circuit for semiconductor device | |
| US5945819A (en) | Voltage regulator with fast response | |
| US20060152284A1 (en) | Semiconductor device with high-breakdown-voltage regulator | |
| JP2000066749A (en) | Reference voltage generation circuit | |
| US5923211A (en) | Reference voltage generation scheme for gate oxide protected circuits | |
| KR100848740B1 (en) | Reference voltage circuit | |
| US6229382B1 (en) | MOS semiconductor integrated circuit having a current mirror | |
| JP2925995B2 (en) | Substrate voltage regulator for semiconductor devices | |
| US5742155A (en) | Zero-current start-up circuit | |
| JP3326949B2 (en) | Semiconductor integrated circuit | |
| US6498737B1 (en) | Voltage regulator with low sensitivity to body effect | |
| EP0948762A1 (en) | Voltage regulator circuits and semiconductor circuit devices | |
| KR100201083B1 (en) | Bias circuit | |
| EP0397408A1 (en) | Reference voltage generator | |
| US6404221B1 (en) | Threshold invariant voltage detecting device | |
| JP3963597B2 (en) | Short circuit protection circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020611 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080712 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090712 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100712 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100712 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110712 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110712 Year of fee payment: 9 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110712 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120712 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120712 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130712 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |