JP3324542B2

JP3324542B2 - 仮想マシン

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Publication number: JP3324542B2
Application number: JP03348799A
Authority: JP
Inventors: 利明藤井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-02-10
Filing date: 1999-02-10
Publication date: 2002-09-17
Anticipated expiration: 2019-02-10
Also published as: JP2000231495A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ソフトウェアによ
り特定のマイクロプロセッサの動作を模擬（シミュレー
ション）する仮想マシンに関するものである。

【０００２】

【従来の技術】近年、ソフトウェアによりマイクロプロ
セッサの動作を模擬するエミュレータ／仮想マシンの利
用が盛んになっている。このようなエミュレータ/仮想
マシンは、主に以下のような目的で使用されている。

【０００３】・アプリケーションプログラムを本来対象
としているターゲットプロセッサまたはＯＳ（オペレー
ティングシステム）以外の実行環境で利用する。・実行環境(ターゲットプロセッサまたはＯＳ)に依存し
ないアプリケーション実行機構を提供する。・ハードウェア及び組み込みソフトウェア開発におい
て、試作ハードウェアの完成前に、組み込みソフトウェ
アを仮想マシン上で動作検証する。

【０００４】使用目的や動作方式にもよるが、通常エミ
ュレータ/仮想マシンの実行速度は、模擬動作の対象と
なる実マイクロプロセッサの数分の1〜数10分の1であ
り、模擬動作の精度を向上させるため、実行速度の向上
が求められている。エミュレータ/仮想マシンの動作方
式は、主に以下に示す２種類に分類される。

【０００５】・インタプリタ方式模擬動作対象プロセッサ用の命令列を1命令づつメモリ
から読み出し、命令の動作を解釈して、擬似レジスタ/
擬似メモリに操作を加えることを繰り返す方式。この方
式においては、模擬動作対象のマイクロプロセッサの１
命令が、実行環境上のプロセッサにおける数１０命令か
ら数１００命令に相当してしまうため、模擬動作の実効
速度が低速である。

【０００６】・コンバータ方式模擬動作対象プロセッサ用の命令を、同等の動作を行う
実行環境で使用するプロセッサ用の命令にまとめて変換
し、変換後のプログラムを直接実行する方式。この方式
においては、模擬動作対象のマイクロプロセッサの１命
令が、実行環境上のプロセッサにおける数命令程度(単
純なレジスタ演算ならば１命令も可能)に変換されるた
め、インタプリタ方式に比較して高速である。

【０００７】また、コンバータ方式では、元のプログラ
ムから実行環境で使用されるマイクロプロセッサ/ＯＳ
に可能なかぎり最適化したプログラムを得ることができ
るため、インタプリタ方式に比べ格段に高速化される。
従って、高速な実行が求められる場合には、コンバータ
方式を用いる場合が多い。

【０００８】しかし、コンバータ方式は以下のような問
題点も含んでいる。・実行環境で使用するプロセッサの種類毎に変換プログ
ラムを開発しなければならず、複数の実行環境に対応す
るコンバータの開発には、多大な工数がかかる。・模擬動作対象プロセッサと実行環境用プロセッサのレ
ジスタ構成,メモリ構成,Ｉ／Ｏ（インプット／アウトプ
ット）方式，及び割り込み方式など違いから、プログラ
ムの変換では同等の動作を再現できない場合がある。

【０００９】特にキャッシュやI/O,割り込みなどが関係
する組み込みソフトウェアの動作検証への適用は難し
い。一方、インタプリタ方式は、模擬動作の実効速度が
低速であるが、模擬動作対象のマイクロプロセッサのハ
ードウェア資源をソフトウェア上で擬似的に再現でき
る。このため、インタプリタ方式は、コンバータ方式に
比べ正確な動作の模擬的な再現が可能であり、組み込み
ソフトウェアの動作検証にも適用させ易い。

【００１０】また、インタプリタ方式では、実行環境で
使用するマイクロプロセッサに依存した処理が、コンバ
ータ方式に比べ少ないため、移植性が高いという長所が
ある。さらに、インタープリタ方式とコンバータ方式と
を組み合わせ、最初はインタープリタ方式で実行しなが
ら、同時にコンバータ方式の命令の変換作業を行う仮想
マシンも存在する。上述した状況から、インタプリタ方
式に対するニーズも存在し、インタプリタ方式における
模擬動作の実効速度に対する高速化方法が必要とされて
いる。

【００１１】

【発明が解決しようとする課題】上述したインタプリタ
方式では、 1. 命令のメモリからの読み出し 2. 命令のデコード(解釈：演算内容,演算対象レジスタ/
メモリの識別など) 3. 命令の実行をソフトウェアにより順次繰り返す。

【００１２】しかしながら、インタプリタ方式における
命令の上記デコード処理は、ビット抽出処理や複雑な条
件判定処理を多く含み、処理に必要な時間が非常に長い
重たい処理である。このため、命令の上記デコード処理
は、模擬動作の実行時間中のに大きな比重を有する処理
であり、模擬動作の実行時間を制限する原因の１つとな
っている。

【００１３】本発明は、このような背景の下になされた
もので、模擬動作中における命令の読出処理及びデコー
ド処理の実行頻度を減少させ、インタプリタ方式におけ
る模擬動作の実行速度を高速化させる仮想マシンを提供
する事にある。

【００１４】

【課題を解決するための手段】請求項１に記載の発明
は、命令レベルプロッセッサの動作をソフトウェアによ
り模擬する仮想マシンにおいて、タグデータと解釈デー
タとを格納する複数のエントリから構成される第２のメ
モリと、複数の命令が記憶されている第１のメモリから
読み出しを行う命令がすでに命令レベルプロッセッサに
おいて実行可能な解釈データへ解釈されたか否かの検出
を第２のメモリにおいて行う検出部と、第１のメモリか
ら読み出された前記命令を解釈し、解釈結果の前記解釈
データを第２のメモリへ書き込む命令解釈部と、前記命
令が解釈された前記解釈データを実行する実行部とを具
備し、前記実行部が、前記命令のアドレスから算出され
る前記エントリを示すエントリ番号と、タグデータとに
基づき、前記第２のメモリから前記解釈データを読み出
すことを特徴とする。

【００１５】請求項２記載の発明は、前記命令解釈過程
が、前記解釈データとこの解釈データとこの解釈データ
の解釈前の前記命令のアドレスから算出される前記タグ
データ及び前記エントリ番号とに対応させ、前記第２の
メモリへ書き込むことを特徴とする。

【００１６】請求項３記載の発明は、前記検出過程が、
読み込まれる前記命令のアドレスから算出したエントリ
番号の示す前記エントリにおけるタグデータと、読み込
まれる前記命令のアドレスから算出したタグデータとを
比較することにより、この命令が前記第２のメモリに記
憶されている解釈データに対応するか否かを検出するこ
とを特徴とする。

【００１７】請求項４記載の発明は、請求項１ないし請
求項３のいずれかに記載の仮想マシンにおいて、前記検
出過程が、前記第２のメモリに記憶されている解釈デー
タが読み込まれる前記命令に対応すると判断した場合、
前記命令読込過程、前記命令解釈過程の動作を行わずに
解釈データの実行処理を実行過程に行わせることを特徴
とする。

【００１８】本発明の特徴は、マイクロプロセッサの模
擬動作を、命令の読み出し(以後フェッチと呼ぶ)、命令
の解釈(以後デコードと呼ぶ)、解釈した命令の実行を１
命令毎に実行するインタプリタ方式の仮想マシンにおい
て、命令のデコード結果を保存するキャッシュ(請求項
における第２の記憶手段、図１のデコード結果キャッシ
ュ格納部２)を設けたことである。

【００１９】インタプリタ方式の仮想マシンでは、通
常、命令フェッチ,命令デコード,命令実行のサイクルを
繰り返す。本発明では、デコード時にデコード結果と命
令のアドレスのデータとを、デコード結果キャッシュ格
納部２に保存し、同じアドレスが示す命令を再度実行す
る場合には、デコード結果キャッシュ格納部２からデコ
ード結果を取り出して利用することにより、命令フェッ
チ,命令デコードの処理を省略することができる。

【００２０】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態に
よる仮想マシンの構成を示すブロック図である。この図
において、１は命令実行部（実行部、命令解釈部）であ
り、仮想マシンの命令の実行を制御する。２はデコード
結果キャッシュ格納部（第２のメモリ）であり、命令実
行部１において実行する命令のデコード結果が記憶され
る。

【００２１】３は擬似レジスタ格納部であり、仮想マシ
ンの各レジスタの値が保持される。４は擬似メモリ格納
部（第１のメモリ）であり、仮想マシンのメモリの内
容、すなわち命令のデータ等が記憶される。仮想マシン
でマイクロプロッセッサの命令は、演算の種類（オペコ
ード），演算の対象となるレジスタの番号，及びメモリ
のアドレス等の情報（オペランド）等のフィールドで構
成されている。ここで、それぞれのフィールドは、ビッ
ト単位の長さを有する。

【００２２】次に、図２を用いて仮想マシンで使用され
る命令の構成の一例を説明する。図２は、命令長３２ビ
ットのマイクロプロセッサにおける命令のフィールド構
成の一例を示している。この命令のフィールド構成は、
「r1 <- r2 + r3 (r1にr2とr3との加算結果を代入)」の
ような命令のフィールド構成で、演算の種類(加算,減算
等)を示すオペコードＯＣ,演算結果を格納するターゲッ
トレジスタの番号ＴＲＮ（r1）,演算元のデータを格納
するソースレジスタ番号１・ＳＲＮ１（r2），ソースレ
ジスタ番号２・ＳＲＮ２（r3）、キャリーなどの処理方
式及び符号の処理方式などを示すオプションＯＰで構成
されている。

【００２３】次に、図３を用いてデコード結果キャッシ
ュ格納部２のデータ構成の一例を説明する。図３は、図
１に示すデコード結果格納部２の構成を示す概念図であ
る。ここで、デコード結果格納部２は、複数のエントリ
Ｅ０〜エントリＥ２^N-1により構成されている（ｎは整
数）。また、エントリＥ０には、デコードされた命令の
アドレスを示すタグ情報Ｔ０と、命令のデコード結果Ｄ
ＥＣ０(０)〜デコード結果ＤＥＣ０(2^E-1)とＶａｌｉｄ
・Ｖ０が格納されている（Ｅは整数）。

【００２４】デコード結果ＤＥＣ０(０)〜デコード結果
ＤＥＣ０(２^E-1)は、連続した複数命令のデコード結果
が格納される。また、仮想マシンの動作開始時点では、
各エントリには有効なデコード結果が入っていない空の
状態であり、この空の状態と、デコード結果が格納され
た状態を区別するためのフラグであるＶａｌｉｄ・Ｖ０
が設けられている。ここで、例えば、フラグのＶａｌｉ
ｄ・Ｖ０が「０」であれば、エントリＥ０は無効であ
り、逆に、フラグのＶａｌｉｄ・Ｖ０が「１」であれ
ば、エントリＥ０は有効である。

【００２５】同様に、他のエントリＥ１〜エントリＥ２
^N-1は、それぞれデコードされた命令のアドレスを示す
タグ情報Ｔ１〜タグ情報Ｔ２^N-1と、命令のデコード結
果ＤＥＣ１(０)〜デコード結果ＤＥＣ２(２^E-1),……,
ＤＥＣ２^N-1(０）〜デコード結果ＤＥＣ２^N-1(２^E-1),
とＶａｌｉｄ・Ｖ２〜Ｖａｌｉｄ・Ｖ２^N-1が格納され
ている。Ｖａｌｉｄ・Ｖ１〜Ｖａｌｉｄ・Ｖ２^N-1は、
Ｖａｌｉｄ・Ｖ１と同様にデコード結果が入っていない
空の状態と、デコード結果が格納された状態を区別する
ためのフラグである。

【００２６】また、Ｖａｌｉｄ・Ｖ１〜Ｖａｌｉｄ・Ｖ
２^N-1が「０」であれば、エントリＥ１〜エントリＥ２
^N-1は各々無効であり、逆に、フラグのＶａｌｉｄ・Ｖ
１〜Ｖａｌｉｄ・Ｖ２^N-1が「１」であれば、エントリ
Ｅ１〜エントリＥ２^N-1は各々有効である。

【００２７】次に、図４を用いて図１に示す疑似レジス
タ格納部３の一構成例を説明する。図４は、擬似レジス
タ格納部３の構成を示す概念図である。擬似レジスタ格
納部３には、仮想マシンにおいて動作対象となるマイク
ロプロセッサの各レジスタの値が格納されている。この
レジスタに格納されるデータは、以下の種類に分類され
る。

【００２８】命令ポインタＰＴは、実行する命令の疑似
メモリ格納部４におけるアドレスのデータを示してい
る。また、汎用レジスタＯＲは、通常の算術演算,論理
演算に必要なデータ格納のソースまたはターゲットとし
て使用される。さらに、制御レジスタＣＲは、模擬動作
を行うマイクロプロセッサのさまざまな動作モードなど
を保持する。

【００２９】擬似メモリ格納部４は、模擬動作を行うマ
イクロプロセッサの外側に接続されるメモリを模擬す
る。擬似メモリ格納部４の内部構成は、模擬動作の対象
となるプラットフォーム（ハードウェア）の構成に依存
する。しかしながら、擬似メモリ格納部４の内部構成と
して、一般的にもっとも単純な構成は、１次元のデータ
領域の配列である。

【００３０】次に、図５を参照し、一実施形態の動作例
を説明する。図５は、一実施形態による命令実行部１の
動作を示すフローチャートである。命令実行部１は、以
下に示すマイクロプロセッサの仮想マシンにおける模擬
実行動作を繰り返し実施する。

【００３１】ステップＳ１１において、命令実行部１
は、例えば、擬似レジスタ格納部３に格納された命令ポ
インタＰＴの値を命令のアドレスとして、デコード結果
キャッシュ格納部２からデコード結果の読み出しを行
う。ここで、デコード結果キャッシュ格納部２には、エ
ントリＥ１〜エントリＥ２ ^N-1が存在する。

【００３２】命令実行部１は、以下の計算方法により、
デコード結果キャッシュ格納部２から読み出すエントリ
の番号の算出をメモリのアドレスに基づいて行う。(エ
ントリ番号は、「０」オリジンとなっている。)

【００３３】ここで、命令ポインタＰＴの構成を図６を
用いて説明する。図６は、命令ポインタＰＴのデータ構
成の一例を示す概念図である。命令ポインタＰＴの構成
は、例えばアドレス長を［Ｌ」ビットとし、命令長Ｆが
「Ｉ」ビットで示され、エントリ内のデコード結果の位
置を示すオフセットＯが「Ｅ」ビットで示され、エント
リ番号ＥＮが「Ｎ」ビットで示されている。

【００３４】この結果、命令のアドレス長を［Ｌ」ビッ
トとして,図３におけるデコード結果キャッシュ格納部
２を構成するエントリ数が２^N個,エントリ毎に格納され
る命令（デコード結果）数が２^E個,1命令の長さが２^Iバ
イトとされる。

【００３５】上記の条件により、図６において、エント
リ番号ＥＮは、命令アドレスの「Ｉ＋Ｅ」ビット目から
「Ｉ＋Ｅ＋Ｎ−１」ビット目までで表されている。ここ
で、命令のアドレスにおけるビット位置は、最上位ビッ
トが「Ｌ−１」、最下位ビットが「０」として表示され
る。

【００３６】次に、図５のステップＳ１２において、命
令実行部１は、命令アドレスを示す命令ポインタＰＴか
らタグＴを算出し、例えば、デコード結果キャッシュ格
納部２のエントリＥ２から、命令ポインタＰＴのエント
リ番号ＥＮに基づき読み出したタグＴ１と比較する。こ
こで、命令ポインタＰＴから算出するタグＴは、命令ア
ドレスの「Ｉ＋Ｅ＋Ｎ)ビット目から最上位ビット「Ｌ
−１」ビット目までの値で表される。

【００３７】このとき、命令実行部１は、命令ポインタ
ＰＴ（図３参照）から算出したタグＴと、デコード結果
キャッシュ格納部２のエントリＥ２から読み出したタグ
Ｔ２の一致を検出した場合、エントリＥ２（図３参照）
から命令ポインタＰＴのオフセットＯに対応するデコー
ド結果ＤＥ２(３)を取り出す。

【００３８】このとき、命令実行部１は、エントリＥ２
において何番目のデコード結果が、対象命令のデコード
結果であるかを、命令アドレスの「Ｉ」ビット目から
「Ｉ＋Ｅ−１)ビット目のオフセットＥＮに基づき演算
する。ここで、デコード結果の番号は、「０」オリジン
である。この、タグＴ，エントリ番号ＥＮ及びオフセッ
トＯのビット位置関係は、図６に示されている。

【００３９】そして、命令実行部１は、例えば、オフセ
ットＯが「２」を示しているため、デコード結果ＤＥ２
を読み出す。そして、命令実行部１は、処理をステップ
Ｓ１６へ進める。

【００４０】次に、ステップＳ１６において、命令実行
部１は、デコード結果ＤＥ２に基づき、命令の実行を行
い、必要に応じて擬似レジスタ格納部３内の汎用レジス
タＯＲ、制御レジスタＣＲ、もしくは擬似メモリ格納部
４のデータの値を更新する。そして、命令実行部１は、
命令の実行が完了すると、処理をステップＳ１７へ進め
る。

【００４１】次に、ステップＳ１７において、命令実行
部１は、擬似レジスタ格納部３内の命令ポインタＰＴの
値を更新する。このとき、命令実行部１は、命令の実行
結果において分岐処理がない場合、現在の命令ポインタ
ＰＴの値に「２^I(命令のサイズ)」を加える。また、命
令実行部１は、命令の実行結果において分岐処理がある
場合、分岐先の命令のアドレスのデータを命令ポインタ
ＰＴの値とする。

【００４２】そして、命令実行部１は、命令ポインタＰ
Ｔの値の更新を完了した後、再度デコード結果キャッシ
ュ格納部２の読み出しを行うため、処理をステップＳ１
１へ戻す。これにより、命令実行部１は、新たに次の命
令の模擬実行を開始する。

【００４３】一方、ステップＳ１５において、命令実行
部１は、命令ポインタＰＴから算出したタグＴと、デコ
ード結果キャッシュ格納部２のエントリＥ２から読み出
したタグＴ２の不一致を検出した場合、擬似メモリ格納
部４から命令を読み出すため、処理をステップＳ１３へ
進める。

【００４４】次に、ステップＳ１３において、命令実行
部１は、擬似メモリ格納部４から疑似レジスタ格納部３
における命令ポインタＰＴの命令アドレスＯＡが示す命
令を含む、合計「２^E」個の命令を読み出す。この場
合、各命令の読み出しアドレスの先頭アドレスのデータ
は、命令ポインタＰＴの値の「０」ビット目から「Ｉ＋
Ｅ−１」ビット目までを「０」にした値である。

【００４５】次に、ステップＳ１４において、命令実行
部１は、読み出された「２^E」個の命令各々に対してデ
コード処理を、所定のプログラムのステップに従って行
う。そして、命令実行部１は、「２^E」個の命令のデコ
ード処理が終了した後、処理をステップＳ１５へ進め
る。

【００４６】次に、ステップＳ１５において、命令実行
部１は、命令アドレスＯＡからタグＴ及びエントリ番号
ＥＮを算出し、タグＴの値と「２^E」個のデコード結果
をデコード結果キャッシュ格納部２へ格納する。そし
て、命令実行部１は、格納したエントリのＶａｌｉｄを
「０」から「１」へ変更する。

【００４７】このとき、例えば、命令実行部１は、命令
アドレスＯＡからエントリＥ２を算出したとする。これ
により、命令実行部１は、命令をデコードした結果とし
て、デコード結果ＤＥ２(１)〜デコード結果ＤＥ２(２
^E-1)をエントリＥ２に書き込む。そして、命令実行部１
は、エントリＥ２のＶａｌｉｄ・Ｖ２の値を「０」から
「１」へ変更する。そして、命令実行部１は、デコード
結果の格納を終了した後、処理をステップＳ１６へ進め
る。

【００４８】次に、ステップＳ１６において、命令実行
部１は、デコード結果ＤＥ２に基づき、命令の実行を行
い、必要に応じて擬似レジスタ格納部３内の汎用レジス
タＯＲ、制御レジスタＣＲ、もしくは擬似メモリ格納部
４のデータの値を更新する。そして、命令実行部１は、
命令の実行が完了すると、処理をステップＳ１７へ進め
る。

【００４９】次に、ステップＳ１７において、命令実行
部１は、擬似レジスタ格納部３内の命令ポインタＰＴの
値を更新する。このとき、命令実行部１は、命令の実行
結果において分岐処理がない場合、現在の命令ポインタ
ＰＴの値に「２^I(命令のサイズ)」を加える。また、命
令実行部１は、命令の実行結果において分岐処理がある
場合、分岐先の命令のアドレスのデータを命令ポインタ
ＰＴの値とする。

【００５０】そして、命令実行部１は、命令ポインタＰ
Ｔの値の更新を完了した後、再度デコード結果キャッシ
ュ格納部２の読み出しを行うため、処理をステップＳ１
１へ戻す。これにより、命令実行部１は、新たに次の命
令の模擬実行を開始する。

【００５１】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、デコー
ド結果キャッシュ格納部２を図７に示す第二の実施形態
の構成とする。この第二の実施形態による構成では、デ
コード結果キャッシュ格納部２において、エントリ毎に
「１」個の命令分のデコード結果が格納される。

【００５２】マイクロプロセッサの命令実行には局所性
があるため、デコード結果キャッシュ格納部２の１エン
トリには、複数命令のデコード結果が格納されているほ
うが仮想マシンのメモリ使用効率が良い。ただし、あま
り「１」個のエントリに多くのデコード結果を格納する
と、実際に実行されない命令までデコードすることにな
る。

【００５３】一実施形態における図３に示すデコード結
果キャッシュ格納部２の構成は、各命令のバイト長は常
に一定であることを前提として形成されている。すなわ
ち、図３に示すデコード結果キャッシュ格納部２は、命
令によりバイト長が異なるアーキテクチャを有するマイ
クロプロセッサを模擬動作する場合には使用することが
できない。

【００５４】これに対して、第二の実施形態における図
７のデコード結果キャッシュ格納部２の構成では「１」
個のエントリに対して「１」個の命令のデコード結果が
格納される。図７のデコード結果キャッシュ格納部２
は、エントリＥＥ０〜エントリＥＥ２^N-1で構成されて
いる。また、第二の実施形態による仮想マシンの他の構
成及び動作は、一実施形態の図１に示す仮想マシンと同
様なため、説明を省略する。

【００５５】そして、エントリＥＥ０は、タグＴＴ０，
デコード結果ＤＣ０及びＶａｌｉｄ・０により構成され
ている。同様に、エントリＥＥ１〜エントリＥＥ２^N-1
は、各々タグＴＴ１，デコード結果ＤＣ１及びＶａｌｉ
ｄ・１、……、タグＴＴ２^N- ¹，デコード結果ＤＣ２^N-1
及びＶａｌｉｄ・２^N-1により構成されている。

【００５６】このため、図７のデコード結果キャッシュ
格納部２の構成は、メモリ使用効率が一実施形態の図３
に示すデコード結果キャッシュ格納部２より悪くなる。
しかしながら、可変長命令を有するマイクロプロセッサ
の模擬動作の実行に対しても本発明を適用することが可
能となる。

【００５７】ここで、図７の場合のタグ,エントリ番号
は、図６に示す命令アドレスＯＡにおいてオフセットＯ
及び命令長Ｆが無い状態であるので、次のように求めら
れる。タグＴは、命令アドレスＯＡの「Ｎ」ビット目か
ら「Ｌ−１」ビット目のデータに基づき演算される。ま
た、エントリ番号ＥＮは、命令アドレスＯＡの「０」ビ
ット目から「Ｎ−１」ビット目のデータに基づき演算さ
れる。

【００５８】なお、マイクロプロッセッサの命令の構成
に対応して、一実施形態と第二の実施形態とのデコード
結果キャッシュ格納部２の構成を適時変更して使用する
ことが可能である。

【００５９】一実施形態及び第二の実施形態による仮想
マシンによれば、デコード結果キャッシュ格納部２から
のデコード結果の読み出しと、疑似メモリ格納部４から
読み出す命令と上記デコード結果のキャッシュヒット判
定は、 1. 命令アドレスＯＡからデコード結果キャッシュ格納
部２のエントリのエントリ番号ＥＮの算出(シフト演算,
マスク演算１回づつ) 2. 命令アドレスＯＡからタグＴ算出(シフト演算,マス
ク演算１回づつ) 3. デコード結果キャッシュ格納部２のエントリからタ
グの読み出し 4. エントリから読み出されたタグの値と、算出された
タグＴを比較で実施される。

【００６０】一方、仮想マシンにおいて、マイクロプロ
セッサの疑似動作を行わせるため、図２に示すフィール
ド構成の命令をソフトウェアにより解析するためには、
各フィールドを抽出するためにシフト演算/マスク演算
を繰り返す必要がある。また、命令のフィールドの構成
は、命令の種類(レジスタ演算,メモリアクセス,分岐制
御等)により異なるので、オペコードＯＣやオプション
ＯＰのフィールドの値に基づく条件判定を多く必要とす
る。

【００６１】さらに、近年の典型的RISC（縮小命令プロ
セッサ）プロセッサでは、実行回数の多いレジスタ演算
命令の場合、オペランドとしてターゲットレジスタ1個,
ソースレジスタ2個をとることが多く、この場合にはデ
コードのために、オペコード抽出1,オペランド抽出3の
最低４セットのシフト/マスク演算が必要で、さらにフ
ィールドフォーマット判定のための付随的な条件判定
(比較と分岐)処理が加わる。

【００６２】これに比較して、本発明によれば、デコー
ド結果キャッシュ格納部２からのデコード結果の読み出
しと、キャッシュヒット判定とでは、シフト/マスク演
算が２セット、条件判定(タグ比較と分岐)が１回である
から、デコード結果キャッシュ格納部２においてデコー
ド結果がヒットした場合には、従来の様に命令のデコー
ド処理を毎回行うよりも疑似動作の実行が高速化され
る。

【００６３】

【発明の効果】本発明によれば、命令レベルプロッセッ
サの動作をソフトウェアにより模擬する仮想マシンにお
いて、タグデータと解釈データとを格納する複数のエン
トリから構成される第２のメモリと、複数の命令が記憶
されている第１のメモリから読み出しを行う命令がすで
に命令レベルプロッセッサにおいて実行可能な解釈デー
タへ解釈されたか否かの検出を第２のメモリにおいて行
う検出部と、第１のメモリから読み出された前記命令を
解釈し、解釈結果の前記解釈データを第２のメモリへ書
き込む命令解釈部と、前記命令が解釈された前記解釈デ
ータを実行する実行部とを具備し、前記実行部が、前記
命令のアドレスから算出される前記エントリを示すエン
トリ番号と、タグデータとに基づき、前記第２のメモリ
から前記解釈データを読み出すため、第２のメモリに解
釈する命令の解釈データが存在する場合、従来の様に命
令の解釈処理を毎回行わずに、解釈データを第２のメモ
リから読み出す動作のみとなるため、仮想マシンの疑似
動作の実行が高速化される効果がある。

【図面の簡単な説明】

【図１】本発明の一実施形態による仮想マシンの構成
を示すブロック図である。

【図２】図１で用いられる命令のフィールド構成の一
例を示す概念図である。

【図３】図１に示されるデコード結果キャッシュ格納
部２のデータ構成の一例を示す概念図である。

【図４】図１に示される疑似レジスタ格納部３の構成
の一例を示す概念図である。

【図５】図１に示す命令実行部１の動作を示すフロー
チャートである。

【図６】図１で用いられる命令アドレスのデータ構成
の一例を示す概念図である。

【図７】本発明の第二の実施形態による仮想マシンに
用いられるデコード結果キャッシュ格納部２の構成の一
例を示すブロック図である。

【符号の説明】

１命令実行部２デコード結果キャッシュ格納部３疑似レジスタ格納部４疑似メモリ格納部

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/30 - 9/455

Claims

(57)【特許請求の範囲】

【請求項１】命令レベルプロッセッサの動作をソフト
ウェアにより模擬する仮想マシンにおいて、タグデータと解釈データとを格納する複数のエントリか
ら構成される第２のメモリと、複数の命令が記憶されている第１のメモリから読み出し
を行う命令がすでに命令レベルプロッセッサにおいて実
行可能な解釈データへ解釈されたか否かの検出を第２の
メモリにおいて行う検出部と、第１のメモリから読み出された前記命令を解釈し、解釈
結果の前記解釈データを第２のメモリへ書き込む命令解
釈部と、前記命令が解釈された前記解釈データを実行する実行部
とを具備し、前記実行部が、前記命令のアドレスから算出されるエン
トリ番号と前記タグデータとに基づき、前記第２のメモ
リから前記解釈データを読み出すことを特徴とする仮想
マシン。
【請求項２】前記命令解釈過程が、前記解釈データと
この解釈データとこの解釈データの解釈前の前記命令の
アドレスから算出される前記タグデータ及び前記エント
リ番号とに対応させ、前記第２のメモリへ書き込むこと
を特徴とする請求項１記載の仮想マシン。
【請求項３】前記検出過程が、読み込まれる前記命令
のアドレスから算出したエントリ番号の示す前記エント
リに格納されたタグデータと、読み込まれる前記命令の
アドレスから算出したタグデータとを比較することによ
り、この命令が前記第２のメモリに記憶されている解釈
データに対応するか否かを検出することを特徴とする請
求項１または請求項２記載の仮想マシン。
【請求項４】前記検出過程が、前記第２のメモリに記
憶されている解釈データが読み込まれる前記命令に対応
すると判断した場合、前記命令読込過程、前記命令解釈
過程の動作を行わずに解釈データの実行処理を実行過程
に行わせることを特徴とする請求項１ないし請求項３の
いずれかに記載の仮想マシン。