JP3312614B2 - Mixers and quadrature mixers - Google Patents
Mixers and quadrature mixersInfo
- Publication number
- JP3312614B2 JP3312614B2 JP20278999A JP20278999A JP3312614B2 JP 3312614 B2 JP3312614 B2 JP 3312614B2 JP 20278999 A JP20278999 A JP 20278999A JP 20278999 A JP20278999 A JP 20278999A JP 3312614 B2 JP3312614 B2 JP 3312614B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- common connection
- power supply
- collectors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、分周機能を有する
ミキサ及び直交ミキサに関する。The present invention relates to a mixer having a frequency dividing function and a quadrature mixer.
【０００２】[0002]
【従来の技術】最近、急速に普及している携帯電話等の
無線機器では、ベースバンド信号を高周波に重畳する変
調器や、逆に受信した高周波信号からベースバンド信号
を取り出す復調器にミキサが使用される。そして、直交
変調方式を採用する無線機器では、９０度位相の異なる
ローカル信号を２個のミキサに入力することで変復調を
行う直交ミキサが使用される。2. Description of the Related Art Recently, in a radio equipment such as a cellular phone which is rapidly spreading, a mixer is used for a modulator for superimposing a baseband signal on a high frequency or a demodulator for extracting a baseband signal from a received high frequency signal. used. In a wireless device that employs the quadrature modulation method, a quadrature mixer that performs modulation and demodulation by inputting local signals having a phase difference of 90 degrees to two mixers is used.
【０００３】また、受信部においては、スーパーヘテロ
ダイン方式を用いて良好なチャネル選択度を得つつ高利
得の増幅を行うため、この周波数変換部にもミキサが使
用されている。In the receiving section, a mixer is also used in this frequency conversion section in order to perform high-gain amplification while obtaining good channel selectivity using the superheterodyne system.
【０００４】このように無線機器では、多数のミキサが
使用されており、それぞれに異なったローカル信号を供
給する必要がある。このローカル信号発生の周波数シン
セサイザの数を削減する方法として分周器を用いて周波
数変換を行うことが考えられる。As described above, many mixers are used in a wireless device, and it is necessary to supply different local signals to each mixer. As a method of reducing the number of frequency synthesizers for generating local signals, it is conceivable to perform frequency conversion using a frequency divider.
【０００５】図１２は、従来の周波数変換方式の構成例
である。図１２において、従来の周波数変換方式では、
互いに独立した回路である分周器３０とミキサ４０が、
それぞれ電源端子３とグランド端子４間に横並びで配置
される。FIG. 12 shows a configuration example of a conventional frequency conversion system. In FIG. 12, in the conventional frequency conversion method,
The frequency divider 30 and the mixer 40, which are independent circuits,
Each is arranged side by side between the power supply terminal 3 and the ground terminal 4.
【０００６】分周器３０は、２個のＤラッチ回路３１，
３２を用いたマスタスレーブ形のＴ−ＦＦで構成され、
ローカル信号入力端３３，３４に印加されるローカル信
号を半分の周波数にしてミキサ４０のローカル入力端４
１，４２に印加する。Ｄラッチ回路３１は、３個の差動
対（Ｑ１１，Ｑ１２）（Ｑ１３，Ｑ１４）（Ｑ１５，Ｑ
１６）で構成されるいわゆる二重平衡差動回路で構成で
ある。また、Ｄラッチ回路３２は、同様に３個の差動対
（Ｑ２１，Ｑ２２）（Ｑ２３，Ｑ２４）（Ｑ２５，Ｑ２
６）で構成される二重平衡差動回路である。The frequency divider 30 has two D latch circuits 31,
It is composed of a master-slave type T-FF using 32,
The local signal applied to the local signal input terminals 33 and 34 is reduced to half the frequency, and the local input terminal 4
1, 42. The D latch circuit 31 includes three differential pairs (Q11, Q12), (Q13, Q14), (Q15, Q
16), which is a so-called double balanced differential circuit. Similarly, the D latch circuit 32 also includes three differential pairs (Q21, Q22) (Q23, Q24) (Q25, Q2
This is a double balanced differential circuit composed of 6).
【０００７】ミキサ４０は、二重平衡差動回路で構成さ
れるギルバートセル形の乗算回路であり、上側の２個の
差動対（Ｑ１，Ｑ２）（Ｑ３，Ｑ４）のベースがローカ
ル入力端子４１，４２を構成し、下側の差動対（Ｑ５，
Ｑ６）のベースがＲＦ入力端子４３，４４を構成してい
る。The mixer 40 is a Gilbert cell type multiplier constituted by a double balanced differential circuit. The bases of the upper two differential pairs (Q1, Q2) (Q3, Q4) are local input terminals. 41, 42, and the lower differential pair (Q5,
The base of Q6) forms the RF input terminals 43 and 44.
【０００８】ミキサ４０は、分周器３０からのローカル
信号とＲＦ入力端子４３，４４に印加されるＲＦ信号と
をミキシングし、周波数変換を行う。The mixer 40 mixes the local signal from the frequency divider 30 with the RF signals applied to the RF input terminals 43 and 44 to perform frequency conversion.
【０００９】[0009]
【発明が解決しようとする課題】ところで、特に携帯電
話等の移動通信端末では、受信待機時間及び通話時間を
長くするために端末内の回路の低消費電力化が求められ
ている。上述した従来の周波数変換方式では、分周器と
ミキサを横並びに配置するので、３つの二重平衡差動回
路においてほぼ同等の電力消費がある。そして、ミキサ
を１つ追加して直交ミキサを構成する場合には、さらに
電力消費があり、改善が望まれている。By the way, especially in mobile communication terminals such as mobile phones, it is required to reduce the power consumption of circuits in the terminals in order to lengthen the reception standby time and the talk time. In the above-described conventional frequency conversion method, since the frequency divider and the mixer are arranged side by side, the three double balanced differential circuits consume almost the same power. When a quadrature mixer is configured by adding one mixer, power consumption is further increased, and improvement is desired.
【００１０】本発明の目的は、低消費電力化が可能な周
波数変換方式を実現できるミキサ及び直交ミキサを提供
することにある。An object of the present invention is to provide a mixer and a quadrature mixer that can realize a frequency conversion method capable of reducing power consumption.
【００１１】[0011]
【課題を解決するための手段】請求項１に記載の発明に
係るミキサは、第１の電源に負荷抵抗を介して接続され
るミキサ部と、該ミキサ部と第２の電源との間に設けら
れ入力ローカル信号を１／２分周したローカル信号を前
記ミキサ部のローカル信号入力対に出力する分周部とで
構成されるミキサであって、前記ミキサ部が、エミッタ
同士が共通接続されて第１の差動対を形成する第１及び
第２のトランジスタ、エミッタ同士が共通接続されて第
２の差動対を形成する第３及び第４のトランジスタを備
え、第１及び第３のトランジスタのコレクタ同士、第２
及び第４のトランジスタのコレクタ同士がそれぞれ共通
接続されて出力対を構成するとともに、前記負荷抵抗を
介して前記第１の電源に接続され、第１及び第４のトラ
ンジスタのベース同士、第２及び第３のトランジスタの
ベース同士がそれぞれ共通接続されて高周波信号入力対
を構成し、第１差動対の共通接続エミッタと第２差動対
の共通接続エミッタが前記ローカル信号入力対を構成
し、前記分周部が、第１入力対に印加される入力ローカ
ル信号をクロック入力として第２入力対に印加される信
号をラッチする動作を行う第１及び第２の二重平衡差動
回路により構成したマスタスレーブ形のＴフリップフロ
ップを備えることを特徴とする。According to a first aspect of the present invention, there is provided a mixer connected to a first power supply via a load resistor, and a mixer connected between the mixer and the second power supply. And a frequency divider for outputting a local signal obtained by dividing an input local signal by に to a local signal input pair of the mixer, wherein the mixer has emitters connected in common. First and second transistors forming a first differential pair, and third and fourth transistors having emitters connected together to form a second differential pair. Transistor collectors, second
And the collectors of the fourth transistor are commonly connected to each other to form an output pair, and are connected to the first power supply via the load resistor, and the bases of the first and fourth transistors are connected to each other. The bases of the third transistors are commonly connected to each other to form a high-frequency signal input pair, and the common connection emitter of the first differential pair and the common connection emitter of the second differential pair form the local signal input pair. The frequency divider includes first and second double balanced differential circuits that perform an operation of latching a signal applied to a second input pair using an input local signal applied to a first input pair as a clock input. A master-slave type T flip-flop.
【００１２】請求項２に記載の発明に係るミキサは、請
求項１に記載のミキサにおいて、前記第１及び第２の二
重平衡差動回路は、それぞれ、エミッタ同士が共通接続
されて第５の差動対を形成する第５及び第６のトランジ
スタ、エミッタ同士が共通接続されて第６の差動対を形
成する第７及び第８のトランジスタ、エミッタ同士が共
通接続されて第７の差動対を形成する第９及び第１０の
トランジスタが設けられ、第９トランジスタのコレクタ
が第５差動対の共通接続エミッタに接続され、第１０ト
ランジスタのコレクタが第６差動対の共通接続エミッタ
に接続されたもとで、第９及び第１０のトランジスタの
ベースが前記第１入力対を構成するとともに、当該第９
及び第１０のトランジスタの共通接続エミッタが抵抗を
介して前記第２の電源に接続され、前記第５及び第７の
トランジスタのコレクタ同士、前記第６及び第８のトラ
ンジスタのコレクタ同士がそれぞれ共通接続されて前記
ミキサ部のローカル信号入力対に接続され、第５及び第
６のトランジスタのベースが前記第２入力対を構成し、
第１の二重平衡差動回路の第５トランジスのベースが、
第２の二重平衡差動回路の第６及び第８のトランジスタ
のコレクタ同士と第７トランジスタのベースとに接続さ
れ、第１の二重平衡差動回路の第６トランジスタのベー
スが、第２の二重平衡差動回路の第５及び第７のトラン
ジスタのコレクタ同士と第８トランジスタのベースとに
接続され、第２の二重平衡差動回路の第５トランジスの
ベースが、第１の二重平衡差動回路の第５及び第７のト
ランジスタのコレクタ同士と第８トランジスタのベース
とに接続され、第２の二重平衡差動回路の第６トランジ
スタのベースが、第１の二重平衡差動回路の第６及び第
８のトランジスタのコレクタ同士と第７トランジスタの
ベースとに接続されることを特徴とする。A mixer according to a second aspect of the present invention is the mixer according to the first aspect, wherein the first and second double-balanced differential circuits have emitters commonly connected to each other. Fifth and sixth transistors forming a differential pair, and emitters are commonly connected to each other, and seventh and eighth transistors forming a sixth differential pair, and an emitter is commonly connected to a seventh differential transistor. Ninth and tenth transistors forming a moving pair are provided, the collector of the ninth transistor is connected to the common emitter of the fifth differential pair, and the collector of the tenth transistor is connected to the common emitter of the sixth differential pair. , The bases of the ninth and tenth transistors constitute the first input pair, and
And the common connection emitter of the tenth transistor is connected to the second power supply via a resistor, and the collectors of the fifth and seventh transistors and the collectors of the sixth and eighth transistors are connected in common. And connected to a local signal input pair of the mixer section, and bases of fifth and sixth transistors constitute the second input pair,
The base of the fifth transistor of the first double balanced differential circuit is
The collectors of the sixth and eighth transistors of the second double balanced differential circuit are connected to each other and the base of the seventh transistor, and the base of the sixth transistor of the first double balanced differential circuit is connected to the second transistor. And the base of the fifth transistor of the second double balanced differential circuit is connected to the collectors of the fifth and seventh transistors and the base of the eighth transistor. The collectors of the fifth and seventh transistors of the double balanced differential circuit are connected to each other and the base of the eighth transistor, and the base of the sixth transistor of the second double balanced differential circuit is connected to the first double balanced differential circuit. The collectors of the sixth and eighth transistors of the differential circuit are connected to each other and the base of the seventh transistor.
【００１３】請求項３に記載の発明に係るミキサは、請
求項２に記載のミキサにおいて、前記第１の二重平衡差
動回路の第５及び第７のトランジスタのコレクタ同士の
共通接続端と第１の二重平衡差動回路の第８トランジス
タ及び前記第２の二重平衡差動回路の第５トランジスタ
のベース同士の共通接続端との間に、コレクタが前記第
１の電源に接続され、ベースが前記コレクタ同士の共通
接続端に接続され、エミッタが前記ベース同士の共通接
続端に接続されるとともに、抵抗を介して前記第２の電
源に接続される第１１トランジスタを設け、第１の二重
平衡差動回路の第６及び第４のトランジスタのコレクタ
同士の共通接続端と第１の二重平衡差動回路の第７トラ
ンジスタ及び第２の二重平衡差動回路の第６トランジス
タのベース同士の共通接続端との間に、コレクタが前記
第１の電源に接続され、ベースが前記コレクタ同士の共
通接続端に接続され、エミッタが前記ベース同士の共通
接続端に接続されるとともに、抵抗を介して前記第２の
電源に接続される第１２トランジスタを設け、第２の二
重平衡差動回路の第５及び第７のトランジスタのコレク
タ同士の共通接続端と第２の二重平衡差動回路の第４ト
ランジスタ及び第１の二重平衡差動回路の第６トランジ
スタのベース同士の共通接続端との間に、コレクタが前
記第１の電源に接続され、ベースが前記コレクタ同士の
共通接続端に接続され、エミッタが前記ベース同士の共
通接続端に接続されるとともに、抵抗を介して前記第２
の電源に接続される第１３トランジスタを設け、第２の
二重平衡差動回路の第６及び第８のトランジスタのコレ
クタ同士の共通接続端と第２の二重平衡差動回路の第７
トランジスタ及び第１の二重平衡差動回路の第５トラン
ジスタのベース同士の共通接続端との間に、コレクタが
前記第１の電源に接続され、ベースが前記コレクタ同士
の共通接続端に接続され、エミッタが前記ベース同士の
共通接続端に接続されるとともに、抵抗を介して前記第
２の電源に接続される第１４トランジスタを設けてある
ことを特徴とする。A mixer according to a third aspect of the present invention is the mixer according to the second aspect, wherein a common connection terminal between collectors of fifth and seventh transistors of the first double balanced differential circuit is provided. A collector is connected to the first power supply between an eighth transistor of the first double balanced differential circuit and a common connection end of the bases of the fifth transistor of the second double balanced differential circuit. An eleventh transistor having a base connected to a common connection end of the collectors, an emitter connected to a common connection end of the bases, and connected to the second power supply via a resistor; Common connection end between the collectors of the sixth and fourth transistors of the double balanced differential circuit, the seventh transistor of the first double balanced differential circuit, and the sixth transistor of the second double balanced differential circuit Between bases A collector is connected to the first power supply, a base is connected to a common connection end between the collectors, and an emitter is connected to a common connection end between the bases. A twelfth transistor connected to the second power supply, and a common connection terminal between the collectors of the fifth and seventh transistors of the second double balanced differential circuit and a second double balanced differential circuit. The collector is connected to the first power supply and the base is connected to the common connection terminal between the collectors of the fourth transistor and the sixth transistor of the first double balanced differential circuit. , The emitter is connected to the common connection end of the bases, and the second
And a common connection terminal between the collectors of the sixth and eighth transistors of the second double balanced differential circuit and the seventh transistor of the second double balanced differential circuit.
A collector is connected to the first power supply, and a base is connected to the common connection terminal between the collectors, between the transistor and the common connection terminal between the bases of the fifth transistor of the first double balanced differential circuit. And a fourteenth transistor having an emitter connected to a common connection end of the bases and connected to the second power supply via a resistor.
【００１４】請求項４に記載の発明に係るミキサは、請
求項２または請求項３に記載のミキサにおいて、前記第
１及び第２の二重平衡差動回路は、それぞれ、前記第９
及び第１０のトランジスタの共通接続エミッタを第２の
電源に接続する前記抵抗に代えて、コレクタが前記第９
及び第１０のトランジスタの共通接続エミッタに接続さ
れ、エミッタが前記第２の電源に接続され、ベースが電
流制御端子に接続される第１５トランジスタを備えるこ
とを特徴とする。The mixer according to a fourth aspect of the present invention is the mixer according to the second or third aspect, wherein the first and second double-balanced differential circuits each include
And a collector connected to the ninth transistor instead of the resistor connecting the common connection emitter of the tenth transistor to the second power supply.
And a fifteenth transistor connected to the common connection emitter of the tenth transistor, the emitter is connected to the second power supply, and the base is connected to the current control terminal.
【００１５】請求項５に記載の発明に係るミキサは、請
求項２に記載のミキサにおいて、前記第１及び第２の二
重平衡差動回路は、それぞれ、前記第９及び第１０のト
ランジスタの共通接続エミッタを第２の電源に接続する
前記抵抗を省略し、前記第９及び第１０のトランジスタ
の共通接続エミッタを直接第２の電源に接続してあるこ
とを特徴とする。A mixer according to a fifth aspect of the present invention is the mixer according to the second aspect, wherein the first and second double balanced differential circuits are respectively connected to the ninth and tenth transistors. The resistor for connecting the common connection emitter to the second power supply is omitted, and the common connection emitters of the ninth and tenth transistors are directly connected to the second power supply.
【００１６】以上の請求項１乃至請求項５に記載の発明
によれば、ミキサ部が分周部にとって一定インピーダン
ス（負荷抵抗）とみなせる動作を行うので、分周部は、
ローカル信号を１／２分周する動作を行うことができ
る。また、ミキサ部は、分周部を加えてギルバートセル
乗算器を構成するので、ローカル信号と高周波信号のミ
キシング動作が行える。したがって、本発明のミキサ
は、従来の分周器とミキサを縦積みした構成に相当する
ので、電力消費に寄与する差動対を減らすことができ、
低電力消費の周波数変換方式を実現できる。According to the first to fifth aspects of the present invention, the mixer performs an operation that can be regarded as a constant impedance (load resistance) for the frequency divider.
An operation of dividing the local signal by で き る can be performed. Further, since the mixer unit constitutes a Gilbert cell multiplier by adding a frequency dividing unit, a mixing operation of a local signal and a high-frequency signal can be performed. Therefore, the mixer of the present invention corresponds to a configuration in which the conventional frequency divider and mixer are stacked vertically, so that the number of differential pairs contributing to power consumption can be reduced,
A frequency conversion method with low power consumption can be realized.
【００１７】次に、請求項６に記載の発明に係る直交ミ
キサは、第１の電源に負荷抵抗を介して接続される第１
及び第２のミキサ部と、該第１及び第２のミキサ部と第
２の電源との間に設けられ入力ローカル信号を１／２分
周したローカル信号であって９０度の位相差を有するも
のを前記第１及び第２ミキサ部の対応するローカル信号
入力対に出力する分周部とで構成される直交ミキサであ
って、前記第１及び第２のミキサ部が、それぞれ、エミ
ッタ同士が共通接続されて第１の差動対を形成する第１
及び第２のトランジスタ、エミッタ同士が共通接続され
て第２の差動対を形成する第３及び第４のトランジスタ
を備え、第１及び第３のトランジスタのコレクタ同士、
第２及び第４のトランジスタのコレクタ同士がそれぞれ
共通接続されて出力対を構成するとともに、前記負荷抵
抗を介して前記第１の電源に接続され、第１及び第４の
トランジスタのベース同士、第２及び第３のトランジス
タのベース同士がそれぞれ共通接続されて高周波信号入
力対を構成し、第１差動対の共通接続エミッタと第２差
動対の共通接続エミッタが前記ローカル信号入力対を構
成し、前記分周部が、第１入力対に印加される入力ロー
カル信号をクロック入力として第２入力対に印加される
信号をラッチする動作を行う第１及び第２の二重平衡差
動回路により構成したマスタスレーブ形のＴフリップフ
ロップを備えることを特徴とする。Next, in the quadrature mixer according to the present invention, the first mixer is connected to the first power supply via a load resistor.
And a second mixer unit, and a local signal provided between the first and second mixer units and the second power supply, which is obtained by dividing the input local signal by 周 and having a phase difference of 90 degrees And a frequency divider for outputting the signals to the corresponding local signal input pairs of the first and second mixers, wherein the first and second mixers have emitters which are connected to each other. A first common pair connected to form a first differential pair
And a second transistor, a third transistor and a fourth transistor whose emitters are commonly connected to form a second differential pair, and the collectors of the first and third transistors are
The collectors of the second and fourth transistors are commonly connected to each other to form an output pair, and are connected to the first power supply via the load resistor, and the bases of the first and fourth transistors are connected to each other. The bases of the second and third transistors are commonly connected to each other to form a high-frequency signal input pair, and the common connection emitter of the first differential pair and the common connection emitter of the second differential pair form the local signal input pair. And a first and a second double balanced differential circuit, wherein the frequency divider performs an operation of latching a signal applied to a second input pair using an input local signal applied to the first input pair as a clock input. Is provided with a master-slave type T flip-flop constituted by:
【００１８】請求項７に記載の発明に係る直交ミキサ
は、請求項６に記載の直交ミキサにおいて、前記第１及
び第２の二重平衡差動回路は、それぞれ、エミッタ同士
が共通接続されて第５の差動対を形成する第５及び第６
のトランジスタ、エミッタ同士が共通接続されて第６の
差動対を形成する第７及び第８のトランジスタ、エミッ
タ同士が共通接続されて第７の差動対を形成する第９及
び第１０のトランジスタが設けられ、第９トランジスタ
のコレクタが第５差動対の共通接続エミッタに接続さ
れ、第１０トランジスタのコレクタが第６差動対の共通
接続エミッタに接続されたもとで、第９及び第１０のト
ランジスタのベースが前記第１入力対を構成するととも
に、当該第９及び第１０のトランジスタの共通接続エミ
ッタが抵抗を介して前記第２の電源に接続され、前記第
５及び第７のトランジスタのコレクタ同士、前記第６及
び第８のトランジスタのコレクタ同士がそれぞれ共通接
続され、それぞれ前記第１及び第２のミキサ部のローカ
ル信号入力対に接続され、第５トランジス及び第６トラ
ンジスタのベースが前記第２入力対を構成し、第１の二
重平衡差動回路の第５トランジスのベースが、第２の二
重平衡差動回路の第６及び第８のトランジスタのコレク
タ同士と第７トランジスタのベースとに接続され、第１
の二重平衡差動回路の第６トランジスタのベースが、第
２の二重平衡差動回路の第５及び第７のトランジスタの
コレクタ同士と第８トランジスタのベースとに接続さ
れ、第２の二重平衡差動回路の第５トランジスのベース
が、第１の二重平衡差動回路の第５及び第７のトランジ
スタのコレクタ同士と第８トランジスタのベースとに接
続され、第２の二重平衡差動回路の第６トランジスタの
ベースが、第１の二重平衡差動回路の第６及び第８のト
ランジスタのコレクタ同士と第７トランジスタのベース
とに接続されることを特徴とする。According to a seventh aspect of the present invention, in the quadrature mixer according to the sixth aspect, the first and second double-balanced differential circuits have emitters commonly connected to each other. Fifth and sixth forming a fifth differential pair
And eighth transistors, the emitters of which are commonly connected to form a sixth differential pair, and the ninth and tenth transistors of which emitters are commonly connected to form a seventh differential pair And the ninth and tenth transistors are connected with the collector of the ninth transistor connected to the common connection emitter of the fifth differential pair and the collector of the tenth transistor connected to the common connection emitter of the sixth differential pair. A base of the transistor constitutes the first input pair, a common connection emitter of the ninth and tenth transistors is connected to the second power supply via a resistor, and a collector of the fifth and seventh transistors is connected. And the collectors of the sixth and eighth transistors are commonly connected to each other and connected to the local signal input pairs of the first and second mixer units, respectively. And the base of the fifth transistor and the sixth transistor constitutes the second input pair, and the base of the fifth transistor of the first double balanced differential circuit is connected to the sixth input of the second double balanced differential circuit. And the collectors of the eighth transistor and the base of the seventh transistor are connected to each other.
The base of the sixth transistor of the double balanced differential circuit is connected to the collectors of the fifth and seventh transistors and the base of the eighth transistor of the second double balanced differential circuit. The base of the fifth transistor of the double balanced differential circuit is connected to the collectors of the fifth and seventh transistors and the base of the eighth transistor of the first double balanced differential circuit, and the second double balanced The base of the sixth transistor of the differential circuit is connected to the collectors of the sixth and eighth transistors of the first double balanced differential circuit and the base of the seventh transistor.
【００１９】請求項８に記載の発明に係る直交ミキサ
は、請求項７に記載の直交ミキサにおいて、前記第１の
二重平衡差動回路の第５及び第７のトランジスタのコレ
クタ同士の共通接続端と第１の二重平衡差動回路の第８
トランジスタ及び前記第２の二重平衡差動回路の第５ト
ランジスタのベース同士の共通接続端との間に、コレク
タが前記第１の電源に接続され、ベースが前記コレクタ
同士の共通接続端に接続され、エミッタが前記ベース同
士の共通接続端に接続されるとともに、抵抗を介して前
記第２の電源に接続される第１１トランジスタを設け、
第１の二重平衡差動回路の第６及び第４のトランジスタ
のコレクタ同士の共通接続端と第１の二重平衡差動回路
の第７トランジスタ及び第２の二重平衡差動回路の第６
トランジスタのベース同士の共通接続端との間に、コレ
クタが前記第１の電源に接続され、ベースが前記コレク
タ同士の共通接続端に接続され、エミッタが前記ベース
同士の共通接続端に接続されるとともに、抵抗を介して
前記第２の電源に接続される第１２トランジスタを設
け、第２の二重平衡差動回路の第５及び第７のトランジ
スタのコレクタ同士の共通接続端と第２の二重平衡差動
回路の第４トランジスタ及び第１の二重平衡差動回路の
第６トランジスタのベース同士の共通接続端との間に、
コレクタが前記第１の電源に接続され、ベースが前記コ
レクタ同士の共通接続端に接続され、エミッタが前記ベ
ース同士の共通接続端に接続されるとともに、抵抗を介
して前記第２の電源に接続される第１３トランジスタを
設け、第２の二重平衡差動回路の第６及び第８のトラン
ジスタのコレクタ同士の共通接続端と第２の二重平衡差
動回路の第７トランジスタ及び第１の二重平衡差動回路
の第５トランジスタのベース同士の共通接続端との間
に、コレクタが前記第１の電源に接続され、ベースが前
記コレクタ同士の共通接続端に接続され、エミッタが前
記ベース同士の共通接続端に接続されるとともに、抵抗
を介して前記第２の電源に接続される第１４トランジス
タを設けてあることを特徴とする。According to an eighth aspect of the present invention, in the quadrature mixer according to the seventh aspect, the collectors of the fifth and seventh transistors of the first double balanced differential circuit are commonly connected. End and the eighth of the first double balanced differential circuit
A collector is connected to the first power supply, and a base is connected to the common connection terminal between the collectors, between a transistor and a common connection terminal between bases of a fifth transistor of the second double balanced differential circuit. An eleventh transistor having an emitter connected to a common connection end of the bases and connected to the second power supply via a resistor;
The common connection terminal between the collectors of the sixth and fourth transistors of the first double balanced differential circuit, the seventh transistor of the first double balanced differential circuit, and the second terminal of the second double balanced differential circuit. 6
A collector is connected to the first power supply, a base is connected to the common connection terminal between the collectors, and an emitter is connected to the common connection terminal between the bases of the transistors. And a twelfth transistor connected to the second power supply via a resistor, and a common connection terminal between the collectors of the fifth and seventh transistors of the second double balanced differential circuit and the second transistor. Between the common connection end of the bases of the fourth transistor of the double balanced differential circuit and the sixth transistor of the first double balanced differential circuit,
A collector is connected to the first power supply, a base is connected to a common connection end of the collectors, an emitter is connected to a common connection end of the bases, and connected to the second power supply via a resistor. 13th transistor is provided, a common connection terminal between the collectors of the sixth and eighth transistors of the second double balanced differential circuit, the seventh transistor and the first transistor of the second double balanced differential circuit. A collector is connected to the first power supply, a base is connected to a common connection terminal between the collectors, and an emitter is connected to a common connection terminal between bases of a fifth transistor of the double balanced differential circuit. A fourteenth transistor is provided, which is connected to a common connection terminal between the transistors and is connected to the second power supply via a resistor.
【００２０】請求項９に記載の発明に係る直交ミキサ
は、請求項７または請求項８に記載の直交ミキサにおい
て、前記第１及び第２の二重平衡差動回路は、それぞ
れ、前記第９及び第１０のトランジスタの共通接続エミ
ッタを第２の電源に接続する前記抵抗に代えて、コレク
タが前記第９及び第１０のトランジスタの共通接続エミ
ッタに接続され、エミッタが前記第２の電源に接続さ
れ、ベースが電流制御端子に接続される第１５トランジ
スタを備えることを特徴とする。According to a ninth aspect of the present invention, in the quadrature mixer according to the seventh or eighth aspect, the first and second double-balanced differential circuits are respectively connected to the ninth mixer. And a collector connected to the common connection emitter of the ninth and tenth transistors, and an emitter connected to the second power supply, instead of the resistor connecting the common connection emitter of the tenth transistor to the second power supply And a fifteenth transistor having a base connected to the current control terminal.
【００２１】請求項１０に記載の発明に係る直交ミキサ
は、請求項７に記載の直交ミキサにおいて、前記第１及
び第２の二重平衡差動回路は、それぞれ、前記第９及び
第１０のトランジスタの共通接続エミッタを第２の電源
に接続する前記抵抗を省略して前記第９及び第１０のト
ランジスタの共通接続エミッタを直接第２の電源に接続
してあることを特徴とする。According to a tenth aspect of the present invention, in the quadrature mixer according to the seventh aspect, the first and second double balanced differential circuits are respectively connected to the ninth and tenth differential circuits. The resistor for connecting the common connection emitter of the transistor to the second power supply is omitted, and the common connection emitter of the ninth and tenth transistors is directly connected to the second power supply.
【００２２】以上の請求項６乃至請求項１０に記載の発
明によれば、２つのミキサ部が分周部にとって一定イン
ピーダンス（負荷抵抗）とみなせる動作を行うので、分
周部は、ローカル信号を９０度の位相差をもって１／２
分周する動作を行うことができる。また、２つのミキサ
部は、それぞれ分周部を加えてギルバートセル乗算器を
構成するので、ローカル信号と高周波信号のミキシング
動作が行える。したがって、本発明の分周機能を有する
直交ミキサは、従来の分周器とミキサを縦積みした構成
に相当するので、電力消費に寄与する差動対を減らすこ
とができ、低電力消費の周波数変換方式を実現できる。According to the present invention, since the two mixers perform an operation that can be regarded as a constant impedance (load resistance) for the frequency divider, the frequency divider transmits the local signal. 1/2 with a phase difference of 90 degrees
An operation of dividing can be performed. Further, since the two mixers constitute a Gilbert cell multiplier by adding a frequency divider, a mixing operation of a local signal and a high-frequency signal can be performed. Therefore, since the quadrature mixer having the frequency dividing function of the present invention corresponds to a configuration in which the conventional frequency divider and mixer are stacked vertically, the number of differential pairs contributing to power consumption can be reduced, and the frequency of low power consumption can be reduced. A conversion method can be realized.
【００２３】[0023]
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２４】図１は、本発明の第１実施形態に係る分周
機能を有するミキサを示す。本第１実施形態は、請求項
１に対応する。図１において、本第１実施形態の分周機
能を有するミキサは、ミキサ部１を負荷抵抗Ｒ１を介し
て電源端子３に接続し、分周部２をミキサ部１とグラン
ド端子４との間に配置してある。FIG. 1 shows a mixer having a frequency dividing function according to a first embodiment of the present invention. The first embodiment corresponds to claim 1. In FIG. 1, the mixer having a frequency dividing function according to the first embodiment has a configuration in which the mixer unit 1 is connected to a power supply terminal 3 via a load resistor R1, and the frequency dividing unit 2 is connected between the mixer unit 1 and the ground terminal 4. It is located in.
【００２５】ミキサ部１は、エミッタ同士が共通接続さ
れて第１の差動対を形成するトランジスタＱ１及びＱ２
と、エミッタ同士が共通接続されて第２の差動対を形成
するトランジスタＱ３及びＱ４とで構成される。The mixer unit 1 includes transistors Q1 and Q2, the emitters of which are commonly connected to form a first differential pair.
And transistors Q3 and Q4 whose emitters are commonly connected to form a second differential pair.
【００２６】トランジスタＱ１及びＱ３のコレクタ同
士、トランジスタＱ２及びＱ４のコレクタ同士は、それ
ぞれ共通接続されて出力対を構成するとともに、負荷抵
抗Ｒ１を介して電源端子３に接続される。電源端子３に
は、第１の電源（図示例では正極電源）が接続される。The collectors of the transistors Q1 and Q3 and the collectors of the transistors Q2 and Q4 are commonly connected to each other to form an output pair, and are connected to the power supply terminal 3 via a load resistor R1. A first power supply (a positive power supply in the illustrated example) is connected to the power supply terminal 3.
【００２７】トランジスタＱ１及びＱ４のベース同士、
トランジスタＱ２及びＱ３のベース同士は、それぞれ共
通接続されて高周波信号入力対（以下「ＲＦ入力対」）
（５，６）を構成する。また、第１差動対（Ｑ１，Ｑ
２）の共通接続エミッタと第２差動対（Ｑ３，Ｑ４）の
共通接続エミッタがローカル信号入力対を構成してい
る。The bases of the transistors Q1 and Q4,
The bases of the transistors Q2 and Q3 are commonly connected to each other to form a high-frequency signal input pair (hereinafter, “RF input pair”).
(5, 6). Also, the first differential pair (Q1, Q
The common connection emitter of 2) and the common connection emitter of the second differential pair (Q3, Q4) form a local signal input pair.
【００２８】即ち、ミキサ部１は、図１２に示したギル
バートセル乗算器（ミキサ４０）の上側の２個の差動対
の接続関係と同じ接続関係となっている。That is, the mixer section 1 has the same connection relation as the connection relation between the two upper differential pairs of the Gilbert cell multiplier (mixer 40) shown in FIG.
【００２９】分周部２は、２個のＤラッチ回路２１，２
２を用いたマスタスレーブ形のＴ−ＦＦで構成される。
Ｄラッチ回路２１，２２は、それぞれ、後述するように
３つの差動対で構成される二重平衡差動回路にラッチ動
作を行わせるようにした回路である。The frequency divider 2 includes two D latch circuits 21 and
2 is a master-slave type T-FF.
Each of the D latch circuits 21 and 22 is a circuit that causes a double balanced differential circuit composed of three differential pairs to perform a latch operation, as described later.
【００３０】即ち、Ｄラッチ回路２１，２２は、それぞ
れ、差動対により構成される信号入力対と、クロック入
力対（ローカル入力対）７と、出力対（Ｑ、Ｑ−（この
明細書中ではＱの反転出力を表す））とを備える。そし
て、各二重平衡差動回路は、それぞれ、クロック入力対
７を構成する差動対の２つのトランジスタを交互に動作
させることにより、信号入力対（Ｄ、Ｄ−（この明細書
中ではＤの反転出力を表す））に印加される信号をラッ
チする動作を行うラッチ回路となる。That is, each of the D latch circuits 21 and 22 includes a signal input pair constituted by a differential pair, a clock input pair (local input pair) 7, and an output pair (Q, Q − (in this specification). Represents an inverted output of Q)). Each of the double balanced differential circuits operates the two transistors of the differential pair constituting the clock input pair 7 alternately to thereby generate the signal input pair (D, D − (D in this specification). ) Is a latch circuit that performs an operation of latching a signal applied to)).
【００３１】さて、Ｄラッチ回路２１の出力対（Ｑ、Ｑ
−）は、ミキサ部１のローカル信号入力対に接続される
とともに、Ｄラッチ回路２２の信号入力対（Ｄ、Ｄ−）
に同相で接続される。また、Ｄラッチ回路２２の出力対
（Ｑ、Ｑ−）は、Ｄラッチ回路２１の信号入力対（Ｄ、
Ｄ−）に逆相で接続される。そして、Ｄラッチ回路２
１，２２は、それぞれ、互いに逆相のクロックで動作さ
せる。Now, the output pair of the D latch circuit 21 (Q, Q
− ) Is connected to the local signal input pair of the mixer unit 1 and the signal input pair (D, D − ) of the D latch circuit 22.
Are connected in phase. The output pair (Q, Q − ) of the D latch circuit 22 is connected to the signal input pair (D,
D − ) are connected in opposite phase. And the D latch circuit 2
1 and 22 are operated by clocks having phases opposite to each other.
【００３２】これにより、Ｄラッチ回路２１，２２は、
マスタスレーブ形のＴ−ＦＦを構成し、Ｄラッチ回路２
１の出力対（Ｑ、Ｑ−）に、クロック（ローカル信号）
を１／２分周した信号が出力される。As a result, the D latch circuits 21 and 22
A master-slave type T-FF is constructed, and a D latch circuit 2
A clock (local signal) is applied to one output pair (Q, Q − ).
Is output.
【００３３】ところで、ミキサ部１では、ＲＦ入力対
（５，６）には、互いに逆相の信号が印加される。つま
り、トランジスタＱ１，Ｑ２の何れか一方と、トランジ
スタＱ３，Ｑ４の何れか一方とが必ずＯＮになるので、
ラッチ回路２１の出力対（Ｑ、Ｑ−）から電源を見たイ
ンピーダンスはほぼ一定の抵抗となる。したがって、分
周部２は、分周動作を行うことができる。In the mixer section 1, signals having phases opposite to each other are applied to the RF input pair (5, 6). That is, one of the transistors Q1 and Q2 and one of the transistors Q3 and Q4 are always turned on.
The impedance when the power supply is viewed from the output pair (Q, Q − ) of the latch circuit 21 is a substantially constant resistance. Therefore, the frequency divider 2 can perform a frequency division operation.
【００３４】このとき、ラッチ回路２１の出力対（Ｑ、
Ｑ−）には、ローカル信号を１／２分周した信号の電流
が互いに逆相で流れるので、分周部２と上部にあるミキ
サ部１とにより等価的にギルバートセル乗算器が構成さ
れ、所望のミキシング動作が行われる。At this time, the output pair (Q,
In Q − ), since currents of signals obtained by dividing a local signal by 流 れ る flow in opposite phases, a Gilbert cell multiplier is equivalently constituted by the frequency divider 2 and the upper mixer 1, A desired mixing operation is performed.
【００３５】ここに、ミキサ部１と分周部２が共通の電
流パス上にあり、分周部２の電流をミキサ部１が利用す
る構成となっている。したがって、独立したミキサと分
周器を横並びで配置する場合よりも消費電力を低減でき
る。Here, the mixer 1 and the frequency divider 2 are on a common current path, and the current of the frequency divider 2 is used by the mixer 1. Therefore, power consumption can be reduced as compared with the case where the independent mixer and the frequency divider are arranged side by side.
【００３６】次に、図２は、本発明の第２実施形態に係
る分周機能を有するミキサを示す。本第２実施形態は、
請求項２に対応する。なお、ミキサ部１は、第１実施形
態で示したので、説明を省略する。FIG. 2 shows a mixer having a frequency dividing function according to a second embodiment of the present invention. In the second embodiment,
This corresponds to claim 2. The description of the mixer unit 1 is omitted because it has been described in the first embodiment.
【００３７】図２において、Ｄラッチ回路２１は、エミ
ッタ同士が共通接続される３つの差動対（Ｑ１１，Ｑ１
２）（Ｑ１３，Ｑ１４）（Ｑ１５，Ｑ１６）で構成され
る。そして、トランジスタＱ１５のコレクタが差動対
（Ｑ１１，Ｑ１２）の共通接続エミッタに接続され、ト
ランジスタＱ１６のコレクタが差動対（Ｑ１３，Ｑ１
４）の共通接続エミッタに接続される。In FIG. 2, the D latch circuit 21 has three differential pairs (Q11, Q1
2) (Q13, Q14) (Q15, Q16). The collector of the transistor Q15 is connected to the common connection emitter of the differential pair (Q11, Q12), and the collector of the transistor Q16 is connected to the differential pair (Q13, Q1).
4) is connected to the common connection emitter.
【００３８】差動対（Ｑ１５，Ｑ１６）では、ベースが
ローカル入力対（７ａ、７ｂ）に接続され、共通接続エ
ミッタが抵抗Ｒ３を介してグランド端子４に接続され
る。グランド端子４には、第２の電源であるアースが接
続される。In the differential pair (Q15, Q16), the base is connected to the local input pair (7a, 7b), and the common connection emitter is connected to the ground terminal 4 via the resistor R3. The ground terminal 4 is connected to a ground as a second power supply.
【００３９】また、差動対（Ｑ１１，１２）（Ｑ１３，
Ｑ１４）の相互間では、トランジスタＱ１１，Ｑ１３の
コレクタ同士とトランジスタＱ１４のベースとが接続さ
れ、共通にミキサ部１の差動対（Ｑ１，Ｑ２）の共通接
続エミッタに接続される。また、トランジスタＱ１２，
Ｑ１４のコレクタ同士とトランジスタＱ１３のベースと
が接続され、共通にミキサ部１の差動対（Ｑ３，Ｑ４）
の共通接続エミッタに接続される。Further, the differential pair (Q11, 12) (Q13,
Q14), the collectors of the transistors Q11 and Q13 are connected to the base of the transistor Q14, and are commonly connected to the common connection emitter of the differential pair (Q1, Q2) of the mixer unit 1. Further, the transistors Q12,
The collectors of the transistors Q14 and the base of the transistor Q13 are connected, and the differential pair (Q3, Q4) of the mixer unit 1 is commonly used.
Are connected to a common connection emitter.
【００４０】同様に、Ｄラッチ回路２２は、エミッタ同
士が共通接続される３つの差動対（Ｑ２１，Ｑ２２）
（Ｑ２３，Ｑ２４）（Ｑ２５，Ｑ２６）で構成される。
そして、トランジスタＱ２５のコレクタが差動対（Ｑ２
１，Ｑ２２）の共通接続エミッタに接続され、トランジ
スタＱ２６のコレクタが差動対（Ｑ２３，Ｑ２４）の共
通接続エミッタに接続される。Similarly, the D latch circuit 22 includes three differential pairs (Q21, Q22) whose emitters are commonly connected.
(Q23, Q24) (Q25, Q26).
Then, the collector of the transistor Q25 is connected to the differential pair (Q2
1, Q22), and the collector of the transistor Q26 is connected to the common emitter of the differential pair (Q23, Q24).
【００４１】差動対（Ｑ２５，Ｑ２６）では、ベースが
ローカル入力対（７ａ、７ｂ）接続され、共通接続エミ
ッタが抵抗Ｒ４を介してグランド端子４に接続される。
グランド端子４には、第２の電源であるアースが接続さ
れる。In the differential pair (Q25, Q26), the base is connected to the local input pair (7a, 7b), and the common connection emitter is connected to the ground terminal 4 via the resistor R4.
The ground terminal 4 is connected to a ground as a second power supply.
【００４２】また、差動対（Ｑ２１，２２）（Ｑ２３，
Ｑ２４）の相互間では、トランジスタＱ２１，Ｑ２３の
コレクタ同士とトランジスタＱ２４のベースとが接続さ
れ、共通に抵抗Ｒ２を介して電源端子３に接続される。
また、トランジスタＱ２２，Ｑ２４のコレクタ同士とト
ランジスタＱ２３のベースとが接続され、共通に抵抗Ｒ
２を介して電源端子３に接続される。Further, the differential pair (Q21, 22) (Q23,
Q24), the collectors of the transistors Q21 and Q23 are connected to the base of the transistor Q24, and are commonly connected to the power supply terminal 3 via the resistor R2.
In addition, the collectors of the transistors Q22 and Q24 are connected to the base of the transistor Q23,
2 and connected to a power supply terminal 3.
【００４３】次いで、Ｄラッチ回路２１，２２の相互間
では、トランジスタＱ１１のベースがトランジスタＱ２
４のコレクタに接続され、トランジスタＱ１２のベース
がトランジスタＱ２１のコレクタに接続される。また、
トランジスタＱ２１のベースがトランジスタＱ１４のベ
ースに接続され、トランジスタＱ２２のベ−スがトラン
ジスタＱ１４のコレクタに接続される。そして、トラン
ジスタＱ１５及びＱ２６のベース同士、トランジスタＱ
１６及びＱ２５のベース同士が共通接続され、ローカル
入力端子対（７ａ，７ｂ）を構成している。Next, between the D latch circuits 21 and 22, the base of the transistor Q11 is connected to the transistor Q2.
4 and the base of the transistor Q12 is connected to the collector of the transistor Q21. Also,
The base of transistor Q21 is connected to the base of transistor Q14, and the base of transistor Q22 is connected to the collector of transistor Q14. Then, the bases of the transistors Q15 and Q26,
The bases of 16 and Q25 are commonly connected to form a local input terminal pair (7a, 7b).
【００４４】分周部２について図１との対応関係を示せ
ば、図１における信号入力対（Ｄ、Ｄ−）には、差動対
（Ｑ１１，Ｑ１２）（Ｑ２１，Ｑ２２）のベース端子対
が対応し、クロック入力対（ローカル入力対）７には、
ローカル入力対（７ａ，７ｂ）が対応する。また、出力
対（Ｑ、Ｑ−）には、共通接続のコレクタ対が対応す
る。The relationship between the frequency divider 2 and FIG. 1 is shown. In FIG. 1, the signal input pair (D, D − ) includes the base terminal pair of the differential pair (Q11, Q12) (Q21, Q22). And the clock input pair (local input pair) 7
The local input pair (7a, 7b) corresponds. The output pair (Q, Q − ) corresponds to a commonly connected collector pair.
【００４５】２つのＤラッチ回路２１，２２は、ローカ
ル信号が互いに逆相の関係で印加される接続関係になっ
ているので、マスタスレーブ形のＴ−ＦＦを構成してい
る。Since the two D-latch circuits 21 and 22 have a connection relationship in which local signals are applied in an opposite phase relationship to each other, they constitute a master-slave T-FF.
【００４６】次に、動作を説明する。図２において、下
側に配置されたＤラッチ回路２１にとって、上側のミキ
サ部１は、ほぼ一定インピーダンスの定抵抗に見えるた
め、分周部２は、通常の差動マスタースレーブ形１／２
分周器と等価となり分周動作を行う。この分周動作によ
りミキサ部１と分周部２との接続点には、ローカル入力
の半分の周波数で互いに逆相の電流が流れる。Next, the operation will be described. In FIG. 2, since the upper mixer unit 1 appears to be a constant resistor having a substantially constant impedance to the lower D latch circuit 21, the frequency divider 2 includes a normal differential master-slave type 1/2.
It is equivalent to a frequency divider and performs a frequency division operation. Due to this frequency division operation, currents having phases opposite to each other flow at a connection point between the mixer unit 1 and the frequency division unit 2 at half the frequency of the local input.
【００４７】したがって、ミキサ部１と分周部２の全体
は、等価的にギルバートセル乗算器として動作し、ＲＦ
入力対（５，６）に印加されるＲＦ信号について周波数
変換動作を行い、負荷抵抗Ｒ１との接続点からミキシン
グされた信号を出力する。Therefore, the whole of the mixer unit 1 and the frequency divider 2 operate equivalently as a Gilbert cell multiplier,
A frequency conversion operation is performed on the RF signal applied to the input pair (5, 6), and a mixed signal is output from a connection point with the load resistor R1.
【００４８】以上の説明から明らかなように、本第２実
施形態では、電源とグランド間に２個の二重平衡差動回
路を配置したのと等価となる。したがって、消費電力
は、電源とグランド間に３個の二重平衡差動回路を配置
する従来の構成に比して、約２／３に低減される。As is apparent from the above description, the second embodiment is equivalent to the arrangement of two double balanced differential circuits between the power supply and the ground. Therefore, the power consumption is reduced to about 2/3 as compared with the conventional configuration in which three double balanced differential circuits are arranged between the power supply and the ground.
【００４９】次に、図３は、本発明の第３実施形態に係
る分周機能を有するミキサを示す。本第３実施形態は、
請求項３に対応する。本第３実施形態の分周機能を有す
るミキサは、第２実施形態において、分周部２に、エミ
ッタフォロワ２３，２４，２５，２６を設けてある。Next, FIG. 3 shows a mixer having a frequency dividing function according to a third embodiment of the present invention. In the third embodiment,
This corresponds to claim 3. In the mixer having a frequency dividing function according to the third embodiment, the frequency divider 2 is provided with the emitter followers 23, 24, 25, and 26 in the second embodiment.
【００５０】エミッタフォロワ２３を構成するトランジ
スタＱ１７は、コレクタが電源端子４に接続され、ベー
スがトランジスタＱ１１及びＱ１３のコレクタに接続さ
れ、エミッタがトランジスタＱ１４及びＱ２１のベース
に接続されるとともに、抵抗Ｒ５を介してグランド端子
４に接続される。The transistor Q17 constituting the emitter follower 23 has a collector connected to the power supply terminal 4, a base connected to the collectors of the transistors Q11 and Q13, an emitter connected to the bases of the transistors Q14 and Q21, and a resistor R5. Is connected to the ground terminal 4.
【００５１】エミッタフォロワ２４を構成するトランジ
スタＱ１８は、コレクタが電源端子４に接続され、ベー
スがトランジスタＱ１２及びＱ１４のコレクタに接続さ
れ、エミッタがトランジスタＱ１３及びＱ２２のベース
に接続されるとともに、抵抗Ｒ５を介してグランド端子
４に接続される。The transistor Q18 constituting the emitter follower 24 has a collector connected to the power supply terminal 4, a base connected to the collectors of the transistors Q12 and Q14, an emitter connected to the bases of the transistors Q13 and Q22, and a resistor R5. Is connected to the ground terminal 4.
【００５２】エミッタフォロワ２５を構成するトランジ
スタＱ２７は、コレクタが電源端子４に接続され、ベー
スがトランジスタＱ２１及びＱ２３のコレクタに接続さ
れ、エミッタがトランジスタＱ１２及びＱ２４のベース
に接続されるとともに、抵抗Ｒ６を介してグランド端子
４に接続される。The transistor Q27 constituting the emitter follower 25 has a collector connected to the power supply terminal 4, a base connected to the collectors of the transistors Q21 and Q23, an emitter connected to the bases of the transistors Q12 and Q24, and a resistor R6. Is connected to the ground terminal 4.
【００５３】エミッタフォロワ２６を構成するトランジ
スタＱ２８は、コレクタが電源端子４に接続され、ベー
スがトランジスタＱ２２及びＱ２４のコレクタに接続さ
れ、エミッタがトランジスタＱ１１及びＱ２３のベース
に接続されるとともに、抵抗Ｒ６を介してグランド端子
４に接続される。The transistor Q28 constituting the emitter follower 26 has a collector connected to the power supply terminal 4, a base connected to the collectors of the transistors Q22 and Q24, an emitter connected to the bases of the transistors Q11 and Q23, and a resistor R6. Is connected to the ground terminal 4.
【００５４】本第３実施形態は、第２実施形態と同様に
動作し、同様の効果が得られるが、エミッタフォロワ２
３，２４，２５，２６を設けてあるので、より高周波ま
で動作が可能である。The third embodiment operates in the same manner as the second embodiment, and provides the same effects as those of the second embodiment.
Since 3, 24, 25, and 26 are provided, operation at higher frequencies is possible.
【００５５】次に、図４は、本発明の第４実施形態に係
る分周機能を有するミキサを示す。本第４実施形態は、
請求項４に対応する。本第４実施形態の分周機能を有す
るミキサは、第２実施形態において、ラッチ回路２１の
抵抗Ｒ３に代えて定電流源となるトランジスタＱ１９を
設け、同様にラッチ回路２２のＲ４に代えて定電流源と
なるトランジスタＱ２９を設けたものである。Next, FIG. 4 shows a mixer having a frequency dividing function according to a fourth embodiment of the present invention. In the fourth embodiment,
This corresponds to claim 4. The mixer having a frequency dividing function according to the fourth embodiment is different from the second embodiment in that a transistor Q19 serving as a constant current source is provided in place of the resistor R3 of the latch circuit 21, and a constant current is similarly provided in place of R4 of the latch circuit 22. This is provided with a transistor Q29 serving as a current source.
【００５６】即ち、トランジスタＱ１９は、コレクタが
トランジスタＱ１５及びＱ１６の共通接続エミッタに接
続され、エミッタがグランド端子４に接続され、ベース
が電流制御端子８に接続される。That is, the transistor Q19 has a collector connected to the common connection emitter of the transistors Q15 and Q16, an emitter connected to the ground terminal 4, and a base connected to the current control terminal 8.
【００５７】また、トランジスタＱ２９は、コレクタが
トランジスタＱ２５及びＱ２６の共通接続エミッタに接
続され、エミッタがグランド端子４に接続され、ベース
が電流制御端子８に接続される。The transistor Q29 has a collector connected to the common connection emitter of the transistors Q25 and Q26, an emitter connected to the ground terminal 4, and a base connected to the current control terminal 8.
【００５８】本第４実施形態では、第２実施形態と同様
に動作し、同様の効果が得られる。なお、本第４実施形
態においても、第３実施形態で示したエミッタフォロア
を設けることができる。この場合には、所定の電圧利得
を得る操作が行えるので、一層安定した動作が期待でき
る。The fourth embodiment operates in the same manner as the second embodiment, and provides the same effects. Note that the emitter follower shown in the third embodiment can also be provided in the fourth embodiment. In this case, an operation for obtaining a predetermined voltage gain can be performed, so that a more stable operation can be expected.
【００５９】次に、図５は、本発明の第５実施形態に係
る分周機能を有するミキサを示す。本第５実施形態は、
請求項５に対応する。図５において、本第５実施形態の
分周機能を有するミキサは、第２実施形態において、Ｄ
ラッチ回路２１，２２の抵抗Ｒ３をそれぞれ省略し、ト
ランジスタＱ１５及びＱ１６のエミッタと、トランジス
タＱ２５及びＱ２６のエミッタとをそれぞれ直接グラン
ド端子４に接続してある。Next, FIG. 5 shows a mixer having a frequency dividing function according to a fifth embodiment of the present invention. In the fifth embodiment,
This corresponds to claim 5. In FIG. 5, the mixer having the frequency dividing function of the fifth embodiment differs from the mixer of the second embodiment in that
The resistors R3 of the latch circuits 21 and 22 are omitted, and the emitters of the transistors Q15 and Q16 and the emitters of the transistors Q25 and Q26 are directly connected to the ground terminal 4, respectively.
【００６０】本第５実施形態では、トランジスタＱ１５
とＱ１６のエミッタ電流の総和を一定にする素子がな
く、同じくトランジスタＱ２５とＱ２６のエミッタ電流
の総和を一定にする素子がないが、入力信号は、一方が
電流を減らすと他方が電流を増加するように動作し総和
が一定に近づくように与えられている。In the fifth embodiment, the transistor Q15
There is no element that makes the sum of the emitter currents of the transistors Q25 and Q16 constant, and there is also no element that makes the sum of the emitter currents of the transistors Q25 and Q26 constant. However, when one of the input signals decreases the current, the other increases the current. And the sum is approached to be constant.
【００６１】したがって、本第４実施形態では、分周部
２は、擬似的に差動動作を行うことができ、第２実施形
態と同様に動作し、同様の効果が得られる。加えて抵抗
Ｒ３を省略したので、電源電圧を小さくすることがで
き、さらに消費電力を小さくできる。Therefore, in the fourth embodiment, the frequency divider 2 can perform a pseudo differential operation, operates in the same manner as the second embodiment, and achieves the same effect. In addition, since the resistor R3 is omitted, the power supply voltage can be reduced, and the power consumption can be further reduced.
【００６２】次に、図６は、本発明の第６実施形態に係
る分周機能を有する直交ミキサを示す。本第６実施形態
は、請求項６に対応する。図６において、本第６実施形
態の分周機能を有する直交ミキサは、２つのミキサ部１
１、１２を負荷抵抗Ｒ１、Ｒ７を介して電源端子３に接
続し、分周部２をミキサ１１、１２とグランド端子４と
の間に配置してある。なお、ミキサ部１１、分周部２
は、第１実施形態におけるミキサ１、分周部２と同一構
成であるので、説明を省略する。Next, FIG. 6 shows a quadrature mixer having a frequency dividing function according to a sixth embodiment of the present invention. The sixth embodiment corresponds to claim 6. In FIG. 6, a quadrature mixer having a frequency dividing function according to the sixth embodiment has two mixer units 1.
1 and 12 are connected to the power supply terminal 3 via load resistors R1 and R7, and the frequency divider 2 is arranged between the mixers 11 and 12 and the ground terminal 4. Note that the mixer unit 11 and the frequency dividing unit 2
Has the same configuration as the mixer 1 and the frequency dividing unit 2 in the first embodiment, and a description thereof will be omitted.
【００６３】ミキサ部１２は、エミッタ同士が共通接続
されて第１の差動対を形成するトランジスタＱ５及びＱ
６と、エミッタ同士が共通接続されて第２の差動対を形
成するトランジスタＱ７及びＱ８とで構成される。The mixer section 12 includes transistors Q5 and Q5, the emitters of which are commonly connected to form a first differential pair.
6 and transistors Q7 and Q8 whose emitters are commonly connected to form a second differential pair.
【００６４】トランジスタＱ５及びＱ７のコレクタ同
士、トランジスタＱ６及びＱ８のコレクタ同士は、それ
ぞれ共通接続されて出力対を構成するとともに、負荷抵
抗Ｒ７を介して電源端子３に接続される。The collectors of the transistors Q5 and Q7 and the collectors of the transistors Q6 and Q8 are commonly connected to each other to form an output pair, and are connected to the power supply terminal 3 via a load resistor R7.
【００６５】トランジスタＱ５及びＱ８のベース同士、
トランジスタＱ６及びＱ７のベース同士は、それぞれ共
通接続され、それぞれミキサ部１１と共通のＲＦ入力対
（５，６）に接続される。また、第１差動対（Ｑ５，Ｑ
６）の共通接続エミッタと第２差動対（Ｑ７，Ｑ８）の
共通接続エミッタがローカル信号入力対としてＤラッチ
回路２２の出力対（Ｑ、Ｑ−）に接続される。The bases of the transistors Q5 and Q8,
The bases of the transistors Q6 and Q7 are commonly connected to each other, and are connected to the mixer unit 11 and the common RF input pair (5, 6). Further, the first differential pair (Q5, Q
The common connection emitter of 6) and the common connection emitter of the second differential pair (Q7, Q8) are connected to the output pair (Q, Q − ) of the D latch circuit 22 as a local signal input pair.
【００６６】本第６実施形態においても、第１実施形態
と同様に、ミキサ部１２では、ＲＦ入力対（５，６）に
は、互いに逆相の信号が印加される。つまり、トランジ
スタＱ５，Ｑ６の何れか一方と、トランジスタＱ７，Ｑ
８の何れか一方とが必ずＯＮになるので、ラッチ回路２
２の出力対（Ｑ、Ｑ−）から電源を見たインピーダンス
はほぼ一定の抵抗となる。したがって、分周部２は、分
周動作を行うことができる。In the sixth embodiment, similarly to the first embodiment, in the mixer section 12, signals having phases opposite to each other are applied to the RF input pair (5, 6). That is, one of the transistors Q5 and Q6 and the transistors Q7 and Q6
8 is always turned on, the latch circuit 2
The impedance when the power source is viewed from the output pair (Q, Q − ) of Example 2 is a substantially constant resistance. Therefore, the frequency divider 2 can perform a frequency division operation.
【００６７】このとき、ラッチ回路２２の出力対（Ｑ、
Ｑ−）には、ローカル信号を１／２分周した信号の電流
が互いに逆相で流れるので、ラッチ回路２２と上部にあ
るミキサ部１２とにより等価的にギルバートセル乗算器
が構成され、所望のミキシング動作が行われる。At this time, the output pair (Q,
In Q − ), since currents of signals obtained by dividing a local signal by 流 れ る flow in phases opposite to each other, a Gilbert cell multiplier is equivalently constituted by the latch circuit 22 and the mixer unit 12 on the upper side. Is performed.
【００６８】ここに、ミキサ部１１，１２と分周部２が
共通の電流パス上にあり、分周部２の電流をミキサ部１
１、１２が利用する構成となっている。したがって、ミ
キサと分周器をそれぞれ独立に使用する場合よりも消費
電力を低減できる。Here, the mixer units 11 and 12 and the frequency divider 2 are on a common current path, and the current of the frequency divider 2 is
1, 12 are used. Therefore, power consumption can be reduced as compared with the case where the mixer and the frequency divider are used independently.
【００６９】次に、図６，図７を参照して直交ミキサの
動作を説明する。なお、図７は、直交ミキサの動作を説
明するタイムチャートである。図８において、（１）
は、クロック端子対７に印加されるクロックＡの電圧波
形である。（２）は、ミキサ部１１とＤラッチ回路２１
との接続部Ｂを流れる電流波形である。（３）は、ミキ
サ部１２とＤラッチ回路２２との接続部Ｃを流れる電流
波形である。Next, the operation of the quadrature mixer will be described with reference to FIGS. FIG. 7 is a time chart for explaining the operation of the quadrature mixer. In FIG. 8, (1)
Is a voltage waveform of the clock A applied to the clock terminal pair 7. (2) The mixer unit 11 and the D latch circuit 21
7 is a waveform of a current flowing through a connection portion B of FIG. (3) is a current waveform flowing through the connection portion C between the mixer section 12 and the D latch circuit 22.
【００７０】分周部２が、２個のＤラッチ回路２１，２
２で構成されるマスタースレーブ形であるため、接続部
Ｂの電流波形は、クロックＡの立ち上がりエッジに同期
して変化し、接続部Ｃの電流波形は、クロックＡの立ち
下がりエッジに同期して変化する。そして、接続部Ｂ、
Ｃの電流波形がクロックの半分の周波数となっている。The frequency divider 2 includes two D latch circuits 21 and
2, the current waveform at the connection section B changes in synchronization with the rising edge of the clock A, and the current waveform at the connection section C changes in synchronization with the falling edge of the clock A. Change. And connection part B,
The current waveform of C has half the frequency of the clock.
【００７１】したがって、接続部Ｂ、Ｃの電流波形の変
化は、クロック半周期分だけ時間が異なっている。この
時間差（位相差）は、接続部Ｂ、Ｃの周波数でみると、
丁度９０度となる。Therefore, the changes in the current waveforms at the connection portions B and C differ in time by a half cycle of the clock. When this time difference (phase difference) is viewed from the frequency of the connection parts B and C,
It is just 90 degrees.
【００７２】このことは、２つのミキサ部１１，１２に
９０度の位相差のローカル信号が入力されることと等価
であることを示し、図６に示したミキサは、直交ミキサ
として動作することが出来る。This indicates that the local signals having a phase difference of 90 degrees are input to the two mixer units 11 and 12, and the mixer shown in FIG. 6 operates as a quadrature mixer. Can be done.
【００７３】次に、図８は、本発明の第７実施形態に係
る分周機能を有する直交ミキサを示す。本第７実施形態
は、請求項７に対応する。図８において、本第７実施形
態の分周機能を有する直交ミキサは、第６実施形態にお
ける分周部２を構成するＤラッチ回路２１，２２とし
て、第２実施形態におけるＤラッチ回路２１，２２を用
いたものである。FIG. 8 shows a quadrature mixer having a frequency dividing function according to a seventh embodiment of the present invention. The seventh embodiment corresponds to claim 7. In FIG. 8, the orthogonal mixer having the frequency dividing function of the seventh embodiment is the same as the D latch circuits 21 and 22 of the frequency dividing unit 2 of the sixth embodiment. Is used.
【００７４】即ち、Ｄラッチ回路２２において、トラン
ジスタＱ２１及びＱ２３のコレクタがトランジスタＱ５
及びＱ６のエミッタにも接続され、またトランジスタＱ
２２及びＱ２４のコレクタがトランジスタＱ７及びＱ８
のエミッタにも接続される。その他の接続関係は、第２
実施形態と同様であるので説明は省略する。That is, in the D latch circuit 22, the collectors of the transistors Q21 and Q23 are connected to the transistor Q5.
And Q6 are also connected to the emitters
22 and Q24 are transistors Q7 and Q8
Also connected to the emitter. Other connection relationships are
The description is omitted because it is similar to the embodiment.
【００７５】分周部２について図６との対応関係もを示
せば、図６における信号入力対（Ｄ、Ｄ−）には、差動
対（Ｑ１１，Ｑ１２）（Ｑ２１，Ｑ２２）のベース端子
対が対応し、クロック入力対（ローカル入力対）７に
は、ローカル入力対（７ａ，７ｂ）が対応する。また、
出力対（Ｑ、Ｑ−）には、共通接続のコレクタ対が対応
する。The relationship between the frequency divider 2 and FIG. 6 is also shown. The signal input pair (D, D − ) in FIG. 6 includes the base terminals of the differential pair (Q11, Q12) (Q21, Q22). A pair corresponds, and a local input pair (7a, 7b) corresponds to the clock input pair (local input pair) 7. Also,
The output pair (Q, Q − ) corresponds to a commonly connected collector pair.
【００７６】２つのＤラッチ回路２１，２２は、ローカ
ル信号が互いに逆相の関係で印加される接続関係になっ
ているので、マスタスレーブ形のＴ−ＦＦを構成してい
る。The two D-latch circuits 21 and 22 are connected in such a manner that local signals are applied in an opposite phase relationship to each other, and thus constitute a master-slave T-FF.
【００７７】次に、動作を説明する。図６において、下
側に配置されたＤラッチ回路２１、２２にとって、上側
のミキサ部１１，１２は、ほぼ一定インピーダンス（定
抵抗負荷）に見えるため、分周部２は、通常の差動マス
タースレーブ形１／２分周器と等価となり分周動作を行
う。この分周動作によりミキサ部１１，１２と分周部２
との接続点には、ローカル入力の半分の周波数で互いに
逆相の電流が流れる。Next, the operation will be described. In FIG. 6, the upper mixer sections 11 and 12 appear to have almost constant impedance (constant resistance load) to the lower D latch circuits 21 and 22. It becomes equivalent to a slave type 1/2 divider and performs a dividing operation. By this frequency dividing operation, the mixer units 11 and 12 and the frequency dividing unit 2
At the connection point with, currents having phases opposite to each other flow at half the frequency of the local input.
【００７８】したがって、ミキサ部１１、１２と分周部
２は、等価的にギルバートセル乗算器として動作し、Ｒ
Ｆ入力対（５，６）に印加されるＲＦ信号について周波
数変換動作を行い、負荷抵抗Ｒ１との接続点からミキシ
ングされた信号を出力する。Therefore, the mixer units 11 and 12 and the frequency divider 2 operate equivalently as a Gilbert cell multiplier,
A frequency conversion operation is performed on the RF signal applied to the F input pair (5, 6), and a mixed signal is output from a connection point with the load resistor R1.
【００７９】そして、２個のミキサ部１１，１２と２個
のＤラッチ回路２１，２２との接続点を流れる電流の位
相は、ローカル入力信号から見て半周期分、すなわち分
周後の周波数で見て９０度の差が自動的に得られる。こ
れは、２つのミキサ部１１，１２に９０度の位相差のロ
ーカル信号が入力されることと等価であり、直交ミキサ
として動作することが出来る。The phase of the current flowing through the connection point between the two mixer sections 11 and 12 and the two D latch circuits 21 and 22 is a half cycle when viewed from the local input signal, that is, the frequency after the frequency division. A difference of 90 degrees is automatically obtained. This is equivalent to a local signal having a phase difference of 90 degrees being input to the two mixer units 11 and 12, and can operate as a quadrature mixer.
【００８０】以上の説明から明らかなように、本第７実
施形態では、電源とグランド間に２個の二重平衡差動回
路を配置したのと等価となる。したがって、消費電力
は、電源とグランド間に４個の二重平衡差動回路を配置
する従来の直交ミキサの構成に比して、約１／２に低減
される。As is clear from the above description, the seventh embodiment is equivalent to the arrangement of two double balanced differential circuits between the power supply and the ground. Therefore, the power consumption is reduced to about ２ as compared with the configuration of the conventional quadrature mixer in which four double balanced differential circuits are arranged between the power supply and the ground.
【００８１】次に、図９は、本発明の第８実施形態に係
る分周機能を有する直交ミキサを示す。本第８実施形態
は、請求項８に対応する。本第８実施形態の分周機能を
有する直交ミキサは、第７実施形態において分周部２、
エミッタフォロワ２３、２４，２５，２６を設けてあ
る。接続関係は、第３実施形態において説明した通りで
ある。Next, FIG. 9 shows an orthogonal mixer having a frequency dividing function according to an eighth embodiment of the present invention. The eighth embodiment corresponds to claim 8. The quadrature mixer having the frequency dividing function of the eighth embodiment is the same as that of the frequency dividing unit 2 of the seventh embodiment.
Emitter followers 23, 24, 25, 26 are provided. The connection relationship is as described in the third embodiment.
【００８２】本第８実施形態は、第７実施形態と同様に
動作し、同様の効果が得られるが、エミッタフォロワ２
３，２４，２５，２６を設けてあるので、より高周波ま
で動作が可能である。The eighth embodiment operates in the same manner as the seventh embodiment and achieves the same effects.
Since 3, 24, 25, and 26 are provided, operation at higher frequencies is possible.
【００８３】次に、図１０は、本発明の第９実施形態に
係る分周機能を有する直交ミキサを示す。本第９実施形
態は、請求項９に対応する。本第９実施形態の分周機能
を有する直交ミキサは、第７実施形態において、ラッチ
回路２１の抵抗Ｒ３に代えて定電流源となるトランジス
タＱ１９を設け、同様にラッチ回路２２のＲ４に代えて
定電流源となるトランジスタＱ２９を設けたものであ
る。接続関係は、第４実施形態において説明した通りで
ある。Next, FIG. 10 shows a quadrature mixer having a frequency dividing function according to a ninth embodiment of the present invention. The ninth embodiment corresponds to claim 9. In the quadrature mixer having a frequency dividing function of the ninth embodiment, a transistor Q19 serving as a constant current source is provided in place of the resistor R3 of the latch circuit 21 in the seventh embodiment. A transistor Q29 serving as a constant current source is provided. The connection relationship is as described in the fourth embodiment.
【００８４】本第９実施形態では、第７実施形態と同様
に動作し、同様の効果が得られる。なお、本第９実施形
態においても、第８実施形態と同様にエミッタフォロワ
を設けることができる。この場合には、所定の電圧利得
を得る操作が行えるので、一層安定した動作が期待でき
る。The ninth embodiment operates in the same manner as the seventh embodiment and achieves the same effects. In the ninth embodiment, an emitter follower can be provided as in the eighth embodiment. In this case, an operation for obtaining a predetermined voltage gain can be performed, so that a more stable operation can be expected.
【００８５】次に、図１１は、本発明の第１０実施形態
に係る分周機能を有する直交ミキサを示す。本第１０実
施形態は、請求項１０に対応する。図１１において、本
第１０実施形態の分周機能を有する直交ミキサは、第７
実施形態において、Ｄラッチ回路２１，２２の抵抗Ｒ３
をそれぞれ省略し、トランジスタＱ１５及びＱ１６のエ
ミッタと、トランジスタＱ２５及びＱ２６のエミッタと
をそれぞれ直接グランド端子４に接続してある。Next, FIG. 11 shows a quadrature mixer having a frequency dividing function according to a tenth embodiment of the present invention. The tenth embodiment corresponds to claim 10. In FIG. 11, the quadrature mixer having the frequency dividing function of the tenth embodiment is the same as the seventh embodiment.
In the embodiment, the resistance R3 of the D latch circuits 21 and 22
Are omitted, and the emitters of the transistors Q15 and Q16 and the emitters of the transistors Q25 and Q26 are directly connected to the ground terminal 4, respectively.
【００８６】第５実施形態で説明したように、分周部２
は、擬似的に差動動作を行うことができる。したがっ
て、本第１０実施形態の分周機能を有する直交ミキサ
は、第７実施形態と同様に動作し、同様の効果が得られ
る。加えて抵抗Ｒ３を省略したので、電源電圧を小さく
することができ、一層消費電力を小さくできる。 な
お、以上の各実施形態では、トランジスタは、ＮＰＮ形
として説明したが、ＰＮＰ形トランジスタに置き換えて
も同様の動作が得られる。勿論、ＰＮＰ形トランジスタ
を用いる場合は、電源端子４に負電源を接続することに
なる。As described in the fifth embodiment, the frequency divider 2
Can perform a pseudo differential operation. Therefore, the quadrature mixer having the frequency dividing function of the tenth embodiment operates in the same manner as the seventh embodiment, and achieves the same effects. In addition, since the resistor R3 is omitted, the power supply voltage can be reduced, and the power consumption can be further reduced. In each of the above embodiments, the transistor is described as an NPN transistor. However, a similar operation can be obtained by replacing the transistor with a PNP transistor. Of course, when a PNP transistor is used, a negative power supply is connected to the power supply terminal 4.
【００８７】[0087]
【発明の効果】以上説明したように、請求項１乃至請求
項５に記載の発明によれば、従来のミキサと分周器を縦
積みの構成としたのに相当する分周機能を有するミキサ
としたので、当該ミキサの消費電流は、従来のように分
周器とミキサを独立回路として横並びに配置する場合の
約２／３に削減できる。As described above, according to the first to fifth aspects of the present invention, a mixer having a frequency dividing function equivalent to the conventional mixer and frequency divider being vertically stacked. Therefore, the current consumption of the mixer can be reduced to about ／ of the conventional case where the frequency divider and the mixer are arranged side by side as independent circuits.
【００８８】また、請求項６乃至請求項１０に記載の発
明によれば、従来の２つのミキサと分周器を縦積みの構
成にした分周機能を有する直交ミキサとしたので、当該
直交ミキサでは、消費電流をさらに大きく削減でき、具
体的には従来の約半分まで消費電力削減が可能である。According to the invention described in claims 6 to 10, the orthogonal mixer having the frequency dividing function in which the conventional two mixers and the frequency divider are vertically stacked is provided. In this case, the current consumption can be further reduced, and more specifically, the power consumption can be reduced to about half of the conventional one.
【図１】本発明の第１実施形態に係る分周器付きミキサ
の回路図である。FIG. 1 is a circuit diagram of a mixer with a frequency divider according to a first embodiment of the present invention.
【図２】本発明の第２実施形態に係る分周器付きミキサ
の回路図である。FIG. 2 is a circuit diagram of a mixer with a frequency divider according to a second embodiment of the present invention.
【図３】本発明の第３実施形態に係る分周器付きミキサ
の回路図である。FIG. 3 is a circuit diagram of a mixer with a frequency divider according to a third embodiment of the present invention.
【図４】本発明の第４実施形態に係る分周器付きミキサ
の回路図である。FIG. 4 is a circuit diagram of a mixer with a frequency divider according to a fourth embodiment of the present invention.
【図５】本発明の第５実施形態に係る分周器付きミキサ
の回路図である。FIG. 5 is a circuit diagram of a mixer with a frequency divider according to a fifth embodiment of the present invention.
【図６】本発明の第６実施形態に係る分周器付き直交ミ
キサの回路図である。FIG. 6 is a circuit diagram of a quadrature mixer with a frequency divider according to a sixth embodiment of the present invention.
【図７】直交ミキサの動作を説明するためのタイミング
チャートである。FIG. 7 is a timing chart for explaining the operation of the quadrature mixer.
【図８】本発明の第７実施形態に係る分周器付き直交ミ
キサの回路図である。FIG. 8 is a circuit diagram of a quadrature mixer with a frequency divider according to a seventh embodiment of the present invention.
【図９】本発明の第８実施形態に係る分周器付き直交ミ
キサの回路図である。FIG. 9 is a circuit diagram of a quadrature mixer with a frequency divider according to an eighth embodiment of the present invention.
【図１０】本発明の第９実施形態に係る分周器付き直交
ミキサの回路図である。FIG. 10 is a circuit diagram of a quadrature mixer with a frequency divider according to a ninth embodiment of the present invention.
【図１１】本発明の第１０実施形態に係る分周器付き直
交ミキサの回路図である。FIG. 11 is a circuit diagram of a quadrature mixer with a frequency divider according to a tenth embodiment of the present invention.
【図１２】従来の周波数変換方式の回路図である。FIG. 12 is a circuit diagram of a conventional frequency conversion method.
１、１１，１２ ミキサ部 ２ 分周部 ３ 電源端子 ４ グランド端子 ５，６ 高周波入力端子（ＲＦ入力端子） ７ クロック入力対（ローカル入力対） ７ａ、７ｂ ローカル入力端子 ８ 電流制御端子 ２１，２２ Ｄラッチ回路 ２３，２４、２５、２６ エミッタフォロワ Ｒ１、Ｒ２ 負荷抵抗 1, 11, 12 Mixer 2 Divider 3 Power supply terminal 4 Ground terminal 5, 6 High frequency input terminal (RF input terminal) 7 Clock input pair (Local input pair) 7a, 7b Local input terminal 8 Current control terminal 21, 22 D latch circuit 23, 24, 25, 26 Emitter follower R1, R2 Load resistance
Claims (10)
るミキサ部と、該ミキサ部と第２の電源との間に設けら
れ入力ローカル信号を１／２分周したローカル信号を前
記ミキサ部のローカル信号入力対に出力する分周部とで
構成されるミキサであって、 前記ミキサ部が、 エミッタ同士が共通接続されて第１の差動対を形成する
第１及び第２のトランジスタ、エミッタ同士が共通接続
されて第２の差動対を形成する第３及び第４のトランジ
スタを備え、 第１及び第３のトランジスタのコレクタ同士、第２及び
第４のトランジスタのコレクタ同士がそれぞれ共通接続
されて出力対を構成するとともに、前記負荷抵抗を介し
て前記第１の電源に接続され、 第１及び第４のトランジスタのベース同士、第２及び第
３のトランジスタのベース同士がそれぞれ共通接続され
て高周波信号入力対を構成し、第１差動対の共通接続エ
ミッタと第２差動対の共通接続エミッタが前記ローカル
信号入力対を構成し、 前記分周部が、 第１入力対に印加される入力ローカル信号をクロック入
力として第２入力対に印加される信号をラッチする動作
を行う第１及び第２の二重平衡差動回路により構成した
マスタスレーブ形のＴフリップフロップを備えることを
特徴とするミキサ。A mixer connected to a first power supply via a load resistor; and a local signal provided between the mixer and the second power supply, which is obtained by dividing an input local signal by １ ／ and dividing the input signal by １ ／. And a frequency divider for outputting a signal to a local signal input pair of the mixer unit, wherein the mixer unit includes first and second emitters connected together to form a first differential pair. A third differential transistor including a transistor and an emitter commonly connected to each other to form a second differential pair; a collector of the first and third transistors and a collector of the second and fourth transistors; They are connected in common to each other to form an output pair, and are connected to the first power supply via the load resistor. The bases of the first and fourth transistors and the bases of the second and third transistors are connected to each other. The common connection emitters of the first differential pair and the common emitters of the second differential pair constitute the local signal input pair, respectively, and are commonly connected to form a local signal input pair. A master-slave type T flip-flop configured by first and second double balanced differential circuits that performs an operation of latching a signal applied to a second input pair using an input local signal applied to one input pair as a clock input. A mixer comprising a pump.
第５及び第６のトランジスタ、エミッタ同士が共通接続
されて第６の差動対を形成する第７及び第８のトランジ
スタ、エミッタ同士が共通接続されて第７の差動対を形
成する第９及び第１０のトランジスタが設けられ、第９
トランジスタのコレクタが第５差動対の共通接続エミッ
タに接続され、第１０トランジスタのコレクタが第６差
動対の共通接続エミッタに接続されたもとで、 第９及び第１０のトランジスタのベースが前記第１入力
対を構成するとともに、当該第９及び第１０のトランジ
スタの共通接続エミッタが抵抗を介して前記第２の電源
に接続され、 前記第５及び第７のトランジスタのコレクタ同士、前記
第６及び第８のトランジスタのコレクタ同士がそれぞれ
共通接続されて前記ミキサ部のローカル信号入力対に接
続され、 第５及び第６のトランジスタのベースが前記第２入力対
を構成し、 第１の二重平衡差動回路の第５トランジスのベースが、
第２の二重平衡差動回路の第６及び第８のトランジスタ
のコレクタ同士と第７トランジスタのベースとに接続さ
れ、第１の二重平衡差動回路の第６トランジスタのベー
スが、第２の二重平衡差動回路の第５及び第７のトラン
ジスタのコレクタ同士と第８トランジスタのベースとに
接続され、 第２の二重平衡差動回路の第５トランジスのベースが、
第１の二重平衡差動回路の第５及び第７のトランジスタ
のコレクタ同士と第８トランジスタのベースとに接続さ
れ、第２の二重平衡差動回路の第６トランジスタのベー
スが、第１の二重平衡差動回路の第６及び第８のトラン
ジスタのコレクタ同士と第７トランジスタのベースとに
接続されることを特徴とするミキサ。2. The mixer according to claim 1, wherein the first and second double-balanced differential circuits have fifth and fifth differential pairs each having an emitter connected in common to form a fifth differential pair. A sixth transistor and seventh and eighth transistors in which emitters are commonly connected to form a sixth differential pair, and ninth and tenth transistors in which emitters are commonly connected to form a seventh differential pair Is provided, and the ninth transistor is provided.
The bases of the ninth and tenth transistors are connected with the collector of the transistor being connected to the common connection emitter of the fifth differential pair and the collector of the tenth transistor being connected to the common connection emitter of the sixth differential pair. The ninth and tenth transistors have a common connection emitter connected to the second power supply via a resistor, and the collectors of the fifth and seventh transistors, the sixth and The collectors of an eighth transistor are commonly connected to each other and connected to a local signal input pair of the mixer section, and the bases of fifth and sixth transistors constitute the second input pair, and a first double balanced The base of the fifth transistor of the differential circuit is
The collectors of the sixth and eighth transistors of the second double balanced differential circuit are connected to each other and the base of the seventh transistor, and the base of the sixth transistor of the first double balanced differential circuit is connected to the second transistor. The collectors of the fifth and seventh transistors of the double balanced differential circuit are connected to the base of the eighth transistor, and the base of the fifth transistor of the second double balanced differential circuit is
The collectors of the fifth and seventh transistors of the first double balanced differential circuit are connected to each other and the base of the eighth transistor, and the base of the sixth transistor of the second double balanced differential circuit is connected to the first transistor. The mixer is connected to the collectors of the sixth and eighth transistors of the double balanced differential circuit and the base of the seventh transistor.
スタのコレクタ同士の共通接続端と第１の二重平衡差動
回路の第８トランジスタ及び前記第２の二重平衡差動回
路の第５トランジスタのベース同士の共通接続端との間
に、コレクタが前記第１の電源に接続され、ベースが前
記コレクタ同士の共通接続端に接続され、エミッタが前
記ベース同士の共通接続端に接続されるとともに、抵抗
を介して前記第２の電源に接続される第１１トランジス
タを設け、 第１の二重平衡差動回路の第６及び第４のトランジスタ
のコレクタ同士の共通接続端と第１の二重平衡差動回路
の第７トランジスタ及び第２の二重平衡差動回路の第６
トランジスタのベース同士の共通接続端との間に、コレ
クタが前記第１の電源に接続され、ベースが前記コレク
タ同士の共通接続端に接続され、エミッタが前記ベース
同士の共通接続端に接続されるとともに、抵抗を介して
前記第２の電源に接続される第１２トランジスタを設
け、 第２の二重平衡差動回路の第５及び第７のトランジスタ
のコレクタ同士の共通接続端と第２の二重平衡差動回路
の第４トランジスタ及び第１の二重平衡差動回路の第６
トランジスタのベース同士の共通接続端との間に、コレ
クタが前記第１の電源に接続され、ベースが前記コレク
タ同士の共通接続端に接続され、エミッタが前記ベース
同士の共通接続端に接続されるとともに、抵抗を介して
前記第２の電源に接続される第１３トランジスタを設
け、 第２の二重平衡差動回路の第６及び第８のトランジスタ
のコレクタ同士の共通接続端と第２の二重平衡差動回路
の第７トランジスタ及び第１の二重平衡差動回路の第５
トランジスタのベース同士の共通接続端との間に、コレ
クタが前記第１の電源に接続され、ベースが前記コレク
タ同士の共通接続端に接続され、エミッタが前記ベース
同士の共通接続端に接続されるとともに、抵抗を介して
前記第２の電源に接続される第１４トランジスタを設け
てあることを特徴とするミキサ。3. The mixer according to claim 2, wherein a common connection terminal between the collectors of the fifth and seventh transistors of the first double balanced differential circuit and a first double balanced differential circuit. A collector is connected to the first power supply between the eighth transistor and the common connection end of the base of the fifth transistor of the second double balanced differential circuit, and the base is a common connection end of the collectors. An eleventh transistor having an emitter connected to a common connection end of the bases and connected to the second power supply via a resistor, and a sixth transistor of the first double balanced differential circuit. And the common connection end between the collectors of the fourth transistor and the sixth transistor of the first double balanced differential circuit and the seventh transistor of the first double balanced differential circuit.
A collector is connected to the first power supply, a base is connected to the common connection terminal between the collectors, and an emitter is connected to the common connection terminal between the bases of the transistors. A twelfth transistor connected to the second power supply via a resistor; a common connection end between the collectors of the fifth and seventh transistors of the second double balanced differential circuit; The fourth transistor of the double balanced differential circuit and the sixth transistor of the first double balanced differential circuit
A collector is connected to the first power supply, a base is connected to the common connection terminal between the collectors, and an emitter is connected to the common connection terminal between the bases of the transistors. And a thirteenth transistor connected to the second power supply via a resistor, and a common connection end between the collectors of the sixth and eighth transistors of the second double balanced differential circuit and the second transistor. The seventh transistor of the double balanced differential circuit and the fifth transistor of the first double balanced differential circuit
A collector is connected to the first power supply, a base is connected to the common connection terminal between the collectors, and an emitter is connected to the common connection terminal between the bases of the transistors. And a fourteenth transistor connected to the second power supply via a resistor.
において、 前記第１及び第２の二重平衡差動回路は、それぞれ、前
記第９及び第１０のトランジスタの共通接続エミッタを
第２の電源に接続する前記抵抗に代えて、コレクタが前
記第９及び第１０のトランジスタの共通接続エミッタに
接続され、エミッタが前記第２の電源に接続され、ベー
スが電流制御端子に接続される第１５トランジスタを備
えることを特徴とするミキサ。4. The mixer according to claim 2, wherein the first and second double-balanced differential circuits connect a common connection emitter of the ninth and tenth transistors to a second connection, respectively. Instead of the resistor connected to the power supply, the collector is connected to the common connection emitter of the ninth and tenth transistors, the emitter is connected to the second power supply, and the base is connected to the current control terminal. A mixer comprising 15 transistors.
記第９及び第１０のトランジスタの共通接続エミッタを
第２の電源に接続する前記抵抗を省略し、前記第９及び
第１０のトランジスタの共通接続エミッタを直接第２の
電源に接続してあることを特徴とするミキサ。5. The mixer according to claim 2, wherein the first and second double-balanced differential circuits respectively connect a common connection emitter of the ninth and tenth transistors to a second power supply. Wherein the resistor is omitted, and the common connection emitters of the ninth and tenth transistors are directly connected to a second power supply.
る第１及び第２のミキサ部と、該第１及び第２のミキサ
部と第２の電源との間に設けられ入力ローカル信号を１
／２分周したローカル信号であって９０度の位相差を有
するものを前記第１及び第２ミキサ部の対応するローカ
ル信号入力対に出力する分周部とで構成される直交ミキ
サであって、 前記第１及び第２のミキサ部が、それぞれ、 エミッタ同士が共通接続されて第１の差動対を形成する
第１及び第２のトランジスタ、エミッタ同士が共通接続
されて第２の差動対を形成する第３及び第４のトランジ
スタを備え、 第１及び第３のトランジスタのコレクタ同士、第２及び
第４のトランジスタのコレクタ同士がそれぞれ共通接続
されて出力対を構成するとともに、前記負荷抵抗を介し
て前記第１の電源に接続され、 第１及び第４のトランジスタのベース同士、第２及び第
３のトランジスタのベース同士がそれぞれ共通接続され
て高周波信号入力対を構成し、 第１差動対の共通接続エミッタと第２差動対の共通接続
エミッタが前記ローカル信号入力対を構成し、 前記分周部が、 第１入力対に印加される入力ローカル信号をクロック入
力として第２入力対に印加される信号をラッチする動作
を行う第１及び第２の二重平衡差動回路により構成した
マスタスレーブ形のＴフリップフロップを備えることを
特徴とする直交ミキサ。6. A first and second mixer unit connected to a first power supply via a load resistor, and an input local unit provided between the first and second mixer units and the second power supply. Signal 1
A quadrature mixer comprising a frequency divider which outputs a local signal having a phase difference of 90 degrees to a local signal having a phase difference of 90 degrees to a corresponding local signal input pair of the first and second mixers. The first and second mixer sections are respectively formed by a first and second transistor whose emitters are connected in common to form a first differential pair, and a second differential section in which their emitters are connected in common. A pair of third and fourth transistors forming a pair, wherein the collectors of the first and third transistors and the collectors of the second and fourth transistors are commonly connected to each other to form an output pair; The bases of the first and fourth transistors and the bases of the second and third transistors are commonly connected to each other through a resistor to form a high-frequency signal input pair. The common connection emitter of the first differential pair and the common connection emitter of the second differential pair constitute the local signal input pair, and the frequency dividing section outputs the input local signal applied to the first input pair. A quadrature mixer comprising a master-slave type T flip-flop constituted by first and second double-balanced differential circuits performing an operation of latching a signal applied to a second input pair as a clock input.
第５及び第６のトランジスタ、エミッタ同士が共通接続
されて第６の差動対を形成する第７及び第８のトランジ
スタ、エミッタ同士が共通接続されて第７の差動対を形
成する第９及び第１０のトランジスタが設けられ、第９
トランジスタのコレクタが第５差動対の共通接続エミッ
タに接続され、第１０トランジスタのコレクタが第６差
動対の共通接続エミッタに接続されたもとで、 第９及び第１０のトランジスタのベースが前記第１入力
対を構成するとともに、当該第９及び第１０のトランジ
スタの共通接続エミッタが抵抗を介して前記第２の電源
に接続され、 前記第５及び第７のトランジスタのコレクタ同士、前記
第６及び第８のトランジスタのコレクタ同士がそれぞれ
共通接続され、それぞれ前記第１及び第２のミキサ部の
ローカル信号入力対に接続され、 第５トランジス及び第６トランジスタのベースが前記第
２入力対を構成し、第１の二重平衡差動回路の第５トラ
ンジスのベースが、第２の二重平衡差動回路の第６及び
第８のトランジスタのコレクタ同士と第７トランジスタ
のベースとに接続され、第１の二重平衡差動回路の第６
トランジスタのベースが、第２の二重平衡差動回路の第
５及び第７のトランジスタのコレクタ同士と第８トラン
ジスタのベースとに接続され、 第２の二重平衡差動回路の第５トランジスのベースが、
第１の二重平衡差動回路の第５及び第７のトランジスタ
のコレクタ同士と第８トランジスタのベースとに接続さ
れ、第２の二重平衡差動回路の第６トランジスタのベー
スが、第１の二重平衡差動回路の第６及び第８のトラン
ジスタのコレクタ同士と第７トランジスタのベースとに
接続されることを特徴とする直交ミキサ。7. The quadrature mixer according to claim 6, wherein said first and second double-balanced differential circuits each have an emitter commonly connected to form a fifth differential pair. And a sixth transistor and an emitter commonly connected to each other to form a sixth differential pair; a seventh transistor and an eighth transistor whose emitters are commonly connected to each other to form a seventh differential pair. Ten transistors are provided and a ninth transistor is provided.
The bases of the ninth and tenth transistors are connected with the collector of the transistor being connected to the common connection emitter of the fifth differential pair and the collector of the tenth transistor being connected to the common connection emitter of the sixth differential pair. The ninth and tenth transistors have a common connection emitter connected to the second power supply via a resistor, and the collectors of the fifth and seventh transistors, the sixth and The collectors of the eighth transistors are commonly connected to each other, respectively connected to the local signal input pairs of the first and second mixer units, and the bases of the fifth transistor and the sixth transistor constitute the second input pair. The base of the fifth transistor of the first double balanced differential circuit is the same as the collectors of the sixth and eighth transistors of the second double balanced differential circuit. When connected to the base of the seventh transistor, the sixth of the first double-balanced differential circuit
The base of the transistor is connected to the collectors of the fifth and seventh transistors of the second double balanced differential circuit and the base of the eighth transistor, and the fifth transistor of the second double balanced differential circuit is connected to the base of the fifth transistor. The base is
The collectors of the fifth and seventh transistors of the first double balanced differential circuit are connected to each other and the base of the eighth transistor, and the base of the sixth transistor of the second double balanced differential circuit is connected to the first transistor. The quadrature mixer, wherein the collectors of the sixth and eighth transistors of the double balanced differential circuit are connected to each other and the base of the seventh transistor.
スタのコレクタ同士の共通接続端と第１の二重平衡差動
回路の第８トランジスタ及び前記第２の二重平衡差動回
路の第５トランジスタのベース同士の共通接続端との間
に、コレクタが前記第１の電源に接続され、ベースが前
記コレクタ同士の共通接続端に接続され、エミッタが前
記ベース同士の共通接続端に接続されるとともに、抵抗
を介して前記第２の電源に接続される第１１トランジス
タを設け、 第１の二重平衡差動回路の第６及び第４のトランジスタ
のコレクタ同士の共通接続端と第１の二重平衡差動回路
の第７トランジスタ及び第２の二重平衡差動回路の第６
トランジスタのベース同士の共通接続端との間に、コレ
クタが前記第１の電源に接続され、ベースが前記コレク
タ同士の共通接続端に接続され、エミッタが前記ベース
同士の共通接続端に接続されるとともに、抵抗を介して
前記第２の電源に接続される第１２トランジスタを設
け、 第２の二重平衡差動回路の第５及び第７のトランジスタ
のコレクタ同士の共通接続端と第２の二重平衡差動回路
の第４トランジスタ及び第１の二重平衡差動回路の第６
トランジスタのベース同士の共通接続端との間に、コレ
クタが前記第１の電源に接続され、ベースが前記コレク
タ同士の共通接続端に接続され、エミッタが前記ベース
同士の共通接続端に接続されるとともに、抵抗を介して
前記第２の電源に接続される第１３トランジスタを設
け、 第２の二重平衡差動回路の第６及び第８のトランジスタ
のコレクタ同士の共通接続端と第２の二重平衡差動回路
の第７トランジスタ及び第１の二重平衡差動回路の第５
トランジスタのベース同士の共通接続端との間に、コレ
クタが前記第１の電源に接続され、ベースが前記コレク
タ同士の共通接続端に接続され、エミッタが前記ベース
同士の共通接続端に接続されるとともに、抵抗を介して
前記第２の電源に接続される第１４トランジスタを設け
てあることを特徴とする直交ミキサ。8. The quadrature mixer according to claim 7, wherein a common connection terminal between collectors of fifth and seventh transistors of the first double balanced differential circuit and a first double balanced differential circuit. A collector is connected to the first power supply, and a base is connected between the collectors of the eighth transistor and the fifth transistor of the second double balanced differential circuit. An eleventh transistor connected to an end of the first double balanced differential circuit, the emitter being connected to a common connection end of the bases, and connected to the second power supply via a resistor. The common connection terminal between the collectors of the sixth and fourth transistors and the sixth transistor of the first double balanced differential circuit and the sixth transistor of the first double balanced differential circuit.
A collector is connected to the first power supply, a base is connected to the common connection terminal between the collectors, and an emitter is connected to the common connection terminal between the bases of the transistors. A twelfth transistor connected to the second power supply via a resistor; a common connection end between the collectors of the fifth and seventh transistors of the second double balanced differential circuit; The fourth transistor of the double balanced differential circuit and the sixth transistor of the first double balanced differential circuit
A collector is connected to the first power supply, a base is connected to the common connection terminal between the collectors, and an emitter is connected to the common connection terminal between the bases of the transistors. And a thirteenth transistor connected to the second power supply via a resistor, and a common connection end between the collectors of the sixth and eighth transistors of the second double balanced differential circuit and the second transistor. The seventh transistor of the double balanced differential circuit and the fifth transistor of the first double balanced differential circuit
A collector is connected to the first power supply, a base is connected to a common connection end between the collectors, and an emitter is connected to a common connection end between the bases of the transistors. And a fourteenth transistor connected to the second power supply via a resistor.
キサにおいて、 前記第１及び第２の二重平衡差動回路は、それぞれ、前
記第９及び第１０のトランジスタの共通接続エミッタを
第２の電源に接続する前記抵抗に代えて、 コレクタが前記第９及び第１０のトランジスタの共通接
続エミッタに接続され、エミッタが前記第２の電源に接
続され、ベースが電流制御端子に接続される第１５トラ
ンジスタを備えることを特徴とする直交ミキサ。9. The quadrature mixer according to claim 7, wherein said first and second double-balanced differential circuits connect a common connection emitter of said ninth and tenth transistors to a second connection, respectively. Instead of the resistor connected to the second power supply, a collector is connected to a common connection emitter of the ninth and tenth transistors, an emitter is connected to the second power supply, and a base is connected to a current control terminal. A quadrature mixer comprising a fifteenth transistor.
て、 前記第１及び第２の二重平衡差動回路は、それぞれ、前
記第９及び第１０のトランジスタの共通接続エミッタを
第２の電源に接続する前記抵抗を省略して 前記第９及
び第１０のトランジスタの共通接続エミッタを直接第２
の電源に接続してあることを特徴とする直交ミキサ。10. The quadrature mixer according to claim 7, wherein said first and second double-balanced differential circuits connect a common connection emitter of said ninth and tenth transistors to a second power supply, respectively. By omitting the resistor to be connected, the common connection emitter of the ninth and tenth transistors is directly connected to the second
A quadrature mixer characterized by being connected to a power supply.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20278999A JP3312614B2 (en) | 1999-07-16 | 1999-07-16 | Mixers and quadrature mixers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20278999A JP3312614B2 (en) | 1999-07-16 | 1999-07-16 | Mixers and quadrature mixers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001036350A JP2001036350A (en) | 2001-02-09 |
| JP3312614B2 true JP3312614B2 (en) | 2002-08-12 |
Family
ID=16463230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20278999A Expired - Fee Related JP3312614B2 (en) | 1999-07-16 | 1999-07-16 | Mixers and quadrature mixers |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3312614B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100803368B1 (en) | 2006-12-07 | 2008-02-13 | 주식회사 하이닉스반도체 | Frequency dividing circuit |
| US7705650B2 (en) * | 2007-08-14 | 2010-04-27 | Sony Corporation | System and method for effectively implementing an IQ generator |
| WO2013001743A1 (en) * | 2011-06-29 | 2013-01-03 | パナソニック株式会社 | Semiconductor reception device |
| CN110445468A (en) * | 2019-08-14 | 2019-11-12 | 厦门科塔电子有限公司 | A kind of double flat weighing apparatus active mixer |
-
1999
- 1999-07-16 JP JP20278999A patent/JP3312614B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001036350A (en) | 2001-02-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4246166B2 (en) | Frequency divider circuit and multimode radio using the same | |
| US7272620B1 (en) | Frequency divider with low harmonics | |
| US6313688B1 (en) | Mixer structure and method of using same | |
| Razavi | A 900-MHz/1.8-GHz CMOS transmitter for dual-band applications | |
| US7792215B2 (en) | Direct-conversion receiver and sub-harmonic frequency mixer thereof | |
| TWI474629B (en) | Saw-less receiver with rf frequency translated bpf | |
| US7062248B2 (en) | Direct conversion receiver having a low pass pole implemented with an active low pass filter | |
| JP4005391B2 (en) | Direct conversion transmission circuit and integrated transmission / reception circuit | |
| US6529721B1 (en) | Low-noise mixer and method | |
| CN100459414C (en) | RF mixing device | |
| EP2263308A1 (en) | A combined mixer and balun design | |
| Fang et al. | An image-rejection down-converter for low-IF receivers | |
| US8478219B2 (en) | Heterodyne receiver | |
| JP3312614B2 (en) | Mixers and quadrature mixers | |
| US6785528B2 (en) | Quadrature divider | |
| US6591093B1 (en) | Circuit and method for frequency translation | |
| JP4765029B2 (en) | Low noise frequency converter that eliminates video frequency | |
| EP2054999B1 (en) | Signal processor comprising a frequency converter | |
| JP4267181B2 (en) | Differential amplifier circuit, differential converter circuit and mixer circuit | |
| JP2000511027A (en) | High frequency receiver | |
| Wu et al. | 5.2/5.7-GHz 48-dB image rejection GaInP/GaAs HBT Weaver down-converter using LO frequency quadrupler | |
| JP2005184608A (en) | Semiconductor integrated circuit for communication | |
| US5821802A (en) | Transformer-coupled mixer circuit | |
| WO2002007305A1 (en) | Linear balanced rf mixer | |
| KR100274447B1 (en) | Multi-phase voltage control method and frequency conversion architecture thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020430 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090531 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100531 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110531 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110531 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120531 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120531 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130531 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140531 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |