JP3308016B2 - 集積回路の作製方法 - Google Patents
集積回路の作製方法Info
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- G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
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Description
【０００１】
【産業上の利用分野】本願第１の方法は、集積回路を作
製するための固定式マスク(fixed mask)によるパターン
露光に対してその場で（in situ)任意の微粒(fine-grai
ned)レジスト層パターニングを行うためのものであり、
本願第２の方法は、専用のマスクを形成し、個々のウェ
ハ上にウェハロット間の任意の相違を全て包含する任意
の層をパターニングするものである。なお、本明細書に
おいて、「固定式マスク（fixed mask）」とはマスクが
固定されている意ではなく、マスクのパターンが固定さ
れている意であり、「微粒（fine-grained）」とは、配
線を行う前の個々の論理素子単位であることを言う。
製するための固定式マスク(fixed mask)によるパターン
露光に対してその場で（in situ)任意の微粒(fine-grai
ned)レジスト層パターニングを行うためのものであり、
本願第２の方法は、専用のマスクを形成し、個々のウェ
ハ上にウェハロット間の任意の相違を全て包含する任意
の層をパターニングするものである。なお、本明細書に
おいて、「固定式マスク（fixed mask）」とはマスクが
固定されている意ではなく、マスクのパターンが固定さ
れている意であり、「微粒（fine-grained）」とは、配
線を行う前の個々の論理素子単位であることを言う。
【０００２】
【従来の技術】集積回路（ＩＣ）は、例えばトランジス
タ、ダイオード、抵抗、キャパシタ、というように能動
素子と受動素子とを含み、これらが所定のパターンで配
線されて所望の機能を発揮するようにしてある。配線は
メタライゼーション層とビアとによって構成される。
「ビア」は絶縁層を貫通する孔であり、その中に導電材
料を配置することにより配線同士または配線と半導体基
板下にある能動もしくは受動素子領域とを接続するもの
である。現在の技術では一般に２層のメタライゼション
層を半導体基板上で重ね合わせた構造を用いている。集
積回路およびそれを組み込んだ装置は複雑になる趨勢に
あり、論理回路の場合は、特定のダイ寸法に対する集積
回路論理ユニット（ＩＣＬＵ）および配線の個数は、半
導体処理技術の進歩を反映して非常に多くなってきてい
る。ＩＣＬＵはＩＣ素子であり、デバイス（例えばトラ
ンジスタ）の場合もあり、ゲート（幾つかのトランジス
タ）の場合もあり、トランジスタやその他のデバイスを
２５個あるいはそれ以上用いた構成の場合もある。この
分野で良く知られているように、ＩＣＬＵ同士を接続す
る導電コンタクトの典型的な中心間距離は約６〜１５ミ
クロン（μｍ）である。
タ、ダイオード、抵抗、キャパシタ、というように能動
素子と受動素子とを含み、これらが所定のパターンで配
線されて所望の機能を発揮するようにしてある。配線は
メタライゼーション層とビアとによって構成される。
「ビア」は絶縁層を貫通する孔であり、その中に導電材
料を配置することにより配線同士または配線と半導体基
板下にある能動もしくは受動素子領域とを接続するもの
である。現在の技術では一般に２層のメタライゼション
層を半導体基板上で重ね合わせた構造を用いている。集
積回路およびそれを組み込んだ装置は複雑になる趨勢に
あり、論理回路の場合は、特定のダイ寸法に対する集積
回路論理ユニット（ＩＣＬＵ）および配線の個数は、半
導体処理技術の進歩を反映して非常に多くなってきてい
る。ＩＣＬＵはＩＣ素子であり、デバイス（例えばトラ
ンジスタ）の場合もあり、ゲート（幾つかのトランジス
タ）の場合もあり、トランジスタやその他のデバイスを
２５個あるいはそれ以上用いた構成の場合もある。この
分野で良く知られているように、ＩＣＬＵ同士を接続す
る導電コンタクトの典型的な中心間距離は約６〜１５ミ
クロン（μｍ）である。
【０００３】論理構造（ロジックストラクチャー、例え
ばゲートアレー）を作るための標準的な処理において
は、ダイ１個当たり２５万個のゲートを構成する５０万
個ものトランジスタを先ず形成する。個々の半導体基板
（典型的にはシリコンであるが、場合によってはガリウ
ム砒素等の他の材質）には多数の、例えば数百個のダイ
が含まれる。例えばある種のゲートアレーの場合、個々
のダイ上にトランジスタが行と列の形でアレーを構成し
ており、個々のトランジスタには導電コンタクト（典型
的には金属であるが、場合によってはドープトポリシリ
コンのような他の材質）があり、これらも行と列の形で
アレーを構成している。
ばゲートアレー）を作るための標準的な処理において
は、ダイ１個当たり２５万個のゲートを構成する５０万
個ものトランジスタを先ず形成する。個々の半導体基板
（典型的にはシリコンであるが、場合によってはガリウ
ム砒素等の他の材質）には多数の、例えば数百個のダイ
が含まれる。例えばある種のゲートアレーの場合、個々
のダイ上にトランジスタが行と列の形でアレーを構成し
ており、個々のトランジスタには導電コンタクト（典型
的には金属であるが、場合によってはドープトポリシリ
コンのような他の材質）があり、これらも行と列の形で
アレーを構成している。
【０００４】従来の技術では、次の工程は固定式マスク
を用いて導電層（「メタライゼーション層」とも呼称さ
れる）を形成し、個々のゲートアレーデバイス同士を接
続する。このメタライゼーション層は典型的には２層で
あり、場合によっては３層である。その後、完成したダ
イを試験する。そしてダイ上のデバイスのどれか一つに
でも欠陥があれば、そのダイ自体が全数検査ではねら
れ、廃品にされる。したがって、ダイ当たりのトランジ
スタ個数が多い程、生産歩留りは低くなる。場合によっ
ては、回路に冗長部分を設けておき、メタライゼーショ
ン後にヒューズにより欠陥部分と置換できるようにして
おく。典型的には、この冗長部分を回路全体の５％〜１
０％にすることがある。
を用いて導電層（「メタライゼーション層」とも呼称さ
れる）を形成し、個々のゲートアレーデバイス同士を接
続する。このメタライゼーション層は典型的には２層で
あり、場合によっては３層である。その後、完成したダ
イを試験する。そしてダイ上のデバイスのどれか一つに
でも欠陥があれば、そのダイ自体が全数検査ではねら
れ、廃品にされる。したがって、ダイ当たりのトランジ
スタ個数が多い程、生産歩留りは低くなる。場合によっ
ては、回路に冗長部分を設けておき、メタライゼーショ
ン後にヒューズにより欠陥部分と置換できるようにして
おく。典型的には、この冗長部分を回路全体の５％〜１
０％にすることがある。
【０００５】以上説明したように従来技術では、一つの
ダイ上に複数のトランジスタを形成し、トランジスタ同
士を配線して所望の論理構造を構成し、ダイ全体を試験
し、論理構造が正しく作動しなければダイを廃却する。
これに対して本発明者らが既に提案した方法において
は、従来と全く同様にトランジスタを形成した後に、ト
ランジスタあるいはＩＣＬＵを個々に試験する〔例え
ば、米国特許出願第０７／７７５，３２４号（出願１９
９１．１０．１１）、同第０７／４８２，１３５号（出
願１９９０．０２．１６／米国特許第５，１０３，５５
７号）、同第０７／１９４，５９６号（出願１９８８．
０５．１６／米国特許第４，９２４，５８９号）〕。次
に、必要に応じて、周知のＣＡＤにより配線設計（スキ
ーム）を修正して欠陥トランジスタあるいはＩＣＬＵを
迂回させ、論理的に言えば、代替用（冗長）ＩＣＬＵに
置換する。その後でメタライゼーション層を堆積させ、
上記修正した配線設計に従ってパターニングする。この
パターニングは、通常の従来技術で用いるマスクプロセ
スの代わりに、例えばＥビーム（電子ビーム）、リソグ
ラフィー等によって行うこともできる。このようにして
得られたダイは、それぞれ個別の配線設計を持つことに
なるが、果たす機能は同一である。
ダイ上に複数のトランジスタを形成し、トランジスタ同
士を配線して所望の論理構造を構成し、ダイ全体を試験
し、論理構造が正しく作動しなければダイを廃却する。
これに対して本発明者らが既に提案した方法において
は、従来と全く同様にトランジスタを形成した後に、ト
ランジスタあるいはＩＣＬＵを個々に試験する〔例え
ば、米国特許出願第０７／７７５，３２４号（出願１９
９１．１０．１１）、同第０７／４８２，１３５号（出
願１９９０．０２．１６／米国特許第５，１０３，５５
７号）、同第０７／１９４，５９６号（出願１９８８．
０５．１６／米国特許第４，９２４，５８９号）〕。次
に、必要に応じて、周知のＣＡＤにより配線設計（スキ
ーム）を修正して欠陥トランジスタあるいはＩＣＬＵを
迂回させ、論理的に言えば、代替用（冗長）ＩＣＬＵに
置換する。その後でメタライゼーション層を堆積させ、
上記修正した配線設計に従ってパターニングする。この
パターニングは、通常の従来技術で用いるマスクプロセ
スの代わりに、例えばＥビーム（電子ビーム）、リソグ
ラフィー等によって行うこともできる。このようにして
得られたダイは、それぞれ個別の配線設計を持つことに
なるが、果たす機能は同一である。
【０００６】シリコンウェハあるいはＧａＡｓウェハ上
に従来法で形成されたゲートアレーから出発してもよい
し、標準的なセルあるいはフルカスタムＩＣの設計も容
易に適用できる。ゲートアレートランジスタは図１(a)
のウェハ表面１上に行と列の形でアレーを構成してお
り、個々のトランジスタの活性領域には、図１(b) に示
したようにコンタクトポイント２−１〜２−３２が行と
列を構成している（全てのコンタクトポイントに番号を
付してはいない）。図１(b) は図１(a) 中で丸で「１
ｂ」と記した部分の拡大図である。冗長（あるいは余
分）デバイスは個々の列毎に組み込まれており、冗長係
数は、試験対象となる個々のトランジスタあるいはＩＣ
ＬＵの予想歩留りに応じて設定してある。コンタクトポ
イント間の段差が０．５μｍよりも大きい場合には、厚
さ０．８〜１．５μｍのポリイミド硬化層でウェハ１の
表面を平坦化してもよい。（コンタクトポイント２−１
〜２〜３２をポリイミド層に対してマスクし、ポリイミ
ドが入り込んでいないビアを個々のコンタクトポイント
に形成させ、そして金属を堆積させてビアを充填す
る。）形成されたウェハ１（メタライゼーションは行っ
ていない）は、試験できる状態である。場合により一回
に個々のダイのトランジスタを一列だけ試験するが、一
回に複数個の列を試験したり、ダイ全体あるいは幾つか
のダイを試験したりすることも可能である。
に従来法で形成されたゲートアレーから出発してもよい
し、標準的なセルあるいはフルカスタムＩＣの設計も容
易に適用できる。ゲートアレートランジスタは図１(a)
のウェハ表面１上に行と列の形でアレーを構成してお
り、個々のトランジスタの活性領域には、図１(b) に示
したようにコンタクトポイント２−１〜２−３２が行と
列を構成している（全てのコンタクトポイントに番号を
付してはいない）。図１(b) は図１(a) 中で丸で「１
ｂ」と記した部分の拡大図である。冗長（あるいは余
分）デバイスは個々の列毎に組み込まれており、冗長係
数は、試験対象となる個々のトランジスタあるいはＩＣ
ＬＵの予想歩留りに応じて設定してある。コンタクトポ
イント間の段差が０．５μｍよりも大きい場合には、厚
さ０．８〜１．５μｍのポリイミド硬化層でウェハ１の
表面を平坦化してもよい。（コンタクトポイント２−１
〜２〜３２をポリイミド層に対してマスクし、ポリイミ
ドが入り込んでいないビアを個々のコンタクトポイント
に形成させ、そして金属を堆積させてビアを充填す
る。）形成されたウェハ１（メタライゼーションは行っ
ていない）は、試験できる状態である。場合により一回
に個々のダイのトランジスタを一列だけ試験するが、一
回に複数個の列を試験したり、ダイ全体あるいは幾つか
のダイを試験したりすることも可能である。
【０００７】典型的な複雑さのダイの場合、上記試験を
行うには、一列に１００００個程度はある２−１〜２−
４のようなコンタクトポイントの全てに対して同時に接
続を行い、個々のダイにある１００〜２００個以上の列
の全てをステッピングして、個々のダイについてステッ
プアンドリピート式に全数検査を行わなければならな
い。通常、２−１のような個々のコンタクトポイントは
面積が４×４μｍ程度と非常に小さい。個々のウェハは
複数のダイを含み、その正確な個数はウェハサイズに依
存するが典型的な個数は数百個のオーダーである。
行うには、一列に１００００個程度はある２−１〜２−
４のようなコンタクトポイントの全てに対して同時に接
続を行い、個々のダイにある１００〜２００個以上の列
の全てをステッピングして、個々のダイについてステッ
プアンドリピート式に全数検査を行わなければならな
い。通常、２−１のような個々のコンタクトポイントは
面積が４×４μｍ程度と非常に小さい。個々のウェハは
複数のダイを含み、その正確な個数はウェハサイズに依
存するが典型的な個数は数百個のオーダーである。
【０００８】試験で得られるデータは、欠陥トランジス
タあるいはＩＣＬＵの位置のリストである。このリスト
は試験機の信号処理装置から通常のＣＡＤシステムへ自
動的に送られる。そしてＣＡＤシステムが特別なソフト
ウェアアルゴリズムによって個々のダイについて配線の
変更点を出力する。欠陥ＩＣＬＵに起因して必要になる
配線の変更によって影響を受けるＩＣＬＵの配線の範囲
は典型的には直径１００μｍ未満である。したがって、
全体の配置のうちでこのリストにより変更するのは欠陥
ＩＣＬＵ自体の位置付けであり、欠陥ＩＣＬＵを迂回
し、冗長ＩＣＬＵとしてストックしてある無欠陥のＩＣ
ＬＵに配線するようにする。
タあるいはＩＣＬＵの位置のリストである。このリスト
は試験機の信号処理装置から通常のＣＡＤシステムへ自
動的に送られる。そしてＣＡＤシステムが特別なソフト
ウェアアルゴリズムによって個々のダイについて配線の
変更点を出力する。欠陥ＩＣＬＵに起因して必要になる
配線の変更によって影響を受けるＩＣＬＵの配線の範囲
は典型的には直径１００μｍ未満である。したがって、
全体の配置のうちでこのリストにより変更するのは欠陥
ＩＣＬＵ自体の位置付けであり、欠陥ＩＣＬＵを迂回
し、冗長ＩＣＬＵとしてストックしてある無欠陥のＩＣ
ＬＵに配線するようにする。
【０００９】上記の関連特許では配線用のソフトウェア
アルゴリズムを２種類使っており、一つはメタライゼー
ション用トレースについてのルーティングの再計算であ
り、もう一つはＣＡＤリップアップルータ(CAD rip-up
router) である（詳細は上記特許を参照）。次に、これ
らの方法のうちのどちらかによって提供される修正ルー
ティングのデータベースを用いて、例えば電子ビームを
用いてウェハ上に所望の配線パターンを形成するための
データベースを作成する。メタライゼーション処理とし
ては、２層のメタライゼーションを行う場合もあるし、
１層あるいは３層以上のメタライゼーションを行う場合
もある。メタライゼーション処理の工程としては、ウェ
ハ表面全体に二酸化シリコンのような絶縁層を典型的に
は厚さ１μｍ程度堆積させる工程と、この二酸化シリコ
ン層を貫通してウェハ表面のコンタクトポイントに達す
るビアをマスクを用いて彫り込む工程とがある。次に、
二酸化シリコン層の全体に金属層（典型的にはアルミニ
ウム層）を堆積させる。次に、フォトレジスト層を堆積
させてから、例えば電子ビーム（マスクレス）リソグラ
フィーを用いてフォトレジスト層をパターニングする。
この電子ビームをＣＡＤデータベースおよびその修正リ
ストによって制御することにより、試験結果に応じて修
正された所望の配線パターンを形成する。次にこのフォ
トレジストを現像して電子ビームの露光を受けた部分を
除去し（ポジ型フォトレジストの場合）、所望の配線を
パターニングできるようにする。
アルゴリズムを２種類使っており、一つはメタライゼー
ション用トレースについてのルーティングの再計算であ
り、もう一つはＣＡＤリップアップルータ(CAD rip-up
router) である（詳細は上記特許を参照）。次に、これ
らの方法のうちのどちらかによって提供される修正ルー
ティングのデータベースを用いて、例えば電子ビームを
用いてウェハ上に所望の配線パターンを形成するための
データベースを作成する。メタライゼーション処理とし
ては、２層のメタライゼーションを行う場合もあるし、
１層あるいは３層以上のメタライゼーションを行う場合
もある。メタライゼーション処理の工程としては、ウェ
ハ表面全体に二酸化シリコンのような絶縁層を典型的に
は厚さ１μｍ程度堆積させる工程と、この二酸化シリコ
ン層を貫通してウェハ表面のコンタクトポイントに達す
るビアをマスクを用いて彫り込む工程とがある。次に、
二酸化シリコン層の全体に金属層（典型的にはアルミニ
ウム層）を堆積させる。次に、フォトレジスト層を堆積
させてから、例えば電子ビーム（マスクレス）リソグラ
フィーを用いてフォトレジスト層をパターニングする。
この電子ビームをＣＡＤデータベースおよびその修正リ
ストによって制御することにより、試験結果に応じて修
正された所望の配線パターンを形成する。次にこのフォ
トレジストを現像して電子ビームの露光を受けた部分を
除去し（ポジ型フォトレジストの場合）、所望の配線を
パターニングできるようにする。
【００１０】上記のメタライゼーション処理（すなわち
配線形成処理）を繰り返すことにより、２層目あるいは
それ以上のメタライゼーション層を形成できる。このメ
タライゼーション処理は周知の技術である。この段階で
ウェハは通常のスクライビング、パッケージングそして
最終検査を受けられる状態になっている。
配線形成処理）を繰り返すことにより、２層目あるいは
それ以上のメタライゼーション層を形成できる。このメ
タライゼーション処理は周知の技術である。この段階で
ウェハは通常のスクライビング、パッケージングそして
最終検査を受けられる状態になっている。
【００１１】
【発明が解決しようとする課題】本発明は、回路当たり
のＩＣＬＵあるいはデバイスの個数が非常に多い非常に
大規模な集積回路（very large integrated circuit)を
作製できるようにすることを一つの目的とする。
のＩＣＬＵあるいはデバイスの個数が非常に多い非常に
大規模な集積回路（very large integrated circuit)を
作製できるようにすることを一つの目的とする。
【００１２】
【課題を解決するための手段】第１の方法はステッパス
キャナ装置を用いて行うものであり、この装置は、配線
パターンを規定するレジスト層のほとんどを露光するが
任意の配線変更箇所では露光を中断（シャッター閉鎖）
するように改造してある。そしてこの任意配線変更箇所
については、その後の工程で、従来のウェハ上直接描画
（direct write-on-wafer)パターン形成装置により露光
を行う。
キャナ装置を用いて行うものであり、この装置は、配線
パターンを規定するレジスト層のほとんどを露光するが
任意の配線変更箇所では露光を中断（シャッター閉鎖）
するように改造してある。そしてこの任意配線変更箇所
については、その後の工程で、従来のウェハ上直接描画
（direct write-on-wafer)パターン形成装置により露光
を行う。
【００１３】第２の方法においては、配線パターンを２
段階の主工程によって形成する。先ず、一つあるいはそ
れ以上の固定式マスク（典型的には二つであり、一つは
金属マスク、もう一つはビアマスクである）を、修正を
要するマスク層として作製し、特定のウェハロット（例
えば１００枚）について配線層を規定するために用い
る。これら固定式マスクは、個々のウェハを全数検査し
た後に作製するので、１００枚のウェハ全ての欠陥回路
要素の一つ一つに対して配線が行われないようにするた
めに必要な任意の配線変更が全てこの固定式マスクに含
まれている。次に、この特製固定式マスクを用い、１０
０枚のウェハ全部について、配線パターンを規定するレ
ジスト層の露光を行う。
段階の主工程によって形成する。先ず、一つあるいはそ
れ以上の固定式マスク（典型的には二つであり、一つは
金属マスク、もう一つはビアマスクである）を、修正を
要するマスク層として作製し、特定のウェハロット（例
えば１００枚）について配線層を規定するために用い
る。これら固定式マスクは、個々のウェハを全数検査し
た後に作製するので、１００枚のウェハ全ての欠陥回路
要素の一つ一つに対して配線が行われないようにするた
めに必要な任意の配線変更が全てこの固定式マスクに含
まれている。次に、この特製固定式マスクを用い、１０
０枚のウェハ全部について、配線パターンを規定するレ
ジスト層の露光を行う。
【００１４】本発明は、配線全体を電子ビームでパター
ニングする前記従来の技術に比べて、メタライゼーショ
ン層（配線）を速く且つ低廉に形成できるという利点が
ある。従来法では、複数のレジスト層を形成および処理
する工程、および／または同一の金属層あるいはビア層
に対して複数回のエッチング処理工程が必要であった。
本発明の方法によれば、コスト（ロットサイズに依存す
る）が、電子ビームを用いない方法の１／４以下、パタ
ーン形成を全て電子ビームで行う（直接描画）方法の１
／２０以下である。
ニングする前記従来の技術に比べて、メタライゼーショ
ン層（配線）を速く且つ低廉に形成できるという利点が
ある。従来法では、複数のレジスト層を形成および処理
する工程、および／または同一の金属層あるいはビア層
に対して複数回のエッチング処理工程が必要であった。
本発明の方法によれば、コスト（ロットサイズに依存す
る）が、電子ビームを用いない方法の１／４以下、パタ
ーン形成を全て電子ビームで行う（直接描画）方法の１
／２０以下である。
【００１５】
【実施例】本発明によれば、従来のように例えば電子ビ
ームによるマスクレスリソグラフィーで配線形成するた
めにメタライゼーション用ルーティングの再計算の結果
もＣＡＤリップアップルーターも用いることなく、固定
式マスクを用いた下記の２つの方法のどちらかにより配
線を形成する。
ームによるマスクレスリソグラフィーで配線形成するた
めにメタライゼーション用ルーティングの再計算の結果
もＣＡＤリップアップルーターも用いることなく、固定
式マスクを用いた下記の２つの方法のどちらかにより配
線を形成する。
【００１６】〔ステッパスキャナによる任意位置でのリ
ソグラフィー処理による方法〕この第１の方法は、上記
関連特許についての説明で述べたようにして作成した微
粒（fine-grain) ＩＣ−ＣＡＤおよびＩＣＬＵ欠陥試験
用データベースを用い、固定式マスクの露光中に欠陥Ｉ
ＣＬＵの位置については固定式マスクのパターンを露光
しないようにする。このＩＣ−ＣＡＤおよびＩＣＬＵ欠
陥データベースを用い、基板のレジストへの固定式マス
クの最初の露光中に露光（描画）させないマスク像任意
領域の形状（寸法）および位置を計算する。
ソグラフィー処理による方法〕この第１の方法は、上記
関連特許についての説明で述べたようにして作成した微
粒（fine-grain) ＩＣ−ＣＡＤおよびＩＣＬＵ欠陥試験
用データベースを用い、固定式マスクの露光中に欠陥Ｉ
ＣＬＵの位置については固定式マスクのパターンを露光
しないようにする。このＩＣ−ＣＡＤおよびＩＣＬＵ欠
陥データベースを用い、基板のレジストへの固定式マス
クの最初の露光中に露光（描画）させないマスク像任意
領域の形状（寸法）および位置を計算する。
【００１７】ＩＣＬＵ欠陥データベースは、ロケータイ
ンデックス（例えば行ｍ、列ｎ）あるいは識別インデッ
クスによって、特定のダイの欠陥ＩＣＬＵを識別する。
次にこのインデックスを用いて、ＩＣ−ＣＡＤデータベ
ース内のＩＣＬＵの物理的寸法を調べる。使用されるべ
き冗長ＩＣＬＵの配線についての識別およびルーティン
グを含め全ての特定のレイアウト情報がこのＩＣ−ＣＡ
Ｄデータベースから得られる。代替すべき欠陥ＩＣＬＵ
について用いる寸法は、典型的にはＩＣ−ＣＡＤから直
接読み取るか、あるいは隣接するＩＣＬＵの位置座標か
ら容易に計算することができる。
ンデックス（例えば行ｍ、列ｎ）あるいは識別インデッ
クスによって、特定のダイの欠陥ＩＣＬＵを識別する。
次にこのインデックスを用いて、ＩＣ−ＣＡＤデータベ
ース内のＩＣＬＵの物理的寸法を調べる。使用されるべ
き冗長ＩＣＬＵの配線についての識別およびルーティン
グを含め全ての特定のレイアウト情報がこのＩＣ−ＣＡ
Ｄデータベースから得られる。代替すべき欠陥ＩＣＬＵ
について用いる寸法は、典型的にはＩＣ−ＣＡＤから直
接読み取るか、あるいは隣接するＩＣＬＵの位置座標か
ら容易に計算することができる。
【００１８】固定式マスクの最初の露光（描画）中に描
画されない任意のレジスト層領域は、その後、光学式パ
ターン形成リソグラフィー装置または電子ビームもしく
はイオンビーム装置のような非光学式パターン形成リソ
グラフィー装置によって描画する。固定式マスクによる
パターン形成処理について、これらリソグラフィー装置
による任意領域の露光の制御は、ＩＣ−ＣＡＤおよびＩ
ＣＬＵ欠陥データベースに基づいて行われる。これは、
従来出来上がったＩＣマスク層を元にしてマスク形成装
置用のパターン形成指示情報を作成していたのと同じよ
うにして行われるが、ただ一点異なるのは処理対象とす
るマスク層の単位が非常に小さいということである。
画されない任意のレジスト層領域は、その後、光学式パ
ターン形成リソグラフィー装置または電子ビームもしく
はイオンビーム装置のような非光学式パターン形成リソ
グラフィー装置によって描画する。固定式マスクによる
パターン形成処理について、これらリソグラフィー装置
による任意領域の露光の制御は、ＩＣ−ＣＡＤおよびＩ
ＣＬＵ欠陥データベースに基づいて行われる。これは、
従来出来上がったＩＣマスク層を元にしてマスク形成装
置用のパターン形成指示情報を作成していたのと同じよ
うにして行われるが、ただ一点異なるのは処理対象とす
るマスク層の単位が非常に小さいということである。
【００１９】この任意位置に対するリソグラフィー法の
利点は、試験機のＩＣＬＵ欠陥データベースが微粒なこ
とである。このＩＣ−ＣＡＤおよび微粒ＩＣＬＵ欠陥デ
ータベースによって、任意描画を要するＩＣの層の固定
式マスクのパターン内の矩形領域の形状および位置を決
定する情報が得られる。この領域は非常に小さくて典型
的には１００μｍ×１００μｍ以下であり、またその個
数は僅かであり典型的には平方ｃｍ当たり２個以下すな
わち今日採用されている半導体プロセスの欠陥密度程度
である。個々のＩＣＬＵ欠陥の面積が小さく且つＩＣＬ
Ｕ欠陥密度が低いので、固定式マスクによるリソグラフ
ィー処理が可能になり、複数のマスクパターンを形成す
る必要がない。任意の配線変更の一つ一つは長さが短く
且つ局所的であるので、ＩＣの電気的作動パラメータに
影響を及ぼすことはなく、これら回路パラメータは本来
の回路のタイミングシミュレーションのバンド幅を逸脱
することはない。描画した固定式マスクパターンに対す
るその場での(in situ) 任意の変更は、共通のレジスト
層内で行うことができる。この方法では、既にＩＣ形成
プロセスで必要としたレジスト層以外には、余分にレジ
スト層を形成および処理する必要がない。
利点は、試験機のＩＣＬＵ欠陥データベースが微粒なこ
とである。このＩＣ−ＣＡＤおよび微粒ＩＣＬＵ欠陥デ
ータベースによって、任意描画を要するＩＣの層の固定
式マスクのパターン内の矩形領域の形状および位置を決
定する情報が得られる。この領域は非常に小さくて典型
的には１００μｍ×１００μｍ以下であり、またその個
数は僅かであり典型的には平方ｃｍ当たり２個以下すな
わち今日採用されている半導体プロセスの欠陥密度程度
である。個々のＩＣＬＵ欠陥の面積が小さく且つＩＣＬ
Ｕ欠陥密度が低いので、固定式マスクによるリソグラフ
ィー処理が可能になり、複数のマスクパターンを形成す
る必要がない。任意の配線変更の一つ一つは長さが短く
且つ局所的であるので、ＩＣの電気的作動パラメータに
影響を及ぼすことはなく、これら回路パラメータは本来
の回路のタイミングシミュレーションのバンド幅を逸脱
することはない。描画した固定式マスクパターンに対す
るその場での(in situ) 任意の変更は、共通のレジスト
層内で行うことができる。この方法では、既にＩＣ形成
プロセスで必要としたレジスト層以外には、余分にレジ
スト層を形成および処理する必要がない。
【００２０】本発明の微粒任意リソグラフィー方法では
ステッパスキャナと呼称されている市販のリソグラフィ
ー装置を用いる。この新たに開発されたリソグラフィー
装置はそれ以前からあったステッパリソグラフィー装置
と同じ作動をするが、一点だけ異なるのは、固定式マス
クを用いたレジストの露光中にＩＣ層を全て描画するの
ではなく、マスク像を帯状に段階を追って順次走査して
露光してゆき、最終的にマスク領域全体をレジスト上に
描画することである。一回毎の走査範囲は、マスクの長
さで１から５ｍｉｌの範囲の種々の幅である。現在市販
されているステッパスキャナ装置は、任意の領域を露光
しないようには作動しない。しかし、当業者の知識の範
囲内で、そのように作動するように装置を改造すること
は容易である。現在、そのような装置はSilicon Valley
Group (Santa Clara, CA ）およびImage Micro System
s, Inc. (Billerica, MA) から市販されており、その他
にも幾つかのリソグラフィー装置メーカーから市販され
る見込みである。
ステッパスキャナと呼称されている市販のリソグラフィ
ー装置を用いる。この新たに開発されたリソグラフィー
装置はそれ以前からあったステッパリソグラフィー装置
と同じ作動をするが、一点だけ異なるのは、固定式マス
クを用いたレジストの露光中にＩＣ層を全て描画するの
ではなく、マスク像を帯状に段階を追って順次走査して
露光してゆき、最終的にマスク領域全体をレジスト上に
描画することである。一回毎の走査範囲は、マスクの長
さで１から５ｍｉｌの範囲の種々の幅である。現在市販
されているステッパスキャナ装置は、任意の領域を露光
しないようには作動しない。しかし、当業者の知識の範
囲内で、そのように作動するように装置を改造すること
は容易である。現在、そのような装置はSilicon Valley
Group (Santa Clara, CA ）およびImage Micro System
s, Inc. (Billerica, MA) から市販されており、その他
にも幾つかのリソグラフィー装置メーカーから市販され
る見込みである。
【００２１】装置の改造は次のように行う。一回の露光
走査範囲（帯状範囲）内の一つのＩＣＬＵの配置（位
置）および長さを、ステッパスキャナ装置に与えるデー
タとして準備する。この露光走査は対象としているＩＣ
ＬＵの左端から走査範囲の右端までシャッター遮蔽され
る。これにより、対象ＩＣＬＵの左側の領域が露光され
る。２回目の露光走査を行い、走査範囲の左端から対象
ＩＣＬＵの右端までがシャッター遮蔽される。これによ
り、このＩＣＬＵの右側の領域が露光される。これは可
能な幾つかの方法のほんの一例である。この方法を行う
のに必要なことは、シャッターの左右の動きをスキャニ
ングステッパのようにコンピュータ制御することと、任
意のＩＣＬＵ露光データを読み取ることだけである。場
合によっては、走査領域の高さを変える必要がある。こ
れは、上記と同じコンピュータ制御により、ＩＣＬＵデ
ータを用いて行うことができる。上下方向の動きを高精
度で行えるシャッター板を用いて露光走査範囲の高さを
調整する。
走査範囲（帯状範囲）内の一つのＩＣＬＵの配置（位
置）および長さを、ステッパスキャナ装置に与えるデー
タとして準備する。この露光走査は対象としているＩＣ
ＬＵの左端から走査範囲の右端までシャッター遮蔽され
る。これにより、対象ＩＣＬＵの左側の領域が露光され
る。２回目の露光走査を行い、走査範囲の左端から対象
ＩＣＬＵの右端までがシャッター遮蔽される。これによ
り、このＩＣＬＵの右側の領域が露光される。これは可
能な幾つかの方法のほんの一例である。この方法を行う
のに必要なことは、シャッターの左右の動きをスキャニ
ングステッパのようにコンピュータ制御することと、任
意のＩＣＬＵ露光データを読み取ることだけである。場
合によっては、走査領域の高さを変える必要がある。こ
れは、上記と同じコンピュータ制御により、ＩＣＬＵデ
ータを用いて行うことができる。上下方向の動きを高精
度で行えるシャッター板を用いて露光走査範囲の高さを
調整する。
【００２２】図２に、作製途中の多数のＩＣ８−１、８
−２、．．．、８−ｋ−１、８−ｋ、８−ｋ＋
１、．．．を含む基板１２上の個々のＩＣ８−ｋに対す
る露光走査６−１、６−２、．．．、６−ｌ、６−ｌ＋
１、．．．を示す。×印の領域１４−１、１４−２、１
４−３は、固定式マスクを用いてＩＣ８−ｋを走査する
際に露光されない任意領域（この大きさの通りではな
い）である。個々のＩＣ８−ｋは、個々のＩＣ内の欠陥
発生位置に対応する任意領域の配置が僅かにことなると
考えられる。
−２、．．．、８−ｋ−１、８−ｋ、８−ｋ＋
１、．．．を含む基板１２上の個々のＩＣ８−ｋに対す
る露光走査６−１、６−２、．．．、６−ｌ、６−ｌ＋
１、．．．を示す。×印の領域１４−１、１４−２、１
４−３は、固定式マスクを用いてＩＣ８−ｋを走査する
際に露光されない任意領域（この大きさの通りではな
い）である。個々のＩＣ８−ｋは、個々のＩＣ内の欠陥
発生位置に対応する任意領域の配置が僅かにことなると
考えられる。
【００２３】このステッパスキャナリソグラフィー装置
は以下のようにして微粒任意レジストパターニング処理
に用いられる。スキャナステッパリソグラフィー装置
は、各欠陥ＩＣＬＵ１４−２、１４−３の位置および寸
法のデータに基づいて、露光走査６−ｌの幅をプログラ
ムされている。露光走査の範囲の縁を、個々の微粒任意
領域１４−１、１４−２、１４−３の境界線の矩形の上
下の縁と対応するように位置決めする。これら微粒任意
領域は、ＩＣＬＵ欠陥を含んでいると共に、個々の欠陥
ＩＣＬＵに代替すべき冗長ＩＣＬＵ（図示せず）を含ん
でいる。そして、固定式マスクの露光走査が微粒任意
（欠陥）領域１４−１、１４−２、１４−３上に来た
ら、走査露光６−ｌを中断またはシャッター遮蔽する。
これにより、欠陥ＩＣＬＵ１４−１、１４−２、１４−
３およびその代替用冗長部の領域上にあるレジストはパ
ターニングされずに残り、それ以外の固定式マスク部分
は従来と同様にＩＣ基板１２のレジスト層（図示せず）
上に描画される。
は以下のようにして微粒任意レジストパターニング処理
に用いられる。スキャナステッパリソグラフィー装置
は、各欠陥ＩＣＬＵ１４−２、１４−３の位置および寸
法のデータに基づいて、露光走査６−ｌの幅をプログラ
ムされている。露光走査の範囲の縁を、個々の微粒任意
領域１４−１、１４−２、１４−３の境界線の矩形の上
下の縁と対応するように位置決めする。これら微粒任意
領域は、ＩＣＬＵ欠陥を含んでいると共に、個々の欠陥
ＩＣＬＵに代替すべき冗長ＩＣＬＵ（図示せず）を含ん
でいる。そして、固定式マスクの露光走査が微粒任意
（欠陥）領域１４−１、１４−２、１４−３上に来た
ら、走査露光６−ｌを中断またはシャッター遮蔽する。
これにより、欠陥ＩＣＬＵ１４−１、１４−２、１４−
３およびその代替用冗長部の領域上にあるレジストはパ
ターニングされずに残り、それ以外の固定式マスク部分
は従来と同様にＩＣ基板１２のレジスト層（図示せず）
上に描画される。
【００２４】次に、上記でパターニングされなかったレ
ジスト層の任意領域１４−１、１４−２、１４−３を、
パターン形成装置でパターニングする。レジストの任意
領域をパターニングするのに用いることができるウェハ
上直接パターン描画装置は、現在 Research Devices (P
iscataway, NJ)、Ateq (Beaverton, Oregon)、Etec Sys
tem (Hayward, CA) および Seiko Instruments (Japan)
等の会社で製造されている。次に、このレジストの画像
を従来の適当な半導体プロセス技術によって基板１２に
転写する。
ジスト層の任意領域１４−１、１４−２、１４−３を、
パターン形成装置でパターニングする。レジストの任意
領域をパターニングするのに用いることができるウェハ
上直接パターン描画装置は、現在 Research Devices (P
iscataway, NJ)、Ateq (Beaverton, Oregon)、Etec Sys
tem (Hayward, CA) および Seiko Instruments (Japan)
等の会社で製造されている。次に、このレジストの画像
を従来の適当な半導体プロセス技術によって基板１２に
転写する。
【００２５】〔共通マスクによる任意位置でのリソグラ
フィー処理による方法〕この方法は、特定のＩＣのウェ
ハロットサイズ（例えばウェハ枚数１０〜１０００枚）
の場合に、ダイ全部のうちのどこかで冗長（代替用）Ｉ
ＣＬＵにもＩＣＬＵ欠陥が発生する確率はゼロに近いと
いう統計的事実を利用している。この統計的事実は、適
用する半導体プロセス技術の欠陥密度に依存している
が、ＩＣＬＵ試験データベースの微粒解像度に基づくも
のである。この方法は、リソグラフィー処理を用い、特
定のＩＣ設計に対する幾枚かのウェハについて個々の欠
陥ＩＣＬＵに必要な任意変更の全てを含む固定式マスク
を一つあるいはそれ以上作製することにより、任意の変
更を行うことができる。このようにすると、配線形成の
ためのメタライゼーション処理における任意の変更に対
応できる特製マスクを作製するコストは、特定のウェハ
ロットサイズで得られるＩＣの個数全体について平均化
される。
フィー処理による方法〕この方法は、特定のＩＣのウェ
ハロットサイズ（例えばウェハ枚数１０〜１０００枚）
の場合に、ダイ全部のうちのどこかで冗長（代替用）Ｉ
ＣＬＵにもＩＣＬＵ欠陥が発生する確率はゼロに近いと
いう統計的事実を利用している。この統計的事実は、適
用する半導体プロセス技術の欠陥密度に依存している
が、ＩＣＬＵ試験データベースの微粒解像度に基づくも
のである。この方法は、リソグラフィー処理を用い、特
定のＩＣ設計に対する幾枚かのウェハについて個々の欠
陥ＩＣＬＵに必要な任意変更の全てを含む固定式マスク
を一つあるいはそれ以上作製することにより、任意の変
更を行うことができる。このようにすると、配線形成の
ためのメタライゼーション処理における任意の変更に対
応できる特製マスクを作製するコストは、特定のウェハ
ロットサイズで得られるＩＣの個数全体について平均化
される。
【００２６】この方法においては、かなり多数（例えば
１００枚）のウェハ上にＩＣＬＵを形成した後に、個々
のウェハ上の個々のＩＣＬＵについて前記のような欠陥
検査を行う。次に、得られたＩＣＬＵ欠陥データベース
を用い、所望の配線を得るために必要な特製の固定式マ
スクを典型的には２つ従来技術により作製する。ただ
し、１００枚のウェハのどれかに欠陥ＩＣＬＵがある場
合には、固定式マスクの形成される配線パターン内では
この欠陥ＩＣＬＵの代わりに冗長ＩＣＬＵに配線する。
固定式マスクはこのようにしてこの特定ウェハロット用
の特製品として作製され、このウェハロットのダイは全
て同じビアおよびメタライゼーションパターンを持つこ
とになる。冗長ＩＣＬＵを１個のマスクのみに関係づけ
ればよい場合には、固定式マスクは１個だけでよい。
１００枚）のウェハ上にＩＣＬＵを形成した後に、個々
のウェハ上の個々のＩＣＬＵについて前記のような欠陥
検査を行う。次に、得られたＩＣＬＵ欠陥データベース
を用い、所望の配線を得るために必要な特製の固定式マ
スクを典型的には２つ従来技術により作製する。ただ
し、１００枚のウェハのどれかに欠陥ＩＣＬＵがある場
合には、固定式マスクの形成される配線パターン内では
この欠陥ＩＣＬＵの代わりに冗長ＩＣＬＵに配線する。
固定式マスクはこのようにしてこの特定ウェハロット用
の特製品として作製され、このウェハロットのダイは全
て同じビアおよびメタライゼーションパターンを持つこ
とになる。冗長ＩＣＬＵを１個のマスクのみに関係づけ
ればよい場合には、固定式マスクは１個だけでよい。
【００２７】次に、固定式マスクを用いて１００枚のウ
ェハの各々のレジスト層を露光する。その際、配線回路
から除外される欠陥ＩＣＬＵを含むウェハ表面領域はど
のウェハについても露光されず、冗長ＩＣＬＵで代替さ
せる。以上具体例を説明したがこれにより本発明は限定
されない。当業者には、本明細書の開示から更に種々の
改変が可能であることが分かるであろう。
ェハの各々のレジスト層を露光する。その際、配線回路
から除外される欠陥ＩＣＬＵを含むウェハ表面領域はど
のウェハについても露光されず、冗長ＩＣＬＵで代替さ
せる。以上具体例を説明したがこれにより本発明は限定
されない。当業者には、本明細書の開示から更に種々の
改変が可能であることが分かるであろう。
【図１】図１(a) および(b) はゲートアレーウェハおよ
びデバイスコンタクトを部分的に示す配置図であり、
(b) は(a) の○印内を拡大して示す。
びデバイスコンタクトを部分的に示す配置図であり、
(b) は(a) の○印内を拡大して示す。
【図２】図２はステッパスキャナによる任意位置でのリ
ソグラフィー処理を示す配置図である。
ソグラフィー処理を示す配置図である。
１…ウェハ ２…コンタクトポイント ８…ＩＣ １４…最初は露光されない任意領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82
Claims (22)
- 【請求項１】 下記の工程： 基板上に複数の集積回路論理素子を形成する工程、 該集積回路論理素子上にレジスト層を形成する工程、 個々の論理素子を試験してそれぞれにおける欠陥の有無
を決定する工程、 個々の欠陥の位置および寸法を決定する工程、 マスクを用意する工程、 上記マスクを介して行う上記レジスト層への第１の露光
工程であって、これにより上記論理素子間の配線パター
ンを上記レジスト層上に画定し且つ上記レジスト層の所
定部分は未露光状態で残し、該未露光の所定部分は個々
の欠陥の位置および寸法により設定される工程、 上記第１の露光工程で未露光状態で残した上記所定部分
のみを露光する第２の露光工程であって、これにより上
記論理素子間の配線パターンを上記レジスト層上に画定
する工程、および上記第１および第２の露光工程により
画定された配線パターンで上記論理素子間を配線し、こ
れにより欠陥の有る論理素子は配線対象から除外する工
程を含んで成る集積回路の作製方法。 - 【請求項２】 請求項１記載の方法において、前記レジ
スト層に対して行う第１の露光工程が、下記の工程：前記レジスト層 を、種々の幅で複数回にわたって走査す
る工程、および前記所定部分において上記走査を中断す
ることにより、該所定部分を未露光状態で残す工程を含
んで成る方法。 - 【請求項３】 請求項２記載の方法において、前記走査
工程および走査中断工程の実行を、前記試験工程で決定
された欠陥に対応する所定部分の露光はしないように改
装したステッパスキャナにより行う方法。 - 【請求項４】 請求項２記載の方法において、一回の走
査幅を１〜５ｍｉｌとする方法。 - 【請求項５】 請求項１記載の方法において、前記レジ
スト層に対して行う 第２の露光工程が、下記の工程： ウェハ上パターン直接描画装置を用いて前記所定部分を
パターニングする工程を含んで成る方法。 - 【請求項６】 請求項１記載の方法において、前記複数
の集積回路論理素子の個々が論理ゲートである方法。 - 【請求項７】 請求項１記載の方法において、前記複数
の集積回路論理素子の個々がトランジスタである方法。 - 【請求項８】 請求項１記載の方法において、１００μ
ｍ×１００μｍ未満の領域内に個々の欠陥がある方法。 - 【請求項９】 請求項１記載の方法において、直径１０
０μｍ未満の領域内に個々の欠陥がある方法。 - 【請求項１０】 請求項１記載の方法において、前記個
々の論理素子を試験する工程が、該論理素子間を配線す
る前に行う試験工程である方法。 - 【請求項１１】 下記の工程： 複数の基板の各々の上に複数の集積回路論理素子を形成
する工程、 各基板上の個々の論理素子を試験して個々の論理素子内
の欠陥の有無と個々の欠陥の位置とを決定する工程、 上記複数の基板に用いるマスクを少なくとも一つ形成
し、このマスクは個々の基板上の、欠陥の有る論理素子
間を配線しないようにするパターンを画定するものであ
る工程、および上記マスクにより画定されるパターンを
個々の上記基板の導電層上に形成することにより、欠陥
の有る論理素子は配線対象から除外して上記論理素子間
を配線する工程を含んで成る集積回路の作製方法。 - 【請求項１２】 請求項１１記載の方法において、前記
マスクを少なくとも一つ形成する工程が、ビアを画定す
るためのマスクの形成を含む方法。 - 【請求項１３】 請求項１１記載の方法において、前記
マスクを少なくとも一つ形成する工程が、メタライゼー
ション層を確定するためのマスクの形成を含む方法。 - 【請求項１４】 請求項１１記載の方法において、前記
複数の集積回路論理素子の個々が論理ゲートである方
法。 - 【請求項１５】 請求項１１記載の方法において、前記
複数の集積回路論理素子の個々がトランジスタである方
法。 - 【請求項１６】 請求項１１記載の方法において、１０
０μｍ×１００μｍ未満の領域内に個々の欠陥がある方
法。 - 【請求項１７】 請求項１１記載の方法において、直径
１００μｍ未満の領域内に個々の欠陥がある方法。 - 【請求項１８】 請求項１１記載の方法において、前記
個々の論理素子を試験する工程が、該論理素子間を配線
する前に行う試験工程である方法。 - 【請求項１９】 下記の工程： 基板上に複数の集積回路論理素子を形成する工程、 個々の論理素子を試験してそれぞれにおける欠陥の有無
を決定する工程、 個々の欠陥の位置および寸法を決定する工程、 マスクを用意する工程、 上記マスクを種々の幅で複数回にわたって走査させるこ
とにより上記マスクを介して行う上記基板への第１の露
光工程であって、これにより上記論理素子間の配線パタ
ーンを上記基板の表面に画定する工程、 上記走査を選択的に中断することにより上記基板の表面
の所定部分を未露光状態で残し、該未露光状態の所定部
分は個々の欠陥の位置および寸法により設定される工
程、 上記基板の上記未露光状態の所定部分に対して行う第２
の露光工程、および 上記第１および第２の露光工程によ
り画定された配線パターンで上記論理素子間を配線し、
これにより欠陥のある論理素子は配線対象から除外する
工程を含んで成る集積回路の作製方法。 - 【請求項２０】 下記の工程： 基板上に複数の集積回路論理素子を形成する工程、 個々の論理素子を試験してそれぞれにおける欠陥の有無
を決定する工程、 個々の欠陥の位置および寸法を決定する工程、 マスクを用意する工程、 上記試験工程で決定された欠陥に対応する上記基板の所
定部分の露光はしないように改装されたステッパスキャ
ナを用い、上記マスクを種々の幅で複数回にわたって走
査させて行う第１の露光工程であって、これにより上記
論理素子間の配線パターンを上記基板の表面に画定する
工程、 上記走査を選択的に中断することにより上記基板の表面
の所定部分を未露光状態で残し、該未露光状態の所定部
分は個々の欠陥の位置および寸法により設定され且つ上
記中断は上記改装されたステッパスキャナにより行う工
程、 上記未露光状態で残された上記基板の上記所定部分を露
光する第２の露光工程、および上記第１および第２の露
光工程により画定された配線パターンで上記論理素子間
を配線し、これにより欠陥のある論理素子は配線対象か
ら除外する工程を含んで成る集積回路の作製方法。 - 【請求項２１】 下記の工程： 基板上に複数の集積回路論理素子を形成する工程、 個々の論理素子を試験してそれぞれにおける欠陥の有無
を決定する工程、 個々の欠陥の位置および寸法を決定する工程、 マスクを用意する工程、 上記マスクを１〜５ｍｉｌの幅で複数回にわたって走査
させて行う第１の露光工程であって、これにより上記論
理素子間の配線パターンを上記基板の表面に画定する工
程、 上記走査を選択的に中断することにより上記基板の表面
の所定部分を未露光状態で残し、該未露光状態の所定部
分は個々の欠陥の位置および寸法により設定される工程
上記未露光状態で残された上記基板の上記所定部分を露
光する第２の露光工程、および上記第１および第２の露
光工程により画定された配線パターンで上記論理素子間
を配線し、これにより欠陥のある論理素子は配線対象か
ら除外する工程を含んで成る集積回路の作製方法。 - 【請求項２２】 下記の工程： 基板上に複数の集積回路論理素子を形成する工程、 個々の論理素子を試験してそれぞれにおける欠陥の有無
を決定する工程、 個々の欠陥の位置および寸法を決定する工程、 マスクを用意する工程、 上記論理素子間の配線パターンを上記基板の表面に画定
する工程であって、上記マスクを走査させて上記基板表
面の所定部分を未走査状態で残し、該未走査状態の所定
部分は個々の欠陥の位置および寸法により設定される工
程 ウェハ上パターン直接描画装置を用いて、上記未走査
状態の所定部分に描画する工程、および 上記マスクの走
査により画定された配線パターンで且つ上記描画された
パターンで上記論理素子間を配線し、これにより欠陥の
ある論理素子は配線対象から除外する工程を含んで成る
集積回路の作製方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US83815792A | 1992-02-18 | 1992-02-18 | |
| US838157 | 1992-02-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669345A JPH0669345A (ja) | 1994-03-11 |
| JP3308016B2 true JP3308016B2 (ja) | 2002-07-29 |
Family
ID=25276416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2869793A Expired - Fee Related JP3308016B2 (ja) | 1992-02-18 | 1993-02-18 | 集積回路の作製方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0557079B1 (ja) |
| JP (1) | JP3308016B2 (ja) |
| DE (1) | DE69322667D1 (ja) |
| WO (1) | WO1993016394A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288561B1 (en) | 1988-05-16 | 2001-09-11 | Elm Technology Corporation | Method and apparatus for probing, testing, burn-in, repairing and programming of integrated circuits in a closed environment using a single apparatus |
| JPH10229174A (ja) * | 1997-02-18 | 1998-08-25 | Mitsubishi Electric Corp | 半導体記憶装置の製造方法 |
| FR2768860B1 (fr) * | 1997-09-25 | 1999-11-26 | Sgs Thomson Microelectronics | Structure et procede de reparation de circuits integres |
| JP2004111866A (ja) | 2002-09-20 | 2004-04-08 | Canon Inc | 半導体装置の製造方法 |
| US7369726B2 (en) * | 2003-04-02 | 2008-05-06 | Sun Microsystems, Inc. | Optical communication between face-to-face semiconductor chips |
| US7307001B2 (en) * | 2005-01-05 | 2007-12-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer repair method using direct-writing |
| JP6064651B2 (ja) * | 2013-02-14 | 2017-01-25 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US9672316B2 (en) * | 2013-07-17 | 2017-06-06 | Arm Limited | Integrated circuit manufacture using direct write lithography |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3618201A (en) * | 1968-02-19 | 1971-11-09 | Hitachi Ltd | Method of fabricating lsi circuits |
| US3702025A (en) * | 1969-05-12 | 1972-11-07 | Honeywell Inc | Discretionary interconnection process |
| USRE33836E (en) * | 1987-10-22 | 1992-03-03 | Mrs Technology, Inc. | Apparatus and method for making large area electronic devices, such as flat panel displays and the like, using correlated, aligned dual optical systems |
| US4924589A (en) * | 1988-05-16 | 1990-05-15 | Leedy Glenn J | Method of making and testing an integrated circuit |
-
1993
- 1993-02-17 WO PCT/US1993/001388 patent/WO1993016394A1/en unknown
- 1993-02-17 EP EP19930301161 patent/EP0557079B1/en not_active Expired - Lifetime
- 1993-02-17 DE DE69322667T patent/DE69322667D1/de not_active Expired - Lifetime
- 1993-02-18 JP JP2869793A patent/JP3308016B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0557079A2 (en) | 1993-08-25 |
| DE69322667D1 (de) | 1999-02-04 |
| JPH0669345A (ja) | 1994-03-11 |
| EP0557079A3 (en) | 1995-04-12 |
| WO1993016394A1 (en) | 1993-08-19 |
| EP0557079B1 (en) | 1998-12-23 |
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