JP3288553B2 - Analog-to-digital converter resistor array and serial-parallel n + m-bit analog-to-digital converter - Google Patents
Analog-to-digital converter resistor array and serial-parallel n + m-bit analog-to-digital converterInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、アナログ・デジタル変
換器の抵抗アレイ及び直並列型のｎ＋ｍビットのアナロ
グ・デジタル変換器に関し、特に、アナログ入力信号の
電圧レベルを特定するための基準電圧を出力する基準抵
抗アレイの構成及びそれを応用したＡ／Ｄコンバータに
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a resistor array of an analog-to-digital converter and a serial-parallel n + m-bit analog-to-digital converter, and more particularly to a reference voltage for specifying a voltage level of an analog input signal. The present invention relates to a configuration of an output reference resistance array and an A / D converter to which the configuration is applied.
【０００２】[0002]
【従来の技術】直並列型のＡ／Ｄコンバータは、全並列
型のＡ／Ｄコンバータに比べてコンパレータの数が少な
くて済む。例えば、ｎ＋ｍビットのＡ／Ｄコンバータの
場合、全並列型では２n+m −１個のコンパレータが必要
になるが、直並列型では（２n＋２m ）−２個のコンパ
レータで済む。直並列型のＡ／Ｄコンバータは、第１の
段階で大まかにアナログ入力信号の電圧範囲を特定し、
第２の段階でこの電圧範囲のどこに入力信号の電圧レベ
ルが位置するかを特定するものである。従って、直並列
型と全並列型の基準抵抗の数（２n+m ）はどちらも同じ
になるが、直並列型では第２の段階で基準抵抗に接続さ
れるコンパレータが兼用できるため、その数が大幅に低
減できる。2. Description of the Related Art A serial-parallel A / D converter requires fewer comparators than an all-parallel A / D converter. For example, in the case of an n / m-bit A / D converter, 2 n + m −1 comparators are required for the fully parallel type, but (2 n +2 m ) −2 comparators are required for the serial-parallel type. The serial-parallel A / D converter roughly specifies the voltage range of the analog input signal in the first stage,
The second stage specifies where in this voltage range the voltage level of the input signal is located. Accordingly, the number of reference resistors (2 n + m ) of the series-parallel type and the all-parallel type is the same, but in the series-parallel type, the comparator connected to the reference resistor can be used in the second stage. The number can be greatly reduced.
【０００３】図６は、従来例に係る直並列型の８ビット
のＡ／Ｄコンバータの構成図を示している。図６におい
て、Ａ１〜Ａ16は基準抵抗回路であり、基準抵抗アレイ
を構成している。各々の基準抵抗回路Ａ１〜Ａ16は１６
個の基準抵抗Ｒ１〜Ｒ16及び１５個のスイッチＳＷ１〜
ＳＷ15から成る。各回路Ａ１〜Ａ16では基準抵抗Ｒ１〜
Ｒ16が直列に接続され、各抵抗の接続点にスイッチの一
端が接続されている。回路Ａ１の抵抗Ｒ16は回路Ａ２の
抵抗Ｒ１に接続され、回路Ａ２の抵抗Ｒ16は回路Ａ３の
抵抗Ｒ１に接続されている。同様に、回路Ａ３とＡ４，
Ａ４とＡ５…Ａ14とＡ15が接続され、回路Ａ15の抵抗Ｒ
16は回路Ａ16の抵抗Ｒ１にそれぞれ接続されている。な
お、回路Ａ１の抵抗Ｒ１の一端（以下最上位側という）
は電圧源ＶＲＴに接続され、回路Ａ16の抵抗Ｒ16の一端
（以下最下位側という）は電圧源ＶＲＢに接続されてい
る。FIG. 6 shows a configuration diagram of a serial-parallel 8-bit A / D converter according to a conventional example. In FIG. 6, A1 to A16 are reference resistance circuits, which constitute a reference resistance array. Each of the reference resistance circuits A1 to A16 has 16
Reference resistors R1-R16 and 15 switches SW1-
SW15. In each of the circuits A1 to A16, the reference resistors R1 to R16 are used.
R16 are connected in series, and one end of a switch is connected to a connection point of each resistor. The resistor R16 of the circuit A1 is connected to the resistor R1 of the circuit A2, and the resistor R16 of the circuit A2 is connected to the resistor R1 of the circuit A3. Similarly, the circuits A3 and A4
A4 and A5 ... A14 and A15 are connected, and the resistance R of the circuit A15 is
16 are connected to the resistor R1 of the circuit A16. Note that one end of the resistor R1 of the circuit A1 (hereinafter referred to as the uppermost side)
Is connected to the voltage source VRT, and one end (hereinafter referred to as the lowest side) of the resistor R16 of the circuit A16 is connected to the voltage source VRB.
【０００４】また、回路Ａ１のスイッチＳＷ１の他端は
偶数列の基準抵抗回路Ａ２，Ａ４…Ａ16のスイッチＳＷ
15及び奇数列の基準抵抗回路Ａ３，Ａ５…Ａ15のスイッ
チＳＷ１に接続されている。さらに、回路Ａ１のスイッ
チＳＷ２は偶数列の基準抵抗回路Ａ２，Ａ４…Ａ16のス
イッチＳＷ15及び奇数列の基準抵抗回路Ａ３，Ａ５…Ａ
15のスイッチＳＷ２に接続されている。The other end of the switch SW1 of the circuit A1 is connected to the switches SW of the even-numbered reference resistance circuits A2, A4.
15 and odd-numbered reference resistance circuits A3, A5... A15 are connected to switches SW1. Further, the switch SW2 of the circuit A1 is connected to the switches SW15 of the even-numbered reference resistance circuits A2, A4... A16 and the odd-numbered reference resistance circuits A3, A5.
It is connected to 15 switches SW2.
【０００５】同様に、回路Ａ１のスイッチＳＷ３は偶数
列の基準抵抗回路Ａ２，Ａ４…Ａ16のスイッチＳＷ14及
び奇数列の基準抵抗回路Ａ３，Ａ５…Ａ15のスイッチＳ
Ｗ３に接続されている。このような接続方法で、順次、
回路Ａ１のスイッチＳＷ14は偶数列の基準抵抗回路Ａ
２，Ａ４…Ａ16のスイッチＳＷ２及び奇数列の基準抵抗
回路Ａ３，Ａ５…Ａ15のスイッチＳＷ14に接続されてい
る。そして、回路Ａ１のスイッチＳＷ15は偶数列の基準
抵抗回路Ａ２，Ａ４…Ａ16のスイッチＳＷ１及び奇数列
の基準抵抗回路Ａ３，Ａ５…Ａ15のスイッチＳＷ15に接
続されている。Similarly, the switch SW3 of the circuit A1 is connected to the switch SW14 of the even-numbered reference resistance circuits A2, A4... A16 and the switch S14 of the odd-numbered reference resistance circuits A3, A5.
It is connected to W3. With such a connection method,
The switch SW14 of the circuit A1 is a reference resistance circuit A of an even column.
2, A4... A16 and the switch SW14 of the odd-numbered reference resistance circuits A3, A5. The switch SW15 of the circuit A1 is connected to the switches SW1 of the even-numbered reference resistance circuits A2, A4... A16 and the switches SW15 of the odd-numbered reference resistance circuits A3, A5.
【０００６】Ｓ１〜Ｓ15はコンパレータ（以下直列側の
コンパレータという）であり、基準抵抗回路Ａ１〜Ａ16
の各接続点に接続されている。１は論理回路であり、コ
ンパレータＳ１〜Ｓ15の出力論理から大まかに信号ＶIN
の電圧範囲を特定するものである。論理回路１はコンパ
レータＳ１〜Ｓ15の出力論理「１」又は「０」に応じて
１６個の基準抵抗回路Ａ１〜Ａ16の１つを選択する。そ
して、選択した基準抵抗回路の１５個のスイッチＳＷ１
〜ＳＷ15を一斉にオンする。Reference numerals S1 to S15 denote comparators (hereinafter referred to as series-side comparators), and reference resistance circuits A1 to A16
Are connected to each connection point. Reference numeral 1 denotes a logic circuit, which roughly outputs the signal VIN from the output logic of the comparators S1 to S15.
Is specified. The logic circuit 1 selects one of the 16 reference resistance circuits A1 to A16 according to the output logic "1" or "0" of the comparators S1 to S15. Then, the 15 switches SW1 of the selected reference resistance circuit
To SW15 are turned on all at once.
【０００７】Ｐ１〜Ｐ15はコンパレータ（以下並列側の
コンパレータという）であり、基準抵抗回路Ａ１〜Ａ16
の各スイッチＳＷ１〜ＳＷ15に接続され、アナログ入力
信号ＶINと、選択されたいずれかの基準抵抗回路の抵抗
端の電圧とを同時に比較して、信号ＶINの電圧レベルを
特定するものである。図７（Ａ）は、並列側のコンパレ
ータの後段回路の構成図を示している。図７（Ａ）にお
いて、２は出力反転回路であり、並列側のコンパレータ
Ｐ１〜Ｐ15の出力論理を反転するものである。この論理
反転は、図７（Ｂ）に示すように、奇数列の基準抵抗回
路Ａ１，Ａ３…Ａ15の基準電圧の電位の方向と、偶数列
の基準抵抗回路Ａ２，Ａ４…Ａ15の基準電圧の電位の方
向が異なるため、奇数列の基準電圧が選択されたとき
と、偶数列の基準電圧が選択されたときとでは、出力論
理が反対になるため、この論理を合わせるためである。
出力反転回路２はコンパレータの１出力に付きスイッチ
ＳＷ１及びＳＷ２とインバータ INVから成る。P1 to P15 are comparators (hereinafter referred to as parallel-side comparators), and reference resistance circuits A1 to A16
Are connected to the respective switches SW1 to SW15, and the voltage level of the signal VIN is specified by simultaneously comparing the analog input signal VIN and the voltage at the resistance end of one of the selected reference resistance circuits. FIG. 7A shows a configuration diagram of a subsequent circuit of the comparator on the parallel side. In FIG. 7A, reference numeral 2 denotes an output inverting circuit for inverting the output logic of the comparators P1 to P15 on the parallel side. As shown in FIG. 7B, this logical inversion is based on the directions of the potentials of the reference voltages of the odd-numbered reference resistance circuits A1, A3... A15 and the reference voltages of the even-numbered reference resistance circuits A2, A4. Since the directions of the potentials are different, the output logic is opposite between when the odd-numbered column reference voltage is selected and when the even-numbered column reference voltage is selected.
The output inverting circuit 2 includes switches SW1 and SW2 and an inverter INV for one output of the comparator.
【０００８】３は二入力ＡＮＤ回路であり、コンパレー
タの１出力に付き１個づつ設けられ、隣接する２つのコ
ンパレータの出力のＡＮＤ論理を採るものである。４は
出力補正回路であり、奇数列の基準電圧が選択されたと
きと、偶数列の基準電圧が選択されたときとでは、コン
パレータに入力する基準電圧の位置が異なることにより
生ずるＡＮＤ回路３の出力の位置ずれを補正するもので
ある。出力補正回路４はコンパレータの１出力に付きス
イッチＳＷ３及びＳＷ４から成る。Reference numeral 3 denotes a two-input AND circuit, which is provided one for each output of the comparator and adopts AND logic of the outputs of two adjacent comparators. Reference numeral 4 denotes an output correction circuit, which is provided when the reference voltage input to the comparator differs between when an odd-numbered column reference voltage is selected and when an even-numbered column reference voltage is selected. This is to correct the output displacement. The output correction circuit 4 includes switches SW3 and SW4 for one output of the comparator.
【０００９】５はスイッチ選択回路であり、出力補正回
路４のスイッチＳＷ３及びＳＷ４をオン・オフ制御する
ものである。６はエンコーダであり、ＡＮＤ回路３の出
力を２進数のコードにするものである。次に、直並列型
の８ビットのＡ／Ｄコンバータの動作を説明する。ま
ず、基準抵抗回路Ａ１の最上位側に電圧源ＶＲＴが、回
路Ａ16の最下位側に電圧源ＶＲＢがそれぞれ印加された
状態で、各コンパレータＳ１〜Ｓ15及びＰ１〜Ｐ15にア
ナログ入力信号ＶINが入力されると、第１の段階でアナ
ログ入力信号ＶINと各回路Ａ１〜Ａ16の接続点の基準電
圧とがコンパレータＳ１〜Ｓ15によって比較される。こ
の比較結果から論理回路１は大まかに信号ＶINの電圧範
囲を特定する。例えば、論理回路１はコンパレータＳ１
〜Ｓ15の出力論理「０」から「１」へ変化する位置を見
い出し、この変化点の上位側の基準抵抗回路を選択す
る。そして、第２の段階では選択した基準抵抗回路，例
えば、Ａ２の１５個のスイッチＳＷ１〜ＳＷ15を一斉に
オンする。この結果、Ａ２の１６個の基準抵抗Ｒ１〜Ｒ
16の各接続点の基準電圧が並列側のコンパレータＰ１〜
Ｐ15に一斉に供給される。これにより、アナログ入力信
号ＶINとこの基準電圧とが同時に比較され、信号ＶINの
電圧レベルが特定される。Reference numeral 5 denotes a switch selection circuit for controlling on / off of the switches SW3 and SW4 of the output correction circuit 4. Reference numeral 6 denotes an encoder for converting the output of the AND circuit 3 into a binary code. Next, the operation of the serial / parallel 8-bit A / D converter will be described. First, the analog input signal VIN is input to each of the comparators S1 to S15 and P1 to P15 with the voltage source VRT applied to the uppermost side of the reference resistor circuit A1 and the voltage source VRB applied to the lowermost side of the circuit A16. Then, in a first stage, the analog input signal VIN is compared with the reference voltage at the connection point between the circuits A1 to A16 by the comparators S1 to S15. From the comparison result, the logic circuit 1 roughly specifies the voltage range of the signal VIN. For example, the logic circuit 1 includes a comparator S1
The position where the output logic of S15 changes from "0" to "1" is found, and the reference resistance circuit on the upper side of this change point is selected. Then, in the second stage, the selected reference resistance circuit, for example, 15 switches SW1 to SW15 of A2 are simultaneously turned on. As a result, 16 reference resistors R1 to R2 of A2
The reference voltage of each of the 16 connection points is the comparator P1
It is supplied to P15 all at once. Thus, the analog input signal VIN and the reference voltage are simultaneously compared, and the voltage level of the signal VIN is specified.
【００１０】このとき論理回路１が偶数列の基準抵抗回
路Ａ２を選択しているので、並列側のコンパレータＰ１
〜Ｐ15の出力論理を反転するために、スイッチ選択回路
５はスイッチＳＷ１をオフし、ＳＷ２をオンする。これ
により、並列側のコンパレータＰ１〜Ｐ15の出力はＡＮ
Ｄ回路３によってＡＮＤ論理が採られる。また、スイッ
チ選択回路５が出力補正回路４のＳＷ３をオフし、ＳＷ
４をオンすることで、奇数列の基準電圧が選択されたと
きと、偶数列の基準電圧が選択されたときによって生ず
るＡＮＤ回路３の出力の位置ずれを補正する。そして、
ＡＮＤ回路３の出力がエンコーダ６に入力される。エン
コーダ６では、ＡＮＤ回路３の出力が２進数の二値化信
号にコード化される。At this time, since the logic circuit 1 has selected the even-numbered reference resistance circuit A2, the comparator P1 on the parallel side is selected.
In order to invert the output logic of .about.P15, the switch selection circuit 5 turns off the switch SW1 and turns on the switch SW2. As a result, the outputs of the parallel-side comparators P1 to P15 become AN
The AND logic is adopted by the D circuit 3. Further, the switch selection circuit 5 turns off SW3 of the output correction circuit 4, and
By turning on 4, the displacement of the output of the AND circuit 3 caused by the selection of the odd-numbered column reference voltage and the selection of the even-numbered column reference voltage is corrected. And
The output of the AND circuit 3 is input to the encoder 6. In the encoder 6, the output of the AND circuit 3 is encoded into a binary digitized signal.
【００１１】なお、図７（Ａ）において、論理回路１が
奇数列の基準抵抗回路を選択する場合には、スイッチ選
択回路５はスイッチＳＷ２をオフし、ＳＷ１をオンす
る。また、スイッチ選択回路５はＳＷ４をオフし、ＳＷ
３をオンする。In FIG. 7A, when the logic circuit 1 selects an odd-numbered reference resistance circuit, the switch selection circuit 5 turns off the switch SW2 and turns on the switch SW1. Further, the switch selection circuit 5 turns off SW4 and switches SW4.
Turn on 3.
【００１２】[0012]
【発明が解決しようとする課題】したがって、図６のよ
うな接続方法を採っている基準抵抗アレイでは、図７
（Ｂ）に示すように、奇数列の基準抵抗回路Ａ１，Ａ３
…Ａ15の基準電圧の電位の方向と、偶数列の基準抵抗回
路Ａ２，Ａ４…Ａ15の基準電圧の電位の方向が異なるこ
とにより、並列側のコンパレータＰ１〜Ｐ15の出力論理
をその都度、反転するための出力反転回路２、この出力
論理の位置ずれを補正する出力補正回路４及びこれら回
路２，４のスイッチ制御をするスイッチ選択回路５が必
要不可欠である。Therefore, in the reference resistor array employing the connection method as shown in FIG.
As shown in (B), the odd-numbered reference resistance circuits A1 and A3
.. A15 and the reference voltage potentials of the even-numbered reference resistor circuits A2, A4... A15 are different from each other, so that the output logics of the parallel-side comparators P1 to P15 are inverted each time. Inverting circuit 2, an output correcting circuit 4 for correcting the displacement of the output logic, and a switch selecting circuit 5 for controlling the switches of these circuits 2 and 4 are indispensable.
【００１３】このため、出力反転回路２、出力補正回路
４及びスイッチ選択回路５のトランジスタが直並列型の
Ａ／Ｄコンバータのチップ面積を多く占有し、半導体回
路の集積化の妨げとなるという問題が生じる。本発明
は、かかる従来例の問題点に鑑み創作されたものであ
り、抵抗端に現れる電位の方向を全て同一にすること、
及び、半導体回路の集積化を図ることが可能となるアナ
ログ・デジタル変換器の抵抗アレイ及び直並列型のｎ＋
ｍビットのアナログ・デジタル変換器の提供を目的とす
る。For this reason, the transistors of the output inverting circuit 2, the output correcting circuit 4, and the switch selecting circuit 5 occupy a large area of the chip of the serial / parallel A / D converter, which hinders the integration of the semiconductor circuit. Occurs. The present invention has been made in view of the problems of the conventional example, and makes the directions of the potentials appearing at the resistance ends all the same.
And a resistor array of an analog-to-digital converter and a serial-parallel n + capable of integrating a semiconductor circuit.
It is intended to provide an m-bit analog-to-digital converter.
【００１４】[0014]
【課題を解決するための手段】本発明のアナログ・デジ
タル変換器の第１の抵抗アレイは、その一実施例を図１
に示すように、直並列型のｎ＋ｍ〔ｎ又はｍ＝１，２，
３…〕ビットのアナログ・デジタル変換器の抵抗アレイ
であって、直列に接続した２n 個の抵抗と、前記抵抗の
各々の接続点に一端を接続した２n −１個のスイッチ素
子から成る抵抗回路が２m 個設けられ、前記第１番目の
抵抗回路の第２n 番目の抵抗の一端と第２番目の抵抗回
路の第１番目の抵抗の一端とを接続し、前記第２番目の
抵抗回路の第２n 番目の抵抗の一端と第３番目の抵抗回
路の第１番目の抵抗の一端とを接続し、順次、前記第２
m −１番目の抵抗回路の第２n 番目の抵抗の一端と前記
第２m 番目の抵抗回路の第１番目の抵抗の他端とを接続
し、かつ、前記第１番目の抵抗回路の第１番目のスイッ
チ素子の他端と前記第２番目の抵抗回路の第１番目のス
イッチ素子の他端と、順次、前記第２m 番目の抵抗回路
の第１番目のスイッチ素子の他端とをそれぞれ接続し、
前記第１番目の抵抗回路の第２番目のスイッチ素子の他
端と前記第２番目の抵抗回路の第２番目のスイッチ素子
の他端と、順次、前記第２m 番目の抵抗回路の第２番目
のスイッチ素子の他端とをそれぞれ接続し、順次、前記
第１番目の抵抗回路の第２n −１番目のスイッチ素子の
他端と、前記第２番目の抵抗回路の第２n −１番目のス
イッチ素子の他端と、順次、前記第２m 番目の抵抗回路
の第２n −１番目のスイッチ素子の他端とをそれぞれ接
続し、前記抵抗回路毎にスイッチ素子を同時にオン・オ
フすることを特徴とする。The first resistor array of the analog-to-digital converter according to the present invention is shown in FIG.
As shown in the figure, the serial-parallel type n + m [n or m = 1, 2, 2,
3 ...] A bit-to-bit analog-to-digital converter resistor array comprising 2 n resistors connected in series and 2 n -1 switch elements having one end connected to each connection point of the resistors. 2 m resistor circuits are provided, and one end of a second n- th resistor of the first resistor circuit is connected to one end of a first resistor of the second resistor circuit; One end of the second nth resistor of the resistor circuit is connected to one end of the first resistor of the third resistor circuit, and the second
m —connect one end of the second n- th resistor of the first resistor circuit to the other end of the first resistor of the second m- th resistor circuit, and The other end of the first switch element, the other end of the first switch element of the second resistor circuit, and the other end of the first switch element of the 2 m- th resistor circuit in sequence Connect each,
And the other end of the second switching element of the other end and the second-th resistor circuit of the second switching element of the first-th resistor circuit, sequentially, first of the second m-th resistor circuit 2 th the other end connected respective switch elements, sequentially, the other end of the 2 n -1-th switch element of the first-th resistor circuit, the 2 n -1 of the first second resistor circuit The other end of the second switch element and the other end of the (2 n -1) -th switch element of the 2 m- th resistor circuit are connected in sequence, and the switch elements are simultaneously turned on / off for each of the resistor circuits. It is characterized by doing.
【００１５】本発明のアナログ・デジタル変換器の第２
の抵抗アレイは、その一実施例を図４に示すように、直
並列型のｎ＋ｍ〔ｎ又はｍ＝１，２，３…〕ビットのア
ナログ・デジタル変換器の抵抗アレイであって、直列に
接続した２ n 個の抵抗と、前記抵抗の各々の接続点に一
端を接続した２ n −１個のスイッチ素子から成る抵抗回
路が２ m 個設けられ、前記第１番目の抵抗回路の第２ n
番目の抵抗の一端と第２番目の抵抗回路の第１番目の抵
抗の一端とを接続し、前記第２番目の抵抗回路の第２ n
番目の抵抗の一端と第３番目の抵抗回路の第１番目の抵
抗の一端とを接続し、順次、前記第２ m −１番目の抵抗
回路の第２ n 番目の抵抗の一端と第２ m 番目の抵抗回路
の第１番目の抵抗の一端とを接続し、全ての前記抵抗回
路における同じ番目の抵抗が略同一直線上に配置される
ように、前記抵抗回路の各々を構成する抵抗が直列接続
されてなる抵抗列が折り畳まれて配置され、かつ、前記
第１番目の抵抗回路の第１番目のスイッチ素子の他端と
前記第２番目の抵抗回路の第１番目のスイッチ素子の他
端と、順次、前記第２ m 番目の抵抗回路の第１番目のス
イッチ素子の他端とをそれぞれ接続し、前記第１番目の
抵抗回路の第２番目のスイッチ素子の他端と前記第２番
目の抵抗回路の第２番目のスイッチ素子の他端と、順
次、前記第２ m 番目の抵抗回路の第２番目のスイッチ素
子の他端とをそれぞれ接続し、順次、前記第１番目の抵
抗回路の第２ n −１番目のスイッチ素子の他端と、前記
第２番目の抵抗回路の第２ n −１番目のスイッチ素子の
他端と、順次、前記第２ m 番目の抵抗回路の第２ n −１
番目のスイッチ素子の他端とをそれぞれ接続し、前記第
１番目の抵抗回路の第１番目の抵抗の一端と該第１番目
の抵抗回路の第２ n 番目の抵抗の一端との間に抵抗を接
続し、前記第１番目の抵抗回路の第１番目の抵抗の一端
と第２番目の抵抗回路の第１番目の抵抗の一端との間に
抵抗を接続し、前記第１番目の抵抗回路の第２ n 番目の
抵抗の一端と第２番目の抵抗回路の第２ n 番目の抵抗の
一端との間に抵抗を接続し、順次、前記第２ m −１番目
の抵抗回路の第１番目の抵抗の一端と第２ m 番目の抵抗
回路の第１番目の抵抗の一端との間に抵抗を接続し、前
記第２ m −１番目の抵抗回路の第２ n 番目の抵抗の一端
と第２ m 番目の抵抗回路の第２ n 番目の抵抗の一端との
間に抵抗を接続し、前記第２ m 番目の抵抗回路の第１番
目の抵抗の一端と第２ n 番目の 抵抗の一端との間に抵抗
を接続し、前記抵抗回路毎にスイッチ素子を同時にオン
・オフすることを特徴とする。The second aspect of the analog-to-digital converter of the present invention
The resistor arrays, as shown an embodiment thereof in FIG. 4, straight
A parallel type of n + m [n or m = 1, 2, 3,...
A resistive array of analog-to-digital converters,
Connected 2 n resistors and one connection point at each of the resistors
A resistor circuit consisting of 2 n -1 switch elements with their ends connected
2 m paths are provided, and the second n
One end of the second resistor and the first resistor of the second resistor circuit.
Connected to one end of the second resistor circuit and the second n
One end of the third resistor and the first resistor of the third resistor circuit.
Connect anti of one end, successively, wherein the 2 m -1 th resistor
The 2 n th resistor one end and the 2 m th resistor circuit of the circuit
Connected to one end of the first resistor of
The same number of resistors on the road are arranged on approximately the same straight line
The resistors constituting each of the resistor circuits are connected in series.
And the resistor string is folded and arranged, and
The other end of the first switch element of the first resistor circuit and
Other than the first switch element of the second resistor circuit
End and, in sequence, the first switch of the 2 mth resistor circuit.
The other ends of the switch elements are connected to each other, and the first
The other end of the second switch element of the resistor circuit and the second switch element
The other end of the second switch element of the second
Next, the second switch element of the second m-th resistor circuit
And the other end of the first
The other end of the (2 n -1) th switch element of the resistance circuit ;
The 2 n -1st switch element of the second resistor circuit
The other end and the 2 n -1 of the 2 m -th resistor circuit in sequence
The other end of the switch element is connected to
One end of the first resistor of the first resistor circuit and the first resistor
A resistor is connected between one end of the second nth resistor of the resistor circuit of
One end of a first resistor of the first resistor circuit
And one end of the first resistor of the second resistor circuit
A resistor is connected, and the second n- th resistor circuit of the first resistor circuit is connected.
Resistor one end of the 2 n th resistance of the second resistor circuit
A resistor is connected between one end and the second m- 1st
One end and the 2 m th resistance of the first resistance of the resistive circuit
Connect a resistor between one end of the first resistor in the circuit and
Serial second end of the n-th resistor of the 2 m -1 th resistor circuit
And one end of the second n- th resistor of the second m- th resistor circuit
A resistor is connected between the first and second m- th resistor circuits.
Resistance between one end and the second n-th resistor end of the resistor eye
And turn on the switch elements simultaneously for each of the resistor circuits.
-It is characterized by turning off .
【００１６】本発明の第１及び第２の抵抗アレイにおい
て、好ましくは、前記第２m −１番目の抵抗回路の第２
n 番目の抵抗の一端と前記第２m 番目の抵抗回路の第１
番目の抵抗の他端とを接続する配線の抵抗値を、前記第
２m −１番目の抵抗回路の第２n 番目の抵抗の値又は前
記第２m 番目の抵抗回路の第１番目の抵抗の値によって
補正することを特徴とする。In the first and second resistor arrays according to the present invention, preferably, the second resistor circuit of the (2 m -1) -th resistor circuit is used.
One end of the n- th resistor and the first end of the second m- th resistor circuit
The resistance value of the wiring connecting the other end of the second resistor to the value of the 2 n -th resistor of the 2 m- 1 -th resistor circuit or the first resistor of the 2 m -th resistor circuit The correction is performed by the value of
【００１７】本発明の第１及び第２の抵抗アレイにおい
て、好ましくは、前記配線の抵抗値を、前記第２m −１
番目の抵抗回路の第２n 番目の抵抗の値及び前記第２m
番目の抵抗回路の第１番目の抵抗の値によって補正する
ことを特徴とする。本発明の第１及び第２の抵抗アレイ
において、好ましくは、前記抵抗は、金属配線層、ポリ
シリコン層あるいは不純物拡散層で構成することを特徴
とする。In the first and second resistor arrays according to the present invention, preferably, the resistance value of the wiring is set to the value of the second m -1.
The value of the second nth resistor of the second resistor circuit and the second m
The correction is performed by the value of the first resistor of the second resistor circuit. In the first and second resistor arrays of the present invention, preferably, the resistor is constituted by a metal wiring layer, a polysilicon layer or an impurity diffusion layer.
【００１８】本発明の直並列型のｎ＋ｍビットのアナロ
グ・デジタル変換器は、供給電圧を抵抗分割して２m −
１個の大まかな基準電圧と、制御信号に基づいて前記基
準電圧の中の１つの基準電圧を更に抵抗分割して２n −
１個の細かな基準電圧を出力する基準抵抗アレイと、前
記大まかな基準電圧とアナログ入力信号の電圧レベルと
を同時に比較して前記基準抵抗アレイに制御信号を出力
する制御回路と、前記基準抵抗アレイからの細かな基準
電圧とアナログ入力信号の電圧レベルとを同時に比較す
る比較回路とを備え、前記基準抵抗アレイが本発明の第
１及び第２の抵抗アレイのいずれかから成ることを特徴
とする。The serial-parallel n + m-bit analog-to-digital converter of the present invention divides a supply voltage by a resistor to obtain 2 m −
Based on one rough reference voltage and one of the reference voltages based on the control signal, the reference voltage is further divided into resistors to obtain 2 n −
A reference resistor array for outputting one fine reference voltage, a control circuit for simultaneously comparing the rough reference voltage and a voltage level of an analog input signal and outputting a control signal to the reference resistor array, A comparison circuit for simultaneously comparing a fine reference voltage from the array with a voltage level of an analog input signal, wherein the reference resistance array is composed of one of the first and second resistance arrays of the present invention. I do.
【００１９】本発明のアナログ・デジタル変換器におい
て、好ましくは、前記制御回路及び比較回路は、バイポ
ーラトランジスタ、相補性型の電界効果トランジスタ又
はバイポーラトランジスタと相補性型の電界効果トラン
ジスタの混合回路から構成することを特徴とし、上記目
的を達成する。In the analog-to-digital converter according to the present invention, the control circuit and the comparison circuit preferably comprise a bipolar transistor, a complementary field effect transistor, or a mixed circuit of a bipolar transistor and a complementary field effect transistor. The above object is achieved.
【００２０】[0020]
【作 用】本発明のアナログ・デジタル変換器の第１の
抵抗アレイの機能を説明する。まず、第１番目の抵抗回
路の第１番目の抵抗（以下最上位側という）に印加する
電位を正とし、第２m 番目の抵抗回路の第２n 番目の抵
抗（以下最下位側という）に印加する電位を負とする
と、スイッチ素子のオン・オフに関係なく、第１番目の
抵抗回路の第２n 番目の抵抗端と第２番目の抵抗回路の
第２n 番目の抵抗端との間に現れる電位の方向は、最上
位側が正で最下位側が負となる。The function of the first resistor array of the analog-to-digital converter according to the present invention will be described. First, the potential applied to the first resistor (hereinafter referred to as the uppermost side) of the first resistor circuit is set to be positive, and the 2n- th resistor (hereinafter referred to as the lowermost side) of the 2 mth resistor circuit is set. When a negative potential to be applied to, regardless of the on and off of the switching element, the first 2 n-th resistor end of the 2 n th resistor end and the second resistor circuit of the first resistor circuit The direction of the potential appearing between them is positive on the uppermost side and negative on the lowermost side.
【００２１】第２の抵抗回路の第２n 番目の抵抗端と第
３番目の抵抗回路の第２n 番目の抵抗端との間に現れる
電位の方向は、最上位側が正で最下位側が負となる。同
様に、第２m −１の抵抗回路の第２n 番目の抵抗端と第
２m 番目の抵抗回路の第２n番目の抵抗端との間に現れ
る電位の方向は、最上位側が正で最下位側が負となり、
いずれの抵抗端の電位も同一方向になる。The direction of the potential appearing between the 2 nth resistance end of the second resistance circuit and the 2 nth resistance end of the third resistance circuit is positive on the uppermost side and negative on the lowermost side. Becomes Similarly, the direction of the potential appearing between the 2 n- th resistor end of the 2 m −1 resistor circuit and the 2 n- th resistor end of the 2 m- th resistor circuit is positive on the highest side. The bottom is negative,
The potentials at both resistance ends are in the same direction.
【００２２】また、第２番目〜第２m 番目の抵抗回路の
全スイッチ素子はオフしたままで、第１番目の抵抗回路
のスイッチ素子のみを同時にオンすると、第１番目の抵
抗回路の第２番目の抵抗端と第３番目の抵抗端との間に
現れる電位の方向は、最上位側が正で最下位側が負とな
る。同様に、この抵抗回路の第２n −１番目の抵抗端と
第２n 番目の抵抗端との間に現れる電位の方向は、最上
位側が正で最下位側が負となり、いずれの抵抗端の電位
も同一方向になる。When all the switch elements of the second to second mth resistor circuits are kept off and only the switch elements of the first resistor circuit are turned on at the same time, the second switch element of the first resistor circuit is turned off. Regarding the direction of the potential appearing between the third resistance terminal and the third resistance terminal, the most significant side is positive and the least significant side is negative. Similarly, the direction of the potential appearing between the (2 n -1) -th resistance terminal and the (2 n) -th resistance terminal of this resistance circuit is positive on the uppermost side and negative on the lowermost side. The potential is also in the same direction.
【００２３】次に、第１番目、第３番目〜第２m 番目の
抵抗回路の全スイッチ素子はオフしたままで、第２番目
の抵抗回路のスイッチ素子のみを同時にオンすると、第
２番目の抵抗回路の第２番目の抵抗端と第３番目の抵抗
端との間に現れる電位の方向は、最上位側が正で最下位
側が負となる。同様に、この抵抗回路の第２n −１番目
の抵抗端と第２n 番目の抵抗端との間に現れる電位の方
向は、最上位側が正で最下位側が負となり、いずれの抵
抗端の電位も同一方向になる。Next, when all the switch elements of the first, third to second mth resistance circuits are kept off and only the switch elements of the second resistance circuit are turned on at the same time, the second The direction of the potential appearing between the second resistance terminal and the third resistance terminal of the resistance circuit is positive on the uppermost side and negative on the lowermost side. Similarly, the direction of the potential appearing between the (2 n -1) -th resistance terminal and the (2 n) -th resistance terminal of this resistance circuit is positive on the uppermost side and negative on the lowermost side. The potential is also in the same direction.
【００２４】さらに、第１番目〜第２m −１番目の抵抗
回路の全スイッチ素子はオフしたままで、第２m 番目の
抵抗回路のスイッチ素子のみを同時にオンすると、第２
m 番目の抵抗回路の第２番目の抵抗端と第３番目の抵抗
端との間に現れる電位の方向は、最上位側が正で最下位
側が負となる。同様に、この抵抗回路の第２n −１番目
の抵抗端と第２n 番目の抵抗端との間に現れる電位の方
向は、最上位側が正で最下位側が負となり、いずれの抵
抗端の電位も同一方向になる。Further, when all the switch elements of the first to (2 m -1) th resistance circuits are kept off and only the switch elements of the 2 m -th resistance circuit are turned on at the same time, the second
Regarding the direction of the potential appearing between the second resistance terminal and the third resistance terminal of the m- th resistance circuit, the uppermost side is positive and the lowermost side is negative. Similarly, the direction of the potential appearing between the (2 n -1) -th resistance terminal and the (2 n) -th resistance terminal of this resistance circuit is positive on the uppermost side and negative on the lowermost side. The potential is also in the same direction.
【００２５】このように本発明の第１の抵抗アレイによ
れば、第１番目の抵抗回路の全スイッチ素子を同時にオ
ンしたときの該第１番目の抵抗回路の各抵抗の両端に現
れる電位の方向と、第２番目の抵抗回路の全スイッチ素
子を同時にオンしたときの該第２番目の抵抗回路の各抵
抗の両端に現れる電位の方向と、順次、第２m 番目の抵
抗回路の全スイッチ素子を同時にオンしたときの該第２
m 番目の抵抗回路の各抵抗の両端に現れる電位の方向と
が、いずれも同一方向になる。As described above, according to the first resistor array of the present invention, when all the switching elements of the first resistor circuit are simultaneously turned on, the potentials appearing at both ends of each resistor of the first resistor circuit are changed. The direction, the direction of the potential appearing at both ends of each resistor of the second resistor circuit when all the switch elements of the second resistor circuit are simultaneously turned on, and sequentially all the switches of the 2 mth resistor circuit The second when the elements are turned on simultaneously
The directions of the potentials appearing at both ends of each resistor of the m- th resistor circuit are the same.
【００２６】このため、本発明の第１の抵抗アレイを直
並列型のｎ＋ｍビットのアナログ・デジタル変換器の基
準抵抗アレイに応用した場合、従来例のように基準電圧
の選択に応じて比較回路の出力を１つ置きに論理反転す
ることなく、比較回路から論理回路にそのまま比較結果
が出力できるので、論理反転する回路やこの反転回路を
制御する回路が不要となる。Therefore, when the first resistor array of the present invention is applied to a reference resistor array of a serial-parallel type n + m-bit analog-to-digital converter, a comparison circuit according to selection of a reference voltage as in the conventional example. Since the comparison result can be output from the comparison circuit to the logic circuit without logically inverting every other output, a circuit for inverting the logic and a circuit for controlling the inversion circuit are not required.
【００２７】これにより、トランジスタ数が減少し、こ
れら回路がチップ面積を占有しなくなるので、コストダ
ウンを図ることが可能となる。本発明の第２の抵抗アレ
イでは、各抵抗回路の間で最上位側及び最下位側に抵抗
がそれぞれ接続され、この抵抗を介して抵抗回路と抵抗
回路とを接続する配線に電流が供給できるので、この配
線の電圧降下が少なくなる。これにより、基準電圧が補
償できる。As a result, the number of transistors is reduced, and these circuits do not occupy the chip area, so that the cost can be reduced. In the second resistor array of the present invention, the resistors are respectively connected to the uppermost side and the lowermost side between the respective resistor circuits, and current can be supplied to the wiring connecting the resistor circuits via the resistors. Therefore, the voltage drop of this wiring is reduced. Thereby, the reference voltage can be compensated.
【００２８】本発明の第１及び第２の抵抗アレイでは、
各抵抗回路間を接続する配線の抵抗値が、各抵抗回路の
第２n 番目の抵抗の値又は各抵抗回路の第１番目の抵抗
の値によって補正されるので、この配線の電圧降下によ
る基準電圧が補償できる。この配線の抵抗値は、各抵抗
回路の第２n 番目の抵抗の値及び第１番目の抵抗の値に
よっても補正できる。In the first and second resistor arrays of the present invention,
Since the resistance value of the wiring connecting between the resistance circuits is corrected by the value of the second nth resistance of each resistance circuit or the value of the first resistance of each resistance circuit, the reference value based on the voltage drop of this wiring Voltage can be compensated. The resistance value of this wiring can also be corrected by the value of the second nth resistor and the value of the first resistor of each resistor circuit.
【００２９】[0029]
【実施例】次に、図を参照しながら本発明の実施例につ
いて説明する。図１〜５は本発明の実施例に係るアナロ
グ・デジタル変換器の抵抗アレイ及び直並列型のｎ＋ｍ
ビットのアナログ・デジタル変換器の説明図である。 （１）第１の実施例の説明 図１は本発明の第１の実施例に係る抵抗アレイを応用し
た８（ｎ＋ｍ）ビットの直並列型のＡ／Ｄコンバータの
構成図を示している。図１において、Ｂ１〜Ｂ16は１６
（２m ＝２4 ）個の基準抵抗回路であり、基準抵抗アレ
イを構成している。基準抵抗アレイは、本発明の抵抗ア
レイから成り、供給電圧を抵抗分割して１５個の大まか
な基準電圧と、制御信号Ｃ１〜Ｃ16に基づいて基準電圧
の中の１つの基準電圧を更に抵抗分割して１５個の細か
な基準電圧を出力するものである。各基準抵抗回路Ｂ１
〜Ｂ16は、直列に接続した１６（２n ＝２4 ）個の抵抗
Ｒ１〜Ｒ16と、この抵抗Ｒ１〜Ｒ16の各々の接続点に一
端を接続した１５（２m −１）個のスイッチＳＷ１〜Ｓ
Ｗ15から構成している。各基準抵抗回路Ｂ１〜Ｂ16は好
ましくは各回路Ｂ１〜Ｂ16の抵抗Ｒ１が奇数列及び偶数
列を通して同じ位置にくるように等間隔に並べて配置す
る。Next, an embodiment of the present invention will be described with reference to the drawings. 1 to 5 show a resistor array and a serial-parallel type n + m of an analog-to-digital converter according to an embodiment of the present invention.
It is explanatory drawing of a bit analog-digital converter. (1) Description of First Embodiment FIG. 1 shows a configuration diagram of an 8- (n + m) -bit series-parallel A / D converter to which a resistor array according to a first embodiment of the present invention is applied. In FIG. 1, B1 to B16 are 16
(2 m = 2 4 ) reference resistance circuits, which constitute a reference resistance array. The reference resistor array comprises the resistor array of the present invention, and divides the supply voltage by resistance and further divides one of the 15 reference voltages based on the control signals C1 to C16 by resistance division. Then, 15 fine reference voltages are output. Each reference resistance circuit B1
~B16 includes a 16 (2 n = 2 4) pieces of resistors R1~R16 connected in series, 15 (2 m -1) was connected at one end to each of the connection point of the resistor R1~R16 number of switches SW1 ~ S
It consists of W15. The reference resistance circuits B1 to B16 are preferably arranged at equal intervals so that the resistance R1 of each of the circuits B1 to B16 is located at the same position through the odd and even columns.
【００３０】基準抵抗回路Ｂ１の抵抗Ｒ１の一端（以下
最上位側という）は電圧源ＶＲＴに接続し、回路Ｂ１の
抵抗Ｒ16の一端は、基準抵抗回路Ｂ２の抵抗Ｒ１の一端
に接続し、基準抵抗回路Ｂ２の抵抗Ｒ16の一端は基準抵
抗回路Ｂ３の抵抗Ｒ１の一端に接続し、順次、回路Ｂ２
がＢ３、回路Ｂ３がＢ４…というように基準抵抗回路Ｂ
15の抵抗Ｒ16の一端は基準抵抗回路Ｂ16の抵抗Ｒ１の他
端に接続している。これら抵抗間を接続する配線は好ま
しくは線幅を広くしたアルミニウム等の金属配線により
形成し、極力抵抗値を小さくする。そして、回路Ｂ16の
抵抗Ｒ16の一端（以下最下位側という）は電圧源ＶＲＢ
に接続する。One end of the resistor R1 of the reference resistor circuit B1 (hereinafter referred to as the uppermost side) is connected to the voltage source VRT, and one end of the resistor R16 of the circuit B1 is connected to one end of the resistor R1 of the reference resistor circuit B2. One end of the resistor R16 of the resistor circuit B2 is connected to one end of the resistor R1 of the reference resistor circuit B3.
Is B3, the circuit B3 is B4,.
One end of the fifteen resistors R16 is connected to the other end of the resistor R1 of the reference resistor circuit B16. The wiring connecting these resistors is preferably formed by a metal wiring such as aluminum having a wide line width, and the resistance value is reduced as much as possible. One end of the resistor R16 of the circuit B16 (hereinafter referred to as the lowest side) is connected to a voltage source VRB.
Connect to
【００３１】また、基準抵抗回路Ｂ１のスイッチＳＷ１
の他端は回路Ｂ２〜Ｂ16の各スイッチＳＷ１の他端にそ
れぞれ接続し、基準抵抗回路Ｂ１のスイッチＳＷ２の他
端は回路Ｂ２〜Ｂ16の各スイッチＳＷ２の他端にそれぞ
れ接続し、順次、基準抵抗回路Ｂ１〜Ｂ16の各スイッチ
ＳＷ４の他端同士は、ＳＷ５の他端同士が…というよう
に基準抵抗回路Ｂ１のスイッチＳＷ15の他端は回路Ｂ２
〜Ｂ16の各スイッチＳＷ15の他端にそれぞれ接続してい
る。なお、１５個のスイッチＳＷ１〜ＳＷ15は、基準抵
抗回路Ｂ１〜Ｂ16毎に同時にオン・オフされる。本実施
例では好ましくは各抵抗が金属配線層、ポリシリコン層
あるいは不純物拡散層から構成すると良い。The switch SW1 of the reference resistance circuit B1
Is connected to the other end of each switch SW1 of the circuits B2 to B16, and the other end of the switch SW2 of the reference resistance circuit B1 is connected to the other end of each switch SW2 of the circuits B2 to B16. The other end of each switch SW4 of the resistance circuits B1 to B16 is connected to the other end of the switch SW15 of the reference resistance circuit B1.
B16 are connected to the other ends of the switches SW15. The 15 switches SW1 to SW15 are simultaneously turned on and off for each of the reference resistance circuits B1 to B16. In this embodiment, it is preferable that each resistor is formed of a metal wiring layer, a polysilicon layer or an impurity diffusion layer.
【００３２】１１は１５個のコンパレータＳ１〜Ｓ15と
論理回路11Ａから成る制御回路である。各コンパレータ
（直列側のコンパレータ）Ｓ１〜Ｓ15は差動増幅回路か
ら成り、大まかな基準電圧とアナログ入力信号の電圧レ
ベルとを同時に比較して、その比較結果を論理回路11Ａ
に出力する。論理回路11Ａは各コンパレータＳ１〜Ｓ15
の出力論理に応じて基準抵抗アレイに制御信号Ｃ１〜Ｃ
16を出力する。例えば、論理回路１はコンパレータＳ１
〜Ｓ15の出力論理「０」から「１」へ変化する位置を見
い出し、この変化点の上位側の基準抵抗回路を選択す
る。A control circuit 11 includes fifteen comparators S1 to S15 and a logic circuit 11A. Each of the comparators (series-side comparators) S1 to S15 is composed of a differential amplifier circuit, compares the rough reference voltage and the voltage level of the analog input signal at the same time, and compares the comparison result with the logic circuit 11A.
Output to The logic circuit 11A includes comparators S1 to S15.
Control signals C1 to C
Outputs 16. For example, the logic circuit 1 includes a comparator S1
The position where the output logic of S15 changes from "0" to "1" is found, and the reference resistance circuit on the upper side of this change point is selected.
【００３３】制御信号Ｃ１は基準抵抗回路Ｂ１の全スイ
ッチＳＷ１〜ＳＷ15を一斉にオン・オフする信号であ
る。同様に、制御信号Ｃ２〜Ｃ16は基準抵抗回路Ｂ２〜
Ｂ16の各々の全スイッチＳＷ１〜ＳＷ15を一斉にオン・
オフする信号である。Ｐ１〜Ｐ15は基準抵抗回路Ｂ１〜
Ｂ16の各スイッチＳＷ１〜ＳＷ15に接続された１５個の
コンパレータであり、比較回路の一例である。コンパレ
ータ（並列側のコンパレータ）Ｐ１〜Ｐ15は差動増幅回
路から成り、アナログ入力信号ＶINと、選択されたいず
れかの基準抵抗回路の抵抗端の電圧（細かな基準電圧）
とを同時に比較する。コンパレータＰ１〜Ｐ15の後段に
は図２（Ａ）に示すような論理回路１２及びエンコーダ
１３が接続されている。論理回路１２は二入力ＡＮＤ回
路から成り、コンパレータの１出力に付き１個づつ設け
られ、例えば、１つのＡＮＤ回路は隣接する上位のコン
パレータＰ１の出力と下位のコンパレータＰ２の出力と
のＡＮＤ論理を採るものである。エンコーダ１３はＡＮ
Ｄ回路１２の出力を２進数のコードに変換するものであ
る。The control signal C1 is a signal for simultaneously turning on and off all the switches SW1 to SW15 of the reference resistance circuit B1. Similarly, the control signals C2 to C16 correspond to the reference resistance circuits B2 to B2.
Turn on all switches SW1 to SW15 of B16 all at once.
It is a signal to turn off. P1 to P15 are reference resistance circuits B1 to
There are fifteen comparators connected to the switches SW1 to SW15 of B16, and are an example of a comparison circuit. Comparators (parallel-side comparators) P1 to P15 each include a differential amplifier circuit, and include an analog input signal VIN and a voltage at a resistance end of a selected one of the reference resistance circuits (fine reference voltage).
And at the same time. A logic circuit 12 and an encoder 13 as shown in FIG. 2A are connected to the subsequent stage of the comparators P1 to P15. The logic circuit 12 is composed of a two-input AND circuit, one for each output of the comparator. For example, one AND circuit performs AND logic between the output of the adjacent upper comparator P1 and the output of the lower comparator P2. It is something to take. Encoder 13 is AN
The output of the D circuit 12 is converted into a binary code.
【００３４】本実施例では各コンパレータＳ１〜Ｓ15、
Ｐ１〜Ｐ15、論理回路11Ａ、１２及びエンコーダ１３
が、バイポーラトランジスタ、相補性型の電界効果トラ
ンジスタ又はバイポーラトランジスタと相補性型の電界
効果トランジスタの混合回路のいずれから構成されてい
る。次に、本実施例のＡ／Ｄコンバータの動作を説明す
る。まず、図３に示すように、基準抵抗回路Ｂ１の最上
位側（抵抗Ｒ１）に正の電位が印加され、基準抵抗回路
Ｂ16の最下位側（抵抗Ｒ16）に負の電位が印加されてい
る状態で、各コンパレータＳ１〜Ｓ15及びＰ１〜Ｐ15に
アナログ入力信号ＶINが入力されると、大まかに信号Ｖ
INの電圧範囲を特定するために、各基準抵抗回路Ｂ１〜
Ｂ16の全スイッチＳＷ１〜ＳＷ15がオフする（第１の段
階）。このとき、コンパレータＳ１に供給される基準電
圧の電位の方向、すなわち、基準抵抗回路Ｂ１の抵抗Ｒ
16の一端と基準抵抗回路Ｂ２の抵抗Ｒ16の一端との間に
現れる電位の方向は、最上位側が正で最下位側が負とな
る。In this embodiment, each of the comparators S1 to S15,
P1 to P15, logic circuits 11A and 12 and encoder 13
Is formed of a bipolar transistor, a complementary field-effect transistor, or a mixed circuit of a bipolar transistor and a complementary field-effect transistor. Next, the operation of the A / D converter of this embodiment will be described. First, as shown in FIG. 3, a positive potential is applied to the uppermost side (resistance R1) of the reference resistance circuit B1, and a negative potential is applied to the lowermost side (resistance R16) of the reference resistance circuit B16. In this state, when the analog input signal VIN is input to each of the comparators S1 to S15 and P1 to P15, the signal V
In order to specify the voltage range of IN, each reference resistance circuit B1
All the switches SW1 to SW15 of B16 are turned off (first stage). At this time, the direction of the potential of the reference voltage supplied to the comparator S1, that is, the resistance R of the reference resistance circuit B1
The direction of the potential appearing between one end of the resistor 16 and one end of the resistor R16 of the reference resistor circuit B2 is positive on the uppermost side and negative on the lowermost side.
【００３５】また、コンパレータＳ２に供給される基準
電圧の電位の方向、すなわち、基準抵抗回路Ｂ２の抵抗
Ｒ16の一端と基準抵抗回路Ｂ３の抵抗Ｒ16の一端との間
に現れる電位の方向は、最上位側が正で最下位側が負と
なる。同様に、コンパレータＳ15に供給される基準電圧
の電位の方向、すなわち、基準抵抗回路Ｂ15の抵抗Ｒ16
の一端と基準抵抗回路Ｂ16の抵抗Ｒ16の一端との間に現
れる電位の方向は、最上位側が正で最下位側が負とな
り、いずれの抵抗Ｒ１〜Ｒ16端の電位も同一方向にな
る。The direction of the potential of the reference voltage supplied to the comparator S2, that is, the direction of the potential appearing between one end of the resistor R16 of the reference resistor circuit B2 and one end of the resistor R16 of the reference resistor circuit B3 is the minimum. The upper part is positive and the lower part is negative. Similarly, the direction of the potential of the reference voltage supplied to the comparator S15, that is, the resistance R16 of the reference resistance circuit B15
The direction of the potential appearing between one end of the resistor R16 and the one end of the resistor R16 of the reference resistor circuit B16 is positive on the uppermost side and negative on the lowermost side, and the potentials at the terminals of all the resistors R1 to R16 are in the same direction.
【００３６】この第１の段階では、アナログ入力信号Ｖ
INと各回路Ｂ１〜Ｂ16の接続点の基準電圧とがコンパレ
ータＳ１〜Ｓ15によって比較される。この比較結果から
論理回路11Ａは大まかに信号ＶINの電圧範囲を特定す
る。例えば、論理回路11ＡはコンパレータＳ１〜Ｓ15の
出力論理「０」から「１」へ変化する位置を見い出し、
この変化点の上位側の基準抵抗回路を選択する。この際
に、論理回路11Ａは各基準抵抗回路Ｂ１のスイッチＳＷ
１〜ＳＷ15に制御信号Ｃ１を出力し、回路Ｂ２のスイッ
チＳＷ１〜ＳＷ15に制御信号Ｃ２を出力し、同様に、回
路Ｂ16のスイッチＳＷ１〜ＳＷ15に制御信号Ｃ16をそれ
ぞれ出力する。In this first stage, the analog input signal V
IN and a reference voltage at a connection point between the circuits B1 to B16 are compared by comparators S1 to S15. From the comparison result, the logic circuit 11A roughly specifies the voltage range of the signal VIN. For example, the logic circuit 11A finds a position where the output logic of the comparators S1 to S15 changes from "0" to "1",
The reference resistance circuit on the upper side of this change point is selected. At this time, the logic circuit 11A operates the switch SW of each reference resistance circuit B1.
The control signal C1 is output to the switches SW1 to SW15 of the circuit B2, and the control signal C16 is output to the switches SW1 to SW15 of the circuit B16.
【００３７】そして、第２の段階では選択した基準抵抗
回路，例えば、論理回路11Ａによって回路Ｂ２が選択さ
れ、制御信号Ｃ２によって回路Ｂ２の１５個のスイッチ
ＳＷ１〜ＳＷ15が一斉にオンされる。この結果、Ｂ２の
１６個の基準抵抗Ｒ１〜Ｒ16の各接続点の基準電圧が並
列側のコンパレータＰ１〜Ｐ15に一斉に供給される。こ
の基準電圧とアナログ入力信号ＶINとが同時に比較さ
れ、信号ＶINの電圧レベルが特定される。In the second stage, the circuit B2 is selected by the selected reference resistance circuit, for example, the logic circuit 11A, and the fifteen switches SW1 to SW15 of the circuit B2 are simultaneously turned on by the control signal C2. As a result, the reference voltage at each connection point of the 16 reference resistors R1 to R16 of B2 is supplied to the parallel comparators P1 to P15 all at once. The reference voltage and the analog input signal VIN are simultaneously compared, and the voltage level of the signal VIN is specified.
【００３８】このとき、基準抵抗回路Ｂ１，Ｂ３〜Ｂ16
の全スイッチＳＷ１〜ＳＷ15はオフしたままで、基準抵
抗回路Ｂ２のスイッチＳＷ１〜ＳＷ15のみが同時にオン
すると、基準抵抗回路Ｂ２の抵抗Ｒ２とＲ３との間に現
れる電位の方向は、最上位側が正で最下位側が負とな
る。同様に、抵抗Ｒ３とＲ４、抵抗Ｒ４とＲ５、抵抗Ｒ
５とＲ６、…抵抗Ｒ15とＲ16との間に現れる電位の方向
は、最上位側が正で最下位側が負となり、いずれの抵抗
端の電位も同一方向になる。At this time, the reference resistance circuits B1, B3 to B16
When only the switches SW1 to SW15 of the reference resistance circuit B2 are simultaneously turned on while all the switches SW1 to SW15 of the reference resistance circuit B2 are turned off, the direction of the potential appearing between the resistors R2 and R3 of the reference resistance circuit B2 is positive on the highest side. , The lowermost side becomes negative. Similarly, resistors R3 and R4, resistors R4 and R5, and resistor R
5 and R6,..., The directions of the potentials appearing between the resistors R15 and R16 are positive on the uppermost side and negative on the lowermost side.
【００３９】この結果、並列側のコンパレータＰ１〜Ｐ
15の出力はＡＮＤ回路１２によってＡＮＤ論理が採ら
れ、ＡＮＤ回路１２の出力がエンコーダ６に入力され
る。エンコーダ１３では、ＡＮＤ回路１２の出力が２進
数の二値化信号にコード化される。なお、論理回路11Ａ
の制御信号Ｃ１によって基準抵抗回路Ｂ１が選択された
ときには、基準抵抗回路Ｂ２〜Ｂ16の全スイッチＳＷ１
〜ＳＷ15はオフしたままで、基準抵抗回路Ｂ１のスイッ
チＳＷ１〜ＳＷ15のみが同時にオンされ、基準抵抗回路
Ｂ１の抵抗Ｒ２とＲ３との間に現れる電位の方向は、最
上位側が正で最下位側が負となる。同様に、抵抗Ｒ３と
Ｒ４、抵抗Ｒ４とＲ５、抵抗Ｒ５とＲ６、…抵抗Ｒ15と
Ｒ16との間に現れる電位の方向は、最上位側が正で最下
位側が負となり、いずれの抵抗端の電位も同一方向にな
る。As a result, the parallel-side comparators P1 to P
An AND logic is applied to the output of the AND circuit 15 by the AND circuit 12, and the output of the AND circuit 12 is input to the encoder 6. In the encoder 13, the output of the AND circuit 12 is encoded into a binary digitized signal. The logic circuit 11A
When the reference resistance circuit B1 is selected by the control signal C1, the all switches SW1 of the reference resistance circuits B2 to B16 are selected.
SW15 remain off, only the switches SW1 to SW15 of the reference resistance circuit B1 are turned on at the same time, and the direction of the potential appearing between the resistors R2 and R3 of the reference resistance circuit B1 is positive on the uppermost side and positive on the lowermost side. Becomes negative. Similarly, the directions of the potentials appearing between the resistors R3 and R4, the resistors R4 and R5, the resistors R5 and R6,..., The resistors R15 and R16 are positive on the uppermost side and negative on the lowermost side. Also in the same direction.
【００４０】また、論理回路11Ａの制御信号Ｃ16によっ
て基準抵抗回路Ｂ16が選択されたときには、基準抵抗回
路Ｂ１〜Ｂ15の全スイッチＳＷ１〜ＳＷ15はオフしたま
まで、基準抵抗回路Ｂ16のスイッチＳＷ１〜ＳＷ15のみ
が同時にオンされ、基準抵抗回路Ｂ16の抵抗Ｒ２とＲ３
との間に現れる電位の方向は、最上位側が正で最下位側
が負となる。同様に、抵抗Ｒ３とＲ４、抵抗Ｒ４とＲ
５、抵抗Ｒ５とＲ６、…抵抗Ｒ15とＲ16との間に現れる
電位の方向は、最上位側が正で最下位側が負となり、い
ずれの抵抗端の電位も同一方向になる。When the reference resistance circuit B16 is selected by the control signal C16 of the logic circuit 11A, all the switches SW1 to SW15 of the reference resistance circuits B1 to B15 remain off, and the switches SW1 to SW15 of the reference resistance circuit B16 are turned off. Only the resistors R2 and R3 of the reference resistance circuit B16 are turned on at the same time.
The direction of the potential appearing between is positive on the uppermost side and negative on the lowermost side. Similarly, resistors R3 and R4 and resistors R4 and R4
5. The direction of the potential appearing between the resistors R5 and R6,..., The resistors R15 and R16 is positive on the uppermost side and negative on the lowermost side.
【００４１】このようにして、本発明の第１の実施例に
係る直並列型のＡ／Ｄコンバータによれば、基準抵抗回
路Ｂ１の全スイッチＳＷ１〜ＳＷ15を同時にオンしたと
きの該回路Ｂ１の各抵抗Ｒ１〜Ｒ16の両端に現れる電位
の方向と、基準抵抗回路Ｂ２の全スイッチＳＷ１〜ＳＷ
15を同時にオンしたときの該回路Ｂ２の各抵抗Ｒ１〜Ｒ
16の両端に現れる電位の方向と、順次、基準抵抗回路Ｂ
16の全スイッチＳＷ１〜ＳＷ15を同時にオンしたときの
該回路Ｂ16の各抵抗Ｒ１〜Ｒ16の両端に現れる電位の方
向とが、いずれの場合にも同一方向になる。Thus, according to the series-parallel A / D converter according to the first embodiment of the present invention, when all the switches SW1 to SW15 of the reference resistance circuit B1 are simultaneously turned on, The direction of the potential appearing at both ends of each of the resistors R1 to R16, and all the switches SW1 to SW of the reference resistor circuit B2
15 at the same time, the respective resistors R1 to R of the circuit B2.
16 and the reference resistor circuit B
The direction of the potential appearing at both ends of each of the resistors R1 to R16 of the circuit B16 when all the 16 switches SW1 to SW15 are turned on at the same time is in the same direction in any case.
【００４２】従って、従来例のように奇数列及び偶数列
の基準電圧の選択に応じてコンパレータＰ１〜Ｐ15の出
力を１つ置きに論理反転するとなく、各コンパレータＰ
１〜Ｐ15から論理回路１２にそのまま比較結果が出力で
きる。また、従来例のような並列側のコンパレータＰ１
〜Ｐ15の出力論理をその都度、反転するための回路、こ
の出力論理の位置ずれを補正するための回路及びこれら
回路のスイッチ制御をする回路が不要になる。本実施例
ではおよそ１０％のトランジスタ数が減少するので、半
導体回路の集積化を図ること、及び、コストダウンを図
ることが可能となる。また、余分な出力切り換え時間が
省かれることで、より高速なアナログ・デジタル変換が
可能となる。Therefore, the outputs of the comparators P1 to P15 are not logically inverted every other one according to the selection of the reference voltage of the odd column and the even column as in the conventional example.
The comparison result can be directly output to the logic circuit 12 from 1 to P15. Further, the comparator P1 on the parallel side as in the conventional example is used.
A circuit for inverting the output logic of .about.P15 each time, a circuit for correcting the displacement of the output logic, and a circuit for controlling the switches of these circuits are not required. In this embodiment, since the number of transistors is reduced by about 10%, integration of a semiconductor circuit and cost reduction can be achieved. In addition, since the extra output switching time is omitted, higher-speed analog-to-digital conversion can be performed.
【００４３】（２）第２の実施例の説明 図４は本発明の第２の実施例に係る抵抗アレイを応用し
た８（４＋４）ビットの直並列型のＡ／Ｄコンバータの
構成図を示している。図４において、第２の実施例では
第１の実施例と異なり各基準抵抗回路Ｂ１〜Ｂ16の間に
抵抗Ｒｓが接続されるものである。(2) Description of the Second Embodiment FIG. 4 is a block diagram of an 8 (4 + 4) bit series-parallel A / D converter to which a resistor array according to a second embodiment of the present invention is applied. ing. In FIG. 4, the second embodiment differs from the first embodiment in that a resistor Rs is connected between the reference resistance circuits B1 to B16.
【００４４】すなわち、本発明の第２のＡ／Ｄコンバー
タは図４に示すように、基準抵抗回路Ｂ１の抵抗Ｒ１の
一端と該回路Ｂ１の抵抗Ｒ16の一端との間に抵抗Ｒｓを
接続し、基準抵抗回路Ｂ１の抵抗Ｒ１の一端と基準抵抗
回路Ｂ２の抵抗Ｒ１の一端との間に抵抗Ｒｓを接続し、
基準抵抗回路Ｂ１の抵抗Ｒ16の一端と基準抵抗回路Ｂ２
の抵抗Ｒ16の一端との間に抵抗Ｒｓを接続している。That is, in the second A / D converter of the present invention, as shown in FIG. 4, a resistor Rs is connected between one end of a resistor R1 of a reference resistor circuit B1 and one end of a resistor R16 of the circuit B1. Connecting a resistor Rs between one end of the resistor R1 of the reference resistor circuit B1 and one end of the resistor R1 of the reference resistor circuit B2,
One end of the resistor R16 of the reference resistance circuit B1 and the reference resistance circuit B2
A resistor Rs is connected between the resistor R16 and one end of the resistor R16.
【００４５】このような接続方法で、順次、基準抵抗回
路Ｂ15の抵抗Ｒ１の一端と基準抵抗回路Ｂ16の抵抗Ｒ１
の一端との間に抵抗Ｒｓを接続し、基準抵抗回路Ｂ15の
抵抗Ｒ16の一端と基準抵抗回路Ｂ16の抵抗Ｒ16の一端と
の間に抵抗Ｒｓを接続し、基準抵抗回路Ｂ16の抵抗Ｒ１
の一端と該回路Ｂ16の抵抗Ｒ16の一端との間に抵抗Ｒｓ
を接続している。With this connection method, one end of the resistor R1 of the reference resistor circuit B15 and the resistor R1 of the reference resistor circuit B16 are successively connected.
, A resistor Rs is connected between one end of the resistor R16 of the reference resistor circuit B15 and one end of the resistor R16 of the reference resistor circuit B16, and a resistor R1 of the reference resistor circuit B16 is connected.
Between one end of the resistor R16 and one end of the resistor R16 of the circuit B16.
Are connected.
【００４６】抵抗Ｒｓの機能は図５において、例えば、
基準抵抗回路Ｂ１とＢ２を接続する配線Ｌ１に電圧源Ｖ
ＲＴからの電流を分散させ、配線Ｌ１での電圧降下を低
減するものである。同様に、抵抗Ｒｓは基準抵抗回路Ｂ
２とＢ３を接続する配線Ｌ２に電圧源ＶＲＴからの電流
を分散させ、配線Ｌ２での電圧降下を低減する。各配線
Ｌ１〜Ｌ15での電圧降下が低減できると、図２（Ｂ）に
示すような直線性の良い基準電圧が直列側のコンパレー
タＳ１〜Ｓ15に印加できる。図２（Ｂ）は、コンパレー
タの基準電圧入力特性であり、図２（Ｂ）において、縦
軸は基準電圧であり、横軸は例えば直列側のコンパレー
タＳ１〜Ｓ15を示している。The function of the resistor Rs in FIG.
A voltage source V is connected to a line L1 connecting the reference resistance circuits B1 and B2.
This is to disperse the current from the RT and reduce the voltage drop on the wiring L1. Similarly, the resistance Rs is the reference resistance circuit B
The current from the voltage source VRT is dispersed to the wiring L2 connecting the wirings 2 and B3, and the voltage drop on the wiring L2 is reduced. When the voltage drop in each of the wirings L1 to L15 can be reduced, a reference voltage having good linearity as shown in FIG. 2B can be applied to the comparators S1 to S15 on the series side. FIG. 2B shows the reference voltage input characteristics of the comparator. In FIG. 2B, the vertical axis represents the reference voltage, and the horizontal axis represents, for example, series-side comparators S1 to S15.
【００４７】次に、本実施例のＡ／Ｄコンバータの動作
を説明する。まず、図５に示すように、基準抵抗回路Ｂ
１の最上位側と基準抵抗回路Ｂ16の最下位側との間に電
圧Ｖが印加されている状態で、各コンパレータＳ１〜Ｓ
15及びＰ１〜Ｐ15にアナログ入力信号ＶINが入力される
と、コンパレータＳ１に基準電圧が供給される。このと
きの基準電圧は、各基準抵抗回路Ｂ１〜Ｂ16の直列抵抗
に抵抗Ｒｓを並列に接続した合成抵抗の比に従う。例え
ば、基準抵抗回路Ｂ１の直列抵抗に抵抗Ｒｓを並列に接
続した合成抵抗をＲT1とし、基準抵抗回路Ｂ２の直列抵
抗に抵抗Ｒｓを並列に接続した合成抵抗をＲT2とし、回
路Ｂ３〜Ｂ15も同様にして、基準抵抗回路Ｂ16の直列抵
抗に抵抗Ｒｓを並列に接続した合成抵抗をＲT16 とする
と、コンパレータＳ１に供給される基準電圧は、Ｖ×
〔ＲT1／（ＲT1＋ＲT2＋ＲT3＋…＋ＲT16 ）となる。Next, the operation of the A / D converter of this embodiment will be described. First, as shown in FIG.
1 while the voltage V is applied between the uppermost side of the reference resistor circuit B16 and the lowermost side of the reference resistance circuit B16.
When the analog input signal VIN is input to P15 and P1 to P15, a reference voltage is supplied to the comparator S1. The reference voltage at this time is in accordance with the ratio of the combined resistance of the series resistance of each of the reference resistance circuits B1 to B16 and the resistance Rs connected in parallel. For example, the combined resistance obtained by connecting the resistor Rs in parallel to the series resistance of the reference resistance circuit B1 is denoted by RT1, the combined resistance obtained by connecting the resistance Rs in parallel to the series resistance of the reference resistance circuit B2 is denoted by RT2, and the circuits B3 to B15 are also the same. Assuming that the combined resistance of the series resistance of the reference resistance circuit B16 and the resistance Rs connected in parallel is RT16, the reference voltage supplied to the comparator S1 is V ×
[RT1 / (RT1 + RT2 + RT3 +... + RT16).
【００４８】また、基準電圧の電位の方向、すなわち、
基準抵抗回路Ｂ１の一端と基準抵抗回路Ｂ２の一端との
間に現れる電位の方向は、最上位側が正で最下位側が負
となる。さらに、コンパレータＳ２に供給される基準電
圧の電位の方向、すなわち、基準抵抗回路Ｂ２の一端と
基準抵抗回路Ｂ３の一端との間に現れる電位の方向は、
最上位側が正で最下位側が負となる。同様に、コンパレ
ータＳ15に供給される基準電圧の電位の方向、すなわ
ち、基準抵抗回路Ｂ15の一端と基準抵抗回路Ｂ16の一端
との間に現れる電位の方向は、最上位側が正で最下位側
が負となり、いずれの電位も同一方向になる。The direction of the potential of the reference voltage, that is,
The direction of the potential appearing between one end of the reference resistance circuit B1 and one end of the reference resistance circuit B2 is positive on the uppermost side and negative on the lowermost side. Further, the direction of the potential of the reference voltage supplied to the comparator S2, that is, the direction of the potential appearing between one end of the reference resistance circuit B2 and one end of the reference resistance circuit B3 is
The most significant side is positive and the least significant side is negative. Similarly, the direction of the potential of the reference voltage supplied to the comparator S15, that is, the direction of the potential appearing between one end of the reference resistance circuit B15 and one end of the reference resistance circuit B16, is positive on the uppermost side and negative on the lowermost side. And both potentials are in the same direction.
【００４９】この段階で第１の実施例と同様に、アナロ
グ入力信号ＶINと各回路Ｂ１〜Ｂ16の接続点の基準電圧
とがコンパレータＳ１〜Ｓ15によって比較され、次の段
階では選択した基準抵抗回路の全スイッチＳＷ１〜ＳＷ
15が一斉にオンされる。この結果、選択した基準抵抗回
路から並列側のコンパレータＰ１〜Ｐ15に基準電圧が一
斉に供給される。この基準電圧とアナログ入力信号ＶIN
とが同時に比較され、信号ＶINの電圧レベルが特定され
る。この結果、第１の実施例と同様に、並列側のコンパ
レータＰ１〜Ｐ15の出力はＡＮＤ回路１２によってＡＮ
Ｄ論理が採られ、ＡＮＤ回路１２の出力がエンコーダ１
３に入力される。エンコーダ１３では、ＡＮＤ回路１２
の出力が２進数の二値化信号にコード化される。At this stage, similarly to the first embodiment, the analog input signal VIN is compared with the reference voltages at the connection points of the respective circuits B1 to B16 by the comparators S1 to S15. All switches SW1 to SW
15 are turned on all at once. As a result, a reference voltage is simultaneously supplied from the selected reference resistance circuit to the comparators P1 to P15 on the parallel side. This reference voltage and the analog input signal VIN
Are simultaneously compared to specify the voltage level of the signal VIN. As a result, as in the first embodiment, the outputs of the comparators P1 to P15 on the parallel side are ANDed by the AND circuit 12.
D logic is adopted, and the output of the AND circuit 12 is
3 is input. In the encoder 13, the AND circuit 12
Is encoded into a binary digitized signal.
【００５０】このようにして本発明の第２の実施例に係
る抵抗アレイを応用した直並列型のＡ／Ｄコンバータで
は、各基準抵抗回路Ｂ１〜Ｂ16の間で最上位側及び最下
位側にそれぞれ抵抗Ｒｓが接続され、この抵抗Ｒｓを介
して基準抵抗回路Ｂ１と基準抵抗回路Ｂ２とを接続する
配線Ｌ１、回路Ｂ２とＢ３とを接続する配線Ｌ２…とい
うように回路Ｂ15とＢ16とを接続する配線Ｌ15に電流が
分散できるので、これらの配線Ｌ１〜Ｌ15の電圧降下が
少なくなる。これにより、各基準抵抗回路Ｂ１〜Ｂ16の
基準電圧が補償できる。As described above, in the series-parallel A / D converter to which the resistor array according to the second embodiment of the present invention is applied, the uppermost side and the lowermost side between the reference resistance circuits B1 to B16. The resistors Rs are connected to each other, and the circuits B15 and B16 are connected via the resistors Rs to a wiring L1 connecting the reference resistance circuits B1 and B2, a wiring L2 connecting the circuits B2 and B3, and so on. Since the current can be distributed to the wiring L15, the voltage drop of these wirings L1 to L15 is reduced. Thereby, the reference voltages of the reference resistance circuits B1 to B16 can be compensated.
【００５１】従って、第２の実施例では直列側のコンパ
レータＳ１〜Ｓ15の基準電圧入力特性の直線性が良くな
るので、第１の実施例に比べて高精度のＡ／Ｄコンバー
タが提供できる。なお、本発明の第１及び第２の実施例
において、好ましくは、配線Ｌ１〜Ｌ15の抵抗値を、各
基準抵抗回路Ｂ１〜Ｂ16の抵抗Ｒ16の値又は各基準抵抗
回路Ｂ１〜Ｂ16の抵抗Ｒ１の値を他の抵抗Ｒ２〜Ｒ15の
値よりも少なくする等によって補正すると、この配線の
電圧降下による基準電圧が補償できる。この補正は、各
基準抵抗回路Ｂ１〜Ｂ16の抵抗Ｒ16の値及び各基準抵抗
回路Ｂ１〜Ｂ16の抵抗Ｒ１の値を併せて調整しても良
い。Accordingly, in the second embodiment, since the linearity of the reference voltage input characteristics of the series-side comparators S1 to S15 is improved, an A / D converter with higher accuracy than the first embodiment can be provided. In the first and second embodiments of the present invention, preferably, the resistance values of the wirings L1 to L15 are set to the value of the resistance R16 of each of the reference resistance circuits B1 to B16 or the resistance R1 of each of the reference resistance circuits B1 to B16. Can be compensated by making the value smaller than the values of the other resistors R2 to R15, etc., the reference voltage due to the voltage drop of this wiring can be compensated. For this correction, the value of the resistor R16 of each of the reference resistance circuits B1 to B16 and the value of the resistor R1 of each of the reference resistance circuits B1 to B16 may be adjusted together.
【００５２】[0052]
【発明の効果】以上説明したように、本発明の抵抗アレ
イによれば、第１番目の抵抗回路の全スイッチ素子を同
時にオンしたときのその抵抗回路の各抵抗の両端に現れ
る電位の方向と、第２番目の抵抗回路の全スイッチ素子
を同時にオンしたときのその抵抗回路の各抵抗の両端に
現れる電位の方向と、順次、第２m 番目の抵抗回路の全
スイッチ素子を同時にオンしたときのその抵抗回路の各
抵抗の両端に現れる電位の方向とが、いずれも同一方向
になる。As described above, according to the resistor array of the present invention, when all the switching elements of the first resistor circuit are simultaneously turned on, the directions of the potentials appearing at both ends of each resistor of the resistor circuit are determined. The direction of the potential appearing at both ends of each resistor of the resistor circuit when all the switch elements of the second resistor circuit are simultaneously turned on, and sequentially turning on all the switch elements of the second m- th resistor circuit simultaneously. The direction of the potential appearing at both ends of each resistor of the resistor circuit is the same direction.
【００５３】このため、本発明の抵抗アレイを応用した
直並列型のｎ＋ｍビットのアナログ・デジタル変換器で
は従来例のように基準電圧の選択に応じて比較回路の出
力を１つ置きに論理反転するとなく、比較回路から論理
回路にそのまま比較結果が出力できるので、論理反転回
路やこの反転回路を制御する回路が不要となる。また、
本発明の抵抗アレイでは、各抵抗回路の間で最上位側及
び最下位側に抵抗がそれぞれ接続され、この抵抗を介し
て抵抗回路と抵抗回路とを接続する配線に電流が分散で
きるので、この配線の電圧降下が少なくなる。For this reason, in a serial-parallel n + m-bit analog-to-digital converter to which the resistor array of the present invention is applied, the output of the comparison circuit is inverted every other according to the selection of the reference voltage as in the conventional example. Instead, the comparison result can be directly output from the comparison circuit to the logic circuit, so that a logic inversion circuit and a circuit for controlling the inversion circuit are not required. Also,
In the resistor array of the present invention, the resistors are respectively connected to the uppermost and lowermost sides between the respective resistor circuits, and the current can be distributed to the wiring connecting the resistor circuits and the resistor circuits via the resistors. The wiring voltage drop is reduced.
【００５４】これにより、少ないトランジスタで、しか
も、高分解能の直並列型のｎ＋ｍビットのＡ／Ｄコンバ
ータが提供できる。Thus, it is possible to provide a series-parallel n + m-bit A / D converter with a small number of transistors and high resolution.
【図１】本発明の第１の実施例に係る抵抗アレイを応用
した直並列型のＡ／Ｄコンバータの構成図である。FIG. 1 is a configuration diagram of a series-parallel A / D converter to which a resistor array according to a first embodiment of the present invention is applied.
【図２】本発明の各実施例に係る論理回路及びコンパレ
ータ対基準電圧の説明図である。FIG. 2 is an explanatory diagram of a logic circuit and a comparator versus a reference voltage according to each embodiment of the present invention.
【図３】本発明の第１の実施例に係る基準抵抗回路の電
位の方向を説明する図である。FIG. 3 is a diagram illustrating a direction of a potential of a reference resistance circuit according to the first example of the present invention.
【図４】本発明の第２の実施例に係る抵抗アレイを応用
した直並列型のＡ／Ｄコンバータの構成図である。FIG. 4 is a configuration diagram of a series-parallel A / D converter to which a resistor array according to a second embodiment of the present invention is applied.
【図５】本発明の第２の実施例に係る基準抵抗回路の電
位の方向を説明する図である。FIG. 5 is a diagram illustrating a direction of a potential of a reference resistance circuit according to a second example of the present invention.
【図６】従来例に係る直並列型のＡ／Ｄコンバータの構
成図である。FIG. 6 is a configuration diagram of a series-parallel A / D converter according to a conventional example.
【図７】従来例に係る並列側のコンパレータの後段回路
及び基準電圧の電位の方向の説明図である。FIG. 7 is an explanatory diagram of a subsequent circuit of a parallel-side comparator and a direction of a potential of a reference voltage according to a conventional example.
１，11Ａ…論理回路、２…出力反転回路、３，１２…二
入力ＡＮＤ回路、４…出力補正回路、１１…制御回路、
６，１３…エンコーダ、Ａ１〜Ａ16，Ｂ１〜Ｂ16…基準
抵抗回路、Ｓ１〜Ｓ15…直列側のコンパレータ、Ｐ１〜
Ｐ15…並列側のコンパレータ、Ｒ１〜Ｒ16…基準抵抗、
ＳＷ１〜ＳＷ15…スイッチ、Ｒｓ…抵抗。1, 11A: logic circuit, 2: output inversion circuit, 3, 12: two-input AND circuit, 4: output correction circuit, 11: control circuit,
6, 13 ... encoder, A1 to A16, B1 to B16 ... reference resistance circuit, S1 to S15 ... series side comparator, P1 to
P15: comparator on the parallel side, R1 to R16: reference resistance,
SW1 to SW15: switch, Rs: resistor.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西尾 茂 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平４−331509（ＪＰ，Ａ) 特開 平７−86949（ＪＰ，Ａ) 特開 昭62−140520（ＪＰ，Ａ) 特開 平４−150618（ＪＰ，Ａ) 特公 昭61−2337（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88 ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Shigeru Nishio 1015 Uedanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Inside Fujitsu Limited (56) References JP-A-4-331509 (JP, A) JP-A-7-86949 (JP, a) JP Akira 62-140520 (JP, a) JP flat 4-150618 (JP, a) Tokuoyake Akira 61-2337 (JP, B1) (58 ) investigated the field (Int.Cl. 7 , DB name) H03M 1/00-1/88
Claims (6)
３…〕ビットのアナログ・デジタル変換器の抵抗アレイ
であって、 直列に接続した２n 個の抵抗と、前記抵抗の各々の接続
点に一端を接続した２n −１個のスイッチ素子から成る
抵抗回路が２m 個設けられ、 前記第１番目の抵抗回路の第２n 番目の抵抗の一端と第
２番目の抵抗回路の第１番目の抵抗の一端とを接続し、 前記第２番目の抵抗回路の第２n 番目の抵抗の一端と第
３番目の抵抗回路の第１番目の抵抗の一端とを接続し、 順次、前記第２m −１番目の抵抗回路の第２n 番目の抵
抗の一端と第２m 番目の抵抗回路の第１番目の抵抗の一
端とを接続し、全ての前記抵抗回路における同じ番目の抵抗が略同一直
線上に配置されるように、前記抵抗回路の各々を構成す
る抵抗が直列接続されてなる抵抗列が折り畳まれて配置
され、 かつ、 前記第１番目の抵抗回路の第１番目のスイッチ素子の他
端と前記第２番目の抵抗回路の第１番目のスイッチ素子
の他端と、順次、前記第２m 番目の抵抗回路の第１番目
のスイッチ素子の他端とをそれぞれ接続し、 前記第１番目の抵抗回路の第２番目のスイッチ素子の他
端と前記第２番目の抵抗回路の第２番目のスイッチ素子
の他端と、順次、前記第２m 番目の抵抗回路の第２番目
のスイッチ素子の他端とをそれぞれ接続し、 順次、前記第１番目の抵抗回路の第２n −１番目のスイ
ッチ素子の他端と、前記第２番目の抵抗回路の第２n −
１番目のスイッチ素子の他端と、順次、前記第２m 番目
の抵抗回路の第２n −１番目のスイッチ素子の他端とを
それぞれ接続し、 前記第１番目の抵抗回路の第１番目の抵抗の一端と該第
１番目の抵抗回路の第２n 番目の抵抗の一端との間に抵
抗を接続し、 前記第１番目の抵抗回路の第１番目の抵抗の一端と第２
番目の抵抗回路の第１番目の抵抗の一端との間に抵抗を
接続し、 前記第１番目の抵抗回路の第２n 番目の抵抗の一端と第
２番目の抵抗回路の第２n 番目の抵抗の一端との間に抵
抗を接続し、 順次、前記第２m −１番目の抵抗回路の第１番目の抵抗
の一端と第２m 番目の抵抗回路の第１番目の抵抗の一端
との間に抵抗を接続し、 前記第２m −１番目の抵抗回路の第２n 番目の抵抗の一
端と第２m 番目の抵抗回路の第２n 番目の抵抗の一端と
の間に抵抗を接続し、 前記第２m 番目の抵抗回路の第１番目の抵抗の一端と第
２n 番目の抵抗の一端との間に抵抗を接続し、 前記抵抗回路毎にスイッチ素子を同時にオン・オフする
ことを特徴とするアナログ・デジタル変換器の抵抗アレ
イ。1. A serial-parallel type n + m [n or m = 1, 2, 2
3 ...] A bit-to-bit analog-to-digital converter resistor array comprising 2 n resistors connected in series and 2 n -1 switch elements having one end connected to each connection point of the resistors. 2 m resistor circuits are provided, and one end of a second n- th resistor of the first resistor circuit is connected to one end of a first resistor of the second resistor circuit; Connecting one end of the second nth resistor of the resistor circuit to one end of the first resistor of the third resistor circuit, and sequentially connecting the second nth resistor of the ( 2m- 1) th resistor circuit one one end of the first resistance of the 2 m th resistor circuit
Connects the end, the same th resistance substantially the same linear in all of the resistive circuit
Each of the resistance circuits is configured to be arranged on a line.
A resistor string consisting of series-connected resistors is folded and arranged
And the other end of the first switch element of the first resistor circuit, the other end of the first switch element of the second resistor circuit, and the second m- th resistor in sequence. The other end of the first switch element of the circuit is connected to the other end of the second switch element of the first resistor circuit and the other end of the second switch element of the second resistor circuit. The other end and the other end of the second switch element of the 2 mth resistor circuit are connected in sequence, respectively, and the 2 n -1st switch element of the first resistor circuit is connected in sequence. The other end and the second n −
The other end of the first switch element and the other end of the (2 n -1) -th switch element of the 2 m- th resistor circuit are connected in sequence, respectively. a resistor connected between one end of the 2 n th resistor one end and said first resistor circuit of resistors, one end of the first resistor of the first-th resistor circuit and the second
Th resistor is connected between the first-th one end of the resistance of the resistive circuit, of the 2 n th resistor of said first-th resistor circuit one end of the 2 n th second resistor circuit A resistor is connected between one end of the resistor and one end of the first resistor of the 2 m- 1 -th resistor circuit and one end of the first resistor of the 2 m -th resistor circuit. a resistor connected between, a resistor is connected between the first 2 n-th one end of the resistance of the 2 n th resistor one end and the 2 m th resistor circuit of the first 2 m -1 th resistor circuit that is, a resistor connected between the first-th one and the 2 n th one end of the resistor of the resistance of the first 2 m-th resistor circuit, simultaneously turning on and off the switching elements for each of the resistor circuit A resistor array for an analog-to-digital converter.
番目の抵抗の一端と前記第２m 番目の抵抗回路の第１番
目の抵抗の他端とを接続する配線の抵抗値を、前記第２
m −１番目の抵抗回路の第２n 番目の抵抗の値又は前記
第２m 番目の抵抗回路の第１番目の抵抗の値によって補
正することを特徴とする請求項１に記載のアナログ・デ
ジタル変換器の抵抗アレイ。2. The second n of the (2 m -1) th resistor circuit
Th one end of the resistor and the first th resistance value of the wiring that connects the other end of the resistor of the second m-th resistor circuit, the second
2. The analog / digital converter according to claim 1, wherein the correction is performed by a value of a second n- th resistor of the ( m− 1) -th resistor circuit or a value of a first resistor of the second m- th resistor circuit. 3. Transducer resistor array.
目の抵抗回路の第２n 番目の抵抗の値及び前記第２m 番
目の抵抗回路の第１番目の抵抗の値によって補正するこ
とを特徴とする請求項１に記載のアナログ・デジタル変
換器の抵抗アレイ。3. The resistance value of the wiring is corrected by a value of a 2n- th resistor of the (2 m -1) -th resistor circuit and a value of a first resistor of the 2m- th resistor circuit. The resistor array of an analog-to-digital converter according to claim 1, wherein:
層あるいは不純物拡散層で構成することを特徴とする請
求項１から３のいずれか一項に記載のアナログ・デジタ
ル変換器の抵抗アレイ。4. The resistor array according to claim 1, wherein the resistor is formed of a metal wiring layer, a polysilicon layer, or an impurity diffusion layer.
まかな基準電圧と、制御信号に基づいて前記基準電圧の
中の１つの基準電圧を更に抵抗分割して２n−１個の細
かな基準電圧を出力する基準抵抗アレイと、 前記大まかな基準電圧とアナログ入力信号の電圧レベル
とを同時に比較して前記基準抵抗アレイに制御信号を出
力する制御回路と、 前記基準抵抗アレイからの細かな基準電圧とアナログ入
力信号の電圧レベルとを同時に比較する比較回路とを備
え、 前記基準抵抗アレイが請求項１から４のいずれか一項に
記載のアナログ・デジタル変換器の抵抗アレイから成る
ことを特徴とする直並列型のｎ＋ｍビットのアナログ・
デジタル変換器。5. A supply voltage is divided by a resistor into 2 m -1 rough reference voltages, and one of the reference voltages is further divided into 2 n -1 reference voltages based on a control signal. A reference resistor array that outputs a fine reference voltage, a control circuit that simultaneously compares the rough reference voltage and the voltage level of an analog input signal and outputs a control signal to the reference resistor array, And a comparison circuit for simultaneously comparing a fine reference voltage and a voltage level of an analog input signal, wherein the reference resistance array is obtained from the resistance array of the analog-to-digital converter according to any one of claims 1 to 4. A serial-parallel n + m-bit analog
Digital converter.
ラトランジスタ、相補性型の電界効果トランジスタ又は
バイポーラトランジスタと相補性型の電界効果トランジ
スタの混合回路から構成することを特徴とする請求項５
に記載の直並列型のｎ＋ｍビットのアナログ・デジタル
変換器。6. The control circuit and the comparison circuit are composed of a bipolar transistor, a complementary field effect transistor, or a mixed circuit of a bipolar transistor and a complementary field effect transistor.
4. A serial-parallel n + m-bit analog-to-digital converter according to claim 1.
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| JP12638495A JP3288553B2 (en) | 1995-05-25 | 1995-05-25 | Analog-to-digital converter resistor array and serial-parallel n + m-bit analog-to-digital converter |
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- 1995-05-25 JP JP12638495A patent/JP3288553B2/en not_active Expired - Lifetime
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