JP3247734B2 - Logic circuit with atomic wires - Google Patents

Logic circuit with atomic wires

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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は超高密度、超高速論理回
路及びメモリ回路の構成方法に関し、更に詳述すれば、
複数の原子からなる原子細線中の特定の原子を移動させ
ることにより、その細線の電導度を変化させる原子スイ
ッチ回路において、超高密度超高速メモリ動作及び論理
動作が可能な、メモリ回路及び論理回路の構成法に関す
るものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for constructing an ultra-high-density, ultra-high-speed logic circuit and a memory circuit.
A memory circuit and a logic circuit capable of performing ultra-high-density ultra-high-speed memory operation and logical operation in an atomic switch circuit that changes the conductivity of a fine wire by moving specific atoms in an atomic wire composed of a plurality of atoms. It is related to the construction method.

【0002】[0002]

【従来の技術】従来、論理回路の構成は、抵抗−トラン
ジスタ回路(RTL)、ダイオード−トランジスタ回路
(DTL)、トランジスタ−トランジスタ回路(TT
L)のごとく、主にトランジスタのスイッチング特性を
用いていた。MOSトランジスタからなるTTL回路の
一例を図2に示す。図2において、入力101、102
はMOSトランジスタ104、105のゲートに加えら
れた電圧として定義される。入力101、102のどち
らか一方の信号電圧レベルが"high"を示すと、出力10
3は"low"を示す。又、入力101、102が共に"low"
を示すと、出力103は"high"を示す。図2の例に示し
たような論理動作をNAND論理回路と呼ぶ。このよう
に論理機能を持つ回路を、一般にゲートと呼ぶ。
2. Description of the Related Art Conventionally, a logic circuit has a resistance-transistor circuit (RTL), a diode-transistor circuit (DTL), and a transistor-transistor circuit (TT).
As in L), the switching characteristics of the transistor are mainly used. FIG. 2 shows an example of a TTL circuit composed of MOS transistors. In FIG. 2, inputs 101, 102
Is defined as the voltage applied to the gates of the MOS transistors 104 and 105. When the signal voltage level of one of the inputs 101 and 102 indicates “high”, the output 10
3 indicates "low". Inputs 101 and 102 are both "low".
, The output 103 indicates “high”. The logic operation as shown in the example of FIG. 2 is called a NAND logic circuit. A circuit having such a logical function is generally called a gate.

【0003】TTL回路は電源電圧、雑音等に対する安
定性が優れているため、集積回路で広く用いられてい
る。この点をもう少し詳述すると、TTL回路では、入
力電圧がMOSトランジスタのしきい電圧以上であれ
ば、出力は電源電圧迄上がり、又しきい電圧以下であれ
ば出力は0ボルトのままである。一般にしきい電圧は1
ボルト程度、又電源電圧は5ボルトであるため、TTL
論理回路を用いれば、"low"と"high"の電圧差を1ボル
トから5ボルトに増幅できる。従って、電源電圧が多少
変動しても、出力レベルは十分にしきい電圧以上であ
り、安定動作が保証される。又雑音に対しても、1ボル
ト程度の常識では考えられない高いレベルまで耐性があ
る。
[0003] TTL circuits are widely used in integrated circuits because of their excellent stability against power supply voltage and noise. To explain this point in more detail, in the TTL circuit, if the input voltage is equal to or higher than the threshold voltage of the MOS transistor, the output rises to the power supply voltage, and if the input voltage is lower than the threshold voltage, the output remains at 0 volt. Generally, the threshold voltage is 1
Volts and the power supply voltage is 5 volts, so TTL
If a logic circuit is used, the voltage difference between "low" and "high" can be amplified from 1 volt to 5 volts. Therefore, even if the power supply voltage fluctuates somewhat, the output level is sufficiently higher than the threshold voltage, and stable operation is guaranteed. It is also resistant to noise up to a high level that cannot be considered with common sense of about 1 volt.

【0004】このようなTTL回路はトランジスタを用
いて構成されているため、その集積密度はトランジスタ
の加工寸法によって決まる。例えば、図2に示したゲー
ト回路例では、最小加工寸法を1μmとすれば、回路全
体を約10μm角に収められる。最小加工寸法を0.5
μmにすれば回路面積は約5μm角と面積が1/4にな
る。従ってトランジスタの物理的な寸法縮小限界といわ
れている0.1μm程度では、上記回路寸法は約1μm角
となる。しかしながら、従来の半導体技術では、p−n
接合の空乏層の広がり、統計誤差等の物理的限界のた
め、これ以上の微細化は原理的に不可能である。一方ス
イッチング速度はゲート、拡散層等の容量を充放電する
時間で決まるため素子寸法を縮小すれば高速化される。
例えば、最小加工寸法1μmの素子を0.1μmに縮小す
るとスイッチング時間は1/10になる。しかしこれも
約0.1μmという素子寸法縮小の物理的な限界が有る
ため、トランジスタ回路は高速化という面でも物理的な
限界に阻まれる。更に、従来のトランジスタ回路ではス
イッチングをさせるために一定の電荷量を流す必要があ
り、高速にスイッチングさせるためには大電流を流す必
要がある。電流が増えると回路で消費される電力が増大
し、回路の温度が上昇する。近年の大規模集積回路で
は、1平方センチ当たり100万ゲート程度を集積する
のが普通になってきており、1ゲート当たりの消費電力
は、冷却限界から十万分の一ワット以下にしなくてはな
らない。従って、従来のトランジスタ回路を用いる限り
は、集積度、スイッチング速度の限界が存在するため、
今後の超高性能論理回路を実現するためには、全く新し
い回路構成素子が必要である。
[0004] Since such a TTL circuit is formed using transistors, the integration density is determined by the processing dimensions of the transistors. For example, in the gate circuit example shown in FIG. 2, if the minimum processing dimension is 1 μm, the entire circuit can be accommodated in about 10 μm square. 0.5 minimum processing size
If it is set to μm, the circuit area becomes about 5 μm square and the area becomes 1/4. Therefore, the circuit size is about 1 μm square at about 0.1 μm, which is said to be the physical size reduction limit of the transistor. However, in conventional semiconductor technology, pn
Due to physical limitations such as the expansion of the depletion layer at the junction and statistical errors, further miniaturization is impossible in principle. On the other hand, the switching speed is determined by the time for charging and discharging the capacitance of the gate, the diffusion layer and the like.
For example, when an element having a minimum processing dimension of 1 μm is reduced to 0.1 μm, the switching time is reduced to 1/10. However, this also has a physical limit of reducing the element size to about 0.1 μm, so that the transistor circuit is also hampered by the physical limit in terms of speeding up. Further, in a conventional transistor circuit, it is necessary to flow a certain amount of electric charge for switching, and it is necessary to flow a large current for high-speed switching. As the current increases, the power consumed by the circuit increases, and the temperature of the circuit increases. In recent large-scale integrated circuits, it has become common to integrate about one million gates per square centimeter, and the power consumption per gate must be less than one hundred thousandth of a watt from the cooling limit. No. Therefore, as long as the conventional transistor circuit is used, there are limitations on the integration degree and the switching speed.
In order to realize future ultra-high performance logic circuits, completely new circuit components are required.

【0005】[0005]

【発明が解決しようとする課題】本発明は集積度、速度
といった現在の論理回路素子の限界を超えるために為さ
れたものである。即ち、従来の半導体素子に於いては、
スイッチング素子であるトランジスタの寸法により集積
密度が、又主にトランジスタの充放電時間であるスイッ
チング時間によって回路性能が決まるため、物理的な集
積限界、速度限界が生じていた。本発明はこのような限
界を超える超高集積、高密度素子を提供するものであ
る。
SUMMARY OF THE INVENTION The present invention has been made to overcome the limitations of current logic circuit elements such as integration and speed. That is, in the conventional semiconductor device,
Since the integration density is determined by the dimensions of the transistor as the switching element, and the circuit performance is mainly determined by the switching time, which is the charge / discharge time of the transistor, a physical integration limit and a speed limit are generated. The present invention provides an ultra-high-integration, high-density element exceeding such a limit.

【0006】[0006]

【課題を解決するための手段】本発明は上記従来素子の
限界を超えるために、原子レベルのスイッチングを利用
し、メモリ作用及び論理作用を可能にする手段を提供す
るものである。具体的には、原子を原子細線の電導度を
変化させるスイッチとして使用し、メモリ回路及び論理
回路を構成する。
SUMMARY OF THE INVENTION The present invention provides means for utilizing the switching at the atomic level to enable a memory operation and a logic operation in order to exceed the limitations of the above-mentioned conventional devices. Specifically, a memory circuit and a logic circuit are configured by using atoms as switches for changing the conductivity of an atomic wire.

【0007】[0007]

【作用】本発明でスイッチングデバイスとして使用する
原子スイッチの原理を図1を用いて説明する。原子細線
1と、スイッチング原子2及びスイッチングゲート3か
らなる基本回路構成において、原子細線1の両端を入力
4及び出力5に接続する。又、スイッチングゲート3を
スイッチング電源に接続する。図1(a)に示したよう
に、入力4から入力された信号は、スイッチング原子2
が原子細線1に接続している場合には、出力5に出力さ
れる。一方図1(b)に示したように、スイッチングゲ
ート3にスイッチング電源から信号を入力し、スイッチ
ング原子2の位置を動かして原子細線1と非接続状態に
すると、入力4から入力された信号は出力5に出力され
ない。従って、図1に示した構成は、原子レベルのスイ
ッチング素子であり、人類が到達しうる最小のスイッチ
ング素子である。本スイッチング回路のスイッチング時
間はスイッチングゲートのスイッチング時間で決まる。
この値は従来のトランジスタと異なり回路の充放電では
なく電子の存在確率がしきい値を超える時間で決まるた
め、原理的に光速で信号が伝播する。従って本発明によ
れば、人類が到達しうる最も高速のスイッチングが可能
になる。本発明の趣旨はこの原子スイッチを用いた超高
速、超高密度メモリ回路及び論理回路を開示することに
ある。
The principle of an atomic switch used as a switching device in the present invention will be described with reference to FIG. In a basic circuit configuration including an atomic wire 1, a switching atom 2 and a switching gate 3, both ends of the atomic wire 1 are connected to an input 4 and an output 5. Further, the switching gate 3 is connected to a switching power supply. As shown in FIG. 1A, the signal input from the input 4 is the switching atom 2
Is output to the output 5 when is connected to the atomic wire 1. On the other hand, as shown in FIG. 1 (b), when a signal is input from the switching power supply to the switching gate 3 and the position of the switching atom 2 is moved to be disconnected from the atomic wire 1, the signal input from the input 4 becomes Not output to output 5. Therefore, the configuration shown in FIG. 1 is a switching element at the atomic level, and is the smallest switching element that human beings can reach. The switching time of the present switching circuit is determined by the switching time of the switching gate.
This value is different from the conventional transistor, and is determined not by the charge / discharge of the circuit but by the time when the existence probability of electrons exceeds the threshold value, so that the signal propagates at the speed of light in principle. Therefore, according to the present invention, the fastest switching that can be reached by human beings becomes possible. The purpose of the present invention is to disclose an ultra-high-speed, ultra-high-density memory circuit and a logic circuit using the atomic switch.

【0008】[0008]

【実施例】以下本発明を実施例に基づき詳細に説明す
る。
DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail based on embodiments.

【0009】(実施例1)本実施例では、原子細線の実
現方法とスイッチングゲート、スイッチング原子の構成
について開示する。図3は走査トンネル顕微鏡の概略図
を示したものである。基板走査機構11、探針12、z
軸動作検出機構13からなる。基板走査機構11上に試
料14を設置し、探針12を走査することにより、試料
14表面の原子レベルの凹凸を検出可能である事は良く
知られている。
(Embodiment 1) This embodiment discloses a method of realizing an atomic wire, a switching gate, and a configuration of a switching atom. FIG. 3 shows a schematic view of a scanning tunneling microscope. Substrate scanning mechanism 11, probe 12, z
An axis motion detection mechanism 13 is provided. It is well known that by mounting a sample 14 on the substrate scanning mechanism 11 and scanning the probe 12, it is possible to detect atomic level irregularities on the surface of the sample 14.

【0010】このような構成において、探針12に印加
する電位により、試料14上に存在する原子15を探針1
2側に引き寄せたり、試料14側に置いたりすることが
可能である。試料14上に存在する原子15は一般に正に
帯電しているため、探針12に負電位を印加した場合に
は、原子15を探針12に引き寄せ、正電位を印加した場
合には探針12から離れ試料14上に置かれる。従って
最初に試料14表面に必要な種類と数の原子を置き、走
査トンネル顕微鏡の機能でその位置と種類を検出した
後、探針12に印加するバイアスを適当な値に制御する
ことにより、所望の種類の原子を探針12で拾い、その
状態で探針12を所定の位置に移動させバイアスを変え
るとその位置に所望の原子を置くことができる。この動
作を繰り返すことにより所定の種類と数の原子を次々に
試料14表面の所定の位置に並べることにより原子細線
を実現できる。試料14表面に必要な種類の原子を必要個
数置くためには、例えば蒸着法、スパッタリング法等に
より、必要な数の原子あるいは必要量よりも多い量の原
子、例えば1/10モノレーヤー程度の原子層を形成してお
く。複数種の原子を形成するためには、所望の種類だけ
原子を堆積しておくことが出来る。必要な種類と数の原
子を含む原子層形成後、走査トンネル顕微鏡モードで原
子位置を測定し、上記の方法で各々の原子を所定の位置
に置けば良い。原子の移動方法は必ずしも上記方法にの
みよる必要は無い。例えば探針12により、試料14表
面にある原子15をその試料14の表面上を滑らせたり転
がしたりして移動させることも可能である。たとえば試
料14表面にある原子15は、前述のように正に帯電してい
るため、探針12の電位を適当な正電圧にしておけば、原
子15を押しながら移動させ、又負電圧にしておけば引っ
張りながら移動させることができる。
In such a configuration, the atoms 15 present on the sample 14 are changed by the potential applied to the probe 12 to the probe 1.
It can be pulled to the second side or placed on the sample 14 side. Since the atoms 15 present on the sample 14 are generally positively charged, when a negative potential is applied to the probe 12, the atoms 15 are attracted to the probe 12, and when a positive potential is applied, the probe 15 12 and placed on a sample 14. Therefore, the desired kind and number of atoms are first placed on the surface of the sample 14, the position and the kind are detected by the function of the scanning tunneling microscope, and then the bias applied to the probe 12 is controlled to an appropriate value. Is picked up by the probe 12, and in that state, the probe 12 is moved to a predetermined position and the bias is changed, whereby a desired atom can be placed at that position. By repeating this operation, atoms of a predetermined type and number are sequentially arranged at predetermined positions on the surface of the sample 14, whereby an atomic wire can be realized. In order to place a required number of atoms of a required type on the surface of the sample 14, for example, by a vapor deposition method, a sputtering method, or the like, a required number of atoms or a larger amount of atoms than the required amount, for example, an atomic layer of about 1/10 monolayer Is formed. In order to form a plurality of types of atoms, only desired types of atoms can be deposited. After the formation of the atomic layer containing the necessary types and number of atoms, the atomic position is measured in a scanning tunneling microscope mode, and each atom may be placed at a predetermined position by the above-described method. The method of moving atoms does not necessarily need to be based only on the above method. For example, the probe 15 can move the atoms 15 on the surface of the sample 14 by sliding or rolling on the surface of the sample 14. For example, since the atoms 15 on the surface of the sample 14 are positively charged as described above, if the potential of the probe 12 is set at an appropriate positive voltage, the atoms 15 are moved while being pressed, and are set to a negative voltage. If you pull it, you can move it while pulling.

【0011】原子細線の構造は図1に示したように直線
である必要は必ずしも無い。例えば方向性の強い結合状
態を持つ元素では、折れ曲がったジグザグ構造となる方
が安定な場合がある。又複数の原子が環状に結合した単
位構造を繰り返したり、複数の構造を組み合わせて原子
細線を形成する構造とすることが有効である場合もあ
る。原子細線の構造は必ずしもこれらに限る必要は無
い。例えばアルカリ金属原子を等間隔で並べれば、金属
性の電導状態を示すが、不等間隔に並べると、半導体的
な性質を持つ。間隔をa、bとしabababという順
に原子を並べると、a/bの大きさによってバンドギャ
ップが異なる。例えばa/bを1.01すなわち1%変える
と、バンドギャップは0.07eV程度になる。この値
を1.1すなわち10%にすると0.3eVになる。この
ようにabの値を選択することにより、バンドギャップ
を制御できる。又スイッチング原子も一つである必要は
無く、複数の原子を同時にあるいは必要に応じて時間
的、空間的にずらせて移動させることも可能である。ス
イッチング原子自身が環状構造あるいは球形構造をして
いても良く、その場合にはスイッチングゲートの構造を
対応した構造にすることは言うまでもない。更にスイッ
チング原子が所定の方向のみに移動するよう、ガイドを
設けることも有効である。
The structure of the atomic wire need not necessarily be a straight line as shown in FIG. For example, an element having a strongly directional bonding state may be more stable in a bent zigzag structure. In some cases, it is effective to repeat a unit structure in which a plurality of atoms are bonded in a ring, or to combine a plurality of structures to form an atomic wire. The structure of the atomic wire is not necessarily limited to these. For example, when the alkali metal atoms are arranged at equal intervals, a metallic conductive state is shown. However, when arranged at irregular intervals, they have semiconductor properties. If the atoms are arranged in the order of ababab with the intervals being a and b, the band gap differs depending on the size of a / b. For example, if a / b is changed by 1.01 or 1%, the band gap becomes about 0.07 eV. If this value is set to 1.1, that is, 10%, it becomes 0.3 eV. Thus, the band gap can be controlled by selecting the value of ab. The number of switching atoms does not need to be one, and a plurality of atoms can be moved at the same time or, if necessary, shifted in time and space. The switching atom itself may have a ring structure or a spherical structure. In that case, it is needless to say that the structure of the switching gate is a corresponding structure. It is also effective to provide a guide so that the switching atoms move only in a predetermined direction.

【0012】図1の原理図に示したように、本発明を実
現するためには試料14の表面に静止している原子細線
及びスイッチングゲート部分と、試料14の表面上を動
くスイッチング用原子の2種の原子を用いることが有効
である。本発明においては試料14としてシリコン酸化
膜を成長させたシリコンウエハを用い、原子細線形成基
板として用いた。本実施例では、試料14の表面との相
互作用エネルギの大きい原子、例えばシリコンを原子細
線及びスイッチングゲート用の原子として用い、相互作
用の小さい原子、例えば金をスイッチング原子として用
いることにより、所定の性能を得ることが出来た。この
原子種の選択は、前述の如く試料表面との相互作用の大
小で選択することができる。相互作用は温度の関数でも
あるため、使用する温度領域によっても適当な原子は変
わる。本実施例では試料14の温度を40Kに制御して
図1に示した構造を実現した。試料温度は使用する基
板、その上に置く原子細線の原子、及びスイッチング原
子の種類により1K以下から室温程度まで様々な値を取
ることが出来る。スイッチングゲートに印加する電位
は、スイッチング原子を移動させるに十分な値であれば
良く、本実施例では0.01ボルトで十分移動させるこ
とができた。この電位は高い方がスイッチング原子の移
動速度が大きくなり、回路動作の高速化は実現できる
が、高過ぎると原子の不要な移動や過剰な移動など、ス
イッチ誤動作の原因となるため、回路動作上は安定性の
面で低い方が有利である。原子細線及びスイッチングゲ
ート用の原子としては、金属原子、半金属原子等金属結
合、共有結合及びイオン結合性の原子を用いることが可
能である。十分に温度を下げれば、分子状の物質や希ガ
スを用いることも可能である。
As shown in the principle diagram of FIG. 1, in order to realize the present invention, an atomic wire and a switching gate portion that are stationary on the surface of the sample 14 and a switching atom that moves on the surface of the sample 14 are used. It is effective to use two types of atoms. In the present invention, a silicon wafer on which a silicon oxide film was grown was used as the sample 14 and used as an atomic wire forming substrate. In the present embodiment, by using atoms having a large interaction energy with the surface of the sample 14, for example, silicon as atoms for atom wires and switching gate atoms, and using atoms having a small interaction, for example, gold as switching atoms, a predetermined value is obtained. Performance was obtained. The selection of the atomic species can be selected depending on the magnitude of the interaction with the sample surface as described above. Since the interaction is also a function of the temperature, suitable atoms vary depending on the temperature range used. In this embodiment, the structure shown in FIG. 1 was realized by controlling the temperature of the sample 14 to 40K. The sample temperature can take various values from 1K or less to about room temperature depending on the type of the substrate used, the atoms of the atomic wires placed thereon, and the switching atoms. The potential applied to the switching gate only needs to be a value sufficient to move the switching atoms. In this embodiment, the potential can be sufficiently moved at 0.01 volt. The higher the potential, the higher the speed of movement of the switching atoms and the higher the speed of the circuit operation.However, if the potential is too high, it may cause unnecessary or excessive movement of atoms and cause switch malfunctions. Is advantageous in terms of stability. As the atomic wires and the atoms for the switching gate, metal bond, covalent bond, and ionic bond atoms such as metal atoms and metalloid atoms can be used. If the temperature is sufficiently lowered, a molecular substance or a rare gas can be used.

【0013】さらに、本発明で開示する原子スイッチ
は、通常の半導体回路と比較して、接地電位が不要であ
るため、配線が一本不用で構成を単純化可能である。
又、以下の実施例で明らかなように、複雑な論理を単純
な回路構成で実現できるため、大規模化、高集積化に適
した構成である。
Furthermore, the atomic switch disclosed in the present invention does not require a ground potential, as compared with a normal semiconductor circuit, and therefore can be simplified in configuration without one wiring.
Further, as is apparent from the following embodiments, since a complicated logic can be realized by a simple circuit configuration, the configuration is suitable for large scale and high integration.

【0014】(実施例2)図1に示した原子スイッチで
は、一度"off"になったスイッチを再び"on"にするに
は、ゲートに逆のバイアスを印加する必要がある。すな
わち"off"にするのに正バイアスを加える場合には、"o
n"に戻す場合には負バイアスを加える必要がある。又逆
に"off"にするのに負バイアスを加える場合には、"on"
に戻す場合には正バイアスを加える必要がある。したが
って一つのスイッチに対し、正負両方の電源を用意する
必要があり、回路構成が複雑になりすぎて実用的でな
い。
(Embodiment 2) In the atomic switch shown in FIG. 1, it is necessary to apply a reverse bias to the gate in order to turn the switch, which has been "off" once, on again. In other words, when a positive bias is applied to turn "off", "o
To return to "n", it is necessary to add a negative bias. Conversely, to apply a negative bias to turn "off", "on"
To return to, it is necessary to apply a positive bias. Therefore, it is necessary to prepare both positive and negative power supplies for one switch, and the circuit configuration becomes too complicated to be practical.

【0015】"off"のゲートを"on"にする最も単純な方
法は、リセットゲートである(特願平3-12345)。リセッ
トゲートという概念によれば、チップ全体に同一のリセ
ット信号を分配できるため、同期回路として動作させる
ことが可能になる。これは特にコンピュータ動作上重要
な特性で、現在全てのコンピュータで用いられているア
ーキテクチャをそのまま使用可能である。図4(a)(b)ノ
ーマリオン型のリセットゲートを示したものである。当
初"on"であった状態(a)からスイッチング原子24をゲー
ト22に信号を印加して動かし"off"にしたゲート(b)をリ
セットゲート23にリセット信号を印加して再び"on"にす
る状態を示す。図4(a)(b)に示した構成は、インバータ
回路の機能を持つ。すなわち信号反転回路として機能す
る。ゲート22に印加された信号が"high"であれば出力25
は"low"になり、逆であれば逆の出力が得られる。
The simplest method of turning the "off" gate to "on" is a reset gate (Japanese Patent Application No. 3-12345). According to the concept of the reset gate, since the same reset signal can be distributed to the entire chip, it can be operated as a synchronous circuit. This is a particularly important characteristic in computer operation, and the architecture currently used in all computers can be used as it is. FIGS. 4A and 4B show a normally-on type reset gate. From the state (a) which was initially "on", the switching atom 24 was moved by applying a signal to the gate 22, and the gate (b) that was turned "off" was applied a reset signal to the reset gate 23 and turned "on" again. Indicates a state in which The configuration shown in FIGS. 4A and 4B has the function of an inverter circuit. That is, it functions as a signal inversion circuit. Output 25 if the signal applied to gate 22 is "high"
Becomes "low", and the opposite gives the opposite output.

【0016】図4(c)(d)はノーマリオフ型のリセットゲ
ートを示したものである。当初"off"であった状態(c)か
らスイッチング原子24をゲート22に信号を印加して動か
し"on"にしたゲートを(d)リセットゲート23にリセット
信号を印加して再び"off"にする状態を示す。図4(c)(d)
に示した構成は、信号伝送回路として機能する。ゲート
22に印加された信号が"high"であれば出力は"high"にな
り、逆であれば逆の出力が得られる。
FIGS. 4C and 4D show a normally-off type reset gate. From the state (c) which was initially "off", the switching atom 24 was moved to "on" by applying a signal to the gate 22, and the gate turned "on" (d) is again turned "off" by applying a reset signal to the reset gate 23. Indicates a state in which Fig. 4 (c) (d)
1 functions as a signal transmission circuit. Gate
If the signal applied to 22 is "high", the output will be "high", and vice versa, the opposite output will be obtained.

【0017】(実施例3)本実施例ではNAND、NORとい
った基本的な論理回路の構成例を開示する。図5(a)はゲ
ート33、34、入力31、出力36、リセットゲート32、スイ
ッチング原子35から成る構成において、ゲート33、34の
信号をA、Bとすると、出力36はA'B'となり、NORゲート
を構成できる。すなわちゲート33、34共に"low"信号が
入力された場合のみ、出力36に"high"信号が出力され
る。一度信号が伝達され論理が行われた後、リセットゲ
ートに信号を印加すると論理回路は初期状態に戻り、再
び次の論理動作を行える。即ちリセット信号が同期信号
として使用できる。
(Embodiment 3) This embodiment discloses a configuration example of a basic logic circuit such as NAND or NOR. FIG. 5A shows a configuration including gates 33 and 34, an input 31, an output 36, a reset gate 32, and a switching atom 35.If the signals of the gates 33 and 34 are A and B, the output 36 becomes A'B '. , NOR gates. That is, the "high" signal is output to the output 36 only when the "low" signal is input to both the gates 33 and 34. Once a signal is transmitted and logic is performed, when a signal is applied to the reset gate, the logic circuit returns to the initial state and the next logic operation can be performed again. That is, the reset signal can be used as a synchronization signal.

【0018】図5(b)は入力31、ゲート33、34、リセット
ゲート32、出力36、スイッチング原子35から成る構成に
おいて、ゲート33、34の信号をA、Bとすると、出力36は
A'+B'となり、NANDゲートを構成できる。すなわちゲー
ト33、34のどちらかに"low"信号が入力された場合は、"
high"信号が出力される。逆に言うとゲート33、34の両
方に"high"信号が入力された場合のみ、"low"信号が出
力される。
FIG. 5 (b) shows a configuration including an input 31, gates 33 and 34, a reset gate 32, an output 36, and a switching atom 35. If the signals of the gates 33 and 34 are A and B, the output 36 is
A '+ B', and a NAND gate can be configured. That is, when a "low" signal is input to either of the gates 33 and 34, "
A "high" signal is output, or conversely, a "low" signal is output only when a "high" signal is input to both gates 33 and 34.

【0019】図5(c)は否定回路の例を示したものであ
る。入力31、ゲート33、34、から成る構成において、ゲ
ート33、34の入力信号をA、Bとすると、出力36、37は各
々A'及びB'となり、否定回路を構成できる。この時ゲー
ト33、34に入力信号A、Bの代わりに逆情報即ちA及びA'
を入力すれば、出力は各々A'、Aとなり、論理構成上主
要な否定回路を提供できる。この時ゲート33、34に対応
してリセットゲート32を設けると、リセット信号に同期
する、同期型の否定動作回路としても使用可能である。
FIG. 5 (c) shows an example of the NOT circuit. In the configuration including the input 31 and the gates 33 and 34, if the input signals of the gates 33 and 34 are A and B, the outputs 36 and 37 are A 'and B', respectively, and can form a NOT circuit. At this time, instead of input signals A and B, inverse information, that is, A and A 'are applied to gates 33 and 34.
, The outputs become A 'and A, respectively, and can provide a major NOT circuit in the logical configuration. At this time, if the reset gate 32 is provided corresponding to the gates 33 and 34, the reset gate 32 can be used as a synchronous negation circuit synchronized with the reset signal.

【0020】図5(d)は逆情報出力回路の例を示したもの
である。即ち入力31には常に"high"を入力しておき、ゲ
ート33に情報Aを与えると、出力36、37には各々A'、Aが
出力される。リセットゲート32でタイミングを取ること
により、逆情報の出力が得られる。
FIG. 5D shows an example of the reverse information output circuit. That is, when "high" is always input to the input 31 and information A is given to the gate 33, A 'and A are output to the outputs 36 and 37, respectively. By setting the timing by the reset gate 32, the output of the reverse information can be obtained.

【0021】(実施例4)本実施例ではデコーダ回路を
開示する。図6は電源線41、選択線42、43、44、リセッ
トゲート45、スイッチング原子46からなる構成におい
て、出力47に選択線による情報にしたがって電源レベル
の信号が出力されるデコーダ回路を示す。このような構
成を取ることにより、n本の選択線により、2のn乗本の
出力線を選択できる。図5(c)に開示した否定回路の出力
を対にして選択線として用いる、各々のスイッチに対応
させてリセットゲートを設ける等の回路的な付加も回路
の安定動作に有効である。本デコーダ回路を用いれば、
メモリアレイの中の所定の一ビットを選択出来、ランダ
ムアクセスメモリを構成可能である。原理的に選択線の
数よりも多い出力線を駆動可能である。
(Embodiment 4) This embodiment discloses a decoder circuit. FIG. 6 shows a decoder circuit in which a power supply level signal is output to an output 47 in accordance with information from the selection line in a configuration including a power supply line 41, selection lines 42, 43, 44, a reset gate 45, and switching atoms 46. With such a configuration, 2 n output lines can be selected by the n selection lines. Circuit additions such as using the outputs of the negation circuits disclosed in FIG. 5C as a selection line as a pair, and providing a reset gate corresponding to each switch are also effective for the stable operation of the circuit. With this decoder circuit,
A predetermined bit in the memory array can be selected, and a random access memory can be configured. In principle, it is possible to drive more output lines than the number of selection lines.

【0022】(実施例5)本実施例では自己スイッチ回
路とそれを用いたメモリ回路の例を示す。図7(a)は自己
スイッチ回路の例を示す。入力51、電荷蓄積部52、スイ
ッチング原子53、リセットゲート54、出力55からなる構
成において、入力51に印加された信号によって電荷蓄積
部52からスイッチング原子53に電界がかかり、図7(b)に
示したようにスイッチング原子が移動されゲートが"of
f"になる。このような構成では、リセットゲート54にリ
セット信号を印加すると、スイッチング原子が"on"の状
態に戻り、電荷蓄積部に蓄積されたデータを入力51から
出力する。自己スイッチ回路を閉じた構造とせずに出力
55を形成しておくと、入力信号はそのまま出力される
が、スイッチングゲートは"off"となり、次の入力信号
は自己スイッチ中に入力されない。従って、自己スイッ
チはパルスカウンタとして作動させることもできる。
(Embodiment 5) This embodiment shows an example of a self-switching circuit and a memory circuit using the same. FIG. 7A shows an example of a self-switching circuit. In the configuration including the input 51, the charge storage unit 52, the switching atoms 53, the reset gate 54, and the output 55, an electric field is applied to the switching atoms 53 from the charge storage unit 52 by a signal applied to the input 51, and FIG. As shown, the switching atoms are moved and the gate is moved to "of
In such a configuration, when a reset signal is applied to the reset gate 54, the switching atoms return to the “on” state, and the data stored in the charge storage unit is output from the input 51. The self-switching circuit Output without closing the structure
If 55 is formed, the input signal will be output as it is, but the switching gate will be "off" and the next input signal will not be input during the self-switch. Thus, the self-switch can also be operated as a pulse counter.

【0023】図7(c)は自己スイッチ回路を用いたメモリ
回路の例である。データ線61、スイッチング原子62、リ
ード、ライトゲート63、64、リセットゲート65、自己ス
イッチ回路66、からなる構成において、データの書き込
みはデータ線61に情報信号を印加しつつリード、ライト
ゲート63、64を同時に作動させると、情報信号は自己ス
イッチ回路66に蓄積され、情報信号が"high"の場合は同
時にスイッチング原子62が原子細線位置から離れて自己
スイッチ回路は"off"となる。情報信号が"low"の場合は
スイッチング原子62は動かず、自己スイッチ回路は"on"
のままである。この時リセットゲート65にリセット信号
を加えると、情報は自己スイッチ回路66に蓄積された状
態で保持される。自己スイッチ回路66に蓄積された情報
を読み出す場合には、リード、ライトゲート63、64に同
時に電界を印加してスイッチング原子を動かし自己スイ
ッチ回路の原子細線を導通状態にする。自己スイッチ回
路66に蓄積された情報はデータ線61を通り、センスアン
プに達し、情報の読みだしは終了する。
FIG. 7C shows an example of a memory circuit using a self-switching circuit. In the configuration including the data line 61, the switching atom 62, the read, the write gates 63 and 64, the reset gate 65, and the self-switching circuit 66, the data write is performed by applying the information signal to the data line 61 while the read, write gate 63, When 64 are operated simultaneously, the information signal is stored in the self-switching circuit 66. When the information signal is "high", the switching atom 62 is simultaneously separated from the atom wire position and the self-switching circuit is turned "off". When the information signal is "low", the switching atom 62 does not move, and the self-switching circuit is "on".
Remains. At this time, when a reset signal is applied to the reset gate 65, the information is held in a state stored in the self-switching circuit 66. When reading the information stored in the self-switching circuit 66, an electric field is simultaneously applied to the read and write gates 63 and 64 to move the switching atoms and make the atomic wires of the self-switching circuit conductive. The information stored in the self-switching circuit 66 passes through the data line 61 and reaches the sense amplifier, and the reading of the information ends.

【0024】(実施例5)図8は自己スイッチ回路を用
いた電荷移送回路の例である。電荷移送線71、クロック
線72、73、74、スイッチング原子75、クロックゲート7
7、自己スイッチ回路76からなる構成を示す。このよう
な構成において、電荷移送線71に入力された"high"信号
によって、自己スイッチ回路76のスイッチング原子75
は"off"状態となり、自己スイッチ回路76は"high"レベ
ルとなる。クロック線72にクロック信号を印加すると、
自己スイッチ回路76中に蓄積されていた"high"電荷は、
電荷移送線71中を流れて次段の自己スイッチ78を作動さ
せる。いっぽう"low"であればスイッチング原子は動か
ない。このような動作を繰返し自己スイッチ回路をスイ
ッチさせながら電荷移送回路中を一段づつ電荷移送する
ことが可能である。本実施例ではクロック線三本の例を
示したが、クロック線は三本以上であれば本質的に安定
動作を示し、特に三本ないし四本でマージンの広い動作
特性を示す。クロック線は同時に回路全体の同期をとる
のに使われる。本実施例に示すように、自己スイッチ回
路によれば、超高速動作可能な電荷移送回路を実現で
き、これは単なる伝送線のみでなくたとえば超高速コン
ピュータのシフトレジスタとしても用いることが可能で
ある。
(Embodiment 5) FIG. 8 shows an example of a charge transfer circuit using a self-switching circuit. Charge transfer line 71, clock lines 72, 73, 74, switching atoms 75, clock gate 7
7, a configuration including the self-switching circuit 76 is shown. In such a configuration, the switching atom 75 of the self-switching circuit 76 is generated by the “high” signal input to the charge transfer line 71.
Becomes "off" state, and the self-switching circuit 76 becomes "high" level. When a clock signal is applied to the clock line 72,
The "high" charge stored in the self-switching circuit 76 is
It flows through the charge transfer line 71 to operate the next-stage self-switch 78. On the other hand, if it is "low", the switching atoms do not move. By repeating such an operation, it is possible to transfer charges one by one in the charge transfer circuit while switching the self-switching circuit. In this embodiment, an example of three clock lines is shown. However, if the number of clock lines is three or more, essentially stable operation is exhibited. In particular, three or four clock lines exhibit operation characteristics with a wide margin. Clock lines are used to synchronize the entire circuit at the same time. As shown in this embodiment, according to the self-switching circuit, a charge transfer circuit capable of operating at a very high speed can be realized, which can be used not only as a simple transmission line but also as a shift register of an ultra-high-speed computer, for example. .

【0025】図9は他の電荷移送回路の例を開示するも
のである。電荷移送線81、クロック線83、84、85、スイ
ッチング原子82からなる構成において、電荷移送線81に
入力された信号は、各スイッチング原子82間の電荷移送
線81上に蓄積され、クロック線83、84、85に交互に印加
される信号にしたがって、次々と電荷移送洗浄を転送さ
れる。このようにして、通常の原子スイッチのみでも、
電荷移送回路を構成可能である。前の例と同様に超高速
コンピュータのシフトレジスタとしても用いることが可
能である。
FIG. 9 discloses an example of another charge transfer circuit. In the configuration including the charge transfer lines 81, the clock lines 83, 84, 85, and the switching atoms 82, the signal input to the charge transfer lines 81 is accumulated on the charge transfer lines 81 between the switching atoms 82, and the clock lines 83 , 84 and 85, the charge transfer cleaning is transferred one after another according to the signal applied thereto. In this way, even with only ordinary atomic switches,
A charge transfer circuit can be configured. As in the previous example, it can be used as a shift register of an ultra-high-speed computer.

【0026】(実施例6)本実施例では、原子スイッチ
を用いたパルス動作回路の構成を示す。図10は入力91、
92、出力93、94、リセット線95、スイッチング原子96、
97からなる構成を示す。この構成において、"high"信号
を91、92から入力すると、スイッチング原子96、97は電
界により移動し、出力93、94には"low"信号が出力され
る。91からの入力をA、92からの入力をBとすると、出力
93にはAB'、出力94には常に"low"が出力される。本実施
例に示したように、論理を複合させたり、パルス動作さ
せることが可能である。
(Embodiment 6) This embodiment shows a configuration of a pulse operation circuit using an atomic switch. Figure 10 shows input 91,
92, output 93, 94, reset line 95, switching atom 96,
97 is shown. In this configuration, when a "high" signal is input from 91 and 92, the switching atoms 96 and 97 are moved by an electric field, and "low" signals are output at outputs 93 and 94. If the input from 91 is A and the input from 92 is B, output
AB 'is output to 93, and "low" is always output to the output 94. As shown in this embodiment, it is possible to combine the logics or perform the pulse operation.

【0027】(実施例7)本実施例では、原子細線を用
いたメモリ回路について開示する。
(Embodiment 7) This embodiment discloses a memory circuit using atomic wires.

【0028】図11は原子スイッチを用いたメモリ回路の
例を示したものである。電源線111、リセット線112、デ
ータ線113、逆データ線114、書き込み線120、読み出し
線109からなる構成をとる。このようなメモリセルにお
ける書き込み動作は以下のようなプロセスで行われる。
メモリセルを書き込み線120により選択しスイッチング
原子116を"on"状態にすると、スイッチング原子115はデ
ータ線113、114から入力されるデータに従って出力線11
8あるいは119のいずれかを"on"とし、他方を"off"とす
る。リセット線にリセットパルスを印加すると書き込み
は出来ない状態に戻る。このような状態から読みだす場
合は読み出し線109を選択することによりスイッチング
原子117を出力線導通状態にすると、スイッチング原子1
15の位置によって、出力118、119のいずれかに"high"信
号が、他方に"low"信号が出力される。本メモリセルは
電源線111から常に電流あるいはパルス信号が供給され
ており、読みだし線109が選択されれば常に読み出し可
能である。したがって実施例5に示したメモリセルはダ
イナミック型と呼ぶことができ、本実施に示したメモリ
セルはスタチック型と言うことができる。
FIG. 11 shows an example of a memory circuit using an atomic switch. The configuration includes a power supply line 111, a reset line 112, a data line 113, a reverse data line 114, a write line 120, and a read line 109. The write operation in such a memory cell is performed by the following process.
When a memory cell is selected by the write line 120 and the switching atom 116 is turned on, the switching atom 115 is output from the output line 11 according to the data input from the data lines 113 and 114.
Either 8 or 119 is set to "on", and the other is set to "off". When a reset pulse is applied to the reset line, the state returns to a state where writing cannot be performed. When reading from such a state, by setting the switching atom 117 to the output line conduction state by selecting the read line 109, the switching atom 1
Depending on the position of 15, a "high" signal is output on one of the outputs 118 and 119 and a "low" signal is output on the other. This memory cell is always supplied with a current or a pulse signal from the power supply line 111, and can always be read when the read line 109 is selected. Therefore, the memory cell shown in Embodiment 5 can be called a dynamic type, and the memory cell shown in this embodiment can be called a static type.

【0029】(実施例8)本実施例では、原子細線回路
の実装方法について開示する。
Embodiment 8 This embodiment discloses a method for mounting an atomic wire circuit.

【0030】図12は原子細線、量子細線、半導体、実
装基板、マン−マシンインタフェースの寸法を比較した
ものである。原子細線デバイス(原子スイッチ)、量子細
線デバイス、半導体デバイスの寸法は、各々約一桁づつ
異なり、半導体デバイスと実装基板の寸法は約四桁異な
る。実装基板とマン−マシンインタフェースの寸法も約
一桁異なり、原子細線デバイスとマン−マシンインタフ
ェースの寸法は全体で七桁異なることになる。従って原
子細線デバイスによれば現在の半導体デバイスを用いた
回路と比較して寸法で二桁面積では四桁高密度の集積が
可能である。
FIG. 12 compares the dimensions of an atomic wire, a quantum wire, a semiconductor, a mounting substrate, and a man-machine interface. The dimensions of the atomic wire device (atomic switch), the quantum wire device, and the semiconductor device are different by about one digit each, and the dimensions of the semiconductor device and the mounting substrate are different by about four digits. The dimensions of the mounting substrate and the man-machine interface are different by about one digit, and the dimensions of the atomic wire device and the man-machine interface are different by seven digits as a whole. Therefore, according to the atomic wire device, it is possible to achieve a high density integration of four digits in a two-digit area in size compared to a circuit using a current semiconductor device.

【0031】原子細線回路の信号を人間が知覚できるよ
うにするためには、原子細線回路と量子細線回路、量子
細線回路と半導体回路の間に各々インタフェースを設
け、信号の変換を行うことが必要である。前者のインタ
フェースは例えば単一電子トランジスタ(K.Likharev, I
BM J. Res. Develop.,32(1), 144 (1988).)のような、
原子スイッチで必要とされる程度の電子の数でも動作し
うるデバイスを用いることができる。又後者のインタフ
ェースは量子細線回路の速度に見合う速度を持つ、例え
ばHEMTのような半導体超高速デバイスを用いることも可
能である。
In order to enable the human to perceive the signal of the atomic wire circuit, it is necessary to provide an interface between the atomic wire circuit and the quantum wire circuit, and to provide an interface between the quantum wire circuit and the semiconductor circuit to convert the signal. It is. The former interface is, for example, a single-electron transistor (K. Likharev, I.
BM J. Res. Develop., 32 (1) , 144 (1988).)
Devices that can operate with as many electrons as required by an atomic switch can be used. For the latter interface, it is also possible to use a semiconductor ultra-high-speed device such as HEMT having a speed corresponding to the speed of the quantum wire circuit.

【0032】原子細線回路で構成される集積回路は、図
13に示したように演算回路、メモリ、周辺論理回路等
を含み、一チップで情報のプロセッサとしての機能を全
て持たせることが出来る。これを図12に示したように
量子細線回路をインタフェースとして、半導体回路につ
なぎ、図13に示したようにマン−マシンインタフェー
スの入出力プロセッサとして用いる。一台の原子細線集
積回路を複数のマン−マシンインタフェースにつなぐこ
とも、複数の原子細線集積回路を一台のマン−マシンイ
ンタフェースにつなぐことも可能である。
An integrated circuit composed of an atomic wire circuit includes an arithmetic circuit, a memory, a peripheral logic circuit, and the like as shown in FIG. 13, and a single chip can have all functions as an information processor. This is connected to a semiconductor circuit using a quantum wire circuit as an interface as shown in FIG. 12, and used as an input / output processor of a man-machine interface as shown in FIG. It is possible to connect one atomic wire integrated circuit to a plurality of man-machine interfaces, or to connect a plurality of atomic wire integrated circuits to a single man-machine interface.

【0033】(実施例9)本実施例では、原子スイッチ
の他の構造について開示する。
(Embodiment 9) This embodiment discloses another structure of the atomic switch.

【0034】図14(A)(B)は複数個のスイッチング原子
122をスイッチさせるために、複数個の原子列からなる
原子細線で、スイッチングゲート123、124を形成した状
態を示す。スイッチングゲートは、126、127に示したよ
うに途中から複数個の原子列になっていてもよい。図1
4には二個の原子列からなる原子細線を例示したが、三
個以上の原子列、環状、三次元状等になっていても良い
ことは言うまでもない。
FIGS. 14A and 14B show a plurality of switching atoms.
A state in which switching gates 123 and 124 are formed by an atomic wire composed of a plurality of atomic rows in order to switch 122 is shown. The switching gate may be formed of a plurality of atomic rows in the middle as shown at 126 and 127. FIG.
4 shows an example of an atomic wire consisting of two atomic rows, but it goes without saying that three or more atomic rows, a ring, a three-dimensional shape, or the like may be used.

【0035】図15はスイッチング原子に関する構造を
開示するものである。スイッチング原子132は、基板の
ポテンシャル分布が小さい領域133にあり、基板のポテ
ンシャル分布が大きい領域131に囲まれた部分のみを動
くようにスイッチングゲートに印加されるバイアスを調
節する。従って、複数のスイッチング原子を同時に移動
させてもスイッチングに必要な場所に止まり、誤動作す
ることはない。例えばこのようなポテンシャル分布が小
さい領域133と基板のポテンシャル分布が大きい領域131
を同時に有する基板の例としては、グラファイト上に二
硫化モリブデン層を形成する方法等が考えられる。
FIG. 15 discloses a structure relating to switching atoms. The switching atom 132 adjusts the bias applied to the switching gate so that the switching atom 132 moves only in a portion surrounded by the region 131 where the substrate potential distribution is small and the substrate potential distribution is large. Therefore, even if a plurality of switching atoms are moved at the same time, the switching atoms are stopped at a place necessary for switching, and no malfunction occurs. For example, such a region 133 where the potential distribution is small and a region 131 where the potential distribution of the substrate is large
An example of a substrate having both of them is a method of forming a molybdenum disulfide layer on graphite.

【0036】(実施例10)本実施例では電圧レギュレ
ータについて開示する。
(Embodiment 10) This embodiment discloses a voltage regulator.

【0037】図16は、原子細線141とそれに相対した
別の原子細線142を距離143離して設置した状態を示す。
原子細線142から原子細線141に流れる電流量は距離143
に依存した電圧によって決まるため、原子細線141に印
加される最大電圧を規定することが出来る。たとえば距
離143を0.1nmとした場合には最大電圧は10mV、0.3nmで
は50mVとなった。原子細線142を接地しておけば、原子
細線141の電圧レギュレータとして機能させることが出
来る。
FIG. 16 shows a state in which an atomic wire 141 and another atomic wire 142 opposed thereto are set at a distance 143 from each other.
The amount of current flowing from the atomic wire 142 to the atomic wire 141 is a distance 143
, The maximum voltage applied to the atomic wire 141 can be defined. For example, when the distance 143 is 0.1 nm, the maximum voltage is 10 mV, and when the distance 143 is 0.3 nm, the maximum voltage is 50 mV. If the atomic wire 142 is grounded, it can function as a voltage regulator for the atomic wire 141.

【0038】[0038]

【発明の効果】以上の実施例から明らかなように、本発
明による原子スイッチ回路によれば、従来のトランジス
タのスイッチング作用を用いた回路と比較して、遥かに
高速動作、高密度実装が可能なメモリ回路、論理回路を
実現可能となり、またこれらの回路を用いた超高性能計
算機等の高度情報処理機器を実現可能である。
As is clear from the above embodiments, the atomic switch circuit according to the present invention enables much higher-speed operation and higher-density mounting than the conventional circuit using the switching action of a transistor. It is possible to realize a simple memory circuit and a logic circuit, and it is also possible to realize an advanced information processing device such as an ultra-high performance computer using these circuits.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明による原子スイッチの原理を示す図。FIG. 1 is a diagram showing the principle of an atomic switch according to the present invention.

【図2】従来の半導体技術によるMOSトランジスタか
らなるTTL回路の一例を示す図。
FIG. 2 is a diagram showing an example of a TTL circuit including a MOS transistor according to a conventional semiconductor technology.

【図3】原子細線の作成方法の例を示した図。FIG. 3 is a diagram showing an example of a method for creating an atomic wire.

【図4】リセットゲートの付いた原子スイッチを示した
図。
FIG. 4 is a diagram showing an atomic switch with a reset gate.

【図5】NAND、NORといった基本的な論理回路の構成例
を示す図。
FIG. 5 is a diagram illustrating a configuration example of a basic logic circuit such as NAND and NOR.

【図6】デコーダ回路の例を示す図。FIG. 6 illustrates an example of a decoder circuit.

【図7】(a)(b)は自己スイッチ回路の例、(c)は自己ス
イッチ回路を用いたメモリセル回路の例を示す図
FIGS. 7A and 7B show examples of a self-switching circuit, and FIGS. 7C and 7C show examples of a memory cell circuit using the self-switching circuit. FIGS.

【図8】電荷移送素子回路の例を示す図。FIG. 8 is a diagram showing an example of a charge transfer element circuit.

【図9】電荷移送素子回路の他の例を示す図。FIG. 9 is a diagram showing another example of the charge transfer element circuit.

【図10】自己スイッチ回路を組み合わせた論理回路の
例を示す図。
FIG. 10 illustrates an example of a logic circuit in which a self-switching circuit is combined.

【図11】メモリセル回路の例を示す図。FIG. 11 illustrates an example of a memory cell circuit.

【図12】原子細線回路からマン−マシンインタフェー
スまでの寸法比較を示す図。
FIG. 12 is a diagram showing a dimensional comparison from an atomic wire circuit to a man-machine interface.

【図13】子細線回路を用いたシステム構成の例を示
す図。
13 is a diagram showing an example of a system configuration using an original particulars line circuit.

【図14】原子スイッチの他の構成例を示す図FIG. 14 is a diagram showing another configuration example of the atomic switch.

【図15】固体表面ポテンシャルによりスイッチング原
子の位置制御を行う原理を示す図。
FIG. 15 is a diagram showing the principle of controlling the position of a switching atom by using a solid surface potential.

【図16】電圧レギュレータの原理を示す図。FIG. 16 illustrates the principle of a voltage regulator.

【符号の説明】[Explanation of symbols]

11;基板走査機構、 12;探針、 13;探針動作
検出機構、 14;基板、15;操作原子 1、21、
31、141、142;原子細線、 3、22、33、
34、123、126;スイッチングゲート、 2、2
4、35、46、53、62、75、82、96、9
7、115、116、117、122、132;スイッ
チング原子、 23、32、45、54、65、95、
112、124、127;リセットゲート、 41、1
11;電源線、 42、43、44;選択線、 47、
118、119;出力線、 4、21、31、51、1
01、102、121;入力、 5、25、36、3
7、55、93、94、103;出力、 104、10
5;トランジスタ、 72、73、74、83、84、
85;クロック線、 63、120;書き込み線、 6
4、109;読み出し線、131、133;電子のポテ
ンシャルエネルギ分布。
11: substrate scanning mechanism, 12: probe, 13: probe operation detecting mechanism, 14; substrate, 15; operating atom 1, 21,
31, 141, 142; atomic wires, 3, 22, 33,
34, 123, 126; switching gate, 2, 2
4, 35, 46, 53, 62, 75, 82, 96, 9
7, 115, 116, 117, 122, 132; switching atoms, 23, 32, 45, 54, 65, 95,
112, 124, 127; reset gate, 41, 1
11; power supply line, 42, 43, 44; selection line, 47,
118, 119; output lines, 4, 21, 31, 51, 1
01, 102, 121; input, 5, 25, 36, 3
7, 55, 93, 94, 103; output, 104, 10
5; transistors 72, 73, 74, 83, 84,
85; clock line, 63, 120; write line, 6
4, 109; readout lines, 131, 133; potential energy distribution of electrons.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 近藤 誠一 埼玉県比企郡鳩山町赤沼2520番地 株式 会社日立製作所基礎研究所内 (72)発明者 市口 恒雄 埼玉県比企郡鳩山町赤沼2520番地 株式 会社日立製作所基礎研究所内 (56)参考文献 特許2827641(JP,B2) (58)調査した分野(Int.Cl.7,DB名) H01L 29/68 H01L 27/10 451 H01L 29/06 JICSTファイル(JOIS)──────────────────────────────────────────────────の Continued on the front page (72) Inventor Seiichi Kondo 2520 Akanuma, Hatoyama-cho, Hiki-gun, Saitama Prefecture Inside the Hitachi, Ltd.Basic Research Laboratories Co., Ltd. (56) References Patent 2827641 (JP, B2) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 29/68 H01L 27/10 451 H01L 29/06 JICST file (JOIS)

Claims (9)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】原子を互いの電子が相互作用を持つように
複数個並べて形成した原子細線中の適当に離れた位置に
ある2つ以上の原子を移動させることにより、前記移動
させられる原子の組み合わせに対応した論理状態に応じ
た電導度を持つように、前記原子細線の電導度を変化さ
せる手段を具備し、情報の記憶作用あるいは論理作用を
持たせたことを特徴とする原子細線による論理回路
1. An atomic wire formed by arranging a plurality of atoms so that mutual electrons interact with each other at an appropriately distant position.
By moving the are two or more atoms, the mobile
According to the logical state corresponding to the combination of
Means for changing the electrical conductivity of the atomic wire so that the electrical conductivity of the atomic wire can be increased.
A logic circuit using atomic wires , characterized by having it .
【請求項2】前記原子細線が入出力間で一つの配線とさ
れるとともに、該配線中の適当に離れた位置にある二つ
の原子に対して独立に作用する二つのゲート線とリセッ
トゲートとを対峙させて、前記ゲート線に加えられる二
つの信号のNAND回路として機能させるものである請求項
1記載の原子細線による論理回路
2. The method according to claim 1, wherein the atomic wire is one wire between input and output.
At the appropriate distance in the wiring
Gate lines and resets that act independently on
To the gate line, facing the gate.
Claims that function as a NAND circuit for two signals
Logic circuit using atomic wires described in 1 .
【請求項3】前記原子細線が入出力間で並列接続された
配線とされるとともに、該並列接続された配線のそれぞ
れの配線中の一つの原子に対して独立に作用するゲート
線とリセットゲートの組を対峙させて、前記ゲート線に
加えられる二つの信号のOR回路として機能させるもので
ある請求項1記載の原子細線による論理回路。
3. An atomic wire is connected in parallel between an input and an output.
Each of the wires connected in parallel
Gate that acts independently on one atom in each of these wires
Set the line and reset gate to face each other, and
To function as an OR circuit of the two added signals.
2. A logic circuit according to claim 1, wherein the logic circuit comprises an atomic wire.
【請求項4】原子を互いの電子が相互作用を持つように
複数個並べて形成した原子細線を使用するものであっ
て、電源線として機能する原子細線から分岐された複数
の出力線として機能する原子細線と、該複数の原子細線
の一つを選択するための選択線として機能する複数の原
子細線と、前記選択線による選択をリセットするための
リセット線として機能する原子細線とよりなり、前記複
数の出力線として機能する原子細線のそれぞれは前記選
択線として機能する複数の原子細線の数より一つ少ない
数の適当に離れた位置にある原子が前記選択線として機
能する原子細線により選択的にトリガーされるととも
に、前記選択線として機能する原子細線により選択的に
トリガーされる原子に対しては前記リセット線として機
能する原子細線が対峙されていることを特徴とするデコ
ーダとして機能することを特徴とする原子細線による論
理回路。
4. An atom is formed so that its electrons interact with each other.
It uses atomic wires formed by arranging a plurality of wires.
And multiple branches from atomic wires that function as power lines
Atomic wires that function as output lines of
Multiple elements that act as selection lines for selecting one of
For resetting the selection by the thin line and the selection line.
It consists of atomic wires that function as reset lines.
Each of the atomic wires that function as output lines for
One less than the number of multiple atomic wires that function as selection lines
A number of appropriately spaced atoms serve as the selection line.
Selectively triggered by functional atomic wires
In addition, selectively by the atomic wire functioning as the selection line
For triggered atoms, the reset line acts as the reset line.
Deco characterized by functional atomic wires facing each other
Theory using atomic wires characterized by functioning as a radar
Logic circuit.
【請求項5】原子を互いの電子が相互作用を持つように
複数個並べて形成した原子細線を使用するものであっ
て、記憶すべき信号が入力される原子細線の終端部が折
り返されて該原子細線の一つの原子のトリガー線とされ
るとともに、該トリガー線に対峙して前記トリガーされ
た原子をリセットするためのリセット線として機能する
原子細線とを備えたメモリー素子を有し、前記記憶すべ
き信号が入力される原子細線とメモリー素子との間の原
子細線の一つの原子が該メモリー素子を選択しあるいは
非選択とするための対峙されたセット線およびリセット
線により制御されるメモリー機能を有することを特徴と
する原子細線による論理回路。
5. The method of claim 1, wherein the electrons interact with each other.
It uses atomic wires formed by arranging a plurality of wires.
The end of the atomic wire into which the signal to be stored is
Is returned as a trigger line for one atom of the atomic wire.
At the same time as the trigger line
Function as a reset line for resetting atoms
A memory element provided with an atomic wire;
Between the atomic wire into which the signal is input and the memory element.
One atom of the fine wire selects the memory element or
Confronted set line and reset to deselect
Characterized by having a memory function controlled by wires
Logic circuit with atomic wires.
【請求項6】原子を互いの電子が相互作用を持つように
複数個並べて形成した原子細線を使用するものであっ
て、転送すべき信号が入力される原子細線に適宜の周期
で該原子細線から分岐されるとともに、その終端部が該
原子細線の一つの原子のトリガー線とされるとともに、
該トリガー線に対峙して前記トリガーされた原子をリセ
ットするためのリセット線として機能する原子細線とを
備えた自己スイッチ回路素子を有し、該自己スイッチ回
路素子間のそれぞれには適宜の位置にあるスイッチ原子
をトリガーするための対峙されたセット線およびリセッ
ト線を設け、初期状態では全てのスイッチ原子をオフ状
態とし、自己スイッチ回路は閉状態とするとともに、転
送すべき信号が入力された自己スイッチ回路は開状態と
なって信号を保持するとともに、保持された信号を次段
の自己スイッチ回路に転送するために後段のスイッチ原
子をオン状態とし、且つ、自己スイッチ回路を閉状態に
戻すために前記セット線及びリセット線を選択的に制御
して信号転送をする機能を有することを特徴とする原子
細線による論理回路。
6. An atom is formed so that electrons of the atoms interact with each other.
It uses atomic wires formed by arranging a plurality of wires.
The atomic wire into which the signal to be transferred is input
At the same time, the terminal ends thereof are
Along with being a trigger line for one atom of the atomic wire,
Reset the triggered atom against the trigger line.
Atom wires that function as reset lines for
A self-switching circuit element provided with the self-switching circuit.
Switch atoms at appropriate positions in each of the path elements
Set line and reset to trigger
Line, and all switch atoms are off in the initial state
State, the self-switching circuit is closed,
The self-switching circuit to which the signal to be sent is
And hold the signal, and transfer the held signal to the next stage.
Switch source to transfer to the self-switching circuit of
Switch on, and the self-switching circuit closed.
Selectively control the set line and reset line to return
Characterized by having the function of transferring signals
Logic circuit with thin lines.
【請求項7】原子を互いの電子が相互作用を持つように
複数個並べて形成した原子細線を使用するものであっ
て、転送すべき信号が入力される原子細線に適宜の周期
で該原子細線の原子の一つをスイッチ原子としてトリガ
ーするための対峙されたセット線およびリセット線を設
け、転送すべき信号の入力に対応して前記スイッチ原子
間の区分された原子細線の一つが前段の区分された原子
細線に接続されるように 前記セット線及びリセット線を
選択的に制御して信号転送をする機能を有することを特
徴とする原子細線による論理回路。
7. The method of claim 1, wherein the electrons are interacting with each other.
It uses atomic wires formed by arranging a plurality of wires.
The atomic wire into which the signal to be transferred is input
Triggers one of the atoms in the atomic wire as a switch atom
Set line and reset line
Switch atom corresponding to the input of the signal to be transferred.
One of the atom wires separated between the atoms is the atom
The set line and the reset line are connected to the thin line.
It has the function of selectively controlling and transferring signals.
Logic circuit with atomic wires as a feature.
【請求項8】原子を互いの電子が相互作用を持つように
複数個並べて形成した原子細線を使用するものであっ
て、電源線として機能する原子細線から分岐され並行し
て配列された出力線及び逆出力線として機能する二つの
原子細線であるとともに該二つの原子細線の対応する位
置にある原子がいずれかの線にのみ位置するようになさ
れた二つの原子細線、該二つの原子細線間を移動する前
記原子を移動させるセット分岐線およびリセット分岐線
を接続したデータ線および逆データ線、前記二つの原子
細線間を移動する原子と適当に離れた位置にある前記二
つの原子細線の原子をトリガーして前記二つの原子細線
をオン状態とするための読み出し線、前記セット線およ
びリセット線にある原子をトリガーして前記セット線お
よびリセット線をオン状態とするための書き込み線、前
記読み出し線および書き込み線によりオン状態になるよ
うに移動させられた原子をオフ状態にするためのリセッ
ト線を備えることを特徴とするメモリー機能を有するこ
とを特徴とする原子細線による論理回路。
8. The method of claim 1, wherein the electrons interact with each other.
It uses atomic wires formed by arranging a plurality of wires.
From the atomic wires that function as power lines
Function as an output line and a reverse output line
Atomic wires and the corresponding positions of the two atomic wires
Atoms are located only on one of the lines
Two atomic wires before moving between the two atomic wires
Set branch line and reset branch line for moving atoms
Data line and inverted data line connecting the two atoms
The two atoms which are appropriately separated from the atoms moving between the fine wires.
Trigger the atoms of one atomic wire and the two atomic wires
Read line, the set line, and
Trigger the atoms on the reset line and reset line.
Write line for turning on the reset line and reset line
It will be turned on by the read and write lines
Reset to turn off the moved atom
Having a memory function characterized by having
And a logic circuit using atomic wires.
【請求項9】前記原子細線のセット線およびリセット線
によりトリガーされる原子が隣接した二つの原子である
請求項1ないし8のいずれかに記載の原子細線による論
理回路。
9. A set line and a reset line of said atomic wires.
Atom triggered by is two adjacent atoms
A theory based on the atomic wires according to any one of claims 1 to 8.
Logic circuit.
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