JP3233510B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関するもので、特に二重拡散型ＭＯＳＦＥＴやＩＧＢ
Ｔ（Insulated Gate Bipolar Transister ）に使用され
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a double diffusion type MOSFET and an IGB.
It is used for T (Insulated Gate Bipolar Transister).
【０００２】[0002]
【従来の技術】図１１は、代表的な二重拡散型Ｎチャネ
ルＭＯＳＦＥＴの部分断面図である。同図において、符
号１はＮ+ 型シリコン半導体基板、２はＮ- 型シリコン
エピタキシャル層で、それぞれＮ+ 型ドレイン領域、Ｎ
- 型ドレイン領域を形成する。３はドレイン電極であ
る。次に上記Ｎ- 型エピタキシャル層２内に、Ｐ+ 型ベ
ース領域５が形成され、この領域を含み島状のＰ型チャ
ネル部ベース領域４が形成され、この領域４及び５にま
たがり環状のＮ+ 型ソース領域６が形成される。このＭ
ＯＳＦＥＴのチャネル形成領域４ａは、Ｎ- 型ドレイン
領域２とＮ+ 型ソース領域６とに挟まれるＰ型チャネル
部ベース領域４が表面に露出する近傍領域である。チャ
ネル形成領域４ａの長さは、Ｐ型チャネル部ベース領域
４とＮ+ 型ソース領域６との横方向の拡散距離の差で決
定されるので、特に二重拡散型ＭＯＳＦＥＴと呼ばれ
る。ゲート電極８は、ゲート酸化膜７を挟んでチャネル
形成領域４ａに対向すると共に、Ｎ+ 型ソース領域６の
一部表面及びＮ- 型ドレイン領域２の露出表面をゲート
酸化膜７を介して覆って形成される。ゲート電極８上に
は、層間絶縁膜９及びソース電極１０が形成される。ソ
ース電極１０は、層間絶縁膜９に設けられるコンタクト
ホ―ルを経てＮ+ 型ソース領域６及びＰ+ 型ベース領域
５とオーミック接続し、両領域６及び５を短絡する。2. Description of the Related Art FIG. 11 is a partial sectional view of a typical double diffusion type N-channel MOSFET. In the figure, reference numeral 1 denotes an N + type silicon semiconductor substrate, 2 denotes an N − type silicon epitaxial layer, and an N + type drain region and an N + type
- -type drain region. 3 is a drain electrode. Next, a P + -type base region 5 is formed in the N − -type epitaxial layer 2, and an island-shaped P-type channel portion base region 4 including this region is formed. A + type source region 6 is formed. This M
The channel forming region 4a of the OSFET is a nearby region where the P-type channel portion base region 4 sandwiched between the N − type drain region 2 and the N + type source region 6 is exposed on the surface. Since the length of the channel forming region 4a is determined by the difference in the lateral diffusion distance between the P-type channel portion base region 4 and the N + -type source region 6, it is particularly called a double diffusion MOSFET. The gate electrode 8 faces the channel forming region 4 a with the gate oxide film 7 interposed therebetween, and covers a part of the surface of the N + type source region 6 and the exposed surface of the N − type drain region 2 via the gate oxide film 7. Formed. On the gate electrode 8, an interlayer insulating film 9 and a source electrode 10 are formed. The source electrode 10 is ohmically connected to the N + -type source region 6 and the P + -type base region 5 through a contact hole provided in the interlayer insulating film 9 to short-circuit the two regions 6 and 5.
【０００３】上記のような構成の二重拡散型ＭＯＳＦＥ
Ｔの等価回路を図１２に示す。同図において、Ｄ，Ｇ及
びＳはそれぞれ図１１に示すドレイン電極３、ゲート電
極８及びソース電極１０に対応している。またダイオー
ドＤ1 は、図１１に示すＰ型チャネル部ベース領域４を
含むＰ+ 型ベース領域５をアノード領域とし、Ｎ- 型及
びＮ+ 型ドレイン領域２及び１をカソード領域として形
成される。[0003] The double diffusion type MOSFE having the above configuration
FIG. 12 shows an equivalent circuit of T. 11, D, G, and S correspond to the drain electrode 3, the gate electrode 8, and the source electrode 10 shown in FIG. 11, respectively. The diode D 1 is formed such that the P + -type base region 5 including the P-type channel portion base region 4 shown in FIG. 11 is used as an anode region, and the N − -type and N + -type drain regions 2 and 1 are used as cathode regions.
【０００４】図１１から分かるように、この二重拡散型
ＭＯＳＦＥＴは、構造的に寄生バイポーラトランジスタ
が存在する。図１３はこの寄生トランジスタが存在する
部分のＭＯＳＦＥＴの部分断面図で、図１１と同じ符号
は、同じ部分を表わす。Ｎ-型ドレイン領域２がコレク
タに相当し、Ｐ型チャネル部ベース領域４及びＰ+ 型ベ
ース領域５がベースに、Ｎ+ 型ソース領域６がエミッタ
にそれぞれ相当する。すなわちＮＰＮトランジスタを形
成する。この寄生トランジスタのベース抵抗ＲB は、主
として低不純物濃度のＰ型チャネル部ベース領域４の拡
散抵抗で、高不純物濃度のＰ+ 型ベース領域５を介し
て、エミッタに接続される。As can be seen from FIG. 11, this double diffusion type MOSFET has a parasitic bipolar transistor structurally. FIG. 13 is a partial cross-sectional view of the MOSFET where the parasitic transistor exists, and the same reference numerals as those in FIG. 11 represent the same parts. The N − -type drain region 2 corresponds to the collector, the P-type channel portion base region 4 and the P + -type base region 5 correspond to the base, and the N + -type source region 6 corresponds to the emitter. That is, an NPN transistor is formed. The base resistance R B of the parasitic transistor, primarily diffusion resistance of the low impurity concentration P-type channel portion base region 4 through the P + -type base region 5 having a high impurity concentration, is connected to the emitter.
【０００５】ＭＯＳＦＥＴはバイポーラトランジスタよ
りも高速動作を要求される分野に広く用いられるように
なっており、その一つとして、スイッチング・レギュレ
ータ方式の電源用に使用される。この場合、上記ＭＯＳ
ＦＥＴは、誘導性負荷のスイッチング動作を行なうの
で、内在する前記寄生トランジスタが動作し、ＭＯＳＦ
ＥＴを破壊することがある。すなわちこの破壊は、誘導
性負荷をスイッチング動作（特にオフ動作）させたとき
生じる電圧、電流の急激な変化により、寄生バイポ−ラ
トランジスタのベース領域へ電流が流れ、これによりエ
ミッタ（Ｎ+ 型ソース領域６）に対しベース（Ｐ型チャ
ネル部ベース領域４）電位が上がり、この寄生トランジ
スタが動作し、部分的に過大な電流が流れるためであ
る。[0005] MOSFETs are widely used in fields requiring higher speed operation than bipolar transistors, and one of them is used for a switching regulator type power supply. In this case, the above MOS
Since the FET performs an inductive load switching operation, the internal parasitic transistor operates and the MOSF
May destroy ET. That this breakdown, the voltage generated when the inductive load was switching operations (especially off operation), due to a rapid change in current, parasitic Baipo - current flows into the base region of La transistor, thereby the emitter (N + -type source This is because the potential of the base (P-type channel portion base region 4) increases with respect to the region 6), the parasitic transistor operates, and an excessively large current flows partially.
【０００６】従来のＭＯＳＦＥＴは、この寄生トランジ
スタ動作を防ぐため、チャネル形成領域４ａ近傍までＰ
+ 型ベース領域５を形成し、ベース抵抗ＲB を極力小さ
くするようにしている。In the conventional MOSFET, in order to prevent this parasitic transistor operation, a P-type transistor is provided up to the vicinity of the channel forming region 4a.
+ -Type base region 5 is formed, and the base resistance R B to be as small as possible.
【０００７】しかし、このＰ+ 型ベース領域５とＰ型チ
ャネル部ベース領域４は、別個のＰＥＰ（photo engrav
ing process 光蝕刻法）技術により形成されるため、ベ
ース抵抗ＲB を小さくするのには限界がある。However, the P + type base region 5 and the P type channel portion base region 4 are separate PEP (photo engraving).
because it is formed by ing process light etching method) technique, to reduce the base resistance R B is limited.
【０００８】図１４は、Ｐ+ 型ベース領域５とＰ型チャ
ネル部ベース領域４の従来の形成工程を示す断面図であ
る。同図（ａ）において、Ｎ- 型エピタキシャル層２上
に酸化膜（Ｓi Ｏ2 ）１１を堆積し、ＰＥＰ技術により
開口部１２を形成した後、この開口部よりＰ型不純物を
イオン注入してＰ+ 型ベース領域５ａ（不純物イオン注
入直後の領域を符号５ａ、熱拡散後の領域を符号５で表
わす）を形成する。次に同図（ｂ）に示すように、酸化
膜１１を除去した後、ゲート酸化膜（Ｓi Ｏ2）７を形
成し、このゲート酸化膜上に多結晶シリコン膜８を堆積
する。次にＰＥＰ技術により多結晶シリコン膜８に開口
部１３を形成する。開口部１３よりゲート絶縁膜７を通
してＰ型不純物をイオン注入する。その後、熱拡散を行
ない、外側に広がるＰ型チャネル部ベース領域４及びＰ
+ 型ベース領域５が形成される。Ｐ+ 型ベース領域形成
時の開口部１２と、Ｐ型チャネル部ベース領域形成時の
開口部１３との距離ａ（図１４（ｂ）参照）は、マスク
合わせ精度とＰ+ 型ベース領域５ａの横方向拡散精度と
を考慮すると、距離ａは一定値以上を必要とし、その値
は制約され、ＲB を小さくするのには限界がある。同時
にまたこのことは、素子の微細化に対する限界ともな
る。FIG. 14 is a cross-sectional view showing a conventional process for forming a P + type base region 5 and a P type channel portion base region 4. In FIG. 1A, an oxide film (SiO 2 ) 11 is deposited on an N − -type epitaxial layer 2, an opening 12 is formed by PEP technology, and a P-type impurity is ion-implanted from the opening. A P + type base region 5a (a region immediately after impurity ion implantation is denoted by reference numeral 5a and a region after thermal diffusion is denoted by reference numeral 5) is formed. Next, as shown in FIG. 1B, after removing the oxide film 11, a gate oxide film (SiO 2 ) 7 is formed, and a polycrystalline silicon film 8 is deposited on the gate oxide film. Next, an opening 13 is formed in the polycrystalline silicon film 8 by the PEP technique. P-type impurities are ion-implanted from the opening 13 through the gate insulating film 7. Thereafter, thermal diffusion is performed, and the P-type channel base region 4 and P
A + type base region 5 is formed. The distance a (see FIG. 14B) between the opening 12 at the time of forming the P + -type base region and the opening 13 at the time of forming the P-type channel portion base region depends on the mask alignment accuracy and the P + -type base region 5a. considering the lateral diffusion precision, the distance a may require more than a certain value, the value is restricted, to reduce the R B is limited. At the same time, this also becomes a limit to miniaturization of the device.
【０００９】他方、上記のようにＰ+ 型ベース領域５と
チャネル部ベース領域４のそれぞれのイオン注入用の開
口部は、別個のＰＥＰ技術によって形成されるため、マ
スクの合わせずれを生じた場合には、図１５に示すよう
に、寄生トランジスタのベース抵抗ＲB が場所によって
変動し（例えばＲB1＞ＲB2）、非常にバランスの悪い素
子となる場合がある。On the other hand, as described above, the openings for ion implantation of the P + type base region 5 and the channel portion base region 4 are formed by separate PEP techniques. the, as shown in FIG. 15, the base resistance R B of the parasitic transistor is changed depending on the location (e.g., R B1> R B2), which may become very bad device balanced.
【００１０】[0010]
【発明が解決しようとする課題】これまで述べたよう
に、二重拡散型ＭＯＳＦＥＴにおいては、寄生バイポー
ラトランジスタを内蔵し、誘導性負荷をスイッチングす
る際、しばしば寄生トランジスタがオンし、該ＭＯＳＦ
ＥＴに局部的な大電流が流れ、該素子を破壊するという
課題がある。As described above, the double-diffusion MOSFET has a built-in parasitic bipolar transistor, and when switching an inductive load, the parasitic transistor is often turned on.
There is a problem that a large current flows locally in the ET and the element is destroyed.
【００１１】また従来の方法では、Ｐ型チャネル部ベー
ス領域とＰ+ 型ベース領域との形成には、マスク合わせ
ずれを考慮する必要があり、前記ベース抵抗ＲB を小さ
くするのに限界があり、また素子の微細化の隘路となっ
ている。また同様の原因で、ベース領域の拡散ベース抵
抗のアンバランスが発生し、これに関連する素子特性を
劣化させるという問題がある。[0011] In the conventional method, the formation of the P-type channel portion base region and the P + -type base region, it is necessary to consider the mask misalignment, there is a limit in reducing the base resistance R B This is a bottleneck for miniaturization of elements. For the same reason, there is a problem that an unbalance of the diffusion base resistance of the base region occurs, and the element characteristics related thereto are deteriorated.
【００１２】他方半導体装置の製造方法においては、工
程短縮を行ない、生産性を上げたり、例えばゲート電極
とソース電極との絶縁性を従来より良くし信頼性を向上
することは、常に要求される課題である。On the other hand, in a method of manufacturing a semiconductor device, it is always required to reduce the number of steps and increase productivity, or to improve, for example, insulation between a gate electrode and a source electrode to improve reliability. It is an issue.
【００１３】本発明の第１の目的は、半導体装置特に二
重拡散型ＭＯＳＦＥＴに、構造的に存在する寄生バイポ
ーラトランジスタの動作を生じさせにくくすることによ
り、破壊に強いＭＯＳＦＥＴを提供することであり、第
２の目的は、チャネル部ベース領域と高濃度ベース領域
との形成に際し、マスク合わせのずれを考慮する必要が
なく、素子の微細化ができると共にベース拡散抵抗のア
ンバランス性を改善することであり、第３の目的は、上
記目的を達成する過程で、工程の短縮とゲート・ソース
間絶縁性の向上が得られる半導体装置の製造方法を提供
することである。A first object of the present invention is to provide a MOSFET which is resistant to destruction by making the operation of a structurally existing parasitic bipolar transistor difficult to occur in a semiconductor device, particularly a double-diffused MOSFET. It is a second object of the present invention to make it possible to miniaturize the element and improve the unbalance of the base diffusion resistance without having to consider the misalignment of the mask when forming the channel portion base region and the high-concentration base region. A third object is to provide a method of manufacturing a semiconductor device in which the steps can be shortened and the gate-source insulation can be improved in the course of achieving the above object.
【００１４】[0014]
【課題を解決するための手段】本発明の請求項１に係る
半導体装置の製造方法は、次の第１ないし第５工程を含
むことを特徴とするものである。A method of manufacturing a semiconductor device according to a first aspect of the present invention includes the following first to fifth steps.
【００１５】第１工程は、一導電型（例えばＮ型）シリ
コン基板上に、ゲート酸化膜、多結晶シリコン膜、第１
酸化膜及び窒化シリコン膜をこの順に逐次積層する工程
である（図１参照）。In the first step, a gate oxide film, a polycrystalline silicon film, a first conductive type (for example, N type) silicon substrate are formed on a silicon substrate.
This is a step of sequentially laminating an oxide film and a silicon nitride film in this order (see FIG. 1).
【００１６】第２工程は、ＰＥＰ技術により、前記窒化
シリコン膜及び第１酸化膜を選択的（普通は環状）に除
去開口し（図２参照）、この開口領域に露出した前記多
結晶シリコン膜を酸化し第２酸化膜を形成し、この環状
の第２酸化膜により、前記多結晶シリコン膜領域を互い
に所定距離（あらかじめ設計で決められた距離で、第２
酸化膜の幅に等しい）隔てて対向する第１多結晶シリコ
ン膜領域（環状部の外側）と第２多結晶シリコン膜領域
（環状部の内側）とに分割する工程である（図３参
照）。In a second step, the silicon nitride film and the first oxide film are selectively (usually annularly) removed by PEP technology and an opening is formed (see FIG. 2), and the polycrystalline silicon film exposed in the opening region is removed. Is formed to form a second oxide film. The annular second oxide film allows the polycrystalline silicon film regions to be separated from each other by a predetermined distance (a predetermined distance from the second
This is a step of dividing into a first polycrystalline silicon film region (outside the annular portion) and a second polycrystalline silicon film region (inside the annular portion) which are opposed to each other at a distance (equal to the width of the oxide film) (see FIG. 3). .
【００１７】第３工程は、前記第２多結晶シリコン膜領
域上の窒化シリコン膜、第１酸化膜及び多結晶シリコン
膜を除去開口（図５参照）、或いはさらにこの開口領域
のゲート酸化膜をも除去し、この開口部より不純物をド
ープして前記一導電型シリコン基板内に反対導電型高不
純物濃度領域（例えばＰ+ 型ベース領域）を形成する工
程である（図６参照）。In a third step, an opening (see FIG. 5) for removing the silicon nitride film, the first oxide film and the polycrystalline silicon film on the second polycrystalline silicon film region, or a gate oxide film in this opening region is formed. Is also removed, and an impurity is doped from this opening to form a high impurity concentration region of the opposite conductivity type (for example, a P + base region) in the one conductivity type silicon substrate (see FIG. 6).
【００１８】第４工程は、前記第２酸化膜、並びに第１
多結晶シリコン膜領域上の窒化シリコン膜及び第１酸化
膜を除去する工程である（図８参照）。In a fourth step, the second oxide film and the first
This is a step of removing the silicon nitride film and the first oxide film on the polycrystalline silicon film region (see FIG. 8).
【００１９】第５工程は、前記第１多結晶シリコン膜
（例、ゲート電極）をマスクとして、不純物のいわゆる
二重拡散を行ない、前記シリコン半導体基板内に反対導
電型低不純物濃度領域（例、Ｐ型チャネル部ベース領
域）及びこの領域内に位置する一導電型高不純物濃度領
域（例、Ｎ+ 型ソース領域）をそれぞれ形成する工程で
ある（図１０参照）。In a fifth step, so-called double diffusion of impurities is performed using the first polycrystalline silicon film (eg, gate electrode) as a mask, and a low impurity concentration region of opposite conductivity type (eg, This is a step of forming a P-type channel portion base region) and a one-conductivity-type high-impurity-concentration region (eg, an N + -type source region) located in this region (see FIG. 10).
【００２０】本発明の請求項２は、第１工程において積
層する多結晶シリコン膜が不純物をドープした多結晶シ
リコン膜である請求項１記載の半導体装置の製造方法で
ある。A second aspect of the present invention is the method of manufacturing a semiconductor device according to the first aspect, wherein the polycrystalline silicon film laminated in the first step is a polycrystalline silicon film doped with impurities.
【００２１】本発明の請求項３は、第４工程が、第２酸
化膜を除去し、第１多結晶シリコン膜領域上（例、ゲー
ト電極上）の窒化シリコン膜及び第１酸化膜を除去しな
いで残す請求項２記載の半導体装置の製造方法である。According to a third aspect of the present invention, in the fourth step, the second oxide film is removed, and the silicon nitride film and the first oxide film on the first polysilicon film region (eg, on the gate electrode) are removed. 3. The method of manufacturing a semiconductor device according to claim 2, wherein the semiconductor device is not left.
【００２２】本発明の請求項４は、第４工程の第１多結
晶シリコン膜領域上の窒化シリコン膜及び第１酸化膜の
除去が、第３工程の第２多結晶シリコン膜領域上の窒化
シリコン膜及び第１酸化膜を除去するときになされる請
求項１または請求項２記載の半導体装置の製造方法であ
る。According to a fourth aspect of the present invention, the removal of the silicon nitride film and the first oxide film on the first polysilicon film region in the fourth step is performed by removing the nitride film on the second polysilicon film region in the third process. 3. The method for manufacturing a semiconductor device according to claim 1, which is performed when removing the silicon film and the first oxide film.
【００２３】[0023]
【作用】本発明の請求項１に係る製造方法においては、
第３工程において反対導電型高不純物濃度領域（例、Ｐ
+ 型ベース領域）を形成するための開口領域と、第５工
程において反対導電型低不純物濃度領域（例、Ｐ型チャ
ネル部ベース領域）を形成するための不純物注入用マス
クとは、自己整合的に形成されるため、マスク合わせ精
度の制約を受けないので、例えばＰ+ 型ベース領域を、
Ｐ型チャネル部ベース領域のチャネルが形成される領域
に近接（すなわちＮ+ 型ソース領域端（図１０の○
印））して形成することが可能となり、ベース抵抗ＲB
を大幅に低減でき、寄生トランジスタの動作を生じさせ
にくくする。またマスク合わせずれのための余裕も不要
となり、素子の微細化ができる。また例えばＰ+ 型ベー
ス領域をＰ型チャネル部ベース領域の中心に形成するこ
とができるので、バランスのとれたベース拡散抵抗が得
られる。In the manufacturing method according to claim 1 of the present invention,
In the third step, a high impurity concentration region of the opposite conductivity type (eg, P
The opening region for forming the + type base region) and the impurity implantation mask for forming the opposite conductivity type low impurity concentration region (eg, the P type channel portion base region) in the fifth step are self-aligned. Since there is no restriction on mask alignment accuracy, for example, the P + type base region is
The P-type channel portion is close to the region where the channel of the base region is to be formed (that is, the end of the N + -type source region (circled in FIG. 10).
)), And the base resistance R B
Can be greatly reduced, and the operation of the parasitic transistor hardly occurs. Also, there is no need for a margin for mask misalignment, and the element can be miniaturized. Further, for example, since the P + type base region can be formed at the center of the P type channel portion base region, a balanced base diffusion resistance can be obtained.
【００２４】本発明の請求項２に係る製造方法において
は、第１工程で積層される多結晶シリコン膜は、後工程
でその一部は除去されるが、除去されないで残る多結晶
シリコン膜（第１多結晶シリコン膜）は、ゲート電極膜
となるので、あらかじめ不純物をドープし導電性膜とす
ることにより、工程の短縮を計ることができる。In the manufacturing method according to the second aspect of the present invention, the polycrystalline silicon film laminated in the first step is partially removed in a subsequent step, but is not removed and remains. Since the first polycrystalline silicon film becomes a gate electrode film, the process can be shortened by doping impurities in advance to form a conductive film.
【００２５】本発明の請求項３に係る製造方法は前記請
求項２による導電性第１多結晶シリコン膜上（ゲート電
極膜上）に積層される絶縁性窒化シリコン膜及び第１酸
化膜を除去しないで残すことにより、ゲート電極膜はこ
れら絶縁膜で覆われた構造となり、工程の短縮と、ゲー
ト電極とソース電極との絶縁性の改善とが得られる。According to a third aspect of the present invention, there is provided a method for removing an insulating silicon nitride film and a first oxide film laminated on a conductive first polycrystalline silicon film (on a gate electrode film) according to the second aspect. If the gate electrode film is left without being formed, the gate electrode film has a structure covered with these insulating films, so that the process can be shortened and the insulating property between the gate electrode and the source electrode can be improved.
【００２６】本発明の請求項４に係る製造方法は、第４
工程で行なっていた第１多結晶シリコン膜上の窒化シリ
コン膜及び第１酸化膜の除去を、第３工程の第２多結晶
シリコン膜領域上の窒化シリコン膜及び第１酸化膜を除
去する時に同時に除去するもので、工程を短縮すること
ができる。The manufacturing method according to claim 4 of the present invention is characterized in that
The removal of the silicon nitride film and the first oxide film on the first polycrystalline silicon film performed in the step is performed when the silicon nitride film and the first oxide film on the second polycrystalline silicon film region in the third step are removed. Since they are removed at the same time, the process can be shortened.
【００２７】[0027]
【実施例】本発明の実施例について図面を参照して以下
説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２８】まず請求項１に係る実施例について述べ
る。First, an embodiment according to claim 1 will be described.
【００２９】図１は、第１工程を示す断面図である。同
図において、一導電型シリコン基板は、Ｎ+ 型シリコン
基板１とＮ- 型エピタキシャル層２とで構成される。こ
の上にゲート酸化膜７、多結晶シリコン膜２１、第１酸
化膜２２及び窒化シリコン膜２３を公知の方法により逐
次形成する。FIG. 1 is a sectional view showing a first step. In FIG. 1, the one conductivity type silicon substrate includes an N + type silicon substrate 1 and an N − type epitaxial layer 2. A gate oxide film 7, a polycrystalline silicon film 21, a first oxide film 22, and a silicon nitride film 23 are sequentially formed thereon by a known method.
【００３０】図２及び図３は第２工程を示す断面図であ
る。図２において窒化シリコン膜２３及び第１酸化膜２
２を、公知のＰＥＰ技術により、選択的に除去開口し、
環状の開口領域２４（幅２４ｃ）を形成する。次に図３
に示すように、開口領域２４に露出する多結晶シリコン
膜２１を熱処理し、第２酸化膜２５を形成する。FIGS. 2 and 3 are sectional views showing the second step. In FIG. 2, the silicon nitride film 23 and the first oxide film 2
2 is selectively removed and opened by a known PEP technique,
An annular opening region 24 (width 24c) is formed. Next, FIG.
As shown in FIG. 7, the polycrystalline silicon film 21 exposed in the opening region 24 is heat-treated to form a second oxide film 25.
【００３１】この環状の第２酸化膜２５により、多結晶
シリコン膜領域２１は、第１多結晶シリコン膜領域２１
ａ（環状の第２酸化膜２５の外側）と第２多結晶シリコ
ン膜領域２１ｂ（内側）との 2つの領域に分割される。
また第１多結晶シリコン膜２１ａと第２多結晶シリコン
膜２１ｂとは、幅２４ｃで決められる所定距離隔てて対
向する。Due to the annular second oxide film 25, the polycrystalline silicon film region 21 becomes the first polycrystalline silicon film region 21.
a (outside the annular second oxide film 25) and a second polycrystalline silicon film region 21b (inside).
Further, first polycrystalline silicon film 21a and second polycrystalline silicon film 21b face each other at a predetermined distance determined by width 24c.
【００３２】図４、図５及び図６は、第３工程を説明す
るための断面図である。図４において、第２多結晶シリ
コン膜２１ｂ及び第２酸化膜２５の一部を開口するホト
レジストパターン２６を、マスク合わせを用いて形成す
る。このマスク合わせの精度は、おおざっぱでよい。す
なわち通常のマスクずれ程度は図５に示す開口領域２７
の寸法等には影響しない。次にレジストパターン２６を
マスクにしてＲＩＥ（Reactive Ion Etching）によるド
ライエッチング技術を用い、第２多結晶シリコン膜２１
ｂ上の窒化シリコン膜２３、第１酸化膜２２及び第２多
結晶シリコン膜２１ｂを逐次エッチングした後、レジス
トマスク２６を除去し、図５に示すようにＰ+ 型イオン
注入用開口領域２７を形成する。この場合、図示してな
いが、第２多結晶シリコン膜２１ｂを除去した後、さら
にこの開口領域２７の下に露出するゲート酸化膜７を除
去してもよい。次に図６に示すように、開口領域２７よ
り、イオン注入技術を用い、反対導電型（本実施例では
Ｐ型）の不純物イオンをＮ- 型シリコンエピタキシャル
層２に注入し、Ｐ+ 型ベース領域（不純物イオン注入直
後）５ａを形成する。FIGS. 4, 5 and 6 are cross-sectional views for explaining the third step. In FIG. 4, a photoresist pattern 26 that opens a part of the second polycrystalline silicon film 21b and the second oxide film 25 is formed by using a mask alignment. The accuracy of the mask alignment may be rough. That is, the degree of the normal mask shift is equal to the opening area 27 shown in FIG.
It does not affect the dimensions of Next, using the resist pattern 26 as a mask, the second polycrystalline silicon film 21 is formed by dry etching using RIE (Reactive Ion Etching).
After the silicon nitride film 23, the first oxide film 22, and the second polycrystalline silicon film 21b are successively etched, the resist mask 26 is removed, and a P + -type ion implantation opening region 27 is formed as shown in FIG. Form. In this case, although not shown, after removing second polycrystalline silicon film 21b, gate oxide film 7 exposed below opening region 27 may be further removed. Next, as shown in FIG. 6, impurity ions of the opposite conductivity type (P-type in this embodiment) are implanted into the N − -type silicon epitaxial layer 2 from the opening region 27 using an ion implantation technique, and a P + -type base is formed. A region 5a (immediately after impurity ion implantation) is formed.
【００３３】次に図７及び図８は、第４工程を説明する
ための断面図である。図７に示すように、ウェットエッ
チング（例えばフッ化アンモニウム）等で第２酸化膜２
５をエッチング除去し、Ｐ型イオン注入用の開口領域２
８を形成する。次に図８に示すように、第１多結晶シリ
コン膜２１ａ上の窒化シリコン膜２３をＲＩＥによるド
ライエッチング技術を用いてエッチングする。次にウェ
ットもしくはドライエッチングにて第１多結晶シリコン
膜２１ａ上の第１酸化膜２２をエッチングする。Next, FIG. 7 and FIG. 8 are sectional views for explaining the fourth step. As shown in FIG. 7, the second oxide film 2 is formed by wet etching (for example, ammonium fluoride) or the like.
5 is removed by etching to form an opening region 2 for P-type ion implantation.
8 is formed. Next, as shown in FIG. 8, the silicon nitride film 23 on the first polycrystalline silicon film 21a is etched using a dry etching technique by RIE. Next, the first oxide film 22 on the first polycrystalline silicon film 21a is etched by wet or dry etching.
【００３４】次に図９及び図１０は、第５工程を説明す
るための断面図である。図９に示すように、ゲート電極
８となる第１多結晶シリコン膜２１ａをマスクとして、
イオン注入技術を用い、開口部２８よりＰ型イオンを打
ち込み、Ｐ型チャネル部ベース領域（不純物イオン注入
直後）４ｂを形成する。Next, FIGS. 9 and 10 are sectional views for explaining the fifth step. As shown in FIG. 9, the first polycrystalline silicon film 21a serving as the gate electrode 8 is used as a mask.
Using an ion implantation technique, P-type ions are implanted through the opening 28 to form a P-type channel portion base region (immediately after impurity ion implantation) 4b.
【００３５】図９に示すＰ+ 型領域５ａとＰ型領域４ｂ
との形成は、従来技術のように個々のマスク合わせを用
いないで、前述のように自己整合的に形成される開口部
２７及び２８により形成される。従ってＰ+ 型領域５ａ
は、Ｐ型領域４ｂの中央に正確に形成でき、かつ両領域
の左右（図面上）の間隔ａを等しくすることができる。The P + type region 5a and the P type region 4b shown in FIG.
Is formed by the openings 27 and 28 which are formed in a self-aligned manner as described above without using individual mask alignment as in the prior art. Therefore, the P + type region 5a
Can be formed accurately at the center of the P-type region 4b, and the distance a between the left and right sides (on the drawing) of both regions can be equalized.
【００３６】次に図１０に示すように、熱処理を行な
い、Ｐ型領域４ｂ及びＰ+ 型領域５ａの不純物拡散を行
ない、Ｐ型チャネル部ベース領域（反対導電型低不純物
濃度領域）４及びＰ+ 型ベース領域５を形成する。Next, as shown in FIG. 10, a heat treatment is performed to diffuse the impurities in the P-type region 4b and the P + -type region 5a. A + type base region 5 is formed.
【００３７】次に公知の方法により、ゲート電極８をマ
スクとして、イオン注入技術を用い、開口部２８よりＮ
型イオンを注入し、熱拡散してＮ+ 型ソース領域（一導
電型高不純物濃度領域）６を形成するが、この時Ｎ+ 型
ソース領域６はＰ+ 型ベース領域５上の一部が表面に出
るように形成する。Next, according to a known method, using the gate electrode 8 as a mask, ion
Type ions are implanted and thermally diffused to form an N + -type source region (one conductivity type high impurity concentration region) 6. At this time, the N + -type source region 6 partially covers the P + -type base region 5. It is formed so as to come out to the surface.
【００３８】また図２及び図３に示すように、第１多結
晶シリコン膜２１ａと第２多結晶シリコン膜２１ｂとの
間隔２４ｃは、Ｐ+ 型ベース領域５の横方向拡散距離の
みを考慮して決めることができるので、Ｐ型チャネル部
ベース領域４を形成するときのＰ+ 型ベース領域５の横
方向拡散を、Ｎ+ 型ソース領域６端（図１０の○印）に
接して形成できる。As shown in FIGS. 2 and 3, the distance 24c between the first polysilicon film 21a and the second polysilicon film 21b is determined by considering only the lateral diffusion distance of the P + type base region 5. The lateral diffusion of the P + -type base region 5 when forming the P-type channel base region 4 can be formed in contact with the end of the N + -type source region 6 (indicated by a circle in FIG. 10). .
【００３９】以下公知の方法により例えばＣＶＤ法によ
り層間絶縁膜９（図１１参照）を堆積した後、ＰＥＰ技
術により、Ｎ+ 型ソース領域６の一部と、表面に露出す
るＰ+ 型ベース領域５とに開口するコンタクトホ―ルを
形成し、Ａl 金属を堆積し、パターニングしてソース電
極１０を形成する。After depositing an interlayer insulating film 9 (see FIG. 11) by, for example, the CVD method by a known method, a part of the N + type source region 6 and the P + type base region exposed on the surface are formed by the PEP technique. Then, a contact hole having an opening is formed, and Al metal is deposited and patterned to form a source electrode 10.
【００４０】以上請求項１に係る実施例について述べた
が、その効果等について以下説明する。前述のように本
発明の主要な目的は、寄生バイポーラトランジスタの動
作を生じさせにくくすることであり、そのためには寄生
バイポーラトランジスタのベース領域の拡がり抵抗ＲB
を小さくすること、すなわち図１３に示す距離ｂ（Ｎ+
型ソース領域６の端縁とＰ+ 型ベース領域端との距離）
を小さくすることが必要で、ｂ＝ 0とすることが最も望
ましい。他方、チャネル形成領域４ａの長さ（チャネル
長）ｃは、ゲート電極８をマスクとするＰ型チャネル部
ベース領域４及びＮ+ 型ソース領域６とのそれぞれの横
方向拡散距離の差として形成されるのでチャネル長ｃの
変動は少なく、一定と考えて差し支えない。従って主要
目的を達成するためには、Ｐ型チャネル部ベース領域４
とＰ+ 型ベース領域５とのそれぞれの横方向拡散距離の
差（ｃ＋ｂ）を制御してｃに等しくする必要がある。The embodiment according to claim 1 has been described above, and its effects will be described below. Primary object of the present invention as described above is to hardly cause operation of the parasitic bipolar transistor, the spreading resistance R B of the base region of the parasitic bipolar transistor in order that
Is reduced, that is, the distance b (N +
(Distance between the edge of the mold source region 6 and the end of the P + type base region)
Needs to be reduced, and it is most preferable that b = 0. On the other hand, the length (channel length) c of the channel forming region 4a is formed as a difference between a lateral diffusion distance between the P-type channel portion base region 4 and the N + type source region 6 using the gate electrode 8 as a mask. Therefore, the fluctuation of the channel length c is small and may be considered constant. Therefore, in order to achieve the main purpose, the P-type channel portion base region 4
It is necessary to control the difference (c + b) between the respective lateral diffusion distances of the P + -type base region 5 and the P + -type base region 5 to be equal to c.
【００４１】従来技術では図１４に示すように、Ｐ型チ
ャネル部ベース領域４とＰ+ 型チャネル領域５とは、個
々のＰＥＰ技術により開口した開口部１３及び１２を用
いて形成しているため、開口部１３の外周縁と開口部１
２の外周縁との距離ａには、マスク合わせずれを考慮し
た余分の距離を必要とする。従ってベース抵抗ＲB を小
さくするのには限界がある。In the prior art, as shown in FIG. 14, the P-type channel portion base region 4 and the P + -type channel region 5 are formed by using openings 13 and 12 opened by individual PEP techniques. , The outer peripheral edge of the opening 13 and the opening 1
The distance a from the outer peripheral edge 2 requires an extra distance in consideration of mask misalignment. Therefore to reduce the base resistance R B is limited.
【００４２】他方上記実施例においては、図２または図
３に示すようにＰＥＰ技術によって開口領域２４を形成
した後、第２多結晶シリコン膜２１ｂ等を除去して、開
口領域２７を形成し、さらに第２酸化膜２５を除去して
開口領域２８を形成する。開口領域２７，２８はいずれ
も自己整合技術で開口されるもので、マスク合わせ精度
を考慮する必要はない。従って図１３に示す距離ｂはＰ
+ 型ベース領域の横方向の拡散精度のみにより決められ
るので、距離ｂを、実質的に 0とすること（図１０参
照）ができる。On the other hand, in the above embodiment, as shown in FIG. 2 or FIG. 3, after the opening region 24 is formed by the PEP technique, the second polycrystalline silicon film 21b and the like are removed to form the opening region 27. Furthermore, the opening region 28 is formed by removing the second oxide film 25. Each of the opening regions 27 and 28 is opened by a self-alignment technique, and there is no need to consider mask alignment accuracy. Therefore, the distance b shown in FIG.
Since the distance b is determined only by the diffusion accuracy in the lateral direction of the + type base region, the distance b can be made substantially 0 (see FIG. 10).
【００４３】これにより従来構造に比べてベース抵抗Ｒ
B を大幅に低減させることができ、寄生バイポーラトラ
ンジスタの動作を生じさせにくくし、破壊に強いＭＯＳ
ＦＥＴとすることができる。また前述のようにＰ型チャ
ネル部ベース領域４とＰ+ 型ベース領域５との形成に際
しマスク合わせのズレを考慮する必要がなく、素子の微
細化ができると共にＰ型チャネル部ベース領域４の中心
に自己整合でＰ+ 型ベース領域５を形成できるので、ベ
ース抵抗ＲB のバラツキがなくなり、バランスのとれた
素子を形成できる。As a result, the base resistance R
B can be greatly reduced, it is difficult to cause the operation of the parasitic bipolar transistor, and the MOS is resistant to destruction.
It can be an FET. Further, as described above, it is not necessary to consider the misalignment of the mask when forming the P-type channel portion base region 4 and the P + -type base region 5, so that the device can be miniaturized and the center of the P-type channel portion base region 4 can be formed. can be formed a P + -type base region 5 by self-alignment with, there is no variation in the base resistance R B, it can be formed a consistent element of balance.
【００４４】次に請求項２に係る製造方法の実施例で
は、前記実施例の第１工程における多結晶シリコン膜２
１の堆積時に不純物、例えばヒ素、リン等をドープす
る。この多結晶シリコン膜２１は、前記実施例に示すよ
うに後工程で第１多結晶シリコン膜２１ａとして残さ
れ、ゲート電極８として機能するので、あらかじめ不純
物をドープして、導電性膜としておけば、請求項１に係
る製造方法の効果と共に、工程の短縮等を計ることがで
きる。Next, in an embodiment of the manufacturing method according to the second aspect, the polycrystalline silicon film 2 in the first step of the above embodiment is provided.
At the time of depositing 1, impurities such as arsenic and phosphorus are doped. Since the polycrystalline silicon film 21 is left as a first polycrystalline silicon film 21a in a later step and functions as the gate electrode 8 as shown in the above-described embodiment, the polycrystalline silicon film 21 is doped with impurities in advance to form a conductive film. In addition to the effects of the manufacturing method according to the first aspect, the number of steps can be reduced.
【００４５】次に請求項３に係る製造方法の実施例は、
上記請求項２に係る実施例の第４工程において、図７に
示すように第２酸化膜２５を除去した後、ゲート電極８
となる第１多結晶シリコン膜２１ａ上の窒化シリコン膜
２３及び第１酸化膜２２を除去しないで残したものであ
る。このようにすることにより、請求項１に係る製造方
法の効果を得ると同時に、工程短縮ができ、またゲート
電極８とソース電極１０との絶縁性を従来よりも良くす
ることができる。Next, an embodiment of the manufacturing method according to claim 3 is as follows.
In the fourth step of the embodiment according to claim 2, after removing the second oxide film 25 as shown in FIG.
The silicon nitride film 23 and the first oxide film 22 on the first polycrystalline silicon film 21a to be formed are left without being removed. By doing so, the effect of the manufacturing method according to claim 1 can be obtained, and at the same time, the steps can be shortened, and the insulation between the gate electrode 8 and the source electrode 10 can be improved as compared with the conventional case.
【００４６】次に請求項４に係る製造方法の実施例は、
請求項１に係る実施例の第４工程で行なう第１多結晶シ
リコン膜２１ａ上の窒化シリコン膜２３及び第１酸化膜
２２の除去を、その前の第３工程で第２多結晶シリコン
膜２１ｂ上の窒化シリコン膜２３及び第１酸化膜２２を
除去するとき、同時に行なうものである。これにより請
求項１に係る製造方法の効果を得ると同時に工程短縮が
できる。Next, an embodiment of the manufacturing method according to claim 4 is as follows.
The removal of the silicon nitride film 23 and the first oxide film 22 on the first polycrystalline silicon film 21a in the fourth step of the embodiment according to the first embodiment is performed in a third step before the second polycrystalline silicon film 21b. The removal is performed simultaneously when the upper silicon nitride film 23 and the first oxide film 22 are removed. Thereby, the effect of the manufacturing method according to the first aspect is obtained, and the process can be shortened.
【００４７】上記実施例のＭＯＳＦＥＴはＮチャネル型
に関して説明したが、一導電型をＰ型、反対導電型をＮ
型としたＰチャネル型ＭＯＳＦＥＴに対しても、本発明
を適用できることは勿論である。Although the MOSFET of the above embodiment has been described with respect to the N-channel type, one conductivity type is P-type and the opposite conductivity type is N-type.
It is needless to say that the present invention can also be applied to a p-channel type MOSFET.
【００４８】前述した素子は、二重拡散型ＭＯＳＦＥＴ
であるが、前記実施例でＮ+ 型シリコン半導体基板１を
Ｐ+ 型シリコン半導体基板としたＩＧＢＴ（Insulated
GateBipolar Transister ）についても、本発明を適用
することができる。The above-mentioned element is a double diffusion type MOSFET.
However, the IGBT (Insulated) in which the N + type silicon semiconductor substrate 1 is a P + type silicon semiconductor substrate in the above embodiment.
The present invention can be applied to a gate bipolar transistor.
【００４９】[0049]
【発明の効果】これまで詳述したように、本発明によ
り、半導体装置特に二重拡散型ＭＯＳＦＥＴに、構造的
に存在する寄生バイポーラトランジスタの動作を生じさ
せにくくし、破壊に強いＭＯＳＦＥＴとし、またチャネ
ル部ベース領域と高濃度ベース領域との形成に際し、マ
スク合わせのズレを考慮する必要がなく素子の微細化が
できると共にベース拡散抵抗のアンバランス性が改善さ
れ、また工程の短縮と、ゲート・ソース間絶縁性の向上
が得られる半導体装置の製造方法を提供することができ
た。As described above in detail, according to the present invention, a semiconductor device, in particular, a double-diffused MOSFET, is less likely to cause the operation of a structurally existing parasitic bipolar transistor, and is a MOSFET resistant to destruction. In forming the channel base region and the high-concentration base region, it is not necessary to consider the misalignment of the mask, so that the device can be miniaturized and the unbalance of the base diffusion resistance is improved. It is possible to provide a method for manufacturing a semiconductor device capable of improving the insulation between sources.
【図１】本発明の実施例である二重拡散型ＭＯＳＦＥＴ
の製造方法の第１工程を説明するＭＯＳＦＥＴの断面図
である。FIG. 1 shows a double-diffused MOSFET according to an embodiment of the present invention.
FIG. 10 is a cross-sectional view of a MOSFET, illustrating a first step in the manufacturing method.
【図２】図１の第１工程に続く第２工程を説明するＭＯ
ＳＦＥＴの断面図である。FIG. 2 is an MO illustrating a second step following the first step in FIG. 1;
It is sectional drawing of SFET.
【図３】図２に続く第２工程を説明するＭＯＳＦＥＴの
断面図である。FIG. 3 is a cross-sectional view of the MOSFET explaining a second step following FIG. 2;
【図４】図３に続く第３工程を説明するＭＯＳＦＥＴの
断面図である。FIG. 4 is a cross-sectional view of the MOSFET explaining a third step following FIG. 3;
【図５】図４に続く第３工程を説明するＭＯＳＦＥＴの
断面図である。FIG. 5 is a cross-sectional view of the MOSFET explaining a third step following FIG. 4;
【図６】図５に続く第３工程を説明するＭＯＳＦＥＴの
断面図である。FIG. 6 is a cross-sectional view of the MOSFET explaining a third step following FIG. 5;
【図７】図６に続く第４工程を説明するＭＯＳＦＥＴの
断面図である。FIG. 7 is a cross-sectional view of the MOSFET explaining a fourth step following FIG. 6;
【図８】図７に続く第４工程を説明するＭＯＳＦＥＴの
断面図である。FIG. 8 is a cross-sectional view of the MOSFET explaining a fourth step following FIG. 7;
【図９】図８に続く第５工程を説明するＭＯＳＦＥＴの
断面図である。FIG. 9 is a cross-sectional view of the MOSFET explaining a fifth step following FIG. 8;
【図１０】図９に続く第５工程を説明するＭＯＳＦＥＴ
の断面図である。FIG. 10 is a view for explaining a fifth step following FIG. 9;
FIG.
【図１１】従来の二重拡散型ＭＯＳＦＥＴの断面図であ
る。FIG. 11 is a sectional view of a conventional double diffusion type MOSFET.
【図１２】図１１に示す二重拡散型ＭＯＳＦＥＴの等価
回路図である。FIG. 12 is an equivalent circuit diagram of the double diffusion type MOSFET shown in FIG.
【図１３】従来の二重拡散型ＭＯＳＦＥＴの問題点を説
明する部分断面図である。FIG. 13 is a partial cross-sectional view illustrating a problem of a conventional double-diffused MOSFET.
【図１４】同図（ａ）は、従来の二重拡散型ＭＯＳＦＥ
Ｔの製造工程を示す断面図、同図（ｂ）は同図（ａ）に
続く製造工程を示す断面図である。FIG. 14A shows a conventional double diffusion type MOSFE.
FIG. 2B is a cross-sectional view showing a manufacturing process of T, and FIG. 2B is a cross-sectional view showing a manufacturing process following FIG.
【図１５】従来の二重拡散型ＭＯＳＦＥＴの問題点を説
明する断面図である。FIG. 15 is a cross-sectional view illustrating a problem of a conventional double diffusion type MOSFET.
１ Ｎ+ 型シリコン半導体基板（Ｎ+ 型ドレイン領
域） ２ Ｎ- 型シリコンエピタキシャル層（Ｎ- 型ドレ
イン領域） ３ ドレイン電極 ４ Ｐ型チャネル部ベース領域 ４ａ チャネル形成領域 ４ｂ 不純物注入直後のＰ型チャネル部ベース領域 ５ Ｐ+ 型ベース領域 ５ａ 不純物注入直後のＰ+ 型ベース領域 ６ Ｎ+ 型ソース領域 ７ ゲート酸化膜 ８ ゲート電極 ９ 層間絶縁膜 １０ ソース電極 ２１ 多結晶シリコン膜（領域） ２１ａ 第１多結晶シリコン膜（領域） ２１ｂ 第２多結晶シリコン膜（領域） ２２ 第１酸化膜 ２３ 窒化シリコン膜 ２４ 開口領域 ２５ 第２酸化膜 ２６ レジストマスク（パターン） ２７ 開口領域（Ｐ+ 型イオン注入用） ２８ 開口領域（Ｐ型イオン注入用）Reference Signs List 1 N + type silicon semiconductor substrate (N + type drain region) 2 N − type silicon epitaxial layer (N − type drain region) 3 Drain electrode 4 P type channel base region 4 a Channel formation region 4 b P type channel immediately after impurity implantation part base region 5 P + -type base region 5a impurity implantation immediately after the P + -type base region 6 N + -type source region 7 gate oxide film 8 the gate electrode 9 interlayer insulating film 10 source electrode 21 of polycrystalline silicon film (regions) 21a first Polycrystalline silicon film (region) 21b Second polycrystalline silicon film (region) 22 First oxide film 23 Silicon nitride film 24 Open region 25 Second oxide film 26 Resist mask (pattern) 27 Open region (for P + type ion implantation) ) 28 Open area (for P-type ion implantation)
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−132481（ＪＰ，Ａ) 特開 平１−120869（ＪＰ，Ａ) 特開 平２−54539（ＪＰ，Ａ) 特表 昭63−503027（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-63-132481 (JP, A) JP-A-1-120869 (JP, A) JP-A-2-54539 (JP, A) 503027 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 21/336
Claims (4)
化膜、多結晶シリコン膜、第１酸化膜及び窒化シリコン
膜をこの順に逐次積層する第１工程と、前記窒化シリコ
ン膜及び第１酸化膜を選択的に除去開口し、この開口領
域の前記多結晶シリコン膜を酸化して第２酸化膜を形成
し、この第２酸化膜により、前記多結晶シリコン膜領域
を互いに所定距離隔てて対向する第１多結晶シリコン膜
領域と第２多結晶シリコン膜領域とに分割する第２工程
と、前記第２多結晶シリコン膜領域上の窒化シリコン
膜、第１酸化膜及び多結晶シリコン膜を除去開口、或い
はさらにこの開口領域のゲート酸化膜をも除去し、この
開口部より不純物をドープして前記シリコン半導体基板
内に反対導電型高不純物濃度領域を形成する第３工程
と、前記第２酸化膜、並びに第１多結晶シリコン膜領域
上の窒化シリコン膜及び第１酸化膜を除去する第４工程
と、前記第１多結晶シリコン膜をマスクとして不純物を
ドープし、前記シリコン半導体基板内に反対導電型低不
純物濃度領域及びこの領域内に位置する一導電型高不純
物濃度領域をそれぞれ形成する第５工程とを含むことを
特徴とする半導体装置の製造方法。A first step of sequentially stacking a gate oxide film, a polycrystalline silicon film, a first oxide film, and a silicon nitride film on a one-conductivity-type silicon semiconductor substrate in this order; and the silicon nitride film and the first oxide film. Is selectively removed, and the polycrystalline silicon film in the opening region is oxidized to form a second oxide film. The second oxide film opposes the polycrystalline silicon film regions at a predetermined distance from each other. A second step of dividing into a first polysilicon film region and a second polysilicon film region, and an opening for removing the silicon nitride film, the first oxide film and the polysilicon film on the second polysilicon film region Or a third step of further removing the gate oxide film in the opening region and doping impurities from the opening to form an opposite conductivity type high impurity concentration region in the silicon semiconductor substrate; and , And a fourth step of removing the silicon nitride film and the first oxide film on the first polycrystalline silicon film region, and doping impurities using the first polycrystalline silicon film as a mask to form an opposite conductivity type in the silicon semiconductor substrate. Forming a low-impurity-concentration region and a one-conductivity-type high-impurity-concentration region located in the low-impurity-concentration region, respectively.
物をドープした多結晶シリコン膜である請求項１記載の
半導体装置の製造方法。2. The method according to claim 1, wherein the polycrystalline silicon film in the first step is a polycrystalline silicon film doped with impurities.
結晶シリコン膜領域上の窒化シリコン膜及び第１酸化膜
を除去しないで残す請求項２記載の半導体装置の製造方
法。3. The method according to claim 2, wherein the fourth step removes the second oxide film and leaves the silicon nitride film and the first oxide film on the first polycrystalline silicon film region without removing them. .
窒化シリコン膜及び第１酸化膜の除去が、第３工程の第
２多結晶シリコン膜領域上の窒化シリコン膜及び第１酸
化膜を除去するときになされる請求項１または請求項２
記載の半導体装置の製造方法。4. The step of removing the silicon nitride film and the first oxide film on the first polysilicon film region in the fourth step is performed by removing the silicon nitride film and the first oxide film on the second polysilicon film region in the third step. 3. The method according to claim 1, wherein the film is removed.
The manufacturing method of the semiconductor device described in the above.
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