JP3224340B2 - Source follower circuit - Google Patents
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Description
【0001】[0001]
【発明の属する技術分野】この発明は、ソースフォロワ
回路、特に差動信号で動作するソースフォロワ回路に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a source follower circuit, and more particularly, to a source follower circuit that operates on a differential signal.
【0002】[0002]
【従来の技術】近年、高速光通信に使用されるディジタ
ル回路が種々に開発されているが、微小信号出力を増幅
して次段の論理回路に与える場合等に、ソースフォロワ
回路が広く使用される。この種のソースフォロワ回路の
一例が下記の文献に開示されている。2. Description of the Related Art In recent years, various digital circuits used for high-speed optical communication have been developed. However, when a small signal output is amplified and given to a next-stage logic circuit, a source follower circuit is widely used. You. An example of this type of source follower circuit is disclosed in the following document.
【0003】松尾,瀬下,脇本,北浦,寺田,「SCF
L回路によるT−FFの高速化検討」(1993年電子
情報通信学会春季大会,1993,p.5-167) 図2は、このような従来の差動動作するソースフォロワ
回路の一構成例を示す図である。このソースフォロワ回
路は、4つのn型デプレッション型電界効果トランジス
タFET1、FET2、FET3及びFET4と、2つ
の抵抗5及び抵抗6を有している。ここで、INはFE
T1のゲートに接続された入力端子11に供給される正
相信号、INBはFET2のゲートに接続された入力端
子12に供給される逆相信号、OUTはFET1のソー
スとFET3のドレインに接続された出力端子13から
出力される正相信号、OUTBはFET2のソースとF
ET4のドレインに接続された出力端子14から出力さ
れる逆相信号である。FET1のドレインとFET2の
ドレインは電源端子15に接続され、FET3のゲート
とFET4のゲートはバイアス端子16に接続され、F
ET3のソースは抵抗5の一方の端子に接続され、抵抗
5の他方の端子は接地され、FET4のソースは抵抗6
の一方の端子に接続され、抵抗6の他方の端子は接地さ
れている。[0003] Matsuo, Seshita, Wakimoto, Kitaura, Terada, "SCF
Study of High-speed T-FF by L Circuit "(1993 IEICE Spring Conference, 1993, pp. 5-167) FIG. 2 shows an example of such a conventional differentially operated source follower circuit. FIG. This source follower circuit has four n-type depletion type field effect transistors FET1, FET2, FET3 and FET4, and two resistors 5 and 6. Where IN is FE
A positive-phase signal supplied to the input terminal 11 connected to the gate of T1, INB is a negative-phase signal supplied to the input terminal 12 connected to the gate of FET2, and OUT is connected to the source of FET1 and the drain of FET3. OUTB, which is output from the output terminal 13, is connected between the source of the FET 2 and F
This is a reverse-phase signal output from the output terminal 14 connected to the drain of ET4. The drain of FET1 and the drain of FET2 are connected to a power supply terminal 15, the gate of FET3 and the gate of FET4 are connected to a bias terminal 16,
The source of ET3 is connected to one terminal of resistor 5, the other terminal of resistor 5 is grounded, and the source of FET 4 is
, And the other terminal of the resistor 6 is grounded.
【0004】このソースフォロワ回路では、FET1と
FET2は同じ特性を持つものとし、FET3とFET
4は同じ特性を持つものとし、抵抗5と抵抗6は同じ抵
抗値を持つものとする。バイアス端子16には一定の電
圧VG が印加されているものとする。In this source follower circuit, FET1 and FET2 have the same characteristics, while FET3 and FET3
4 have the same characteristics, and the resistors 5 and 6 have the same resistance value. The bias terminal 16 is assumed a constant voltage V G is applied.
【0005】FET1及びFET2はドレイン接地回路
として動作し、FET3と抵抗5及びFET4と抵抗6
は電流源として動作する。入力端子11に正相信号IN
が入力され、入力端子12に逆相信号INBが入力され
るとき、出力端子13及び14からは正相信号OUT、
逆相信号OUTBが出力される。従って、図2の回路
は、差動信号で動作するソースフォロワ回路として使用
されるものである。The FET 1 and the FET 2 operate as a common drain circuit, and the FET 3 and the resistor 5 and the FET 4 and the resistor 6
Operates as a current source. The positive-phase signal IN is applied to the input terminal 11.
Is input to the input terminal 12 and the negative-phase signal INB is input to the input terminal 12, the positive-phase signal OUT,
An out-of-phase signal OUTB is output. Therefore, the circuit of FIG. 2 is used as a source follower circuit that operates with a differential signal.
【0006】[0006]
【発明が解決しようとする課題】しかしながら、上記構
成のソースフォロワ回路が差動信号で動作する場合に
は、電流源として動作するFET3及びFET4のドレ
イン電圧が出力端子13、14の変化となる。ここで、
例えばFET3やFET4のドレインコンダクタンスg
d が0であれば、ソースフォロワ回路の利得は1になっ
て、入力端子11、12の振幅変化はそのまま出力端子
13、14に伝達される。しかし実際には、ドレインコ
ンダクタンスgd が0ではあり得ないので、入力信号振
幅に対して出力信号振幅は減少する。すなわち、ドレイ
ン電圧の変化に対するドレイン電流I1 ,I2 の変化
は、ソースフォロワ回路の損失となり、ソースフォロワ
回路の利得が減少してしまうという問題があった。However, when the source follower circuit having the above configuration operates with a differential signal, the drain voltages of the FETs 3 and 4 operating as current sources change the output terminals 13 and 14. here,
For example, the drain conductance g of FET3 or FET4
If d is 0, the gain of the source follower circuit becomes 1, and the amplitude change of the input terminals 11 and 12 is transmitted to the output terminals 13 and 14 as it is. However, in practice, since the drain conductance gd cannot be 0, the output signal amplitude decreases with respect to the input signal amplitude. That is, a change in the drain currents I 1 and I 2 with respect to a change in the drain voltage results in a loss of the source follower circuit, and there is a problem that the gain of the source follower circuit decreases.
【0007】この発明は、上述のような課題を解決する
ためになされたもので、その目的は、利得の減少率が少
ないソースフォロワ回路を提供することである。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a source follower circuit having a small gain reduction rate.
【0008】[0008]
【課題を解決するための手段】本発明に係るソースフォ
ロワ回路は、正相信号がゲートに供給される第1の電界
効果トランジスタ(以下、FETという。)と、逆相信
号がゲートに供給される第2のFETと、前記第1のF
ETのソースにドレインが接続される第3のFETと、
前記第2のFETのソースにドレインが接続される第4
のFETと、前記第1のFETのドレインと前記第2の
FETのドレインに接続される電源と、前記第1と第3
のFETの接続点からの正相信号を出力する第1の出力
端子と、前記第2と第4のFETの接続点からの逆相信
号を出力する第2の出力端子とを有してなるソースフォ
ロワ回路において、前記第3のFETのソースは第1の
抵抗の一方の端子と前記第4のFETのゲートに接続さ
れ、前記第4のFETのソースは第2の抵抗の一方の端
子と前記第3のFETのゲートに接続され、前記第1、
第2の抵抗の他方の端子は接地されている。In the source follower circuit according to the present invention, a first field effect transistor (hereinafter, referred to as FET) to which a positive-phase signal is supplied to a gate and a negative-phase signal to be supplied to a gate. A second FET, and the first F
A third FET having a drain connected to the source of ET;
A fourth FET having a drain connected to a source of the second FET;
And a power supply connected to the drain of the first FET and the drain of the second FET;
And a second output terminal for outputting a negative-phase signal from the connection point between the second and fourth FETs. In the source follower circuit, the source of the third FET is connected to one terminal of a first resistor and the gate of the fourth FET, and the source of the fourth FET is connected to one terminal of a second resistor. Connected to the gate of the third FET;
The other terminal of the second resistor is grounded.
【0009】[0009]
【発明の実施の形態】以下、添付した図面を参照して、
この発明の実施形態を説明する。BRIEF DESCRIPTION OF THE DRAWINGS FIG.
An embodiment of the present invention will be described.
【0010】図1は、この発明のソースフォロワ回路を
示す図である。このソースフォロワ回路は、従来のソー
スフォロワ回路と同様に、4つのn型デプレッション型
電界効果トランジスタFET1、FET2、FET3及
びFET4と、2つの抵抗5及び抵抗6を有している。
ここで、それぞれ端子11〜14における正相信号I
N、逆相信号INB、正相信号0UT、及び逆相信号0
UTBは、従来のものと同様である。図2のものと異な
る点は、FET3のソースが抵抗5の一方の端子とだけ
でなくFET4のゲートにも接続され、またFET4の
ソースが抵抗6の一方の端子とだけでなくFET3のゲ
ートにも接続されていることである。FIG. 1 is a diagram showing a source follower circuit according to the present invention. This source follower circuit has four n-type depletion type field effect transistors FET1, FET2, FET3, and FET4, and two resistors 5 and 6 like the conventional source follower circuit.
Here, the in-phase signal I at the terminals 11 to 14, respectively.
N, negative-phase signal INB, positive-phase signal 0UT, and negative-phase signal 0
UTB is similar to the conventional one. 2 in that the source of FET3 is connected not only to one terminal of resistor 5 but also to the gate of FET4, and the source of FET4 is connected not only to one terminal of resistor 6 but also to the gate of FET3. Is also connected.
【0011】このソースフォロワ回路では、FET1と
FΕT2は同じ特性を持つものとし、FET3とFET
4は同じ特性を持つものとし、抵抗5と抵抗6は同じ抵
抗値を持つものとする。In this source follower circuit, FET1 and FΕT2 have the same characteristics, and FET3 and FET
4 have the same characteristics, and the resistors 5 and 6 have the same resistance value.
【0012】いま、FET3及びFET4の相互コンダ
クタンスをgm とし、FET3及びFET4のドレイン
コンダクタンスをgd とし、FET3及びFET4のし
きい値電圧をVTHとすれば、FETのドレインソース間
に流れる電流Idsは、 Ids=gm (Vg −Vs −VTH)+gd (Vd −Vs ) と表わすことができる。ここで、Vd 、Vg 、Vsはそ
れぞれドレイン、ゲート、ソース電圧である。したがっ
て、抵抗5及び抵抗6の抵抗値をrとし、FET3のド
レイン電圧をVd1 とし、FET4のドレイン電圧をVd
2とした場合には、FET3のドレイン電流I1 、FE
T4のドレイン電流I2 は、 I1 =gm (r・I2 −r・I1 −VTH)+gd (Vd1
−r・I1 ) I2 =gm (r・I1 −r・I2 −VTH)+gd (Vd2
−r・I2 ) となる。これらの式をドレイン電流I1 、I2 について
整理すると、 I1 ={gm ・gd ・r・V2 +(gd +gm ・gd ・
r+gd 2・r)・V1−(gm +2gm 2・r+gm ・gd
・r)・VTH}/(1+2gm ・r+2gd ・r+2
gm ・gd ・r2 +gd 2・r2 )} 同様にFET4のドレイン電流I2 は次式のように記述
される。[0012] Now, the transconductance of FET3 and FET4 and g m, the drain conductance of FET3 and FET4 and g d, if the threshold voltage of FET3 and FET4 and V TH, the current flowing between the drain and the source of the FET Ids can be expressed as Ids = g m (Vg -Vs -V TH) + g d (Vd -Vs). Here, Vd, Vg, and Vs are drain, gate, and source voltages, respectively. Therefore, the resistance values of the resistors 5 and 6 are represented by r, the drain voltage of the FET 3 is represented by Vd1, and the drain voltage of the FET4 is represented by Vd.
2 , the drain current I 1 of FET 3 and FE
Drain current I 2 of T4 is, I 1 = g m (r · I 2 -r · I 1 -V TH) + g d (Vd 1
−r · I 1 ) I 2 = g m (r · I 1 −r · I 2 −V TH ) + g d (Vd 2
−r · I 2 ). When these expressions are arranged for drain currents I 1 and I 2 , I 1 = {g m · g d · r · V 2 + (g d + g m · g d ·
r + g d 2 · r) · V 1 - (g m + 2g m 2 · r + g m · g d
・ R) ・ V TH } / (1 + 2g m・ r + 2g d・ r + 2
g m · g d · r 2 + g d 2 · r 2 )} Similarly, the drain current I 2 of the FET 4 is described as follows.
【0013】I2 ={gm ・gd ・r・V1 +(gd +
gm ・gd ・r+gd 2・r)・V2−(gm +2gm 2・
r+gm ・gd ・r)・VTH}/(1+2gm ・r+2
gd ・r+2gm ・gd ・r2 +gd 2・r2 )} ここで、FET1,FET2のオンオフによって規定さ
れるドレイン電圧V1とV2 は、このソースフォロワ回
路が差動信号で動作することから、dV1 /dV2 =d
V2 /dV1 =−1となり、ドレイン電圧V1 の変化に
対するドレイン電流I1 の変化、及びドレイン電圧V2
の変化に対するドレイン電流I2 の変化を、次のように
記述することができる。I 2 = {g m · g d · r · V 1 + (g d +
g m · g d · r + g d 2 · r) · V 2- (g m + 2 g m 2 ·
r + g m · g d · r) · V TH } / (1 + 2 g m · r + 2
g d · r + 2 g m · g d · r 2 + g d 2 · r 2 )} Here, the drain voltages V 1 and V 2 defined by the on / off of the FET 1 and the FET 2 are different from each other. Therefore, dV 1 / dV 2 = d
V 2 / dV 1 = −1, the change in the drain current I 1 with respect to the change in the drain voltage V 1 , and the change in the drain voltage V 2
Change in the drain current I 2 for the change can be described as follows.
【0014】 dI1 /dV1 =gd /{1+r・(2gm +gd )} …(1) dI2 /dV2 =gd /{1+r・(2gm +gd )} …(2) ところで、図2に示す従来のソースフォロワ回路では、
FET3及びFET4の相互コンダクタンスをgm と
し、FET3及びFET4のドレインコンダクタンスを
gd とし、FET3及びFET4のしきい値電圧をVTH
とし、抵抗5及び抵抗6の抵抗値をrとし、バイアス端
子16に印加される一定電圧をVG とし、FET3のド
レイン電圧をV1 とし、FET4のドレイン電圧をV2
とし、FET3のドレイン電流をI1 とし、FET4の
ドレイン電流をI2 とすると、I1は次式のように記述
される。DI 1 / dV 1 = g d / {1 + r · (2 g m + g d )} (1) dI 2 / dV 2 = g d / {1 + r · (2 g m + g d )} (2) In the conventional source follower circuit shown in FIG.
The transconductance of FET3 and FET4 and g m, the drain conductance of FET3 and FET4 and g d, the threshold voltage of FET3 and FET4 V TH
And, the resistance of the resistor 5 and the resistor 6 and r, the constant voltage applied to the bias terminal 16 and V G, the drain voltage of FET3 and V 1, the drain voltage of the FET 4 V 2
Assuming that the drain current of the FET 3 is I 1 and the drain current of the FET 4 is I 2 , I 1 is described as follows.
【0015】I1 ={gd ・V1 /(1+gm ・r+g
d ・r)}+{gm ・VG /(1+gm ・r+gd ・
r)}−{gm ・VTH/(1+gm ・r+gd ・r)} これより、V1 の変化に対するI1 の変化は次式のよう
に記述される。I 1 = {g d · V 1 / (1 + g m · r + g
d · r)} + {g m · V G / (1 + g m · r + g d ·
r) {− {g m · V TH / (1 + g m · r + g d · r)} From this, the change of I 1 with respect to the change of V 1 is described as the following equation.
【0016】 dI1 /dV1 =gd /{1+r・(gm +gd )} …(3) 同様にFET4のドレイン電流I2 は次式のように記述
される。DI 1 / dV 1 = g d / {1 + r · (g m + g d )} (3) Similarly, the drain current I 2 of the FET 4 is described by the following equation.
【0017】I2 ={gd ・V2 /(1+gm ・r+g
d ・r)}+{gm ・VG /(1+gm ・r+gd ・
r)}−{gm ・VTH/(1+gm ・r+gd ・r)} これより、V2 の変化に対するI2 の変化は次式のよう
に記述される。I 2 = {g d · V 2 / (1 + g m · r + g
d · r)} + {g m · V G / (1 + g m · r + g d ·
r) {− {g m · V TH / (1 + g m · r + g d · r)} From this, the change of I 2 with respect to the change of V 2 is described as the following equation.
【0018】 dI2 /dV2 =gd /{1+r・(gm +gd )} …(4) したがって、上記式(1)、(2)と式(3)、(4)
とを比較すると、明らかに前者の値のほうが小さくなっ
ている。すなわち、本発明によれば、電流源のドレイン
電圧の変化に対するドレイン電流の変化を従来技術より
抑えることができるので、ソースフォロワ回路の損失を
減少し、ソースフォロワ回路の利得の減少を抑えること
ができる。DI 2 / dV 2 = g d / {1 + r · (g m + g d )} (4) Therefore, the above equations (1) and (2) and the equations (3) and (4)
When comparing with, the former value is clearly smaller. That is, according to the present invention, the change in the drain current with respect to the change in the drain voltage of the current source can be suppressed as compared with the related art, so that the loss of the source follower circuit can be reduced and the decrease in the gain of the source follower circuit can be suppressed. it can.
【0019】上記ソースフォロワ回路では、FET1と
FET2にn型デプレッション型電界効果トランジスタ
を用いているが、n型エンハンスメント型電界効果トラ
ンジスタを用いて構成しても同様の効果を得ることがで
きる。In the above-mentioned source follower circuit, n-type depletion type field effect transistors are used for FET1 and FET2. However, similar effects can be obtained by using n-type enhancement type field effect transistors.
【0020】また、図1のFET1のソースとFET3
のドレインとの間、及びFET2のソースとFET4の
ドレインとの間に、ダイオードあるいは抵抗を挿入し
て、レベルシフト型ソースフォロワ回路を構成した場合
でも、FET3,FET4を図1と同様の構成とするこ
とによって、その利得の減少を抑えることができる。The source of the FET 1 and the FET 3 in FIG.
Even if a diode or a resistor is inserted between the drain of the FET2 and the drain of the FET4 to form a level shift type source follower circuit, the FET3 and the FET4 have the same configuration as that of FIG. By doing so, a decrease in the gain can be suppressed.
【0021】[0021]
【発明の効果】この発明は、以上に説明したように構成
されているので、利得の減少率が少ないソースフォロワ
回路を提供できる。Since the present invention is configured as described above, it is possible to provide a source follower circuit having a small gain reduction rate.
【図1】 この発明の実施の態様を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
【図2】 従来のソースフォロワ回路を示す回路図であ
る。FIG. 2 is a circuit diagram showing a conventional source follower circuit.
FET1〜FET4 電界効果トランジスタ、5,6
抵抗、11,12 入力端子、13,14 出力端子、
15 電源端子。FET1 to FET4 Field effect transistors, 5, 6
Resistance, 11,12 input terminal, 13,14 output terminal,
15 Power supply terminal.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H03F 1/00 - 3/00 H03K 19/00 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int. Cl. 7 , DB name) H03F 1/00-3/00 H03K 19/00
Claims (1)
界効果トランジスタ(以下、FETという)と、逆相信
号がゲートに供給される第2のFETと、前記第1のF
ETのソースにドレインが接続される第3のFETと、
前記第2のFETのソースとドレインが接続される第4
のFETと、前記第1のFETのドレインに前記第2の
FETのドレインに接続される電源と、前記第1と第3
のFETの接続点からの正相信号を出力する第1の出力
端子と、前記第2と第4のFETの接続点からの逆相信
号を出力する第2の出力端子とを有してなるソースフォ
ロワ回路において、前記第3のFETのソースは第1の
抵抗の一方の端子と前記第4のFETのゲートに接続さ
れ、前記第4のFETのソースは第2の抵抗の一方の端
子と前記第3のFETのゲートに接続され、前記第1、
第2の抵抗の他方の端子は接地されていることを特徴と
したソースフォロワ回路。A first field-effect transistor (hereinafter referred to as an FET) to which a positive-phase signal is supplied to a gate; a second FET to which a negative-phase signal is supplied to a gate;
A third FET having a drain connected to the source of ET;
A fourth FET connected to a source and a drain of the second FET;
And the FET, and a power source connected to the drain of the second FET to the drain of the first FET, said first and third
And a second output terminal for outputting a negative-phase signal from the connection point between the second and fourth FETs. In the source follower circuit, the source of the third FET is connected to one terminal of a first resistor and the gate of the fourth FET, and the source of the fourth FET is connected to one terminal of a second resistor. Connected to the gate of the third FET;
A source follower circuit, wherein the other terminal of the second resistor is grounded.
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