JP3199113B2 - Ｄｍ分解に基づく回路分割装置及び記録媒体 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＡＤ（computer
aided design）に関し、特に、例えばゲートやフリッ
プフロップを有する順序回路などの回路が与えられたと
きに、その回路を、その回路の各部に相当する小規模部
分回路の集合に分ける分割装置に関する。

【０００２】

【従来の技術】ＣＡＤなどを用いて大規模な回路を設計
する際には、その回路をＬＳＩ（大規模集積回路）など
として製造する場合にＬＳＩ内部での回路配置の決定や
論理検証を容易に行うために、設計した回路を複数の小
規模部分回路の集合に分割することが行われる。回路分
割を行う場合には、ただやみくもに分割すればよいので
はなく、分割後の小規模部分回路相互間の独立性が高い
ように、言い換えれば、小規模部分回路間の配線数が少
なくなるように分割することが好ましい。

【０００３】このような回路分割を行うための技術とし
ては、従来、回路中のゲートやフリップフロップ、また
はそれらの集合を初期クラスタとし、いくつかのクラス
タを順次併合していくことで、最終的に、指定した個数
のクラスタを決定する方法がある。クラスタの各併合で
は、クラスタ間の重みを用いて、併合すべきクラスタを
決定する。この技術を開示した論文としては、例えば、
文献１：J. Cong andM. Smith, "A Parallel Bottom-up
Clustering Algorithm with Applications to Circuit
Partitioning in VLSI Design", ACM/IEEE Design Aut
omation Conference 1993や、文献２：C. J. Alpert,
J. H. Huang, and A. B. Kahng, "Multilevel Circuit
Partitioning", ACM/IEEE Design Automation Conferen
ce 1997がある。これらの文献に開示された方法では、
クラスタ間のエッジの数や各クラスタの大きさなどから
クラスタ間の重みを算出し、これらの重みに基づいたグ
ラフ理論のマッチングを求め、併合するクラスタ集合を
決めている。

【０００４】

【発明が解決しようとする課題】上述した従来技術が有
する問題点は、局所解に陥る可能性が少なくないことで
あり、このため、大域的に見た場合には不適切な回路分
割結果を得てしまうことが少なくないことである。同じ
重みのマッチングは１つとは限らないことから、マッチ
ングに基づく併合の繰り返しによって、局所解に陥る可
能性が大きい。マッチングで決まるクラスタのペア（一
対）ごとに併合するのではなく、分割の切り口、つま
り、併合後のクラスタ入出力とはなり得ないクラスタ間
の接続をできるだけ早期にできるだけ多く検出し、それ
らのクラスタを併合した方が、解空間が狭まり、最適解
に到達する可能性が増え、処理時間の短縮にもつなが
る。

【０００５】本発明の目的は、上記の従来技術の問題点
であるマッチングによる局所解到達を回避し、クラスタ
の入出力数を増大させないという条件のもとで、分割後
の回路では入出力ピン（小規模部分回路間の入出力端
子）とはなり得ない個所をできるだけ早期にできるだけ
多く併合すること、また、クラスタグラフを用いて効果
的に記憶領域を使用することにより、少ない記憶領域使
用量で、高速に動作する回路分割装置を提供することに
ある。

【０００６】

【課題を解決するための手段】本発明のＤＭ(Dulmage-M
endelsohn)分解に基づく回路分割装置は、大規模回路を
分割して部分回路を生成する回路分割装置であって、分
割対象である回路の回路データを記憶する回路記憶部
と、分割後の部分回路の指定個数及び各部分回路に関す
る指定値を記憶する指定値記憶部と、クラスタグラフを
記憶するクラスタグラフ記憶装置と、回路記憶部から回
路データを読み込み、回路の構成要素に対応して初期の
クラスタグラフを生成する初期クラスタグラフ生成装置
と、クラスタグラフ記憶装置からクラスタグラフを受け
取り、ＤＭ分解を用いたクラスタ併合により新たなクラ
スタグラフを生成し、クラスタグラフ記憶装置に転送す
る広域クラスタ併合装置と、クラスタグラフ記憶装置か
らクラスタグラフを読み込み、読込んだクラスタグラフ
が指定値記憶部に記憶された指定値を満たした場合に、
このクラスタグラフを元に分割後の部分回路を生成する
部分回路生成装置と、を有する。

【０００７】

【発明の実施の形態】次に、本発明の好ましい実施の形
態について図１を参照して詳細に説明する。図１は、本
発明の第１の実施の形態の回路分割装置の構成を示すブ
ロック図である。

【０００８】この回路分割装置は、大規模回路として大
規模な順序回路が与えられたときに、二部グラフのＤＭ
分解を適用してその順序回路を複数の部分回路に分割す
るものであり、大別して、大規模順序回路のＣＡＤデー
タや、分割後の部分回路の指定個数、出力すべき各部分
回路についての指定値（回路規模、入出力ピン数の許容
上限値）などが入力される入力装置１０と、回路分割を
行うに際して必要な計算を行う演算部２０と、回路分割
を行うに際して一時的に情報を記憶する記憶部３０と、
演算部２０で生成した部分回路を出力する出力装置４０
と、から構成されている。

【０００９】記憶部３０には、入力装置１０に入力した
順序回路データを記憶する回路記憶部３２と、上述の各
種指定値を記憶する指定値記憶部３３と、演算部２０に
おいて計算により生成した初期クラスタグラフ及びクラ
スタグラフを記憶するクラスタグラフ記憶装置３４とが
設けられている。回路記憶部３２と指定値記憶部３３
は、記憶部３０内で、回路記憶装置３１を構成してい
る。クラスタグラフ記憶装置３４には、初期クラスタグ
ラフを記憶する初期クラスタグラフ記憶部３５と、初期
クラスタグラフ以外のクラスタグラフを記憶するクラス
タグラフ記憶部３６とが設けられている。

【００１０】演算部２０には、回路記憶部３２から順
序回路のデータを読み取り、順序回路の回路入出力端
子、ゲート及びフリップフロップを点（初期のクラス
タ）、それらの点の接続をエッジとするクラスタグラフ
を生成し、このクラスタグラフを初期クラスタグラフと
して、初期クラスタグラフ記憶部３５に転送する初期ク
ラスタグラフ生成装置２１と、初期クラスタグラフ記
憶部３５やクラスタグラフ記憶部３６からクラスタグラ
フを受け取り、グラフ理論におけるＤＭ分解を用いたク
ラスタ併合により新たなクラスタグラフを生成してクラ
スタグラフ記憶部３６に転送する広域クラスタ併合装置
２２と、クラスタグラフ記憶部３６から現時点でのク
ラスタグラフを読み込み、指定値記憶部３３に記憶され
ている指定値をそのクラスタグラフが満足している場合
には、そのクラスタグラフに基づいて順序回路を分割し
て部分回路を生成する部分回路生成装置２２と、が設け
られている。部分回路生成装置２２は、生成した部分回
路を出力装置４０に出力する。

【００１１】なお、クラスタグラフ記憶部３６では、広
域クラスタ併合装置２２においてクラスタグラフの併合
があるたびに、併合後のクラスタグラフを受け取って、
併合後のクラスタグラフ用に新たな記憶領域を割り当て
て記憶する。

【００１２】次に、この回路分割装置の動作を説明す
る。図２は、本実施の形態の回路分割装置の動作を示す
フローチャートである。

【００１３】まず、ステップ１０１において、入力装置
１０に対し、分割対象である順序回路のデータと、分割
後の部分回路の個数及び各部分回路に関する指定値（回
路規模、入出力ピン数の上限値）とを入力する。入力装
置１０は、回路記憶装置３１に、順序回路のデータと指
定値とを供給する。回路記憶装置３１は、このように供
給されたデータを回路分割が完了するまで保持する。す
なわち回路記憶装置３１は、入力装置１０から送られた
入力データを受け取り、順序回路のデータを回路記憶部
３２に記憶し、分割後の部分回路の個数、及び各部分回
路に関する指定値を指定値記憶部３３に記憶する。

【００１４】次に、演算部２０内の初期クラスタグラフ
生成装置２１に制御が移る。ステップ２０２において、
初期クラスタグラフ生成装置２１は、回路記憶装置３１
から、回路記憶部３２に記録された順序回路のデータ、
すなわち、回路入出力などのピン要素、ゲートなどの論
理要素、フリップフロップなどの時間的要素、配線など
の接続要素を読み取る。加えて、バスなどの多ビット要
素なども読み取る。これらの要素から、初期クラスタグ
ラフ生成装置２１は、回路入出力、ゲート、フリップフ
ロップの最小要素にクラスタの単位を割り当て、初期ク
ラスタグラフを生成する。つまり、回路入出力、ゲー
ト、フリップフロップ要素に対応する点と、それらの間
の接続要素に対応するエッジを生成する。バスなどの多
ビット要素に対しては、１ビットごとに分け、多ビット
の配線に接続するゲートやフリップフロップに対して、
ビット数分の複製を行う。最後に、初期クラスタグラフ
生成装置２１は、生成した初期クラスタグラフをクラス
タグラフ記憶装置３４へ転送する。

【００１５】続いて、クラスタグラフ記憶装置３４に制
御が移り、クラスタグラフ記憶装置３４は、周回（ルー
プ）１０３での動作の管理を行う。上述したように、ク
ラスタグラフ記憶装置３４は、初期クラスタグラフ生成
装置２１が生成した初期クラスタグラフと、広域クラス
タグラフ併合装置２２によって併合された後のクラスタ
グラフとを記憶する。

【００１６】初期クラスタグラフは、クラスタグラフ記
憶装置３４内の初期クラスタグラフ記憶部３５内に記憶
されるが、この記憶領域は、初期のクラスタ間の接続関
係だけでなく、順序回路での各クラスタに対応する回路
入力、ゲート、フリップフロップ等についての回路記憶
部３２でのアドレスも保持している。図３は、回路記憶
装置３１及びクラスタグラフ記憶装置３４での記憶内容
を説明する図である。図３を参照すると、クラスタグラ
フ記憶装置３４内の初期クラスタグラフ記憶部３５に
は、回路記憶装置３１に記憶された順序回路に対応する
初期クラスタグラフが記憶されている。さらに、初期ク
ラスタグラフ内の各クラスタに対応するゲート等が回路
記憶装置３１ではどのアドレスに記憶されているかを示
すアドレス表６１も記憶している。

【００１７】ステップ２０３の各周回ごとに生成された
クラスタグラフ、つまり広域クラスタ併合装置２２によ
るクラスタ併合により生成されたクラスタグラフは、ク
ラスタグラフ記憶部３６に記憶される。クラスタグラフ
記憶部３６は、併合後のクラスタグラフに対しては、併
合後のクラスタ間の接続関係とともに、併合後の各クラ
スタに含まれる併合前のクラスタのアドレス（クラスタ
グラフ記憶装置３４内に記録されている）のリストをそ
の記憶領域に記憶する。図３を参照すると、クラスタグ
ラフ記憶装置３５内のクラスタグラフ記憶部３６では、
初期クラスタグラフを広域クラスタ併合装置２２で併合
した結果であるクラスタグラフを記憶している。さら
に、併合後のクラスタグラフの各クラスタに対し、この
クラスタが含む併合前のクラスタグラフ中のクラスタの
アドレスリスト表６２も記憶している。

【００１８】周回（ステップ１０３）では、この周回を
１回まわるたびに、その時点でのクラスタグラフが、指
定値記憶部３３内に記憶されている指定値を満足してい
るかが判定される（ステップ１０４）。しかしながら、
回路分割の処理を開始した直後は、指定値を満足してい
ることはまずないから、そのまま、ステップ１０５のク
ラスタの併合へと処理が進行する。このクラスタの併合
は、以下に示すように、広域クラスタ併合装置２２によ
って行われる。

【００１９】広域クラスタ併合装置２２は、クラスタグ
ラフ記憶装置３５に記録された最新のクラスタグラフを
読み込む。併合では、各クラスタごとに、そのクラスタ
の入力側のクラスタ１段、もしくは、出力側のクラスタ
１段を併合するという条件下で、各クラスタ入出力数の
グラフ全体にわたる総和を最小にする。

【００２０】まず、広域クラスタ併合装置２２は、読み
込んだクラスタグラフに対し、以下の手順で二部グラフ
を生成する。

【００２１】１−１．クラスタグラフの各入力Ａに対応
する点をＡ_oとし、各出力Ｂに対応する点をＢ_iとして、
これら点を二部グラフ中に生成する； １−２．クラスタグラフの入出力でない各点Ｃに対し、
入力側の点としてＣ_iを、出力側の点としてＣ_oを、二部
グラフ中に生成する； １−３．クラスタグラフの各点Ｄの入力エッジに対応す
るエッジを、点Ｄ_iへの入力エッジとして、二部グラフ
中に生成する。同じく、点Ｄの出力エッジに対応するエ
ッジを、点Ｄ_oの出力エッジとして、二部グラフ中に生
成する。

【００２２】図４(a)は初期クラスタグラフの一例を示
し、図４(b)は対応する二部グラフを示している。クラ
スタグラフの入力Ａには、二部グラフの点Ａ_oが対応す
る。また、クラスタグラフの点Ｅには、出力側を表現す
る点として二部グラフの点Ｅ_o、入力側を表現する点と
して二部グラフの点Ｅ_iがそれぞれ対応する。

【００２３】生成した二部グラフをＧ＝(Ｖ,Ｅ)（Ｖは
点集合、Ｅはエッジ集合）で表し、このＧに対して、最
小点被覆を求めることによりクラスタ併合を行うことを
考えてみる（グラフＧの点集合Ｖの部分集合Ｕに関し、
グラフのどの辺に対しても、その辺に接続するどちらか
一方の点がＵに含まれるとき、ＵをＧの点被覆という。
さらに、要素数の一番少ない点被覆を最小点被覆とい
う）。クラスタグラフから生成された二部グラフの各辺
に関し、左の接続点、もしくは、右の接続点を併合後の
クラスタ入出力（併合後のクラスタ境界）とし、それ以
外の点やエッジを併合すると、この操作は、クラスタグ
ラフの各点に対して、入力側、もしくは、出力側で、最
大１段のクラスタを併合するという操作と同じである。
最小点被覆は、二部グラフの最小点数の被覆（各エッジ
のどちらかの端点が含まれる）であるから、二部グラフ
の最小点被覆に含まれる点を併合後のクラスタ入出力と
すると、この併合後のクラスタ入出力数のグラフ全体の
総和は、クラスタグラフの各クラスタに対し、入力側、
もしくは、出力側で最大１段のクラスタを併合するとい
う条件下で、最小となる。

【００２４】ただし、二部グラフの最小点被覆は、従来
手法のマッチング同様に、複数存在することから、クラ
スタ併合を繰り返した際に、最適なクラスタを得るため
には、どの最小点被覆を選択するのかが重要となる。そ
こで、本発明では、生成した二部グラフに対して、ＤＭ
(Dulmage-Mendelsohn)分解を適用し、クラスタ併合を行
う。

【００２５】ＤＭ分解は、文献３：浅野孝夫著 情報の
構造（上） 情報数学セミナー 日本評論社の１９６頁
〜２０５頁に詳しいが、二部グラフの最小点被覆のすべ
ての集合を示すことが可能である。クラスタ併合にこの
性質を利用する。

【００２６】このＤＭ分解は、グラフ理論における最大
マッチングにより求められることが知られている。辺集
合Ｅの部分集合Ｍにおいて、Ｍに含まれるどの二辺も端
点を共有しないとき、ＭをＧのマッチングという。Ｍの
要素数が最大のマッチングを最大マッチングという。最
大マッチングを求める基本的アルゴリズムは、以下のよ
うである（文献３の１５２頁〜１５８頁）。

【００２７】２−１．Ｍを空集合とする； ２−２．二部グラフＧに対して、補助グラフＧ’を作
る。まず、二部グラフＧの各点に対して、同じ点をＧ’
に作る。二部グラフＧの各エッジに対して、左の点から
右の点までの有向エッジをＧ’に作る。点ｓ,ｔを用意
し、点ｓからＧ’の左の集合の各点までのエッジ、Ｇ’
の右の集合の各点から点ｔまでのエッジを作る； ２−
３．生成された補助グラフＧ’において、点ｓから点ｔ
までの有向パスが存在すれば、このパス上の二部グラフ
Ｇに属すエッジと対応する有向エッジの向きを逆にし、
さらに、このパス上の点ｓからの有向エッジと点ｔへの
有向エッジを削除する。Ｇ’の右点から左点までの有向
エッジをＭに加え、ステップ２−３を繰り返す。点ｓか
ら点ｔまでの有向パスが存在しなければ、Ｍが最大マッ
チングとなる。

【００２８】図５(a)は、図４(b)の二部グラフから上記
のアルゴリズムのステップ２−２により生成した補助グ
ラフである。この補助グラフにおいて、点ｓから点ｔま
での有向パス２０１〜２０３が存在するから、上記のス
テップ２−３に従い、このパス上で二部グラフに属して
いたエッジに対応する有向エッジ２０２の向きを逆に
し、このエッジをマッチングに含める（図５(b)のエッ
ジ５０４）。さらに、このパス上で、点ｓからのエッジ
５０１と点ｔへのエッジ５０３を除去すると、上記のス
テップ３を１回処理した後の補助グラフは、図５(b)に
示すようになる。このようなステップを点ｓから点ｔま
での有向パスがなくなるまで繰り返すと、図６のよう
に、エッジ２１１〜２１５が、最大マッチングのエッジ
となる。

【００２９】最大マッチングを用いて、二部グラフのＤ
Ｍ分割は、次のようにして求められることが知られてい
る（文献３の２０３頁）。

【００３０】３−１．二部グラフＧ＝(Ｖ,Ｅ)の最大マ
ッチングＭを求める； ３−２．Ｖの左の点集合をＶ₁とし、右の点集合をＶ₂と
する。Ｅに属すエッジをＶ₁からＶ₂の方向への有向エッ
ジとみなす。さらに、Ｍに属すエッジに対しては、その
エッジをＶ₁からＶ₂への有向エッジとみなすほかに、同
一の端点間で、逆向き（Ｖ₂からＶ₁へ）の有向エッジも
加える； ３−３．Ｍに含まれないＶ₁の点から到達可能な点集合
をＤＭｎとし、Ｍに含まれないＶ₂の点へ到達可能な点
集合を、ＤＭ０とする； ３−４．ＤＭ０とＤＭｎを除くＶの点に対し、強連結成
分を可能な限り取り出し、それぞれ、ＤＭ１〜ＤＭ（ｎ
−１）とする。ここで強連結成分とは、たとえばＤＭ１
内の任意の二点Ａ,Ｂ間で、ＡからＢへの有向パスと、
ＢからＡへの有向パスが存在することをさす。この強連
結成分は、グラフ上の各点からの有向パスを探索してい
くことで見つけることができる； ３−５．生成したＤＭ０，ＤＭ１，…，ＤＭ（ｎ−
１），ＤＭｎがＤＭ分解となる。

【００３１】図７は、図６に示した二部グラフおよび最
大マッチングをもとにして、ＤＭ分解を行ったものであ
る。図６の最大マッチングに含まれるエッジ（エッジ２
１１〜２１５）に対して、上記のアルゴリズムのステッ
プ３−２を適用し、逆向きのエッジを付加している。上
記のアルゴリズムのステップ３−３における最大マッチ
ングに含まれないＶ₁の点には、Ｂ_oが該当し、この点Ｂ
_oから到達可能な点の集合として、ＤＭ２が生成され
る。ＤＭ０に対しても同様の処理が可能である。また、
上記のアルゴリズムのステップ３−４の強連結成分に
は、Ａ_oとＪ_iが相当する。この成分中では、Ａ_oからＪ_i
までのパス（この場合はエッジ）、Ｊ_iからＡ_oまでのパ
ス（この場合はエッジ）の両方が存在するから、このＡ
_oとＪ_iでＤＭ１を形成する。

【００３２】このように求められた二部グラフのＤＭ分
解は、二部グラフのすべての最小点被覆を表すという特
徴をもつ。具体的には、以下のような性質をもつ（文献
３の２０２頁）。ＤＭ分解によって分解された各要素Ｄ
Ｍｉ（ｉ＝０〜ｎ）において、二部グラフの左にある点
の集合をＬとし、右にある点の集合をＲとすると、 ４−１．｜Ｌ｜＜｜Ｒ｜の場合は、Ｌの点がすべての最
小点被覆に含まれる； ４−２．｜Ｌ｜＞｜Ｒ｜の場合は、Ｒの点がすべての最
小点被覆に含まれる； ４−３．｜Ｌ｜＝｜Ｒ｜の場合は、Ｌの点、または、Ｒ
の点のどちらかの点集合のみが最小点被覆に含まれる。

【００３３】つまり、ＤＭ分解成分のうち、上記の４−
３に相当する各成分に対し、Ｌを選択するか、Ｒを選択
するかにより、すべての最小点被覆を表現できる。

【００３４】再度、図７を参照する。ＤＭ０は上記の条
件４−１に相当するから、Ｅ_oとＦ_oはこの二部グラフの
すべての最小点被覆に必ず含まれる。ＤＭ１は上記の条
件４−３に相当するから、Ａ_oとＪ_iのどちらかがすべて
の最小点被覆に含まれる。ＤＭ２は上記の条件４−２に
相当するから、Ｅ_iとＦ_iがこの二部グラフのすべての最
小点被覆に含まれることになる。

【００３５】本発明では、ＤＭ分解のこの性質を利用し
て、新規のクラスタ併合を行う。

【００３６】５−１．｜Ｌ｜＜｜Ｒ｜の場合は、Ｌに含
まれる点を新規クラスタ入力とみなし、Ｒの出力側の点
も（５−２や５−３に相当する他のクラスタの入力でな
いかぎり）同一クラスタに併合する； ５−２．｜Ｌ｜＞｜Ｒ｜の場合は、Ｒに含まれる点を新
規クラスタ出力とみなし、Ｌの入力側の点も（５−１や
５−３に相当する他のクラスタの出力でないかぎり）同
一クラスタに併合する； ５−３．｜Ｌ｜＝｜Ｒ｜の場合は、ＲのＬの点とＲの点
で１クラスタを生成する。

【００３７】条件５−１において、どの最小点被覆にも
含まれないＲの点に対し、その出力側を他のクラスタ出
力に相当する点まで併合し、１クラスタとするわけであ
る。また、５−２においても、どの最小点被覆にも含ま
れないＬの点に対し、その入力側を他のクラスタ入力に
相当する点まで併合する。従来手法のマッチングでは、
マッチングの端点のみを併合していたが、本発明では、
多くのクラスタを１つに併合することができる。しか
も、クラスタ切り口数のグラフ全体にわたる総和は最小
点被覆の点数と同じであるから、最小であることが保証
される。ただし、５−３においてだけは、Ｌの点もＲの
点も最小点被覆に含まれる可能性があるので、後々のク
ラスタ併合に選択をまかせる。

【００３８】図７において、ＤＭ０は上記の条件５−１
に対応するから、ＤＭのＬ（左）の集合Ｇ_i,Ｈ_i,Ｉ_iに
対し、もし、Ｇ_o,Ｈ_o,Ｉ_oが存在し（図７の例ではない
が）、最小点被覆に含まれないなら、Ｇ_o,Ｈ_o,Ｉ_oそれ
ぞれの出力点までを１つのクラスタとして併合する。Ｇ
_o,Ｈ_o,Ｉ_oが最小点被覆に含まれるときは、Ｇ_i,Ｈ_i,Ｉ_i
までを１つのクラスタとして併合する。

【００３９】広域クラスタ併合装置２２での併合により
生成した新たなクラスタグラフは、クラスタグラフ記憶
装置３５に転送される。このように、広域クラスタ併合
装置２２におけるクラスタ併合とクラスタグラフ記憶装
置３５とのクラスタグラフの受け渡しにより、クラスタ
併合が何回も階層的に行われることになる。

【００４０】ところで、周回（ステップ１０３）の１回
ごとに、部分回路生成装置２３は、ステップ１０４にお
いて、クラスタグラフ記憶装置３４から最新の併合後の
クラスタグラフを読みとっており、読み取ったクラスタ
グラフが、回路記憶装置３１の指定値記憶部３３に記録
されている指定値を満たしているかどうかを判断してい
る。上述のようにクラスタ併合を階層的に行っていく
と、そのうち、ステップ１０４において、最新の併合後
のクラスタグラフが指定値を満足したら、その場合は、
ステップ１０６に移行し、部分回路生成装置２３は、そ
のときのクラスタグラフと回路記憶装置３１の回路記憶
部３２に記録されている順序回路とから、分割後の部分
回路を生成する。部分回路生成には、まず、以下のよう
にして、最新のクラスタグラフの各クラスタＣごとに、
Ｃに含まれるゲートまたはフリップフロップの集合を導
く。

【００４１】６−１．併合前のクラスタグラフが初期ク
ラスタグラフであるなら、併合前のクラスタのうち、Ｃ
に含まれるものをクラスタグラフ記憶装置３４から読み
出し、さらに、それらの読み出したクラスタに対応する
ゲートもしくはフリップフロップもクラスタグラフ記憶
装置３４から読み出す； ６−２．併合前のクラスタグラフが初期クラスタグラフ
でないなら、併合前のクラスタのうち、Ｃに含まれるも
のをクラスタグラフ記憶装置３４から読み出し、それら
の読み出したクラスタそれぞれに対し、６−１または６
−２を行う。

【００４２】このように、部分回路生成装置２３は、各
クラスタＣごとに、Ｃに含まれるゲートまたはフリップ
フロップの集合を求め、回路記憶装置３１の回路記憶部
３２に記憶された順序回路の接続関係をたどりながら、
部分回路を生成していく。

【００４３】図３に示した例において、クラスタグラフ
記憶部３５に記憶されているクラスタグラフで、図２の
ステップ１０３の周回動作が終わったとする。このと
き、クラスタグラフ記憶部３５の各クラスタに対し、上
記のアルゴリズムを適用する。クラスタ記憶部３５のク
ラスタＡＦを例にとると、併合前のクラスタグラフ中の
クラスタでＡＦに含まれるものをアドレスリスト表６２
をひくことで検出する（点ＡからＦ）。この場合、併合
前のクラスタグラフは、初期クラスタグラフであるか
ら、上記アルゴリズムのステップ１に相当し、点Ａから
Ｆに対し、回路記憶装置３１内のアドレス表６１をひ
き、回路中のゲート等を検出する。検出したゲート等か
ら、回路記憶装置２１内の順序回路の接続を見ながら、
クラスタＡＦに対応する部分回路を作成する。

【００４４】上述のようにして分割後の各要素である部
分回路が生成すると、出力装置４０が、その部分回路を
出力し、回路分割のための一連の処理を終了する。

【００４５】以下、具体的な例を挙げて本実施形態での
回路分割についてさらに詳しく説明する。

【００４６】図８(a)は、ここで説明する回路の一例を
示している。ここでは、簡単のため、ゲートのみからな
る回路を取り上げる。

【００４７】まず、初期クラスタグラフ生成装置２１
が、図８(a)に示した回路例での入出力およびゲートに
対応する点をクラスタグラフ上に生成する。例えば、ゲ
ートＡに対しては、点Ａが図８(b)のクラスタグラフ上
に生成される。生成された各点は初期のクラスタとみな
される。続いて初期クラスタグラフ生成装置２１は、回
路入力からゲート、ゲート間、ゲートから回路出力まで
の配線に相当するエッジをクラスタグラフ上に生成す
る。たとえば、回路入力ＡからゲートＤまでの配線２２
１に相当するエッジは２２２のようになる。

【００４８】このようにして生成した初期クラスタグラ
フは、クラスタグラフ記憶装置３４へ転送され、記憶領
域（初期クラスタグラフ記憶部３５）に保持される。こ
の際、初期クラスタグラフの各点（初期クラスタ）に対
応するゲートやフリップフロップを回路記憶装置３１の
回路記憶部３２に記録されている回路中で探索し、その
アドレスも保持する。

【００４９】次に、クラスタグラフ記憶装置３４に記憶
された初期クラスタグラフを広域クラスタ併合装置２２
が読み出す。読み出したクラスタグラフに対し、グラフ
入出力以外の点を二重化した二部グラフを生成する。図
８(b)に示したクラスタグラフに対する二部グラフを図
９(a)に示す。例えば、図８(b)での点Ｄに対し、図９
(a)では、Ｄ_iとＤ_oを生成し、Ｄの入力エッジに対応す
るエッジをＤ_iの入力に、Ｄの出力エッジに対応するエ
ッジをＤ_oの出力につないでいる。

【００５０】図９(a)の二部グラフに対し、完全マッチ
ングを求めるアルゴリズムを適用すると、完全マッチン
グは図９(a)の太線のようになる。さらに、完全マッチ
ングのアルゴリズムを利用したＤＭ分解アルゴリズムよ
り、二部グラフのＤＭ分解を求めると、ＤＭ分解の各要
素は、符号２３１〜２３４で表わされるようなものにな
る。ＤＭ分解要素２３１〜２３４に関しては、要素中の
左の点集合が右の点集合よりも少ないから、これらの要
素の左の点集合がすべての最小点被覆に含まれることが
わかる。よって、これらの点集合が併合後のクラスタ入
出力となる。また、もう一つのＤＭ分解要素２３４に関
しては、要素中の右の点集合が左の点集合よりも少ない
から、右の点集合、つまり、点Ｒ_iのみの集合がすべて
の最小点被覆に含まれ、クラスタ入出力となることがわ
かる。さらに、ＤＭ分解要素２３３，２３４に対して
は、ＤＭ分解要素２３３の右の点集合（Ｎ_i,Ｏ_i,Ｐ_i,Ｑ
_i）、ＤＭ分解要素２３４の左の点集合（Ｏ_o,Ｑ_o）は最
小点被覆に含まれないから、これら２つのＤＭ分解要素
２３３，２３４を併合して、１つのクラスタＸとするこ
とができる。他のＤＭ分解要素に対しても、最小点被覆
でない右の点集合側へ併合を拡大できるが、この例では
点が存在しないため、ＤＭ分解要素２３１，２３２をそ
のまま併合後のクラスタとして、それぞれ、クラスタ
Ｖ、クラスタＷとした。このような併合により、併合後
のクラスタグラフは図９(b)のようになる。図９(b)のエ
ッジに書かれた値は、クラスタ間の接続数を示してい
る。

【００５１】広域クラスタ併合装置２２は、この新規ク
ラスタグラフをクラスタグラフ記憶装置３４に転送す
る。クラスタグラフ記憶装置３４では、広域クラスタ併
合装置２２から転送された新規のクラスタグラフを受け
取り、記憶領域（クラスタグラフ記憶部３６）に記憶す
る。その際、図９(b)の新規クラスタグラフにおける各
点に含まれる併合前のクラスタグラフ中の点（複数）を
調べ、それらの複数のアドレスをリストとして記憶す
る。たとえば、クラスタＶは、図９(a)のＤＭ分解要素
２３１が対応するから、クラスタＶとともに、併合前の
クラスタグラフにおけるクラスタＡ，Ｂ，Ｃ，Ｄ，Ｅ，
Ｆ，Ｇのアドレスリストを記憶する。

【００５２】部分回路生成装置２３では、回路記憶装置
３１の指定値記憶部３３に記憶された指定値を満たした
場合に、クラスタグラフ記憶装置３４内をたどりなが
ら、部分回路を生成する。図９(a),(b)に示した例が指
定値を満たしたとすると、上記のクラスタグラフ記憶装
置２２では、クラスタＶには、アドレスリストＡ，Ｂ，
Ｃ，Ｄ，Ｅ，Ｆ，Ｇが対応していたから、クラスタＶに
相当する部分回路は、図１０の符号２４１のようにな
る。同様に、クラスタＷ、Ｘに相当する部分回路は、そ
れぞれ、図１０の符号２４２，２４３のようになる。

【００５３】１度のクラスタ併合で回路記憶装置３１の
指定値記憶部３３に記憶された指定値を満たさない場合
には、周回を管理するクラスタグラフ記憶装置３４と、
クラスタ併合を行う広域クラスタ併合装置３５を用いる
ことにより、クラスタグラフの併合を繰り返し行えばよ
い（繰り返し中に指定値を満たせば、分割は成功とす
る。併合できなくなる、つまり、クラスタ数が１つにな
ってしまった場合は分割は失敗とする）。

【００５４】次に、本発明の第２の実施の形態の回路分
割装置について、図１１を用いて説明する。この回路分
割装置は、上述した第１の実施の形態の回路分割装置に
対し、クラスタグラフ切断装置５１及びクラスタ交換装
置５２を付加した構成のものである。

【００５５】クラスタグラフ切断装置５１は、クラスタ
グラフ記憶装置３４に記憶された各レベルのクラスタグ
ラフに対し、回路記憶装置３１の指定値記憶部３３に記
憶された分割後の部分回路の個数に基づいて、クラスタ
グラフを任意に切断する。続いて、クラスタ交換装置５
２は、切断の各要素の規模、入出力数が、回路記憶装置
３１の指定値記憶部３３に記憶された分割後の部分回路
の回路規模や入出力ピン数の上限値以下になるように、
または、以下にならない場合は上限値に近づくように、
切断されたクラスタグラフの要素間で、あらゆるクラス
タの交換を試す。あらゆるクラスタ交換を行っても、指
定上限値を満たさない場合は、他のクラスタグラフで、
クラスタグラフ切断と、クラスタ交換を行う。

【００５６】このように構成することにより、さらに迅
速に回路分割を行うことができるようになる。

【００５７】以上、本発明に基づく回路分割装置につい
て説明したが、本発明の回路分割装置は、それを実現す
るための計算機プログラムを、スーパーコンピュータや
ワークステーション（ＷＳ）、パーソナルコンピュータ
（ＰＣ）などの計算機に読み込ませ、そのプログラムを
実行させることによっても実現できる。回路分割を行う
ためのプログラムは、磁気テープやＣＤ−ＲＯＭなどの
記録媒体によって、計算機に読み込まれる。図１２は、
本発明の回路分割装置をソフトウェアによって実現する
ために使用するコンピュータシステムの構成を示すブロ
ック図である。

【００５８】このコンピュータシステムは、中央処理装
置（ＣＰＵ）７１と、プログラムやデータを格納するた
めのハードディスク装置７２と、主メモリ７３と、キー
ボードやマウスなどの入力装置７４と、ＣＲＴなどの表
示装置７５と、磁気テープやＣＤ−ＲＯＭ等の記録媒体
７７を読み取る読み取り装置７６とから構成されてい
る。ハードディスク装置７２、主メモリ７３、入力装置
７４、表示装置７５及び読み取り装置７６は、いずれも
中央処理装置７１に接続している。この計算機では、回
路分割を行うためのプログラムを格納した記録媒体７７
を読み取り装置７６に装着し、記録媒体７７からプログ
ラムを読み出してハードディスク装置７２に格納し、ハ
ードディスク装置７２に格納されたプログラムを中央処
理装置７１が実行することにより、回路分割が実行され
る。また、回路設計用のＣＡＤシステムとして用いるコ
ンピュータに、本発明の回路分割装置を実現するための
ソフトウェアを実装するようにしてもよい。

【００５９】

【発明の効果】以上説明したように本発明は、ＤＭ分解
を用いてクラスタ併合を行うことにより、広域クラスタ
併合装置において、併合後の新規クラスタ入出力の回路
全体にわたる総数を最小にするクラスタ併合を行うこと
ができるので、高精度な回路分割を行うことが可能にな
り、また、広域クラスタ併合装置において、併合後の新
規クラスタ入出力数を増加させないという条件下で、で
きるだけ多くのクラスタ併合を行うので、分割の処理速
度が速くなる、という効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の回路分割装置の構
成を示すブロック図である。

【図２】図１に示す回路分割装置の動作を示すフローチ
ャートである。

【図３】回路記憶装置とクラスタグラフ記憶装置での記
憶内容を説明する図である。

【図４】広域クラスタ併合装置での処理を説明する図で
ある。

【図５】広域クラスタ併合装置での処理を説明する図で
ある。

【図６】広域クラスタ併合装置での処理を説明する図で
ある。

【図７】広域クラスタ併合装置での処理を説明する図で
ある。

【図８】初期クラスタグラフ生成装置での処理を説明す
る図である。

【図９】広域クラスタ併合装置での処理を説明する図で
ある。

【図１０】部分回路生成装置での処理を説明する図であ
る。

【図１１】本発明の第２の実施の形態の回路分割装置の
構成を示すブロック図である。

【図１２】回路分割装置を実現するために用いるコンピ
ュータシステムの構成を示すブロック図である。

【符号の説明】

１０ 入力装置 ２０ 演算部 ２１ 初期クラスタグラフ生成装置 ２２ 広域クラスタ併合装置 ２３ 部分回路生成装置 ３０ 記憶部 ３１ 回路記憶装置 ３２ 回路記憶部 ３３ 指定値記憶部 ３４ クラスタグラフ記憶装置 ３５ 初期クラスタグラフ記憶部 ３６ クラスタグラフ記憶部 ４０ 出力装置 ５１ クラスタ交換装置 ５２ クラスタグラフ切断装置 ６１ アドレス表 ６２ アドレスリスト表 ７１ 中央処理装置（ＣＰＵ） ７２ ハードディスク装置 ７３ 主メモリ ７４ 入力装置 ７５ 表示装置 ７６ 読み取り装置 ７７ 記録媒体 １０１〜１０６ ステップ ２０１〜２０４ 補助グラフ内の最大マッチングに属
する１エッジ ２１１〜２１５ 二部グラフの最大マッチングに属す
るエッジ ２２１ 配線（回路例内の１エッジ） ２２２ クラスタグラフ内の１エッジ ２３１〜２３４ 二部グラフのＤＭ分解要素 ２４１〜２４３ 部分回路

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 大規模回路を分割して部分回路を生成す
   る回路分割装置であって、 分割対象である回路の回路データを記憶する回路記憶部
   と、 分割後の部分回路の指定個数及び各部分回路に関する指
   定値を記憶する指定値記憶部と、 クラスタグラフを記憶するクラスタグラフ記憶装置と、 前記回路記憶部から前記回路データを読み込み、前記回
   路の構成要素に対応して初期のクラスタグラフを生成す
   る初期クラスタグラフ生成装置と、 前記クラスタグラフ記憶装置からクラスタグラフを受け
   取り、ＤＭ分解を用いたクラスタ併合により新たなクラ
   スタグラフを生成し、前記クラスタグラフ記憶装置に転
   送する広域クラスタ併合装置と、 前記クラスタグラフ記憶装置からクラスタグラフを読み
   込み、読込んだクラスタグラフが前記指定値記憶部に記
   憶された指定値を満たした場合に、このクラスタグラフ
   を元に分割後の部分回路を生成する部分回路生成装置
   と、 を有するＤＭ分解に基づく回路分割装置。
2. 【請求項２】 分割対象の回路中のゲート及びフリップ
   フロップの集合をクラスタとし、各クラスタの前か後ろ
   のクラスタ１段を合わせるクラスタの併合を行うとき、
   併合により新たに生成された各クラスタの入出力数の回
   路全体にわたる合計が最小となるようなクラスタ併合を
   グラフ理論におけるＤＭ分解を用いて行う、請求項１に
   記載のＤＭ分解に基づく回路分割装置。
3. 【請求項３】 前記回路記憶部では、前記回路の構成要
   素ごとにデータを記憶するとともに、前記クラスタグラ
   フ記憶装置では、クラスタグラフ中の各クラスタごと
   に、前記回路記憶部中での対応する前記構成要素へのア
   ドレスを保持する請求項１に記載の回路分割装置。
4. 【請求項４】 前記指定値記憶部に記憶されている分割
   後の部分回路の個数に基づいて、前記クラスタグラフ記
   憶装置に記憶されているクラスタグラフを切断するクラ
   スタグラフ切断装置と、前記指定値記憶部に記憶された
   指定値を満足するように、前記切断されたクラスタグラ
   フの要素間でクラスタの交換を行うクラスタ交換装置
   と、をさらに有する請求項１に記載の回路分割装置。
5. 【請求項５】 計算機が実行するプログラムを格納し、
   前記計算機が読み取り可能な記録媒体であって、 前記プログラムが、前記計算機に、 分割対象の回路の構成要素に対応して初期のクラスタグ
   ラフを生成するステップと、 既存のクラスタグラフに基づき、ＤＭ分解を用いたクラ
   スタ併合により新たなクラスタグラフを生成するステッ
   プと、 分割後の部分回路に関する予め設定された指定値をクラ
   スタグラフが満足している場合には、そのクラスタグラ
   フを元にして分割後の部分回路を設定するステップと、
   を実行させるものである記録媒体。
6. 【請求項６】 前記プログラムが、前記計算機に、分割
   対象の回路中のゲート及びフリップフロップの集合をク
   ラスタとし、各クラスタの前か後ろのクラスタ１段を合
   わせるクラスタの併合を行うとき、併合により新たに生
   成された各クラスタの入出力数の回路全体にわたる合計
   が最小となるようなクラスタ併合を、グラフ理論におけ
   るＤＭ分解を用いて行わせるものである、請求項５に記
   載の記録媒体。