JP3185997B2 - Clock synchronous signal selection circuit - Google Patents
Clock synchronous signal selection circuitInfo
- Publication number
- JP3185997B2 JP3185997B2 JP02502393A JP2502393A JP3185997B2 JP 3185997 B2 JP3185997 B2 JP 3185997B2 JP 02502393 A JP02502393 A JP 02502393A JP 2502393 A JP2502393 A JP 2502393A JP 3185997 B2 JP3185997 B2 JP 3185997B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- output
- selection
- input signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【0001】[0001]
【産業上の利用分野】本発明は、クロック信号に同期し
て、二つの入力のうち一方を選択して出力するクロック
同期型信号選択回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock synchronous signal selecting circuit for selecting and outputting one of two inputs in synchronization with a clock signal.
【0002】[0002]
【従来の技術】従来は、クロック信号に同期して、二つ
の入力のうち一方を選択して出力するクロック同期型の
信号選択回路を構成する場合、選択信号をフリップフロ
ップ回路に入力し、クロック信号に同期した出力を取り
出すような回路構成が成されていた。2. Description of the Related Art Conventionally, when a clock-synchronous signal selection circuit that selects and outputs one of two inputs in synchronization with a clock signal is configured, a selection signal is input to a flip-flop circuit and a clock is input. A circuit configuration for extracting an output synchronized with a signal has been provided.
【0003】[0003]
【発明が解決しようとする課題】しかし、上記の回路構
成では、回路自体が大型化するという問題がある。ま
た、選択信号を出力する選択回路部においてゲート遅延
が生じるために、出力信号が正確なクロックタイミング
で取り出せないという問題や、入力信号が極めて短時間
に変化した場合、出力信号が正確に取り出せないという
問題がある。However, the above circuit configuration has a problem that the circuit itself becomes large. In addition, a gate delay occurs in a selection circuit unit that outputs a selection signal, so that an output signal cannot be extracted at an accurate clock timing, or when an input signal changes in a very short time, an output signal cannot be extracted accurately. There is a problem.
【0004】本発明は上記の点に鑑みて成されたもので
あり、回路構成が小さく、高速動作が可能なクロック同
期型信号選択回路の提供を目的とするものである。The present invention has been made in view of the above points, and has as its object to provide a clock synchronous signal selection circuit having a small circuit configuration and capable of operating at high speed.
【0005】[0005]
【課題を解決するための手段】本発明では、上記目的を
達成するために、第1の安定状態と第2の安定状態とを
周期的に繰り返すクロック信号の第1の安定状態の期間
に二つの入力信号を取り込み、次の第2の安定状態の期
間では二つの入力信号をラッチし、この期間に関係なく
取り込む選択信号によって二つの入力信号の一方を選択
して二つの入力信号と選択信号とに応じた出力信号を出
力するマスタ部と、マスタ部の出力信号を取り込んで選
択信号で選択した方の入力信号と同じ出力信号を出力
し、クロック信号の次の第1の安定状態の期間でマスタ
部の出力信号をラッチするスレーブ部とから成り、マス
タ部が二つの入力信号をラッチするクロック信号の第2
の安定状態の期間でのみ、スレーブ部の出力信号が変化
するようにしたのである。According to the present invention, in order to achieve the above object, a first stable state and a second stable state are set.
Two input signals are fetched during a first stable state period of a clock signal that repeats periodically, and a next second stable state period is obtained.
A master unit that latches two input signals between them, selects one of the two input signals by a selection signal taken in regardless of this period, and outputs an output signal corresponding to the two input signals and the selection signal; A slave unit which takes in the output signal of the unit, outputs the same output signal as the input signal selected by the selection signal, and latches the output signal of the master unit in the first stable state period following the clock signal. , The second of the clock signals in which the master unit latches the two input signals
The output signal of the slave section changes only during the stable state .
【0006】[0006]
【作用】本発明の構成では、第1の安定状態と第2の安
定状態とを周期的に繰り返すクロック信号の第1の安定
状態の期間に、マスタ部は二つの入力信号を取り込み、
この期間に関係なく取り込む選択信号によって二つの入
力信号のうち一方を選択し、二つの入力信号と選択信号
とに応じた出力信号を出力する。一方、スレーブ部は第
1の安定状態の期間には入力を取込むことができず、以
前の入力及び出力信号をラッチしている。そして、次の
第2の安定状態の期間で、マスタ部は二つの入力信号を
ラッチし、スレーブ部はマスタ部の出力信号を取り込ん
でマスタ部の二つの入力信号のうち選択信号で選択した
方の入力信号と同じ出力信号を出力する。したがって、
スレーブ部の出力信号すなわちクロック同期型信号選択
回路の出力信号は、マスタ部が二つの入力信号をラッチ
するクロック信号の第2の安定状態の期間でのみ変化す
るのである。その結果、二つの入力信号を取込み、二つ
の入力信号のうち選択信号で選択したほうの入力信号と
同じ信号を出力するクロック同期型信号選択回路の回路
動作が、クロック信号の一周期内で実行可能になるので
ある。According to the structure of the present invention, the first stable state and the second stable state are provided.
First stabilization of a clock signal that periodically repeats a constant state
During the state period, the master unit captures two input signals,
Regardless of this period, one of the two input signals is selected by the selection signal taken in, and an output signal corresponding to the two input signals and the selection signal is output. On the other hand, the slave unit is a
During the period of one stable state , the input cannot be taken, and the previous input and output signals are latched. And the next
In the second stable state period, the master unit latches two input signals, and the slave unit takes in the output signal of the master unit and outputs the input signal selected by the selection signal among the two input signals of the master unit. Output the same output signal. Therefore,
The output signal of the slave section, that is, the output signal of the clock synchronous signal selection circuit changes only during the second stable state of the clock signal in which the master section latches two input signals. As a result, the circuit operation of the clock synchronous signal selection circuit that takes in two input signals and outputs the same signal as the input signal selected by the selection signal out of the two input signals is executed within one cycle of the clock signal It becomes possible.
【0007】[0007]
【実施例】本実施例の回路構成図を図1に示す。まず、
マスタ部1の構成を説明する。二つの入力信号A、Bの
うち、入力信号AはスイッチングトランジスタQ1 を介
してNANDゲート4に入力し、入力信号Bはスイッチ
ングトランジスタQ2 を介してNANDゲート5に入力
している。二つの入力信号A、Bのどちらを出力するか
を選択する選択信号SELは、NANDゲート4に入力
しており、選択信号SELをインバータ3で反転した反
転選択信号#SELをNANDゲート5に入力してい
る。NANDゲート4の出力信号Xは、インバータ6で
反転してスイッチングトランジスタQ3 を介してNAN
Dゲート4の入力信号Aの入力側に帰還し、NANDゲ
ート5の出力信号Yは、インバータ7で反転してスイッ
チングトランジスタQ4 を介してNANDゲート5の入
力信号Bの入力側に帰還している。入出力の同期を取る
ためのクロック信号Tは、スイッチングトランジスタQ
3 、Q4 のベースに入力し、クロック信号Tを反転した
反転クロック信号#Tをスイッチングトランジスタ
Q1 、Q2 のベースに入力する。FIG. 1 shows a circuit diagram of this embodiment. First,
The configuration of the master unit 1 will be described. Two input signals A, of B, the input signal A is input to the NAND gate 4 through the switching transistors Q 1, the input signal B is input to the NAND gate 5 via the switching transistor Q 2. The selection signal SEL for selecting which of the two input signals A and B is output is input to the NAND gate 4, and the inverted selection signal #SEL obtained by inverting the selection signal SEL by the inverter 3 is input to the NAND gate 5. are doing. The output signal X of the NAND gate 4 via a switching transistor Q 3 is inverted by the inverter 6 NAN
Fed back to the input side of the input signal A of the D gate 4, the output signal Y of the NAND gate 5 are inverted by the inverter 7 and fed back to the input side of the input signal B of the NAND gate 5 via the switching transistor Q 4 I have. A clock signal T for synchronizing input and output is provided by a switching transistor Q
3, input to the base of Q 4, and inputs the inverted clock signal #T obtained by inverting the clock signal T to the base of the switching transistor Q 1, Q 2.
【0008】次に、スレーブ部2の構成を説明する。マ
スタ部1の二つの出力、すなわちNANDゲート4、5
の出力信号X、Yは、出力信号Xをスイッチングトラン
ジスタQ5 を介してNANDゲート8に入力し、出力信
号YはスイッチングトランジスタQ6 を介してNAND
ゲート8に入力している。そして、選択信号SELをス
イッチングトランジスタQ11、Q12のベースに入力し、
反転選択信号#SELをスイッチングトランジスタ
Q9 、Q10のベースに入力している。また、クロック信
号TをスイッチングトランジスタQ5 、Q6 のベースに
入力し、反転クロック信号#Tをスイッチングトランジ
スタQ7 、Q8 のベースに入力している。NANDゲー
ト8の出力信号OUTがすなわち本実施例のクロック同
期型信号選択回路の出力信号となり外部に取り出され
る。また、出力信号OUTはNORゲート9に入力さ
れ、NORゲート9のもう一方の入力はアースしてい
る。スイッチングトランジスタQ7 のコレクタはスイッ
チングトランジスタQ9 、Q11のエミッタに接続し、ス
イッチングトランジスタQ8 のエミッタはスイッチング
トランジスタQ10、Q12のコレクタに接続している。さ
らに、スイッチングトランジスタQ9 のコレクタとスイ
ッチングトランジスタQ10のエミッタとをスイッチング
トランジスタQ5 のエミッタに接続し、スイッチングト
ランジスタQ11のコレクタとスイッチングトランジスタ
Q12のエミッタとをスイッチングトランジスタQ 6 のエ
ミッタに接続している。したがって、出力信号OUT
は、NORゲート9で反転したうえでスイッチングトラ
ンジスタQ8 、Q10、Q12を介してNANDゲート8の
入力に帰還している。Next, the configuration of the slave unit 2 will be described. Ma
The two outputs of the star unit 1, that is, the NAND gates 4, 5
Output signals X and Y
Jista QFiveInput to the NAND gate 8 via the
No. Y is the switching transistor Q6Through NAND
Input to gate 8. Then, the selection signal SEL is switched
Switching transistor Q11, Q12Type in the base of
Switching transistor for inversion selection signal #SEL
Q9, QTenYou are typing in the base. Also, the clock signal
Signal T to switching transistor QFive, Q6At the base of
Input and switch the inverted clock signal #T to the switching transistor.
Star Q7, Q8You are typing in the base. NAND game
8 is the output signal OUT of the clock signal of the present embodiment.
The output signal of the period signal selection circuit is taken out
You. The output signal OUT is input to the NOR gate 9.
And the other input of the NOR gate 9 is grounded.
You. Switching transistor Q7Collector is a switch
Ching transistor Q9, Q11Connected to the emitter of
Switching transistor Q8The emitter is switching
Transistor QTen, Q12Connected to the collector. Sa
Furthermore, the switching transistor Q9Collector and sui
Switching transistor QTenSwitching between the emitter and
Transistor QFiveConnected to the emitter of
Transistor Q11Collector and switching transistor
Q12And the switching transistor Q 6No
Connected to the mitter. Therefore, the output signal OUT
Is switched by the NOR gate 9 and then switched.
Transistor Q8, QTen, Q12Through the NAND gate 8
It is returning to the input.
【0009】本実施例は、上述したマスタ部1とスレー
ブ部2によって構成されており、以下その回路動作を図
1の回路図と図2のタイムチャートを基に説明する。ま
ず、クロック信号Tが論理値0すなわち反転クロック信
号#Tが論理値1の期間は、スイッチングトランジスタ
Q1 、Q2 がオンして、入力信号A、BがそれぞれNA
NDゲート4、5に入力される。NANDゲート4、5
の他方の入力には二つの入力信号A、Bのどちらを出力
信号OUTにするかを決める選択信号SEL及び反転選
択信号#SELがそれぞれ入力され、NANDゲート
4、5で論理演算された結果、NANDゲート4の出力
信号X、NANDゲート5の出力信号Yが出力される。
次にクロック信号Tが論理値1すなわち反転クロック信
号#Tが論理値0の期間は、スイッチングトランジスタ
Q3 、Q4 がオンすることによって、NANDゲート
4、5の出力信号X、Yがラッチされ、スイッチングト
ランジスタQ1 、Q2 がオフすることによって入力信号
A、Bがラッチされる。This embodiment comprises the above-mentioned master unit 1 and slave unit 2. The circuit operation will be described below with reference to the circuit diagram of FIG. 1 and the time chart of FIG. First, while the clock signal T has the logical value 0, that is, the inverted clock signal #T has the logical value 1, the switching transistors Q 1 and Q 2 are turned on, and the input signals A and B are set to NA.
Input to ND gates 4 and 5. NAND gates 4, 5
A selection signal SEL and an inverted selection signal #SEL for determining which of the two input signals A and B are to be output signals OUT are input to the other input of the NAND gates 4 and 5, respectively. An output signal X of the NAND gate 4 and an output signal Y of the NAND gate 5 are output.
Next, while the clock signal T has a logical value of 1, that is, the inverted clock signal #T has a logical value of 0, the output signals X and Y of the NAND gates 4 and 5 are latched by turning on the switching transistors Q 3 and Q 4. When the switching transistors Q 1 and Q 2 are turned off, the input signals A and B are latched.
【0010】そして、マスタ部1からの出力信号X、Y
は、クロック信号Tが論理値1の期間はスイッチングト
ランジスタQ5 、Q6 がオンしてNANDゲート8に取
り込まれ、NANDゲート8で論理演算した結果、出力
信号OUTが出力される。さらに、出力信号OUTはN
ORゲート9で反転され、クロック信号Tが論理値0す
なわち反転クロック信号#Tが論理値1の期間は、スイ
ッチングトランジスタQ7 、Q8 がオンすることによっ
てNANDゲート8の入力側に帰還される。ここで、選
択信号SELが論理値1であればスイッチングトランジ
スタQ 9 、Q12がオン、スイッチングトランジスタQ
10 、Q 11 がオフすることによって、出力信号Y側すな
わちNANDゲート5からの入力側に帰還され、選択信
号SELが論理値0であればスイッチングトランジスタ
Q 10 、Q 11 がオン、スイッチングトランジスタQ 9 、Q
12 がオフすることによって、出力信号XすなわちNAN
Dゲート4からの入力側に帰還され、出力信号OUTが
ラッチされることになる。ところが、クロック信号Tが
論理値1の期間は、マスタ部1の入力信号A、B及び出
力信号X、Yはラッチされるので、スレーブ部2の出力
信号OUTも変化しない。したがって、図2に示すよう
に、実際に出力信号OUTが変化するのは、クロック信
号Tの論理値が0から1に変わる時点(立ち上がり時)
のみである。The output signals X, Y from the master unit 1
Means that the switching signal is active during the period when the clock signal T has the logical value 1.
Transistor QFive , Q6 Turns on, and is stored in NAND gate 8.
And the result of the logical operation by the NAND gate 8 is output.
The signal OUT is output. Further, the output signal OUT is N
The signal is inverted by the OR gate 9 so that the clock signal T becomes logical 0.
That is, while the inverted clock signal #T has the logical value 1, the switch is
Switching transistor Q7 , Q8 Is turned on.
The signal is fed back to the input side of the NAND gate 8. Here,
If the selection signal SEL has the logical value 1, the switching transistor
StarQ 9 , Q12Is on, switching transistorQ
Ten , Q 11 Is turned off, the output signal Y side
That is, the signal is fed back to the input side from the NAND gate 5 and the selection signal is
If the signal SEL is logical 0, the switching transistor
Q Ten , Q 11 Is on, switching transistorQ 9 , Q
12 Is turned off, the output signal X, that is, NAN
The signal is fed back to the input side from the D gate 4 and the output signal OUT is
Will be latched. However, the clock signal T is
During the period of the logical value 1, the input signals A and B of the master unit 1 and the output signal are output.
Since the force signals X and Y are latched, the output of the slave unit 2 is output.
The signal OUT does not change. Therefore, as shown in FIG.
However, the output signal OUT actually changes only when the clock signal
When the logical value of the signal T changes from 0 to 1 (at the time of rising)
Only.
【0011】すなわち、二つの入力信号A、Bと選択信
号SELとを取込み、選択信号SELで選択した方の入
力信号と同じ出力信号OUTを出力する回路動作を、ク
ロック信号Tの立ち下がりから次の立ち下がりまでの一
周期内において実行できるので、小規模な回路構成に
て、回路の動作スピードが向上するのである。 なお、
本実施例では負論理を用いており、図3に本実施例にお
ける真理値表を示す。すなわち、選択信号SELが論理
値1のときには、出力信号OUTは入力信号Bと同じ信
号が出力され、選択信号SELが論理値0のときには、
入力信号Aと同じ出力信号OUTが出力される。That is, the circuit operation of taking in the two input signals A and B and the selection signal SEL and outputting the same output signal OUT as the input signal selected by the selection signal SEL starts from the falling edge of the clock signal T. Can be executed within one cycle until the falling edge of the circuit, so that the operation speed of the circuit can be improved with a small circuit configuration. In addition,
In this embodiment, negative logic is used, and FIG. 3 shows a truth table in this embodiment. That is, when the selection signal SEL has the logical value 1, the same signal as the input signal B is output as the output signal OUT, and when the selection signal SEL has the logical value 0,
The same output signal OUT as the input signal A is output.
【0012】[0012]
【発明の効果】本発明は上述のように、マスタ部とスレ
ーブ部とでクロック同期型信号選択回路を構成してお
り、マスタ部は、第1の安定状態の期間に二つの入力信
号を取り込み、この期間に関係なく取り込む選択信号に
よって二つの入力信号のうち一方を選択し、二つの入力
信号と選択信号とに応じた出力信号を出力する。そし
て、スレーブ部は第1の安定状態の期間には入力を取込
むことができず以前の入力及び出力信号をラッチしてい
る。次の第2の安定状態の期間で、マスタ部は二つの入
力信号をラッチし、スレーブ部はマスタ部の出力信号を
取り込んでマスタ部の二つの入力信号のうち選択信号で
選択した方の入力信号と同じ出力信号を出力する。した
がって、スレーブ部の出力信号すなわちクロック同期型
信号選択回路の出力信号は、マスタ部が二つの入力信号
をラッチするクロック信号の第2の安定状態の期間での
み変化するのである。その結果、マスタ部に信号選択機
能が付加され、従来のように信号選択回路とフリップフ
ロップ回路が独立している構成よりも回路のゲート数を
削減することができ、信号選択回路で発生するゲート遅
延がそのままフリップフロップ回路に入力することによ
る遅れの発生を防止できるという効果がある。また、回
路動作がクロック信号の一周期内で実行可能となるの
で、回路全体の動作スピードを向上することができると
いう効果がある。According to the present invention, as described above, the master section and the slave section constitute a clock synchronous signal selection circuit, and the master section takes in two input signals during the first stable state. Regardless of this period, one of the two input signals is selected by the selection signal taken in, and an output signal corresponding to the two input signals and the selection signal is output. The slave unit cannot take in the input during the first stable state , and latches the previous input and output signals. In the next second stable state period, the master unit latches two input signals, and the slave unit takes in the output signal of the master unit and inputs the input signal selected by the selection signal from the two input signals of the master unit. Outputs the same output signal as the signal. Therefore, the output signal of the slave section, that is, the output signal of the clock synchronous signal selection circuit changes only during the second stable state of the clock signal in which the master section latches two input signals. As a result, a signal selection function is added to the master unit, and the number of gates of the circuit can be reduced as compared with the conventional configuration in which the signal selection circuit and the flip-flop circuit are independent, and the gate generated by the signal selection circuit is reduced. There is an effect that it is possible to prevent the occurrence of a delay due to the fact that the delay is directly input to the flip-flop circuit. Further, since the circuit operation can be performed within one cycle of the clock signal, the operation speed of the entire circuit can be improved.
【図1】実施例を示す回路構成図である。FIG. 1 is a circuit configuration diagram showing an embodiment.
【図2】同上の動作を説明するタイムチャートである。FIG. 2 is a time chart for explaining the operation of the above.
【図3】同上の動作を説明する真理値表である。FIG. 3 is a truth table for explaining the operation of the above.
1 マスタ部 2 スレーブ部 3 インバータ 4 NANDゲート 5 NANDゲート 6 インバータ 7 インバータ 8 NANDゲート 9 NORゲート A、B 入力信号 T クロック信号 #T 反転クロック信号 SEL 選択信号 #SEL 反転選択信号 X、Y 出力信号 OUT 出力信号 Q1 〜Q12 スイッチングトランジスタReference Signs List 1 master part 2 slave part 3 inverter 4 NAND gate 5 NAND gate 6 inverter 7 inverter 8 NAND gate 9 NOR gate A, B input signal T clock signal #T inverted clock signal SEL selection signal #SEL inversion selection signal X, Y output signal OUT output signal Q 1 to Q 12 switching transistor
Claims (1)
期的に繰り返すクロック信号の第1の安定状態の期間に
二つの入力信号を取り込み、次の第2の安定状態の期間
では二つの入力信号をラッチし、この期間に関係なく取
り込む選択信号によって二つの入力信号の一方を選択し
て二つの入力信号と選択信号とに応じた出力信号を出力
するマスタ部と、マスタ部の出力信号を取り込んで選択
信号で選択した方の入力信号と同じ出力信号を出力し、
クロック信号の次の第1の安定状態の期間でマスタ部の
出力信号をラッチするスレーブ部とから成り、マスタ部
が二つの入力信号をラッチするクロック信号の第2の安
定状態の期間でのみ、スレーブ部の出力信号が変化する
ことを特徴とするクロック同期型信号選択回路。1. A method according to claim 1, wherein the first stable state and the second stable state are circled.
Two input signals are captured during a first stable state period of a clock signal that repeats periodically , and two input signals are latched and captured regardless of this period during the next second stable state period. A master unit that selects one of two input signals by a selection signal and outputs an output signal corresponding to the two input signals and the selection signal, and an input signal that receives an output signal of the master unit and selects the selection signal with the selection signal Outputs the same output signal as
Consists of a slave unit for latching the output signal of the master unit in the next period of the first stable state of the clock signal, a second safe clock signal by the master unit latches the two input signals
A clock synchronous signal selection circuit wherein an output signal of a slave section changes only during a period of a fixed state .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02502393A JP3185997B2 (en) | 1993-02-15 | 1993-02-15 | Clock synchronous signal selection circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02502393A JP3185997B2 (en) | 1993-02-15 | 1993-02-15 | Clock synchronous signal selection circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06244691A JPH06244691A (en) | 1994-09-02 |
JP3185997B2 true JP3185997B2 (en) | 2001-07-11 |
Family
ID=12154321
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02502393A Expired - Fee Related JP3185997B2 (en) | 1993-02-15 | 1993-02-15 | Clock synchronous signal selection circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3185997B2 (en) |
-
1993
- 1993-02-15 JP JP02502393A patent/JP3185997B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06244691A (en) | 1994-09-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4970405A (en) | Clock selection circuit for selecting one of a plurality of clock pulse signals | |
US5623223A (en) | Glitchless clock switching circuit | |
JP4446070B2 (en) | DLL circuit, semiconductor device using the same, and delay control method | |
JPH04189023A (en) | Pulse synchronizing circuit | |
US5426380A (en) | High speed processing flip-flop | |
JPH077901B2 (en) | Flip-flop circuit | |
JP2551493B2 (en) | Key signal delay device | |
JPH0795013A (en) | Edge trigger type flip-flop | |
JP3185997B2 (en) | Clock synchronous signal selection circuit | |
JPH03127526A (en) | Synchronizing device | |
KR100223026B1 (en) | Synchronizing circuit | |
JPH05216558A (en) | Timer circuit | |
JPH0865173A (en) | Parallel to serial conversion circuit | |
JP4649064B2 (en) | Output circuit | |
JPS6316711A (en) | Timing device | |
JP2964704B2 (en) | Clock stop circuit | |
JPH0334617A (en) | Flip-flop circuit | |
JP2002082736A (en) | Clock switching circuit | |
JPH06188695A (en) | Information latch circuit | |
KR910006325Y1 (en) | Clock - cycle selection circuits for dynamic processor | |
JP2586712B2 (en) | Asynchronous signal selection circuit | |
JPH0969286A (en) | Semiconductor memory device | |
KR100437833B1 (en) | clock signal switch circuit | |
JPH03282805A (en) | Clock signal switching circuit | |
JP2548784B2 (en) | Periodic signal generator |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990803 |
|
LAPS | Cancellation because of no payment of annual fees |