JP3169913B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、バス配線を介して信号を送受信する複数の
各半導体集積回路のグランド電位間に相違が生じた場合
に発生する、グランド線からバス配線への電流の逆流を
防止する逆流防止手段を備える半導体集積回路に関す
る。

【０００２】

【従来の技術】この種の半導体集積回路について、自動
車の電装品の制御に使用される場合を例にして説明す
る。現今の自動車には、例えばエンジン、ブレーキ、変
速機などの駆動・制動系装置、シートベルトやドアロッ
クのような安全装置或いはエアコンディショナーやパワ
ーウインドウなどの室内装備品等々の制御、動作検知、
操作に、マイクロコンピュータを含んだ半導体集積回路
によって制御されるさまざまな電装品が、車内の各所に
使われている。上記集積回路は制御の対象になる各電装
品の近辺に配置されて、各集積回路どうしの間では、車
内に張り巡らされたバス配線を介して互いにデータをや
りとり（データ通信）する。

【０００３】図７（ａ）に、本発明の適用対象である逆
流防止手段を備えた半導体集積回路が、複数、自動車内
に布設されたバス配線９に接続されている状態を、ブロ
ック図で示す。図７（ａ）を参照して、半導体集積回路
化されたトランシーバ回路が３つ、バス配線９に接続し
ている。トランシーバ回路５１Ａ，５１Ｂ，５１Ｃであ
って、これら３つのトランシーバ回路は、全て同一構造
の集積回路である。各集積回路（トランシーバ回路）
は、トランシーバ回路５１Ａを例に取ると、ドライバ・
レシーバ２ＡとダイオードＤｉＡとを備えている。ドラ
イバ・レシーバ２Ａの入出力点は、外部との接続用端子
であるバス端子７Ａを介して、集積回路の外部（この場
合は、自動車内）に布設されるバス配線９に接続されて
いる。ドライバ・レシーバ２Ａは、図示しないマイクロ
コンピュータとバス配線９との間に介在して、バス配線
９からの信号をマイクロコンピュータに伝達し又はマイ
クロコンピュータからの信号をバス配線９に伝達する、
双方向のインタフェースとして働く。

【０００４】上述の集積回路化されたトランシーバ回路
５１Ａは、外部との接続用端子（外部端子）として、バ
ス端子７Ａに加えて、プルダウン端子８Ａを備えてい
る。このプルダウン端子８Ａは、バス端子７Ａとの間に
外付けの抵抗Ｒ１Ａを接続するための外部端子であっ
て、集積回路内部にあっては、ダイオードＤｉＡを介し
て集積回路内のグランド線６Ａに接続している。上記の
外付け抵抗Ｒ１Ａは、ドライバ・レシーバ２Ａがバス端
子７Ａを介してバス配線９へ送出する信号のロウレベル
をグランド電位Ｖ_SSA にプルダウンするための、プルダ
ウン抵抗として働く抵抗である。

【０００５】ダイオードＤｉＡは、アノードがプルダウ
ン端子８Ａに、カソードがグランド線６Ａにそれぞれ接
続されており、プルダウン端子８Ａからグランド線６Ａ
に向かう方向が順方向のダイオードである。このダイオ
ードＤｉＡは、後述するような理由でグランド線６Ａか
らプルダウン抵抗Ｒ１Ａを通してバス配線９に電流が逆
流するのを防ぐためのものであって、この逆流防止用ダ
イオードＤｉＡを備えている点にこの半導体集積回路の
特徴がある。

【０００６】上述のような集積回路化されたトランシー
バ回路が、他に２つ、同じバス配線９に接続されてい
る。トランシーバ回路５１Ｂは、バス端子７Ｂを介して
バス配線９と信号をやりとりし、バス端子７Ｂとプルダ
ウン端子８Ｂとの間に外付けされたプルダウン抵抗Ｒ１
Ｂによって、送出信号のロウレベルをグランド線６Ｂの
電位Ｖ_SSB にプルダウンされる。トランシーバ回路５１
Ｃはバス端子７Ｃを介して信号を送・受信し、バス端子
７Ｃとプルダウン端子８Ｃとの間に外付けされたプルダ
ウン抵抗Ｒ１Ｃによって、送出信号のロウレベルをグラ
ンド線６Ｃの電位Ｖ_SSC にプルダウンされる。これら３
つのトランシーバ回路５１Ａ，５１Ｂ，５１Ｃは、自動
車内の互いに離れたところに位置する電装品の近傍に配
置されて、どれか１つのトランシーバ回路がドライバと
なって信号を送出し、少なくともどれか１つの他のトラ
ンシーバ回路がレシーバとなって信号を受信するという
ようにして、バス配線９を介して互いにデータ通信を行
う。

【０００７】図８に、各トランシーバ回路内のドライバ
・レシーバの一例の回路図を、トランシーバ回路５１Ａ
を例にして示す。図８を参照して、このドライバ・レシ
ーバ２Ａは、差動対をなす２つのｐＭＯＳトランジスタ
Ｑ２１，Ｑ２２と、差動対の負荷となる２つのｎＭＯＳ
トランジスタＱ２３，Ｑ２４とを含む差動増幅器を備え
ている。この差動増幅器は、高位電源線５Ａとグランド
線６Ａとの間に設けられて、一方の入力点（トランジス
タＱ２１のゲート電極）に図示しないマイクロコンピュ
ータからの５Ｖ系の信号ＶＩＮを受け、もう一方の入力
点（トランジスタＱ２２のゲート電極）には、バス端子
７Ａの信号を直列接続の２つの抵抗Ｒ２１，Ｒ２２で抵
抗分割した信号を受けて、マイクロコンピュータからの
信号ＶＩＮを抵抗Ｒ２１，Ｒ２２の比で決まる倍率で増
幅し、出力段のｐＭＯＳトランジスタＱ２５を通してバ
ス端子７Ａへ送出する。一方、バス配線９からの受信信
号は、インバータ２０を介して５Ｖ系の信号ＢＵＳ１と
して、図示しないマイクロコンピュータへ伝達する。他
の２つのトランシーバ回路５１Ｂ，５１Ｃも、上述のト
ランシーバ回路５１Ａと全く同一の構造である。尚、こ
のトランシーバ回路が車載用として用いられるときは、
電源線５Ａには自動車のバッテリーから、例えば７〜４
０Ｖ程度の、半導体集積回路で通常使用される例えば
５．０Ｖ系や３．０Ｖ系などの電源電圧よりずっと高い
電圧が、与えられる。

【０００８】ところで、上述の構成でバス配線を介して
各集積回路（トランシーバ回路）間でデータ通信を行う
場合、各トランシーバ回路内のドライバ・レシーバ２Ａ
は、出力段のＭＯＳトランジスタＱ２５をオープンドレ
イン接続にして、ドライバとしてバス配線９に信号を送
出する場合、出力信号をハイレベルへドライブするとき
は、出力トランジスタＱ２５を通して大きな駆動能力で
バス配線９に電流を供給し、一方、出力信号のロウレベ
ルへは、外付けのプルダウン抵抗Ｒ１Ａを通した小さい
駆動能力で電荷を引き抜くようにすることが多い。自動
車の場合、例えばセルモーターやパワーウインドウなど
のような、駆動に大きな電流を必要とする装置があっ
て、アンペアやミリアンペアオーダーの、通常半導体集
積回路内に流れる電流に比べ桁違いに大きい電流がバッ
テリーからの配線中を流れるので、バッテリーからの配
線抵抗がたとえ僅かな値であっても、車内の各部分間に
は電位差が生じる。その結果、グランド電位といえど
も、車内の各所に配置される電装品制御用集積回路の間
で、０Ｖに対して±２Ｖ程度の電位差（グランドオフセ
ット）が発生することは避けられない。つまり、図７
（ａ）の接続構成で、３つのトランシーバ回路５１Ａ，
５１Ｂ，５１Ｃそれぞれのグランド線の電位Ｖ_SSA、Ｖ
_SSB ，Ｖ_SSC が互いに異なる電位になるのである。この
ような状況にあって、バス配線をドライブするには、バ
ス配線９をハイレベルへドライブするだけの十分な駆動
能力が必要であることは当然であるが、逆に、ロウレベ
ルへの駆動能力が大き過ぎると、グランドオフセットが
生じたときに電流が多く流れ、バッテリーへの負担が大
きくなってしまうことから、ドライバ出力段のトランジ
スタＱ２５をオープンドレイン接続にして、ロウレベル
へはプルダウン抵抗を通して必要最小限の駆動能力でバ
ス配線からの電荷を放電するのである。図７（ａ）中
の、バス端子７Ａとプルダウン端子８Ａとの間に外付け
された抵抗Ｒ１Ａは、上述のプルダウンのための抵抗で
ある。

【０００９】尚、図８に示すドライバ・レシーバ２Ａに
おいて、出力段のｐＭＯＳトランジスタＱ２５のドレイ
ン電極（バス端子７Ａに接続している電極）とグランド
線６Ａとの間に直列接続されている２つの抵抗Ｒ２１，
Ｒ２２は、差動増幅器における増幅の倍率を決めるため
の抵抗である。これら増幅倍率設定用の抵抗Ｒ２１，Ｒ
２２は、外付けのプルダウン用抵抗Ｒ１Ａが例えば５０
０〜１ＫΩであるのに対し、例えば５００Ｋ〜１ＭΩと
約３桁程度大きい抵抗値を持つ。従って、バス配線９か
らの電流は大部分が外付けの抵抗Ｒ１Ａを流れるので、
ドライバ・レシーバ２Ａの出力段のｐＭＯＳトランジス
タＱ２５は実質的にはオープンドレイン接続で、プルダ
ウン抵抗は外付けの抵抗Ｒ１Ａであるとして扱って良
い。

【００１０】ここで、上述の逆流防止用ダイオードＤｉ
Ａの作用について説明する。理解を容易にするために、
始めに、ダイオードＤｉＡを有しない半導体集積回路に
おいて生じる、グランド線６Ａからバス配線９への逆流
現象について説明する。図１０（ａ）に、逆流防止用ダ
イオードを備えていない３つの半導体集積回路（トラン
シーバ回路）７１Ａ，７１Ｂ，７１Ｃが共通のバス配線
９に接続されている状態を、ブロック図で示す。各トラ
ンシーバ回路は、例えばトランシーバ回路７１Ａを例に
取ると、プルダウン端子８Ａとグランド線６Ａとが直結
されている点が、図７（ａ）の場合と違っている。図１
０（ａ）において、いま、トランシーバ回路７１Ａがレ
シーバ動作を行い、他のトランシーバ回路７１Ｂ，７１
Ｃのうちのどれか１つ、例えばトランシーバ回路７１Ｂ
がドライバ動作をしていて、レシーバとしてのトランシ
ーバ回路７１Ａとドライバとしてのトランシーバ回路７
１Ｂとの間に、±２．０Ｖのグランドオフセットが生じ
ているものとする。すなわち、トランシーバ回路７１Ａ
のグランド電位Ｖ_SSA を０Ｖとしたとき、トランシーバ
回路７１Ｂのグランド電位Ｖ_SSB は、＋２Ｖ、０Ｖまた
は−２Ｖであるとする。図１１に、この接続状態におけ
るバス配線上のデータ信号のシミュレーション波形を示
す。また、グランドオフセットが−２．０Ｖである場合
におけるバス配線を中心とする接続状態を、図１０
（ｂ）に示す。但し、残りのトランシーバ回路７１Ｃは
レシーバとして動作し、その回路７１Ｃにおけるグラン
ドオフセットは、トランシーバ回路７１Ｂにおけるグラ
ンドオフセットと同じであるものとする。

【００１１】図１１を参照して、このシミュレーション
図は、縦軸が電圧を横軸が時間をそれぞれ表しており、
ドライバ側のトランシーバ回路７１Ｂのグランド電位Ｖ
_SSB及びトランシーバ回路７１Ｃのグランド電位Ｖ_SSC
が、Ｖ_SSB ＝Ｖ_SSC ＝２．０Ｖ、０Ｖ、−２．０Ｖの３
つの場合について、バス配線上のデータ信号のハイレベ
ル、ロウレベルをシミュレートした波形を示している。
図１１を参照すると、レシーバ側のトランシーバ回路７
１Ａとドライバ側のトランシーバ回路７１Ｂとの間に−
２．０Ｖのグランドオフセットがあるとき、データ信号
のロウレベルが大きく制限されていることが、分る。す
なわち、各グランドオフセットの場合についてデータ信
号のロウレベルに着目すると、ドライバ側のトランシー
バ回路７１Ｂに＋２．０Ｖのグランドオフセットがある
ときのデータ信号のロウレベルは、２．０Ｖである。ま
た、グランドオフセットが０Ｖのときのデータ信号のロ
ウレベルは、０Ｖである。つまり、トランシーバ回路７
１Ｂのグランドオフセットが、２．０Ｖのとき及び０Ｖ
のときは、データ信号のロウレベルは本来あるべきレベ
ルまで下がりきっている。ところが、トランシーバ回路
７１Ｂのグランドオフセットが−２．０Ｖのときのデー
タ信号のロウレベルは、約−０．３５Ｖである。つま
り、この場合のデータ信号のロウレベルは、本来、ドラ
イバ側トランシーバ回路７１Ｂのグランド電位である−
２．０Ｖまで下がらなければならないところ、それより
ずっと高い−０．３５Ｖ程度にしか下がっていない。こ
れは、以下の理由による。図１０（ｂ）を参照すると、
レシーバ側トランシーバ回路７１Ａのグランド線６Ａか
らドライバ側トランシーバ回路７１Ｂのグランド線６Ｂ
まで、プルダウン抵抗Ｒ１Ａ、バス配線９、プルダウン
抵抗Ｒ１Ｂを介して電流経路が形成されている。そのた
め、電位の高い方のグランド線６Ａから電位の低い方の
グランド線６Ｂへ、バス配線９を介して電流が逆流す
る。その場合、ドライバ側トランシーバ回路７１Ｂのロ
ウレベルへの駆動能力は、前述したように非常に低くさ
れている。その結果、バス配線９の電位は、レシーバ側
トランシーバ回路７１Ａのグランド電位に近い、約０Ｖ
近辺の電位に吊り上げられてしまうのである。

【００１２】冒頭に説明した、逆流防止用ダイオードＤ
ｉＡを備える半導体集積回路（図７（ａ））は、上述の
ような、レシーバ側の半導体集積回路とドライバ側の半
導体集積回路との間にグランドオフセットが生じた場合
でも、バス配線への逆流が生じないようににしたのもの
である。図７（ａ）に示す接続構成について、レシーバ
側トランシーバ回路７１Ａとドライバ側トランシーバ回
路７１Ｂとの、バス配線を中心とする接続状態を、図７
（ｂ）に示す。図７（ａ），（ｂ）を参照して、レシー
バ側トランシーバ回路７１Ａのプルダウン抵抗Ｒ１Ａと
グランド線６Ａとの間に、この方向に順方向になるよう
に、つまり、グランド線６Ａからプルダウン抵抗Ｒ１Ａ
の方向には逆方向になるように、ダイオードＤｉＡが挿
入されている。従って、たとえドライバ側トランシーバ
回路７１Ｂに負のグランドオフセットが生じても、レシ
ーバ側トランシーバ回路７１Ａのグランド線６Ａからバ
ス配線９への電流の逆流は生じない。

【００１３】

【発明が解決しようとする課題】上述したように、図７
（ａ）に示す逆流防止用ダイオードＤｉＡを備える半導
体集積回路によれば、複数の集積回路をバス配線を介し
て接続したとき、各集積回路のグランド電位間にグラン
ドオフセットが生じた場合でも、集積回路のグランド線
からバス配線への電流の逆流が起こらないようにし、バ
ス配線上のデータ信号のロウレベルを、逆流防止手段を
もたない集積回路を用いる場合より低いレベルまで駆動
することができる。しかしながら、図７（ａ）に示す逆
流防止用ダイオードＤｉＡを備える半導体集積回路を用
いた場合でも、未だ、バス配線上のデータ信号のロウレ
ベルは、本来あるべきレベルにまで下がりきらないとい
う問題が残る。以下に、その説明を行う。

【００１４】図７（ａ）に示す逆流防止用ダイオード付
きの半導体集積回路を用い、トランシーバ回路５１Ａを
レシーバとし、トランシーバ回路５１Ｂをドライバとし
て用いた場合で、トランシーバ回路５１Ａのグランド電
位Ｖ_SSA とトランシーバ回路５１Ｂのグランド電位Ｖ
_SSB との間に、０Ｖに対して±２．０Ｖのグランドオフ
セットがあるときの、バス配線上のデータ信号のシミュ
レーション波形を、図９に示す。また、グランドオフセ
ットが−２．０Ｖである場合におけるバス配線を中心に
した接続状態を図７（ｂ）に示す。但し、残りのトラン
シーバ回路５１Ｃはレシーバとして動作し、その回路に
おけるグランドオフセットは、トランシーバ回路５１Ｂ
におけるグランドオフセットと同じであるものとする。

【００１５】図９を参照すると、レシーバ側のトランシ
ーバ回路５１Ａとドライバ側のトランシーバ回路５１Ｂ
との間に０Ｖ及び−２．０Ｖのグランドオフセットがあ
るとき、データ信号のロウレベルが大きく制限されてい
ることが分る。すなわち、トランシーバ回路５１Ｂに＋
２．０Ｖのグランドオフセットがある場合、データ信号
のロウレベルは２．０Ｖであって、本来あるべきロウレ
ベル（＝２．０Ｖ）迄下がりきっている。ところが、グ
ランドオフセットが０Ｖの場合、データ信号のロウレベ
ルは約０．７Ｖ程度であり、本来あるべきロウレベル
（＝０Ｖ）から約０．７Ｖ浮いたレベル迄しか下がらな
い。更に、グランドオフセットが−２．０Ｖのときのデ
ータ信号のロウレベルは−１．０Ｖ程度であって、本来
あるべきロウレベル（＝−２．０Ｖ）より１．０Ｖ程度
高いレベルに留まっている。

【００１６】これは、以下の理由による。図７（ｂ）を
参照して、ドライバ側のトランシーバ回路５１Ｂに０Ｖ
または−２．０Ｖのグランドオフセットがある場合、す
なわち、トランシーバ回路５１Ａのグランド電位Ｖ_SSA
が０Ｖであるのに対し、トランシーバ回路５１Ｂのグラ
ンド電位Ｖ_SSB が０Ｖ又は−２．０Ｖのときは、バス配
線９とトランシーバ回路５１Ｂのグランド線６Ｂとの間
の、プルダウン抵抗Ｒ１Ｂと逆流防止用ダイオードＤｉ
Ｂとの直列接続が順方向になり、ダイオードＤｉＢの両
端に順方向電圧が生じる。その結果、バス配線９の電位
は、トランシーバ回路５１Ｂのグランド線電位Ｖ_SSB か
ら約ダイオードＤｉＢの順方向電圧分だけ高いレベルに
なってしまうのである。

【００１７】従って、本発明は、外付けのプルダウン抵
抗接続のための外部端子とグランド線との間に逆流防止
手段を備える半導体集積回路において、これを複数、共
通のバス配線に接続し、バス配線を介してデータ通信を
するときの、グランドオフセットに起因するデータ信号
のロウレベルの浮き上がりを防止することを目的とする
ものである。

【００１８】

【課題を解決するための手段】本発明の半導体集積回路
は、外部に設けられるバス配線に対し双方向に信号を送
受信するための第１の端子と、前記バス配線に送出する
信号のロウレベルを接地電位にプルダウンするために外
部に設けられるプルダウン用抵抗を接続するための第２
の端子と、接地電位の接地線と、順方向のインピーダン
スがｐｎ接合ダイオードの順方向インピーダンスより小
なるインピーダンスを有し、前記第２の端子と接地線と
の間にこの方向が順方向であるように接続された整流手
段とを含む半導体集積回路である。

【００１９】

【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１（ａ）は、本発明の
一実施の形態にかかる半導体集積回路（トランシーバ回
路）を３つバス配線に接続してデータ通信を行うときの
接続構成を、ブロック図で示す図である。また、図２
は、図１（ａ）中のトランシーバ回路に用いられる逆流
防止回路を、素子レベルで表す回路図である。

【００２０】図１及び図２を参照して、バス配線９に３
つのトランシーバ回路１Ａ，１Ｂ，１Ｃが、それぞれバ
ス端子７Ａ，７Ｂ，７Ｃを介して接続している。各トラ
ンシーバ回路は、トランシーバ回路７Ａを例に取ると、
ドライバ・レシーバ２Ａと逆流防止回路３Ａとからな
る。ドライバ・レシーバ２Ａには、図８に素子レベルの
回路図を示す回路が用いられている。このドライバ・レ
シーバは、図７（ａ）又は図１０（ａ）に示した従来の
トランシーバ回路に用いられているものと同一の回路で
ある。図１（ａ）と図７（ａ）とを比較すると、本実施
の形態に係るトランシーバ回路１Ａは、逆流防止回路３
Ａが従来のトランシーバ回路５１Ａと異なっている。

【００２１】本実施の形態に係るトランシーバ回路の逆
流防止回路３Ａは、コンパレータ４Ａと、ｐＭＯＳトラ
ンジスタＱ１Ａと、ｎＭＯＳトランジスタＱ２Ａと、抵
抗Ｒ２Ａとからなる。コンパレータ４Ａは、反転入力点
がバス端子７Ａに接続し、非反転入力点がグランド線６
Ａに接続して、バス配線９の電位の高低をグランド線６
Ａの電位を比較基準として判定し、判定結果を反転二値
信号に変換する。ｐＭＯＳトランジスタＱ１Ａは、ソー
ス電極が高位側の電源線５Ａに接続し、ドレイン電極が
ｎＭＯＳトランジスタＱ２Ａのゲート電極に接続し、ゲ
ート電極がコンパレータ４Ａの出力点に接続して、コン
パレータ４Ａの判定結果に応じて、ｎＭＯＳトランジス
タＱ２Ａのゲート電極に電源電圧ＶＤＤを与え又は遮断
する。ｎＭＯＳトランジスタＱ２Ａはしきい値電圧が約
１．０Ｖのエンハンスメント型のトランジスタで、ソー
ス電極とバックゲート電極とが共にプルダウン端子８Ａ
に接続し、ドレイン電極がグランド線６Ａに接続して、
上記ｐＭＯＳトランジスタＱ１Ａの導通、非導通に応じ
て、プルダウン端子８Ａとグランド線６Ａとの間の電流
経路を導通させ又は遮断する。このｎＭＯＳトランジス
タＱ２Ａは、ソース電極（プルダウン端子８Ａに接続し
ている電極）とゲート電極との間に、自己バイアス用の
帰還抵抗Ｒ２Ａが接続されている。

【００２２】以下に、本実施の形態にかかるトランシー
バ回路の動作について、説明する。図１（ｂ）は、図１
（ａ）中の逆流防止回路３Ａの接続構成を、ｎＭＯＳト
ランジスタＱ２Ａの断面図を用いて、模式的に表した図
である。図１（ａ）及び図１（ｂ）を参照して、バス配
線９の電位Ｖ_BUS がトランシーバ回路１Ａのグランド電
位Ｖ_SSA より高い場合、コンパレータ４Ａはロウレベル
を出力し、ｐＭＯＳトランジスタＱ１Ａを導通状態にす
る。その結果、ｎＭＯＳトランジスタＱ２Ａはゲート電
極に高位電源線５Ａの電圧ＶＤＤを与えられて導通状態
になり、ソース電極１０Ａ（プルダウン端子８Ａに接続
している側の電極）とドレイン電極（グランド線６Ａに
接続している側の電極）１１Ａとの間のチャネル（ｐウ
エル１２Ａにあってゲート電極下の表面領域）に、ソー
ス・ドレイン間電流が流れる。このとき、ｐＭＯＳトラ
ンジスタＱ１Ａのドレイン電極は、帰還抵抗Ｒ２Ａを介
してｐウエル１２Ａにも接続しているので、ｐウエル１
２Ａにはドレイン電極１１Ａに対して正の電位が与えら
れ、ｐウエル１２Ａとドレイン電極１１Ａとの間のｐｎ
接合は、順方向にバイアスされる。その結果、ｐウエル
１２Ａのボディ領域（ｐウエルにあってＭＯＳトランジ
スタのチャネルより深い領域）をｐｎダイオードの順方
向電流が流れる。結局、プルダウン端子８Ａとグランド
線６Ａとの間を、ｎＭＯＳトランジスタＱ２Ａのソース
・ドレイン間電流と、ｐｎダイオードの順方向電流の並
列和電流が流れることになって、プルダウン端子８Ａと
グランド線６Ａとは、単にｐｎダイオードＤｉＡが接続
されただけの従来のトランシーバ回路５１Ａ（図７
（ａ））に比べ、ずっと低いインピーダンスで接続され
ることになる。

【００２３】一方、バス端子７Ａの電位Ｖ_BUS の方がグ
ランド線６Ａの電位Ｖ_SSA より低いときは、コンパレー
タ４Ａの出力はハイレベルとなり、ｐＭＯＳトランジス
タＱ１Ａが遮断状態になる。その結果、ｎＭＯＳトラン
ジスタＱ２Ａは、プルダウン端子８Ａから帰還抵抗Ｒ２
Ａを通してゲート電極へ電荷を供給されることになり、
ソース電位とゲート電位とが等しくなる。すなわち、し
きい値電圧が１．０Ｖのエンハンスメント型ｎＭＯＳト
ランジスタがソース・ゲート間電圧を０Ｖにバイアスさ
れたのと等価となって、遮断状態になる。このとき、ｎ
ＭＯＳトランジスタＱ２Ａのドレイン電極１１Ａの電位
の方がｐウエル１２Ａの電位よりも高いので、ドレイン
電極１１Ａとｐウエル１２Ａとの間のｐｎ接合は逆バイ
アスとなり、グランド線６Ａからドレイン電極１１Ａ、
ｐウエル１２Ａのボディ領域を通ってプルダウン端子８
Ａへ流れる電流も遮断される。結局、グランド線６Ａと
プルダウン端子８Ａとは、ｎＭＯＳトランジスタ８Ａの
電流経路も、ｐウエルのボディ領域の電流経路も共に遮
断されて、ハイインピーダンス状態となる。

【００２４】以上のように、各半導体集積回路（トラン
シーバ回路）のグランド電位に対してバス配線９の電位
Ｖ_BUS の方が高いときは、各トランシーバ回路に設けた
逆流防止回路内のｎＭＯＳトランジスタＱ２Ａが導通状
態になってソース・ドレイン間電流を流すと同時に、Ｍ
ＯＳトランジスタのボディ領域のｐｎ接合が順方向電流
を流す。その結果、プルダウン端子８Ａは、単にｐｎダ
イオードを接続しただけの従来の集積回路に比べて低イ
ンピーダンスで接地される。一方、バス配線の電位の方
が低い場合は、ｎＭＯＳトランジスタＱ２Ａも、そのト
ランジスタのボディ領域のｐｎ接合も共に遮断状態にな
って、グランド線６Ａからプルダウン端子８Ａ、プルダ
ウン抵抗Ｒ１Ａを介してバス配線９に電流が逆流するの
を防止する。

【００２５】図１（ａ）に示す本実施の形態に係る半導
体集積回路を用い、トランシーバ回路１Ａをレシーバと
し、トランシーバ回路１Ｂをドライバとして用いた場合
で、トランシーバ回路１Ａのグランド電位Ｖ_SSA とトラ
ンシーバ回路１Ｂのグランド電位Ｖ_SSB との間に、０Ｖ
に対して±２．０Ｖのグランドオフセットがあるとき
の、バス配線上のデータ信号のシミュレーション波形
を、図４に示す。また、グランドオフセットが−２．０
Ｖである場合におけるバス配線９を中心にした接続状態
を、図３に示す。但し、残りのトランシーバ回路１Ｃは
レシーバとして動作し、その回路１Ｃにおけるグランド
オフセットは、トランシーバ回路１Ｂにおけるグランド
オフセットと同じであるものとする。図３及び図４を参
照して、本実施の形態においては、トランシーバ回路１
Ｂのグランドオフセットが、＋２．０Ｖ、０Ｖ、−２．
０Ｖのいずれの場合でも、バス配線９上のデータ信号の
ロウレベルは、本来あるべきレベルにまで振れているこ
とが分る。すなわち、データ信号の本来あるべきロウレ
ベルは、トランシーバ回路１Ｂのグランドオフセットが
＋２．０Ｖ、０Ｖ、−２．０Ｖのときはそれぞれ、＋
２．０Ｖ、０Ｖ、−２．０Ｖであるのに対し、シミュレ
ーション波形のロウレベルは、本来のロウレベルとの違
いが一番大きい場合（グランドオフセット＝−２．０Ｖ
のとき）でも、約−１．８Ｖであって、ほぼ本来のロウ
レベル迄下がりきっている。これは、図３において、ド
ライバとしてのトランシーバ回路１Ｂのグランド配線が
−２．０Ｖになると、プルダウン端子８Ｂとグランド線
６Ｂとの間に、トランシーバ回路１ＢのｎＭＯＳトラン
ジスタＱ２Ｂがソース・ドレイン間電流を流すと同時
に、トランジスタのボディ領域のｐｎ接合が順方向電流
を流して、プルダウン端子８Ｂを単なるｐｎダイオード
より低いインピーダンスでグランド線６Ｂに接地するか
らである。

【００２６】次に、本発明の別の実施の形態に係る半導
体集積回路について説明する。本実施の形態に係る半導
体集積回路は、ドライバ・レシーバの構成を先に述べた
第１の実施の形態に係る半導体集積回路と異ならせてい
る。図５に、本実施の形態に係る半導体集積回路に用い
たドライバ・レシーバの回路図を示す。この図に示すド
ライバ・レシーバ３０は、この発明の譲受人と同一譲受
人による特願平９−３２１３１２号に記載されたドライ
バ・レシーバであって、差動増幅器を構成する対トラン
ジスタＱ２１，Ｑ２２の中、出力側のｐＭＯＳトランジ
スタＱ２２のドレイン電極と負荷のｎＭＯＳトランジス
タＱ２４のドレイン電極との間にｐＭＯＳトランジスタ
Ｑ２６を接続し、そのトランジスタＱ２６のゲート電極
とドレイン電極とを共通接続した構成のものである。

【００２７】このようにすると、上記特願平９−３２１
３１２号に詳述されているように、ドライバ・レシーバ
３０中の差動増幅器は、差動対をなす２つのｐＭＯＳト
ランジスタの内出力側のトランジスタＱ２２の側だけ、
ロウレベル側の同相入力範囲が狭くなる。その結果、バ
ス端子７Ａから出力すべき信号レベルがロウレベルであ
るとき、ドライバ・レシーバ内の差動増幅器にあって
は、トランジスタＱ２１の側は同相入力範囲内にあるの
に対し、トランジスタＱ２２の側は同相入力範囲から外
れ、トランジスタＱ２１には電流が流れるのに対し、ト
ランジスタＱ２２の電流は完全に遮断されることにな
る。これにより、ドライバ・レシーバの出力バッファで
あるトランジスタＱ２５を完全に遮断状態にすることが
できるので、バス配線９上のデータ信号のロウレベル
を、グランドオフセットの最も低いレベル迄振らせるこ
とができ、ノイズマージンをより大きくできる。

【００２８】図６に、本実施の形態に係る３つのトラン
シーバ回路を図１（ａ）に示すようにバス配線９に接続
し、トランシーバ回路１Ａ、１Ｃをレシーバとし、トラ
ンシーバ回路１Ｂをドライバとしてデータ通信を行うと
きの、バス配線上のデータ信号のシミュレーション波形
を示す。図６を参照して、トランシーバ回路１Ｂ，１Ｃ
のグランドオフセットが２．０Ｖのときでも、バス配線
上のデータ信号のロウレベルは、グランド電位の最も低
いレベル、すなわち、この場合はトランシーバ回路１Ａ
のグランド電位（＝０Ｖ）迄下がっていて、第１の実施
の形態に係るトランシーバ回路に比べ、ノイズマージン
が更に大きくなっていることが分る。

【００２９】尚、これまでの第１の実施の形態及び第２
の実施の形態にでは、ドライバ・レシーバ２Ａの出力バ
ッファであるトランジスタＱ２５がオープンドレイン接
続であって、バス配線９上のデータ信号のロウレベルへ
は外付けの抵抗Ｒ１Ａでプルダウンする例について述べ
たが、本発明はこれに限られるものではない。上記ドラ
イバ・レシーバの出力バッファが、例えばＣＭＯＳイン
バータバッファのように、出力信号をロウレベルへ駆動
するためのアクティブな素子を備えている場合であって
も、そのロウレベル駆動用アクティブ素子の駆動能力が
プルダウン抵抗に比べて小さければ、実施の形態におけ
ると同様の効果を得ることができる。

【００３０】又、これまでは、自動車の電装品制御用の
半導体集積回路を例にして説明したが、本発明はこれに
限られるものではない。但し、自動車の場合は、バッテ
リ電圧が例えば７〜４０Ｖというような電圧であって、
半導体集積回路で多く用いられる例えば５．０Ｖ系或い
は３．０Ｖ系の電源電圧に比べ非常に高い電圧が用いら
れる。又、使用環境としてもノイズなどが大きい環境に
ある。従って、ｎＭＯＳトランジスタに、例えばｐウエ
ル領域を分離できるようにしたトリプルウエル構造に
し、ドレイン側の不純物濃度を下げるなどして高耐圧化
したトランジスタを用いると、トランジスタの破壊によ
る回路の故障が起こり難くなり集積回路の信頼性が高ま
るので、本発明の効果をより享受できる。

【００３１】

【発明の効果】以上説明したように、本発明の半導体集
積回路は、外部に設けられるバス配線に対し双方向に信
号を送受信するための第１の端子と、そのバス配線に送
出する信号のロウレベルを接地電位にプルダウンするた
めに外部に設けられるプルダウン用抵抗を接続するため
の第２の端子と、接地電位の接地線と、順方向のインピ
ーダンスがｐｎ接合ダイオードの順方向インピーダンス
より小なるインピーダンスを有し、第２の端子と接地線
との間にこの方向が順方向であるように接続された整流
手段とを備えている。

【００３２】これにより、本発明によれば、複数の半導
体集積回路を共通のバス配線に接続し、バス配線を介し
てデータ通信を行うとき、各集積回路の間のグランド電
位差（グランドオフセット）に起因する、データ信号の
ロウレベルの浮き上がりを防止することができる。

【００３３】本発明に係る半導体集積回路の双方向性イ
ンタフェースに差動増幅器からなる回路を用い、差動対
の出力側の同相入力範囲をもう一方の側の同相入力範囲
より狭いようにすると、データ信号のロウレベルを一番
低いグランドオフセットのレベル迄振らせることができ
るので、ノイズマージンを更に大きくできる。

【００３４】本発明は、例えば自動車の電装品制御用な
ど、グランドオフセットの生じやすい環境下で用いる半
導体集積回路に適用して、特に効果が大きい。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体集積回
路が、複数、共通のバス配線に接続されている状態を示
す図及び、第１の実施の形態における逆流防止回路の構
造を模式的に示す断面図である。

【図２】第１の実施の形態における逆流防止回路の回路
構成を素子レベルで示す回路図である。

【図３】図１に示す接続構成において、各半導体集積回
路間に−２．０Ｖのグランドオフセットがある場合の接
続状態を、バス配線を中心として示す図である。

【図４】図１に示す接続で、グランドオフセットが２．
０Ｖ，０Ｖ，−２．０Ｖの各場合の、バス配線上のデー
タ信号のシミュレーション波形を示す図である。

【図５】本発明の第２の実施の形態に係る半導体集積回
路に用いるドライバ・レシーバの回路図である。

【図６】第２の実施の形態において、グランドオフセッ
トが２．０Ｖ，０Ｖ，−２．０Ｖの場合の、バス配線上
のデータ信号のシミュレーション波形を示す図である。

【図７】従来の逆流防止用ダイオードを備えた半導体集
積回路が、複数、共通のバス配線に接続されている状態
を示す図及び、各半導体集積回路間に−２．０Ｖのグラ
ンドオフセットがある場合の接続状態を、バス配線を中
心として示す図である。

【図８】各トランシーバ回路内のドライバ・レシーバの
一例の回路図を示す図である。

【図９】図７に示す接続構成で、グランドオフセットが
２．０Ｖ，０Ｖ，−２．０Ｖの各場合の、バス配線上の
データ信号のシミュレーション波形を示す図である。

【図１０】従来の逆流防止手段を備えていない半導体集
積回路が、複数、共通のバス配線に接続されている状態
を示す図及び、各半導体集積回路間に−２．０Ｖのグラ
ンドオフセットがある場合の接続状態を、バス配線を中
心として示す図である。

【図１１】図１０に示す接続で、グランドオフセットが
２．０Ｖ，０Ｖ，−２．０Ｖの各場合の、バス配線上の
データ信号のシミュレーション波形を示す図である。

【符号の説明】 １Ａ，１Ｂ，１Ｃ トランシーバ回路 ２Ａ，２Ｂ，２Ｃ ドライバ・レシーバ ３Ａ、３Ｂ，３Ｃ 逆流防止回路 ４Ａ コンパレータ ５Ａ 電源線 ６Ａ，６Ｂ，６Ｃ グランド線 ７Ａ，７Ｂ，７Ｃ バス端子 ８Ａ，８Ｂ，８Ｃ プルダウン端子 ９ バス配線 １０Ａ ソース電極 １１Ａ ドレイン電極 １２Ａ ｐウエル ２０ インバータ ３０ ドライバ・レシーバ ５１Ａ，５１Ｂ，５１Ｃ トランシーバ回路 ７１Ａ，７１Ｂ，７１Ｃ トランシーバ回路

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】外部に設けられるバス配線に対し双方向に
   信号を送受信するための第１の端子と、 前記バス配線に送出する信号のロウレベルを接地電位に
   プルダウンするために外部に設けられるプルダウン用抵
   抗を接続するための第２の端子と、 接地電位の接地線と、 順方向のインピーダンスがｐｎ接合ダイオードの順方向
   インピーダンスより小なるインピーダンスを有し、前記
   第２の端子と接地線との間にこの方向が順方向であるよ
   うに接続された整流手段とを含む半導体集積回路。
2. 【請求項２】 前記整流手段がｐｎ接合ダイオードの順
   方向電流とＭＯＳ型電界効果トランジスタのチャネルを
   流れる電流との和電流により順方向電流を流すものであ
   ることを特徴とする、請求項１に記載の半導体集積回
   路。
3. 【請求項３】 前記整流手段は、バックゲート電極と第
   １の流路電極とを接続したＭＯＳ型電界効果トランジス
   タであり、 前記ｐｎ接合ダイオードの順方向電流は、前記ＭＯＳ型
   電界効果トランジスタのボディ領域を、前記バックゲー
   ト電極から前記ＭＯＳ型電界効果トランジスタの第２の
   流路電極へ流れる電流であることを特徴とする、請求項
   ２に記載の半導体集積回路。
4. 【請求項４】 前記整流手段は、前記ＭＯＳ型電界効果
   トランジスタがエンハンスメント型のものであり、 前記ＭＯＳ型電界効果トランジスタのゲート電極と前記
   第１の流路電極との間の電圧を０Ｖに自己バイアスする
   ことにより逆方向電流を遮断する構造であることを特徴
   とする、請求項２又は請求項３に記載の半導体集積回
   路。
5. 【請求項５】 外部に設けられるバス配線に対し双方向
   に信号を送受信するための第１の端子と、 前記バス配線に送出する信号のロウレベルを接地電位に
   プルダウンするために外部に設けられるプルダウン用抵
   抗を接続するための第２の端子と、 接地電位の接地線と、 第１の流路電極とバックゲート電極とが接続されて共に
   前記第２の端子に接続され、第２の流路電極が前記接地
   線に接続され、前記第１の流路電極とゲート電極とが抵
   抗素子を介して接続されたｎチャネル型ＭＯＳ型電界効
   果トランジスタと、 高位電源線と前記ｎチャネル型ＭＯＳ型電界効果トラン
   ジスタのゲート電極との間に電流経路をなすように接続
   されたｐチャネル型ＭＯＳ型電界効果トランジスタと、 前記第１の端子の電位の高低を前記接地線の電位を比較
   基準として判定し、判定結果を反転二値信号に変換して
   前記ｐチャネル型ＭＯＳ型電界効果トランジスタのゲー
   ト電極に入力するコンパレータとを含んでなる半導体集
   積回路。
6. 【請求項６】 前記第１の端子を介して前記バス配線に
   信号を送出し又は前記バス配線から信号を受信する双方
   向のインタフェースの送受信回路であって、出力段がｐ
   チャネル型ＭＯＳ型電界効果トランジスタのオープンド
   レイン構造の送受信回路を備えることを特徴とする、請
   求項５に記載の半導体集積回路。
7. 【請求項７】 前記送受信回路が、これに前置される外
   部の回路からの信号と前記バス配線の信号に相当する信
   号とを差動増幅して前記出力段のｐチャネル型ＭＯＳ型
   電界効果トランジスタのゲートに入力する差動増幅器を
   含み、 前記差動増幅器は、差動対をなすトランジスタのうち出
   力側トランジスタの差動入力レベルの範囲を他方の差動
   入力レベルの範囲より狭くする制限手段を備えるもので
   あることを特徴とする、請求項６に記載の半導体集積回
   路。
8. 【請求項８】 前記ｎチャネル型ＭＯＳ型電界効果トラ
   ンジスタが、すくなくとも第２の流路電極側の高濃度不
   純物導入領域の不純物濃度を低めた高耐圧構造のもので
   あることを特徴とする、請求項５乃至７のいずれかに記
   載の半導体集積回路。