JP3130153B2 - Pulse shaping circuit - Google Patents
Pulse shaping circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は集積回路に利用する。特
に、集積化ステップリカバリダイオード（以下、ＳＲ
Ｄ:Step Recovery Diodeという) を用いたパルスの高速
化技術に関する。BACKGROUND OF THE INVENTION This invention applies to integrated circuits. In particular, an integrated step recovery diode (hereinafter, SR)
D: Step Recovery Diode).
【０００２】[0002]
【従来の技術】ＳＲＤによるパルスの高速化は従来から
広く知られている。図７を参照して従来例を説明する。
図７は従来例回路の構成図である。2. Description of the Related Art Speeding up of pulses by SRD has been widely known. A conventional example will be described with reference to FIG.
FIG. 7 is a configuration diagram of a conventional circuit.
【０００３】入力に立ち下がり幅１ｎｓ程度のパルスを
入力すると順バイアスされたＳＲＤは、急激にＯＦＦ状
態になり、出力には立ち下がり幅１００ｐｓのパルスが
得られる。When a pulse having a falling width of about 1 ns is input to the input, the forward-biased SRD rapidly turns off, and a pulse having a falling width of 100 ps is obtained at the output.
【０００４】[0004]
【発明が解決しようとする課題】しかし、このときに用
いるＳＲＤの最高性能（例えば５０ｐｓ）を得るには、
入力には１ｎｓではなく数１００ｐｓのパルスを要す
る。したがって、ＳＲＤの最適入力パルスを発生させる
ためには、入力側に複雑な回路を設ける必要がある。However, in order to obtain the highest performance (for example, 50 ps) of the SRD used at this time,
Input requires a pulse of several hundred ps instead of 1 ns. Therefore, in order to generate an optimum input pulse of the SRD, it is necessary to provide a complicated circuit on the input side.
【０００５】本発明は、このような背景に行われたもの
であり、入力波形を最適化するための回路にもＳＲＤを
使用することに着目し、高速設計されたＳＲＤの最高性
能の出力特性を簡単に実現できる集積化ＳＲＤによるパ
ルス整形回路を提供することを目的とする。The present invention has been made in view of such a background, and focuses on the use of the SRD for a circuit for optimizing an input waveform, and provides the highest performance output characteristics of a high-speed designed SRD. It is an object of the present invention to provide a pulse shaping circuit using an integrated SRD that can easily realize the above.
【０００６】本発明は、入力パルスの立ち下がりに対し
てその立ち下がり幅より短時間の立ち下がり幅でパルス
を出力するｐｉｎ構造のステップリカバリダイオードを
複数備え、この複数のステップリカバリダイオードは、
緩衝回路を介して複数段縦続に、後段に向かい順次立ち
下がり幅の短いパルスが得られるように設定されて接続
されたパルス整形回路において、前記複数のステップリ
カバリダイオードおよび前記緩衝回路が一つの半導体基
板上に形成され、前記複数のステップリカバリダイオー
ドは、そのｐｉｎ構造のｉ層の厚さが後段に向かい順次
薄くなるように形成されたことを特徴とする。According to the present invention, the falling of an input pulse is
Pulse with a fall width shorter than the fall width
Pin recovery step recovery diode
Provided multiple, this multiple step recovery diode,
Stands in multiple stages in cascade through the buffer circuit
Connection set to obtain a pulse with a short fall width
In the pulse shaping circuit, the plurality of step
The cover diode and the buffer circuit are formed on one semiconductor substrate, and the plurality of step recovery diodes are formed so that the thickness of the i-layer of the pin structure is gradually reduced toward a later stage. .
【０００７】前記緩衝回路は、静電容量であり、隣接す
るステップリカバリダイオードを分離する絶縁膜上にこ
の静電容量素子が形成されることが望ましい。[0007] The buffer circuit, Ri capacitance der, adjacent to
On the insulating film that separates the step recovery diode
Is desirably formed .
【０００８】[0008]
【作用】ＳＲＤと静電容量によるパルス発生回路を複数
縦続に接続されたパルス整形回路を一つの半導体集積回
路として構成する。ＳＲＤのｉ層が順に薄くなるように
形成し、その後、隣接するＳＲＤを接続する静電容量素
子等を絶縁膜上に形成する。 A pulse shaping circuit in which a plurality of pulse generating circuits based on SRD and capacitance are connected in cascade is integrated into one semiconductor integrated circuit.
Configure as a road. So that the i-layer of SRD becomes thinner in order
Forming and then connecting the adjacent SRD
An element is formed on the insulating film.
【０００９】これにより、一つの集積回路として構成さ
れると、最適なＳＲＤと回路素子との組み合わせが得ら
れるため、回路の最適化が可能となる。 As a result, a single integrated circuit is constructed.
The optimal combination of SRD and circuit elements
Therefore, the circuit can be optimized.
【００１０】[0010]
【実施例】本発明第一実施例を図１を参照して説明す
る。図１は本発明第一実施例回路の構成図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described with reference to FIG. FIG. 1 is a block diagram of the circuit of the first embodiment of the present invention.
【００１１】本発明は、ステップリカバリダイオードＳ
ＲＤ１〜ＳＲＤ３が緩衝回路としてコンデンサＣ１〜Ｃ
４を介して複数段縦続に接続され、このステップリカバ
リダイオードＳＲＤ１〜ＳＲＤ３の動作時間特性が後段
に向かい順次短く設定されたことを特徴とするパルス整
形回路である。The present invention provides a step recovery diode S
RD1 to SRD3 are capacitors C1 to C as buffer circuits.
A pulse shaping circuit is connected in cascade through a plurality of stages via a step S4, and the operation time characteristics of the step recovery diodes SRD1 to SRD3 are sequentially set to be shorter toward the subsequent stage.
【００１２】図１に示すように３個のステップリカバリ
ダイオードＳＲＤ１〜ＳＲＤ３と３個のコンデンサＣ１
〜Ｃ４を配置する。このとき、各ステップリカバリダイ
オードＳＲＤ１〜ＳＲＤ３の動作時間特性を示すτｄの
速さは、 ＳＲＤ１＜ＳＲＤ２＜ＳＲＤ３ とし、 ＳＲＤ１のτｄ＝５００ｐｓ ＳＲＤ２のτｄ＝１００ｐｓ ＳＲＤ３のτｄ＝３０ｐｓ とする。また、コンデンサＣ１〜Ｃ４の容量は、 Ｃ１＞Ｃ２＞Ｃ３＞Ｃ４ とし、 コンデンサＣ１の容量＝１０００ｐｆ コンデンサＣ２の容量＝１００ｐｆ コンデンサＣ３の容量＝５０ｐｆ コンデンサＣ４の容量＝１０ｐｆ とする。As shown in FIG. 1, three step recovery diodes SRD1 to SRD3 and three capacitors C1
To C4. At this time, the speed of τd indicating the operation time characteristic of each of the step recovery diodes SRD1 to SRD3 is set as SRD1 <SRD2 <SRD3, τd of SRD1 = 500ps, τd of SRD2 = 100ps, τd of SRD3 = 30ps. The capacitances of the capacitors C1 to C4 are set as C1>C2>C3> C4, the capacitance of the capacitor C1 = 1000 pf The capacitance of the capacitor C2 = 100 pf The capacitance of the capacitor C3 = 50 pf The capacitance of the capacitor C4 = 10 pf.
【００１３】次に、図２を参照して本発明第一実施例の
動作を説明する。図２は本発明第一実施例回路の動作特
性を示す図である。図２（ａ）に示すτｄ＝１０ｎｓの
入力パルスが入力端子１に入力されるとステップリカバ
リダイオードＳＲＤ１、コンデンサＣ２からなる回路の
出力には、図２（ｂ）に示すτｄ＝１ｎｓのパルスが得
られる。このパルスはステップリカバリダイオードＳＲ
Ｄ２、コンデンサＣ３からなる回路に入力され、この回
路の出力には図２（ｃ）に示すτｄ＝２００ｐｓのパル
スが得られる。このパルスはさらにステップリカバリダ
イオードＳＲＤ３、コンデンサＣ４からなる回路に入力
され、この回路の出力は出力端子２から図２（ｄ）に示
すτｄ＝５０ｐｓのパルスが得られる。このように、ス
テップリカバリダイオードＳＲＤ１〜ＳＲＤ３を３個チ
ェーン状に集積化した回路を用いることにより出力には
ＳＲＤ３の最高性能の出力特性を示す高速パルスが得ら
れる。Next, the operation of the first embodiment of the present invention will be described with reference to FIG. FIG. 2 is a diagram showing the operating characteristics of the circuit of the first embodiment of the present invention. When an input pulse of τd = 10 ns shown in FIG. 2A is input to the input terminal 1, a pulse of τd = 1 ns shown in FIG. 2B is output from the circuit including the step recovery diode SRD1 and the capacitor C2. can get. This pulse is applied to the step recovery diode SR
A pulse of τd = 200 ps shown in FIG. 2C is obtained at the output of this circuit. This pulse is further input to a circuit comprising a step recovery diode SRD3 and a capacitor C4, and the output of this circuit is a pulse of τd = 50 ps shown in FIG. As described above, by using a circuit in which three step recovery diodes SRD1 to SRD3 are integrated in a chain, a high-speed pulse showing the highest performance output characteristic of SRD3 can be obtained.
【００１４】次に、図３を参照して集積された本発明第
一実施例回路を説明する。図３は本発明第一実施例回路
の集積状態を示す図である。３箇所のｐｉｎダイオード
により、それぞれステップリカバリダイオードＳＲＤ１
〜ＳＲＤ３が形成される。その間にコンデンサＣ１〜Ｃ
４が図３のように形成され、高速パルス発生回路が構成
される。Next, the integrated circuit of the first embodiment of the present invention will be described with reference to FIG. FIG. 3 is a diagram showing an integrated state of the circuit according to the first embodiment of the present invention. Step recovery diode SRD1 is provided by each of three pin diodes.
To SRD3 are formed. Meanwhile, capacitors C1 to C
4 are formed as shown in FIG. 3 to constitute a high-speed pulse generation circuit.
【００１５】次に、図４を参照して本発明第二実施例を
説明する。図４は本発明第二実施例回路の構成図であ
る。本発明第二実施例回路は、本発明第一実施例回路を
バランス型に構成したものである。コンデンサＣ１′〜
Ｃ４′の静電容量は、 Ｃ１＝Ｃ１′ Ｃ２＝Ｃ２′ Ｃ３＝Ｃ３′ Ｃ４＝Ｃ４′ である。本発明第二実施例回路も集積化した構成とする
こともできる。Next, a second embodiment of the present invention will be described with reference to FIG. FIG. 4 is a block diagram of the circuit of the second embodiment of the present invention. The circuit of the second embodiment of the present invention is obtained by configuring the circuit of the first embodiment of the present invention in a balanced manner. Capacitor C1 '~
The capacitance of C4 'is as follows: C1 = C1' C2 = C2 'C3 = C3' C4 = C4 ' The circuit according to the second embodiment of the present invention can also be integrated.
【００１６】次に、図５を参照して本発明第三実施例を
説明する。図５は本発明第三実施例回路の構成図であ
る。本発明第一および第二実施例回路では、緩衝回路と
してコンデンサＣ１〜Ｃ４を用いたが、本発明第三実施
例回路では、緩衝回路としてダイオード対Ｄ１〜Ｄ４を
用いた。Next, a third embodiment of the present invention will be described with reference to FIG. FIG. 5 is a configuration diagram of a circuit according to a third embodiment of the present invention. In the circuits of the first and second embodiments of the present invention, the capacitors C1 to C4 are used as buffer circuits. In the circuit of the third embodiment of the present invention, diode pairs D1 to D4 are used as buffer circuits.
【００１７】本発明第三実施例回路では、ダイオード対
には直流電流は流れず端子間のダイオードキャパシティ
を利用して本発明第一実施例回路と等価な回路を構成す
る。それぞれの容量は、入力端子側から出力端子側に向
かって徐々に小さく構成する。集積化するときにコンデ
ンサを用いるよりもダイオードを用いた方が容易である
場合に利用する。図５においてダイオード対は順方向側
を対向させて用いたが、逆方向側を対向させることもで
きる。In the circuit of the third embodiment of the present invention, a DC current does not flow through the diode pair, and a circuit equivalent to the circuit of the first embodiment of the present invention is formed by utilizing the diode capacity between the terminals. Each capacitance is gradually reduced from the input terminal side to the output terminal side. It is used when it is easier to use a diode than to use a capacitor when integrating. In FIG. 5, the diode pairs are used with their forward sides facing each other, but they can also face their opposite sides.
【００１８】次に、図６を参照して本発明第四実施例を
説明する。図６は本発明第四実施例回路の構成図であ
る。本発明第四実施例回路では、緩衝回路として方向性
結合器を用いた。すなわち、各段の間に立体回路により
構成された方向性結合器Ｐ１〜Ｐ４を配置接続する。そ
の有効周波数範囲はＰ１→Ｐ４に向けて高くなるように
設定することがよい。Next, a fourth embodiment of the present invention will be described with reference to FIG. FIG. 6 is a block diagram of a circuit according to a fourth embodiment of the present invention. In the circuit according to the fourth embodiment of the present invention, a directional coupler is used as a buffer circuit. That is, the directional couplers P1 to P4 configured by a three-dimensional circuit are arranged and connected between the stages. The effective frequency range is preferably set so as to increase from P1 to P4.
【００１９】本発明第一ないし第四実施例回路では、ス
テップリカバリダイオードＳＲＤ１〜ＳＲＤ３の特性を
順に速くする構成としたが、ステップリカバリダイオー
ドＳＲＤ１〜ＳＲＤ３が同じ特性であってもその段数の
設計により使用するＳＲＤの最高性能が引き出せる。In the circuits of the first to fourth embodiments of the present invention, the characteristics of the step recovery diodes SRD1 to SRD3 are configured to be made faster in order. However, even if the step recovery diodes SRD1 to SRD3 have the same characteristics, the circuit is designed by the number of stages. The best performance of the SRD used can be obtained.
【００２０】本発明第一ないし第四実施例回路では、ス
テップリカバリダイオードＳＲＤ１〜ＳＲＤ３および緩
衝回路を用いて３段縦続の回路構成としたが、段数は任
意として構成できる。In the circuits of the first to fourth embodiments of the present invention, three stages are cascaded by using the step recovery diodes SRD1 to SRD3 and the buffer circuit, but the number of stages can be arbitrarily set.
【００２１】本発明第一ないし第四実施例回路では、ス
テップリカバリダイオードＳＲＤ１〜ＳＲＤ３のバイア
ス端子ＶＢ１〜ＶＢ３に接続されるインピーダンスとし
てコイルを用いたがこれを抵抗に置き替えて同一パッケ
ージに集積化する構成とすることもできる。In the circuits of the first to fourth embodiments of the present invention, a coil is used as the impedance connected to the bias terminals VB1 to VB3 of the step recovery diodes SRD1 to SRD3, but this is replaced with a resistor and integrated in the same package. It is also possible to adopt a configuration in which
【００２２】[0022]
【発明の効果】以上説明したように、本発明によればパ
ルス整形回路のＳＲＤのｉ層の厚さを順次薄くなるよう
に形成することで、ＳＲＤと他の回路素子との最適な組
み合わせを作れるので、少々冗長なパルスが入力しても
整形された出力パルスが得られ、入力パルスの自由度が
大幅に拡がる。As described in the foregoing, path according to the present invention
The thickness of the i-layer of the SRD of the loose shaping circuit should be gradually reduced
The best combination of SRD and other circuit elements
Because you can make a combination, even if a little redundant pulse is input
A shaped output pulse is obtained, and the degree of freedom of the input pulse is greatly expanded.
【図１】本発明第一実施例回路の構成図。FIG. 1 is a configuration diagram of a circuit according to a first embodiment of the present invention.
【図２】本発明第一実施例回路の動作特性を示す図。FIG. 2 is a diagram showing operation characteristics of the circuit according to the first embodiment of the present invention.
【図３】本発明第一実施例回路の集積状態を示す図。FIG. 3 is a diagram showing an integrated state of the circuit according to the first embodiment of the present invention.
【図４】本発明第二実施例回路の構成図。FIG. 4 is a configuration diagram of a circuit according to a second embodiment of the present invention.
【図５】本発明第三実施例回路の構成図。FIG. 5 is a configuration diagram of a circuit according to a third embodiment of the present invention.
【図６】本発明第四実施例回路の構成図。FIG. 6 is a configuration diagram of a circuit according to a fourth embodiment of the present invention.
【図７】従来例の構成図。FIG. 7 is a configuration diagram of a conventional example.
１、１′ 入力端子 ２、２′ 出力端子 ＳＲＤ、ＳＲＤ１〜ＳＲＤ３ ステップリカバリダイオ
ード Ｃ１〜Ｃ４、Ｃ１′〜Ｃ４′ コンデンサ ＶＢ１〜ＶＢ３ バイアス端子 Ｄ１〜Ｄ４ ダイオード対 Ｐ１〜Ｐ４ 方向性結合器1, 1 'input terminal 2, 2' output terminal SRD, SRD1 to SRD3 step recovery diode C1 to C4, C1 'to C4' capacitor VB1 to VB3 bias terminal D1 to D4 diode pair P1 to P4 directional coupler
Claims (2)
ち下がり幅より短時間の立ち下がり幅でパルスを出力す
るｐｉｎ構造のステップリカバリダイオードを複数備
え、 この複数のステップリカバリダイオードは、緩衝回路を
介して複数段縦続に、後段に向かい順次立ち下がり幅の
短いパルスが得られるように設定されて接続された パル
ス整形回路において、前記複数のステップリカバリダイオードおよび前記緩衝
回路 が一つの半導体基板上に形成され、 前記複数のステップリカバリダイオードは、そのｐｉｎ
構造のｉ層の厚さが後段に向かい順次薄くなるように形
成されたことを特徴とするパルス整形回路。(1)The falling edge of the input pulse
Output pulse with falling width shorter than falling width
Multiple pin recovery step recovery diodes
e, These multiple step recovery diodes provide a buffer circuit.
Cascade through multiple stages, and gradually decrease
Connected set to get short pulses Pal
In the shaping circuit,The plurality of step recovery diodes and the buffer
circuit Is formed on one semiconductor substrate, andpluralThe step recovery diode has its pin
The thickness of the i-layer of the structureTo the later stageShape so that it gradually becomes thin
A pulse shaping circuit characterized by being formed.
するステップリカバリダイオードを分離する絶縁膜上に
この静電容量素子が形成された請求項１記載のパルス整
形回路。Wherein said buffer circuit includes Ri capacitance der, adjacent
Step recovery diode on insulating film to separate
2. The pulse shaping circuit according to claim 1, wherein said capacitance element is formed .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04346881A JP3130153B2 (en) | 1992-12-25 | 1992-12-25 | Pulse shaping circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04346881A JP3130153B2 (en) | 1992-12-25 | 1992-12-25 | Pulse shaping circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196984A JPH06196984A (en) | 1994-07-15 |
| JP3130153B2 true JP3130153B2 (en) | 2001-01-31 |
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ID=18386456
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|---|---|---|---|
| JP04346881A Expired - Fee Related JP3130153B2 (en) | 1992-12-25 | 1992-12-25 | Pulse shaping circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130153B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN108418570A (en) * | 2018-06-11 | 2018-08-17 | 南京邮电大学南通研究院有限公司 | A kind of narrow-pulse generation circuit in sequential equivalent system |
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1992
- 1992-12-25 JP JP04346881A patent/JP3130153B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH06196984A (en) | 1994-07-15 |
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