JP3121565B2 - 浮動小数点実行ユニットにおける状態フラグ及び条件コードの保持装置及び方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スーパースカラ・
マイクロプロセッサのアーキテクチャに関する。特に、
本発明は、リネーム技術を用いた状態フラグ及び条件コ
ードの保持に関し、それにより、推論及び順序外実行を
可能とする浮動小数点ユニットのチップ領域及び必要電
力を低減するものである。

【０００２】

【従来の技術】ANSI/IEEE標準754-1985「IEEE Standard
for binary floating point arithmetic」(IEEE標準)
に規定された浮動小数点システムを実施するには、例外
の各タイプについて状態フラグを設ける必要がある。状
態フラグがセットされている場合、特定の例外（オーバ
フロー等）が発生したことを示す。さらにこのIEEE標準
は、２つの浮動小数点数の間の比較結果が、その関係を
識別する条件コードとして配信されるか、又は、所望の
特定の比較をネーム付けする述語論理に対する真偽応答
として配信されることを規定する。浮動小数点ユニット
が、順序通りの非推論的命令実行を行う場合、状態フラ
グ及び比較結果（以下、「状態ビット」と称する）の処
理は簡単である。実行する最後の命令が、適宜の状態ビ
ットをセットするだけである。しかしながら、性能的理
由により浮動小数点ユニットが順序外及び／又は推論的
命令実行を行う場合は、問題がある。ユーザに対して、
あたかも全ての命令が直列的に実行されていると見える
ように、ユーザに見える状態ビットがプログラム順に維
持されなければならない。

【０００３】現在、この問題を解決するための２つの方
式がある。 １．浮動小数点汎用リネーム・レジスタにオペレーティ
ング結果と共に状態ビットを記憶する。 ２．状態ビット・リネーム・レジスタの複数のエントリ
を含む別個のレジスタ・ファイルに状態ビットを記憶す
る。制御論理を単純にする理由から、レジスタ・ファイ
ルが、浮動小数点リネーム・レジスタと同じ数のエント
リを含むことが多い。

【０００４】現在の２つの方式の１つを用いると、浮動
小数点オペレーティング結果が発生して浮動小数点リネ
ーム・レジスタに記憶されるとき、対応する状態ビット
は、その浮動小数点リネーム・レジスタにオペレーショ
ン結果と共に記憶されるか、又は、別個のレジスタ・フ
ァイルに記憶される。オペレーションの結果が構造化(a
rchtected)浮動小数点レジスタ(ＦＰＲ)へ託されると
き、対応する状態ビットもまた、その構造化状態レジス
タへ託される。

【０００５】現在の２つの方式の問題点は、構造化レジ
スタセットに託されていなかった各浮動小数点オペレー
ション結果の状態ビットについての個々の記憶場所を割
り当てることに起因する領域と電力消費の増大である。
スーパースカラーにおいて実施される傾向から、浮動小
数点実行ユニットをさらに追加することとなり、更なる
浮動小数点リネーム・レジスタが必要となる。そして、
しばしば状態ビットのためにそれと同等数のリネーム・
レジスタが必要となる。スーパースカラー設計は、更な
る実行ユニット及びリネーム・レジスタを追加しつつ拡
張し続けるので、状態ビットのために必要なリネーム・
レジスタの数を大きく低減する技術が要求される。

【０００６】上記の問題に関連する従来技術としては、
次のようなものがある。米国特許第４９９２９３８号
は、算術命令によりロードと記憶を並行に処理するため
に、レジスタのリネーミング(renaming)を利用する浮動
小数点プロセッサのための命令制御機構を開示してい
る。構造化レジスタは、その構造化レジスタのための新
たな値の作成により物理レジスタへマッピングされる。
これは、ロード命令についても算術命令についても発生
する。

【０００７】米国特許第５４９７４９９号は、スーパー
スカラーＲＩＳＣコンピュータの対して出される順序外
命令において、レジスタのリネーミングを含む命令スケ
ジューリングを開示している。

【０００８】米国特許第５４９９３５２号は、論理レジ
スタ及び整数レジスタをリネーミングするためにレジス
タ・エイリアス・テーブルを利用する装置及び方法を開
示している。整数レジスタ及び浮動小数点レジスタのエ
イリアス・テーブルを利用することにより、比較的制約
された構造化レジスタセットの中のレジスタを、物理レ
ジスタの拡張セットへとリネーミングすることができ、
それにより、順序外若しくは推論的方法で実行可能なス
ーパースカラー・マイクロプロセッサの命令及びオペレ
ーションの処理を増やすことができる。

【０００９】米国特許第５４９７４９３号は、レジスタ
・リネーミング機能を設け、そしてオペレーションを実
行する前に非右調整レジスタ及び特に高バイト・レジス
タからのデータを選択的に右シフトさせることにより、
レジスタ数の限定されたマイクロプロセッサ内の処理効
率を向上させるマイクロプロセッサ・アーキテクチャを
開示している。

【００１０】米国特許第５４５２４２６号は、推論的実
行及び／又は順序外実行を行うプロセッサにおいて推論
的かつ委託された状態資源からの命令ソース・データを
手配する方法を開示する。この場合、少なくとも１つの
論理レジスタ・ソースを有する命令が、論理レジスタ・
ソースをリネーミングすることにより物理レジスタ・ソ
ースを発生する。これにより、物理レジスタ・ソース
が、委託された状態レジスタの物理レジスタを特定す
る。

【００１１】米国特許第５４７１６３３号は、現在の論
理レジスタのセットを、拡張レジスタセットの現在の物
理レジスタのセットへリネーミングする装置を開示す
る。そのリネーミング装置の部分的停止を選択的に無視
することにより、マイクロプロセッサの処理効率を向上
させる。

【００１２】上記のいずれの従来技術も、順序外／推論
的浮動小数点実行ユニットにおける状態フラグ及び条件
コードを維持するためのリネーム・レジスタの数を低減
することにより、このようなプロセッサのチップ領域及
び必要電力を軽減するという問題について記載されてお
らず解決もされていない。

【００１３】

【発明が解決しようとする課題】本発明の目的は、状態
ビット・リネーム・レジスタのためのチップ領域及び必
要電力を低減したスーパースカラー・マイクロプロセッ
サを提供することである。

【００１４】本発明の更なる目的は、順序外／推論的命
令を実行しかつ状態ビット・リネーム・レジスタの数を
低減した浮動小数点実行ユニットを提供することであ
る。

【００１５】本発明の更なる目的は、順序外／推論的命
令を用いる浮動小数点実行ユニットにおいて状態ビット
・リネーム・レジスタの数を低減する装置及び方法を提
供することである。

【００１６】本発明の更なる目的は、順序外／推論的浮
動小数点実行ユニットにおいて状態ビット・リネーム・
レジスタをマージする装置及び方法を提供することであ
る。

【００１７】本発明の更なる目的は、状態ビット・リネ
ーム・レジスタの数を低減した順序外／推論的浮動小数
点実行ユニットにおいて、ＩＥＥＥ標準７５４を実施す
る装置及び方法を提供することである。

【００１８】

【課題を解決するための手段】順序外／推論的実行が可
能な浮動小数点プロセッサにおいて、上記及び他の目
的、特徴及び利点が実現される。当該プロセッサは、浮
動小数点レジスタ（ＦＰＲ）アレイと、浮動小数点状態
・制御レジスタ（ＦＰＳＣＲ）リネーミング機構と、Ｆ
ＰＲリネーミング機構と、グループ識別タグ（ＧＩＤ）
及び目標識別タグ（ＴＩＤ）を含む命令を受信するため
の浮動小数点命令キュー（ＦＰＱ）とを有する。ＧＩＤ
は、割込み命令又は分岐命令により制約される命令のセ
ットを規定する。ＧＩＤ中の各命令はＴＩＤを含み、Ｔ
ＩＤは、命令の目標設計手段であり、プログラム順を維
持するために用いられる。浮動小数点命令キューは、６
個の要素をもつ命令／制御キューである。このキュー
は、命令フェッチ・ユニット（ＩＦＵ）内の命令キュー
から浮動小数点ユニットへディスパッチされた記憶命令
及び算術命令を保持する。各ＦＰＱ要素は、完全デコー
ド命令フィールド、目標物理レジスタ数及びソース物理
レジスタ数、並びに記憶制御データを格納する。浮動小
数点ユニットへディスパッチされた新しい命令は、各
々、ＦＰＲリネーミング機構により固有の物理ＦＰＲ場
所へ割り当てられた目標レジスタを有する。ＦＰＲリネ
ーム論理は、テーブルに基づくポインタ機構である。こ
れは、３２個の構造化ＦＰＲレジスタを６４個の物理レ
ジスタへと拡張することにより、レジスタ・リネーミン
グを実施する。任意の時点において、６４個の浮動小数
点レジスタのうち３２個は、構造化レジスタセットへ直
接対応する。構造化レジスタセットへ対応するこれらの
３２個の物理レジスタは、時間と共に変化する。浮動小
数点レジスタ（ＦＰＲ）アレイは、２個の浮動小数点実
行ユニット（ＦＰＵ０／ＦＰＵ１）のための一組の汎用
レジスタである。各実行ユニットは、発生される各命令
について３個までのソース・オペランド（Ａ、Ｂ、Ｃ）
を必要とするので、６個の読取りポートが設けられる。
各実行ユニットの目標レジスタ用の書込みポートに加え
て、ロード用の書込みポートが設けられる。浮動小数点
状態・制御レジスタ（ＦＰＳＣＲ）は、浮動小数点ユニ
ットのための状態ビット及び制御ビットを格納する。Ｆ
ＰＳＣＲは、ＩＥＥＥ標準状態フラグ及び条件コードを
具現化する。ＦＰＳＣＲは、真偽応答としてではなく条
件コードの形式で比較結果を配信するので（ＩＥＥＥ標
準は２つの手法のうち１つを選ぶ具現化を認めてい
る）、本発明は条件コードに注目する。しかしながら、
ＩＥＥＥ標準に規定された真偽応答の場合についても、
また任意の具現化における特有の状態ビットについて
も、本技術を適用できる。リネーミング機構は、所与の
ＦＰＳＣＲビットについてもＦＰＲについても必要であ
る。なぜなら、ＦＰＵは順序外実行及び推論的実行を用
いるからである。ＦＰＳＣＲリネーミングは、浮動小数
点レジスタのリネーミングよりも複雑でない。これは、
ＦＰＳＣＲが構造的に単一レジスタであるのに対し、３
２個の構造化浮動小数点レジスタがあるからである。Ｇ
ＩＤ毎にただ１つのＦＰＳＣＲリネーム・レジスタが必
要である。ＧＩＤ内の全ての命令は、それらのＦＰＳＣ
Ｒ更新を１つのＦＰＳＣＲリネームへとマージすること
になる。各ＧＩＤにつき１つのリネーム・レジスタであ
るので、ＦＰＳＣＲリネーム・レジスタの数が、従来技
術のシステムにおいて必要とされる数よりもはるかに少
ない。ＧＩＤ毎に１つのＦＰＳＣＲリネーム・レジスタ
を設けることにより、ＦＰＳＣＲリネーム・レジスタを
ＧＩＤと同じ割合で回収することができる。従って、連
結が不要となり、利用できないＦＰＳＣＲリネーム・レ
ジスタのためにＦＰＵが停止することがなくなる。

【００１９】

【発明の実施の形態】図１は、本発明の背景となる従来
のスーパースカラー・マイクロプロセッサを示す図であ
る。命令ユニット１０は命令キュー１２を含み、独立し
た浮動小数点実行ユニット１４、整数実行ユニット１６
及び分岐処理実行ユニット１８への命令の流れを集中的
に制御することができる。分岐処理実行ユニット１８
は、条件分岐に関する条件レジスタ(ＣＲ)予測オペレー
ションを実行する。分岐処理実行ユニット１８は、条件
分岐命令においてその命令の下半分を調べ、早期にそれ
を解明しようと試みる。それにより多くの場合、ゼロ・
サイクル分岐という効果が得られる。浮動小数点実行ユ
ニット１４は、条件分岐の方向を予測するために命令エ
ンコードの際にビットを使用する。従って、未解明条件
分岐命令に遭遇したとき、その条件分岐が解明されるま
でプロセッサは予測された目標ストリームから命令をフ
ェッチする。分岐処理実行ユニット１８は、分岐目標ア
ドレスを計算するための加算器１９と、特殊用途のため
の３つのユーザ制御レジスタとを含む。それらのユーザ
制御レジスタは、リンク・レジスタ（ＬＲ）、カウント
・レジスタ（ＣＴＲ）、及び条件レジスタ（ＣＲ）であ
る。分岐処理実行ユニット１８は、所与の形式の分岐命
令に対してサブルーチン呼出のための復帰ポインタを計
算し、それをＬＲへ保存する。さらにＬＲは、リンク・
レジスタ命令への分岐条件の分岐目標アドレスを含む。
カウント・レジスタは、カウント・レジスタ命令への分
岐条件の分岐目標アドレスを含む。ＬＲ及びＣＴＲの内
容は、任意の汎用レジスタ（ＧＰＲ）へ又は任意のＧＰ
Ｒから複写することができる。分岐処理実行ユニット１
８は、汎用レジスタや浮動小数点レジスタではなく専用
のレジスタを使用するので、分岐命令の実行が、整数命
令及び浮動小数点命令の実行とはほとんど独立に行われ
る。

【００２０】整数実行ユニット１６は、全ての整数命令
を実行し、浮動小数点実行ユニット１４に関係する浮動
小数点メモリ・アクセスを実行する。整数実行ユニット
１６は、その算術論理ユニット１７、整数例外レジスタ
(ＸＥＲ)、及び汎用レジスタ(ＧＰＲ)ファイルと共に演
算を実行しつつ同時に１つの整数命令実行する。ほとん
どの整数命令は、単一サイクル命令である。整数実行ユ
ニット１６は、メモリへアクセスする全ての命令につい
てキャッシュ２０及びメモリ管理ユニット(ＭＭＵ)２２
とインタフェースを行う。アドレスは、命令により指定
されたソース１レジスタ・オペランドを、ソース２レジ
スタ・オペランド若しくはその命令に含まれる１６ビッ
トの即値のいずれかへ加算することにより形成される。
ロード命令及び記憶命令は、プログラム順に発生されて
変換されるが、アクセスは、順序を外れて発生させるこ
とができる。同期命令は、厳格な順序を強化するために
設けられる。

【００２１】浮動小数点実行ユニット１４は、単精度乗
算加算アレイ１５、浮動小数点状態・制御レジスタ（Ｆ
ＰＳＣＲ）２１、及び３２個の６４ビット浮動小数点レ
ジスタ２３を含む。乗算加算アレイによりマイクロプロ
セッサは、乗算、加算、除算及び乗加算等の浮動小数点
オペレーションを効率的に行うことができる。浮動小数
点実行ユニットは、ほとんどの単精度命令及び多くの倍
精度命令が背中合わせ(back-to-back)に発生されるよう
にパイプライン化されている。浮動小数点実行ユニット
は、さらに２つの命令キューを含む。これらのキューに
より浮動小数点実行ユニットは、浮動小数点実行ユニッ
トがビジーの時でも命令キューから命令を発生すること
ができ、他の実行ユニットに対して出す命令を使用可能
とする。分岐処理実行ユニット１８と同様に浮動小数点
実行ユニットは、命令キューの下半分からの命令へアク
セスすることができ、浮動小数点実行ユニットに対して
早く出されるはずの未実行命令に依存しない浮動小数点
命令を認める。

【００２２】ＭＭＵ２２は、仮想メモリ及び物理メモリ
に対するアクセス特権を制御する。ＭＭＵは、最新使用
ページ・テーブル・エントリのキャッシュ（ＵＴＬ
Ｂ）、メモリのブロックの変換を維持する４エントリ・
アレイ（ＢＡＴ）、及びＵＴＬＢ若しくはＢＡＴアレイ
を必要としない最新使用命令のレジスタ（ＩＴＬＢ）の
複写によりサポートされる。命令ユニット１０は、全て
の命令アドレスを作成し、これらのアドレスには、順次
命令バッチのためのものと、プログラム・フローの変化
に対応するものとがある。整数実行ユニット１６は、
（図示しないが、メモリ及びＩ／Ｏ制御装置インタフェ
ースの双方のための）データ・アクセスのためのアドレ
スを作成する。

【００２３】アドレスが発生された後、論理アドレスの
上位ビットが、ＭＭＵ２２により物理アドレス・ビット
へ変換される。同時に、下位アドレス・ビットがオンチ
ップ・キャッシュ２０へ送られ、そこで８ウェイ連想タ
グ・アレイへの索引を形成する。アドレスを変換した
後、ＭＭＵが上位ビットを渡すことにより、キャッシュ
への物理アドレス及びキャッシュ・ルックアップが完了
する。キャッシュ禁止アクセス又はキャッシュ・ミスで
あったアクセスについては、未変換の下位アドレス・ビ
ットが、変換された上位アドレス・ビットと連結され
る。得られた３２ビット物理アドレスは、メモリ・ユニ
ット２４及びその外部メモリ２４へアクセスするシステ
ム・インタフェース２６により用いられる。ＭＭＵはさ
らに、アドレス変換も指示しかつ保護階層を強化する。
これは、アクセスがロードであるか記憶であるかに関係
するそのアクセスのスーパバイザ／ユーザ特権レベルに
関するオペレーション・システムにより行われる。

【００２４】キャッシュ２０は、命令フェッチャー及び
ロード・記憶ユニットに対する８ワード・インタフェー
スを設けている。周囲論理は、要求された情報を選択
し、組織化し、そしてその要求を行っているユニットへ
送る。キャッシュへの書込みオペレーションは、バイト
単位で行うことができる。キャッシュに対する読取り・
修正・書込み完了オペレーションは、各サイクルで発生
させることができる。命令ユニット１０は、フェッチさ
れる次の命令のアドレスをキャッシュに与える。キャッ
シュ・ヒットの場合は、キャッシュがその命令を戻し、
その命令に続く所定数の命令を８ワード命令キュー内に
キャッシュ・セクタ境界まで置くことができる。キュー
が空であれば、８ワードと同じだけの命令を並行にキュ
ーへロードすることができる。

【００２５】メモリ・ユニット２４は、外部インタフェ
ースとキャッシュとの間のオペレーションをバッファす
る読取りキュー及び書込みキューを含む。これらのオペ
レーションは、キャッシュ・ミスしたロード命令及び記
憶命令の結果生じるオペレーション、並びに、キャッシ
ュ・コヒーレンシー、テーブル探索及び他のオペレーシ
ョンを維持するために必要な読取り及び書込みオペレー
ションからなる。メモリ・ユニットはさらに、アドレス
・オンリ・オペレーション並びにキャッシュ禁止ロード
及び記憶を処理する。

【００２６】システム・インタフェース２６は、バース
ト読取りメモリ・オペレーション、それに続くバースト
書込みメモリ・オペレーション、Ｉ／Ｏ制御装置インタ
フェース・オペレーション、並びにシングル・ビート・
メモリ読取り書込みオペレーションを行う。さらに、ア
ドレス・オンリ・オペレーション、バースト及びシング
ル・ビート・オペレーション、並びにアドレス・リトラ
イ活動も可能である。

【００２７】図２では、浮動小数点実行ユニット１４に
含まれる浮動小数点状態・制御レジスタ２１が、さらに
詳細に示されている。レジスタ２１は、次のことを行う
ビットを含む。 ａ．浮動小数点オペレーションにより発生した例外を記
録する。 ｂ．浮動小数点オペレーションにより作成された結果の
タイプを記録する。 ｃ．浮動小数点オペレーションにより用いられる丸めモ
ードを制御する。 ｄ．例外（例外及び例外ハンドラの呼び出し）の報告を
イネーブルとし又はディスエーブルとする。

【００２８】ビット０〜２３は、状態ビットである。ビ
ット２４〜３１は、制御ビットである。ＦＰＳＣＲ内の
ビットは、命令の実行の完了の際に更新される。

【００２９】ＦＰＳＣＲ（ビット０：１２、２１：２
３）内における例外ビットは、浮動小数点イネーブル例
外概要（ＦＥＸ）及び浮動小数点無効オペレーション例
外概要（ＶＸ）のビットを除いて、変化し難い。すなわ
ち、不変ビットは、一旦セットされたならば、ＦＰＳＣ
Ｒへの移動命令（ｍｔｆｐｓｃｒ）によりクリアされる
まではセットされたままとなる。

【００３０】ＦＰＳＣＲビット設定のリストは、表１及
び表２（表１の続き）に示されている。

【００３１】

【表１】

【００３２】

【表２】

【００３３】図３は、デュアル同一実行ユニット３２、
３４を示す浮動小数点ユニット４０のハイレベルのブロ
ック図である。これらの実行ユニットは、順序外実行及
び推論的命令実行をサポートする。浮動小数点ユニット
は、ＡＮＳＩ／ＩＥＥＥ標準７５４−１９８５「バイナ
リ浮動小数点演算に関するＩＥＥＥ標準」に合致する。
全ての浮動小数点オペレーションは、ソフトウェアが、
ＦＰＳＣＲ２１内の浮動小数点非ＩＥＥＥモード（Ｎ
Ｉ）ビット２９をセットしない限りこの標準に合致す
る。

【００３４】命令は、命令フェッチ／ディスパッチ・ユ
ニット３６から浮動小数点ユニットへ送られる。命令
は、浮動小数点キュー３８に記憶され浮動小数点実行ユ
ニット３２、３４へ出される。これらの命令についての
６４ビット倍精度データは、浮動小数点レジスタ（ＦＰ
Ｒ）アレイ２３に記憶される。浮動小数点ユニット４０
は、６個の主な構成要素を有する。これらの構成要素
は、浮動小数点レジスタ２３のためのＦＰＲリネーミン
グ機構４２、浮動小数点レジスタ・アレイ２３自体、浮
動小数点命令キュー３８、構造化ＦＰＳＣＲ２１を含む
浮動小数点状態・制御リネーミング機構４４、並びに、
実行ユニット３２及び３４を含む。

【００３５】浮動小数点ユニット４０を通してディスパ
ッチされる新たな命令の各々は、固有の物理浮動小数点
レジスタ場所へ割り当てられたその目標レジスタを有す
る。リネーム論理は、テーブル駆動ポインタ機構であ
る。これは、３２個の構造化浮動小数点レジスタを６４
個の物理レジスタへ拡張することによりレジスタ・リネ
ーミングを実施する。任意の時点において、６４個の浮
動小数点レジスタのうち３２個が、直接的に構造化レジ
スタ・セットに対応する。構造化レジスタ・セットに対
応するこれら３２個の物理レジスタは、時間と共に変化
する。

【００３６】浮動小数点命令キュー３８は、６要素をも
つ命令／制御キューである。このキューは、ＩＦＵ３６
内の命令キューから浮動小数点ユニット４０へディスパ
ッチされた記憶命令及び算術命令を保持する。各ＦＰＱ
要素は、完全デコード命令フィールド、目標及びソース
の物理レジスタ番号、並びに記憶制御データを含む。

【００３７】浮動小数点レジスタ・アレイ２３は、２個
の浮動小数点実行ユニット３２及び３４のための汎用レ
ジスタのセットである。各実行ユニットは、出された各
命令について３個までのソース・オペランド（Ａ、Ｂ、
Ｃ）を必要とする。従って、６個の読取りポートが設け
られる。各実行ユニットの目標レジスタのための書込み
ポートの他に、ロードのための書込みポートが設けられ
る。

【００３８】ＦＰＳＣＲ２１は、ＦＰＵ４０のための状
態及び制御を含む。リネーミング機構は、ＦＰＲを必要
とするのと同様に、ＦＰＳＣＲビットの幾つかを必要と
する。なぜなら、浮動小数点ユニットは、命令の順序外
実行及び推論的実行を利用するからである。浮動小数点
状態・制御レジスタのリネーミングは、浮動小数点レジ
スタのリネーミングより複雑でない。なぜなら、ＦＰＳ
ＣＲがアーキテクチャ的に単一レジスタであるのに対
し、３２個の構造化ＦＰＲがあるからである。唯１つの
ＦＰＳＣＲリネーム・レジスタは、グループ識別子（Ｇ
ＩＤ）毎に必要である。グループ識別子に含まれる全て
の命令は、それらのＦＰＳＣＲ更新を１つのＦＰＳＣＲ
リネーム・レジスタへとマージする。本発明の実施例に
おいて１２個の未定のＧＩＤが可能であるとすると、１
２個のＦＰＳＣＲリネームが理想的である。

【００３９】２個の実行ユニット３２及び３４は、同一
である。各ユニットは、除算及び平方根を含めて全ての
算術命令を実行する。各ユニットにおけるデータ・フロ
ーは、乗算加算命令を高速にかつ効率的に実行するよう
に最適化される。これらのユニットは、ほとんどの命令
を２サイクルで完了する。ユニット３２及び３４は、デ
ータをロード／記憶ユニット４９に記憶するための出力
を設けている。ロード／記憶ユニット４９はまた、ＦＰ
Ｒに対してロード・データを戻す。

【００４０】ＦＰＳＣＲリネーミング機構４４は、浮動
小数点ユニット４０が命令の順序外実行及び推論的実行
を利用するので、ＦＰＳＣＲビットの幾つかを必要とす
る。ＦＰＳＣＲリネーミングにより、ＦＰＳＣＲの更新
をプログラム順に行わうことができ、そして、推論的に
実行された命令の結果であってマシンにより取り消され
たものを破棄する手段を実現する。

【００４１】命令の推論的及び順序外実行を取り扱うた
めに、グループ識別子（ＧＩＤ）及び目標識別子（ＴＩ
Ｄ）と呼ばれる命令タグが、ＩＦＵ／ＩＤＵ３６により
ディスパッチされた各命令と共に含まれる。固有のグル
ープ識別子（ＧＩＤ）タグは、割込み命令又は分岐命令
により束縛された命令のセットへ適用される。ＴＩＤタ
グは、その命令の目標設計機能及びプログラム順を識別
する。ＦＰＳＣＲリネーム・レジスタは、各々コミット
されていないＧＩＤを必要とする。ＧＩＤ内の全ての命
令は、それらのＦＰＳＣＲ更新とＴＩＤを１つのＦＰＳ
ＣＲリネーム・レジスタへとマージする。従来技術で
は、浮動小数点状態ビット・リネーム・レジスタは、各
浮動小数点レジスタ・リネームについて必要であった。
よって、３２個の浮動小数点レジスタ・リネームを含む
ＦＰＵは、順序外及び推論的実行を扱うために３２個の
浮動小数点状態ビット・リネーム・レジスタを必要とし
た。本発明においては、浮動小数点状態ビット・リネー
ム・レジスタの数は、マイクロプロセッサにより許容さ
れたコミットされていないグループ識別子タグの数へと
低減された。従って、浮動小数点状態ビット・リネーム
・レジスタの数を低減できると同時に、マイクロプロセ
ッサに必要な面積及び電力も省くことができる。

【００４２】ＦＰＳＣＲリネームは、次の条件タイプに
おける命令ディスパッチの間に割り当てられる。 １Ａ．算術命令がディスパッチされかつ未だコミットさ
れていないＧＩＤを有する。 ２Ａ．ＧＩＤが割り当てられたＦＰＳＣＲを未だ有して
いない。

【００４３】浮動小数点実行ユニット３２及び３４に対
して命令を出す浮動小数点命令キュー３８は、ＧＩＤが
コミットされたか否か、及び、ＧＩＤが既に割り当てら
れたＦＰＳＣＲリネームを有しているか否かを判断す
る。

【００４４】ＦＰＳＣＲリネームは、次の条件タイプの
いずれかによりクリアされる。 １Ｂ．リネームへ割り当てられたＧＩＤがコミットされ
ている。命令ディスパッチ・ユニット３６が、最も古い
ＧＩＤの０〜５を１サイクルでコミットする。ＦＰＳＣ
Ｒリネームがコミットされるとき、そのリネーム内容
は、既存の構造化ＦＰＳＣＲ状態とマージされる。 ２Ｂ．割込み又は分岐が、マイクロプロセッサをリダイ
レクトする。リダイレクション・ポイントより新しいか
又は等しい全ての新しいリネームがクリアされる。

【００４５】新しい算術命令が、実行ユニット３２及び
３４の書き戻し段階へ入ると、得られるＦＰＳＣＲデー
タと共に３個の条件タイプのいずれかが発生する。 １Ｃ．命令が、構造化ＦＰＳＣＲへ直接書き込む。これ
は、そのＧＩＤが以前に若しくは同時にコミットされた
場合に発生する。実行ユニット３２及び３４のいずれか
又は双方からのＦＰＳＣＲデータ、及び、５個までのコ
ミットされたリネームからのＦＰＳＣＲデータを、構造
化ＦＰＳＣＲへ同時にマージすることができる。 ２Ｃ．命令が、新しいＦＰＳＣＲリネームを更新する。
実行ユニット３２及び３４のいずれか又は双方からのＦ
ＰＳＣＲデータを、新しいＦＰＳＣＲリネームへマージ
することができる。 ３Ｃ．命令が、既存のＦＰＳＣＲへマージされる結果と
なる。ＦＰＵの３２及び３４の双方を、同じ既存のリネ
ームへマージすることができる。

【００４６】上記の条件タイプは、図４及び図５に示す
リネーミング機構のオペレーションを説明する際に触れ
られる。

【００４７】表１及び表２を参照すると、１９個のＦＰ
ＳＣＲビットの全部がリネーミングを必要とする。１９
個のリネーム・ビットは、全ての例外ビット（３：１
２、２２：２３）、丸めビット及び不正確ビット（１
３：１４）、並びに、結果フラグ（１５：１９）を含
む。リネームのために、ＦＰＳＣＲは５個のタイプへ分
割することができる。

【００４８】１．例外及びイネーブル制御ビット（２
０：２１、２４：３１）。これらのビットは、ＦＰＳＣ
Ｒへの移動命令によってのみ更新される。リネーミング
は、これらのビットについては不要である。ＦＰＱ３８
直列化は、これらのビットの順序通りの更新を保証す
る。 ２．例外概要ビット（０：２）。これらのビットは、構
造化ＦＰＳＣＲ及びＦＰＳＣＲリネーム内の情報により
作成することができる。リネーミングは、これらのビッ
トについては不要である。 ３．丸めビット（１３）、不正確ビット（１４）及び結
果フラグビット（１５）。これらのビットは、ＧＩＤ内
の最新の算術命令の結果を表す。これらのビットは、リ
ネーミングが必要であり、最新の算術結果を保証するた
めにＧＩＤ内で行われるＴＩＤ比較は、これらのビット
を更新する。これらのビットについての最新の算術結果
のＴＩＤは、ＴＩＤａとして記憶される。 ４．結果ビット（１６：１９）。タイプ３と同様にし
て、異なるＴＩＤを伴う。これらのビットについての最
新の算術結果のＴＩＤは、ＴＩＤｂに記憶される。 ５．例外ビット（３：１２、２２：２３）。これらのビ
ットは、リネーミングが必要であるが、これらは不変ビ
ットであるので、一旦セットされたならば、移動命令に
よりクリアされるまではセットされたままとなる。従っ
て、最新値を決定するためのＴＩＤ比較は不要である。
所与のＧＩＤについてのリネーミングされたＦＰＳＣＲ
は、これらの例外ビットについてのＯＲを表すこととな
る。

【００４９】図４及び図５は、ＦＰＳＣＲリネーミング
機構４４をより詳細に示す図である。リネーム比較マト
リクス５０は、リネーム・アレイ５２と相互動作する。
マトリクス５０は。複数の入力列５０−１、...、５０−
ｎを含み、本例におけるｎは８であり、また、複数の行
５６−１、...、５６−ｍを含み、本例におけるｍは１２
である。これらは、マイクロプロセッサ内で扱われるＧ
ＩＤの数に対応する。選択された行及び列が、マトリク
ス５０へ与えられた（前述の）条件タイプ入力１
Ｂ、...、３Ｃに従って論理素子５３により相互接続され
る。論理素子のタイプは、所与の比較マトリクス列への
入力がＧＩＤ（４ビット同一比較）であるか又はＴＩＤ
（６ビット大小比較）であるかに依存する。

【００５０】リネーム・アレイ５２は、複数のリネーム
・レジスタ５２−１、...、５２−ｍを含み、本例におけ
るｍは１２である。これは、マイクロプロセッサ内で扱
われるＧＩＤの数に対応する。各リネーム・レジスタ
は、３９ビット・アレイによる１２ディープ(deep)の一
連のフィールドを含む。各リネーム・レジスタに含まれ
るフィールドは、左から次の通りである。 ａ．有効データ（１ビット） ｂ．グループ識別子（４ビット） ｃ．目標識別子ａ（６ビット） ｄ．目標識別子ｂ（６ビット） ｅ．結合状態ビット（フィールドは、状態（１９ビッ
ト）、可変有効（２ビット）及びマスター有効（１ビッ
ト）である。）

【００５１】有効ビット、ＧＩＤ及びＴＩＤａフィール
ドは、算術命令がディスパッチされてＧＩＤが未だコミ
ットされておらずかつＧＩＤが割り当てられたＦＰＳＣ
Ｒリネームを既に有していないとき、浮動小数点キュー
３８（図３参照）によりアクティブとされる。結合フィ
ールドは、優先マージ論理ユニット５８がリネーム・ア
レイに対してマージＦＰＳＣＲデータ・バスを与えたと
きに完了する。

【００５２】列５０−１及び５０−２の論理素子は、前
述のリネーム条件１Ｃ、２Ｃ及び３Ｃに従って（もしあ
れば）適合するＦＰＳＣＲリネーム・エントリを選択す
るための４ビット同一比較回路５３−１である。

【００５３】マトリクス列５０−３乃至５０−７は、比
較回路５３−１により５個の最古のリネーム・レジスタ
５２−１乃至５２−５へ結合され、もし比較条件が真で
あれば、ＦＰＳＣＲリネーム・レジスタをコミットす
る。

【００５４】マトリクス列５０−８の論理素子は、６ビ
ット大小比較回路５３−２であり、命令フェッチ又はデ
ィスパッチ・ユニットが割込み又は分岐によりＴＩＤを
取り消したとき、新しいリネームのエントリをそのレジ
スタ内に認めるためにＶビットをクリアするべく働く。

【００５５】リネーム・レジスタの出力は、１２本のバ
スに現れる。これらのバスは、ＦＰＵ３２、３４につい
て、マルチプレクサ５９、６１を介して優先マージ論理
回路５８への第１の入力として設けられ、条件タイプ１
Ｃ、２Ｃ、及び３Ｃへ応答する。さらに、５個の最古の
リネームが、条件タイプ１Ｂについての論理素子５８へ
の第２の入力として設けられる。浮動小数点ユニット３
２及び３４は、論理素子５８に対し第３及び第４の入力
としてコミット・ヒット書き戻し入力を設けることによ
り、その命令が、実行を完了したばかりであってコミッ
トするＧＩＤ又は以前にコミットされたＧＩＤと比較さ
れた（ヒットした）書き戻しに入ろうとしていることを
示す。浮動小数点ユニット３２及び３４はさらに、論理
素子５８の第５及び第６の入力として、条件リネーム・
タイプ１Ｃ、２Ｃ及び３ＣにおけるＦＰＵ３２、２４の
ＦＰＳＣＲデータ・バス状態を設ける。ＦＰＳＣＲへの
移動命令及び対応するＦＰＳＣＲデータは、論理素子５
８の第７の入力として設けられる。５個のコミットＧＩ
Ｄヒット・リネーム比較が、論理素子５８の第８乃至第
１２の入力として設けられることにより、適切な５個の
最古のリネームを選択する。ＦＰＵ０及びＦＰＵ１での
実行を終了したばかりの命令のＧＩＤは、論理素子５８
の第１３及び第１４の入力として設けられる。最後に、
対応するＴＩＤａ及びＴＩＤｂをもつ現在の構造化ＦＰ
ＳＣＲは、論理素子５８への第１５の入力として設けら
れる。

【００５６】マージされたＦＰＳＣＲ値を作成するため
に優先マージ論理５８が用いられる３つの場合は、次の
通りである。 ａ）ＦＰＳＣＲリネーム更新 ｂ）コミット・ヒット書き戻し（構造化ＦＰＳＣＲ更新
となる） ｃ）コミットＧＩＤヒット・リネーム（構造化ＦＰＳＣ
Ｒ更新となる） 上記３つの場合の任意の組合せが同時に発生する可能性
があることを注記する。

【００５７】上記条件ａ）において、第１のマージＦＰ
Ｕ０／ＦＰＵ１・ＦＰＳＣＲデータ・バスは、次のもの
を伴う。 i）適合するＧＩＤを含むＦＰＳＣＲリネーム・エント
リ。 ii）他の実行ユニットＦＰＳＣＲデータ（それが適合す
るＧＩＤをもつ場合）。 その後、新たにマージされたデータをＦＰＳＣＲリネー
ム・アレイへ与える。

【００５８】上記条件ｂ）において、第１のマージＦＰ
Ｕ０／ＦＰＵ１・ＦＰＳＣＲデータ・バスは、次のもの
を伴う。 i）適合ＧＩＤを含むＦＰＳＣＲリネーム・エントリ
（存在する場合）。 ii）コミットＦＰＳＣＲリネーム・エントリ（存在する
場合）。 iii）他の実行ユニットＦＰＳＣＲデータ（それもまた
アクティブなコミット・ヒット書き戻しを有する場
合）。 iv）現在の構造化ＦＰＳＣＲ。 その後、構造化ＦＰＳＣＲを更新する。

【００５９】上記条件ｃ）において、１又は複数（５個
まで）の第１のマージ・コミットＦＰＳＣＲリネーム・
エントリは、次のものを伴う。 i）他のコミットＦＰＳＣＲリネーム・エントリ（存在
する場合）。 ii）１又は双方の実行ユニットＦＰＳＣＲデータ（それ
らがアクティブなコミット・ヒット書き戻しを有する場
合）。 iii）現在の構造化ＦＰＳＣＲ。 その後、構造化ＦＰＳＣＲを更新する。

【００６０】マージ機能は、次のことが行える。 i）ＦＰＳＣＲリネーム・エントリ及びＦＰＵ０／ＦＰ
Ｕ１・ＦＰＳＣＲデータ・バスを、現在の構造化ＦＰＳ
ＣＲ値とマージすることにより、新しい構造化ＦＰＳＣ
Ｒ値を作成する。 ii）ＦＰＳＣＲリネーム・アレイに対して新たにマージ
されたデータを与えるために、ＦＰＳＣＲリネーム・エ
ントリとＦＰＵ０／ＦＰＵ１・ＦＰＳＣＲデータ・バス
をマージする。

【００６１】マージ機能は、３つのサブセットへ分ける
ことができる。マージＡ、マージＢ、及びマージＣであ
る。マージＡは、新たにマージされたデータをＦＰＳＣ
Ｒリネーム・アレイへ与える。それは、構造化ＦＰＳＣ
Ｒを更新しない（この機能は、マージＢ／マージＣ論理
により与えられる）。算術命令が実行を終了し、コミッ
ト・ヒット書き戻しが発生しないとき、得られるＦＰＳ
ＣＲデータ（状態ビット、可変有効、マスター有効、Ｔ
ＩＤａ及びＴＩＤｂを含む）は、ａ）適合ＧＩＤを含む
ＦＰＳＣＲリネーム・エントリ、及び、ｂ）他の実行ユ
ニットＦＰＳＣＲデータ（適合ＧＩＤを有する場合）と
マージされる。ここで、ＴＩＤａ及びＴＩＤｂは、前述
のように３及び４のＦＰＳＣＲリネームのタイプに関連
して定義されている。

【００６２】マージＡプロセスは、次の通りである。 ａ）不変ビット、すなわち、ＦＰＳＣＲ（図２参照）に
現れるビットであって一旦セットされると移動命令によ
りクリアされるまではセットされたままとなるビット
は、マスター有効ビットにより有効化される。全ての有
効不変ビットは、互いにＯＲ論理処理される。 ｂ）可変ビットは、マスター有効ビットにより有効化さ
れ、適切な可変有効ビットとなる。（ＴＩＤａ／ＴＩＤ
ｂにより決定される）最新の有効可変ビットは、各可変
ビットに対して優先権を有する。

【００６３】マージＢ論理は、全てのコミットＦＰＳＣ
Ｒデータを互いにマージする。これは、ａ）コミット・
ヒット書き戻しがアクティブである場合の１又は双方の
実行ユニットＦＰＳＣＲデータ、及び、ｂ）全てのコミ
ット・リネーム・エントリ（それらのうちの０乃至５）
の任意の組合せを含む。

【００６４】マージＢプロセスは、次の通りである。 ａ）不変ビットがマスター有効ビットにより有効化され
る。全ての有効不変ビットが互いにＯＲ論理処理され
る。 ｂ）可変ビットがマスター有効ビットにより有効化さ
れ、適切な可変有効ビットとなる。（ＴＩＤａ／ＴＩＤ
ｂにより決定される）最新の有効可変ビットは、マージ
Ｂ論理から出力された各可変ビットに対して優先権を有
する。

【００６５】マージＣ論理は、マージＢ出力を現在の構
造化ＦＰＳＣＲ値とマージした後、その構造化ＦＰＳＣ
Ｒを更新する。

【００６６】マージＣプロセスは、次の通りである。 ａ）可変ビットは、現在の構造化ＦＰＳＣＲ値とマルチ
プレクサ処理される。マージＢ論理から出力された不変
ビットが有効でない場合、又は、現在の構造化ＦＰＳＣ
Ｒが（ＴＩＤａ／ＴＩＤｂにより決定された）より新し
い可変ビットを有する場合、現在の構造化ＦＰＳＣＲ値
が選択される。対応するＧＩＤが以前にコミットされて
いるコミット・ヒット書き戻しの場合は、構造化ＦＰＳ
ＣＲが、より新しい可変ビットをもつことがある。 ｂ）マージＢからの不変ビットと現在の構造化ＦＰＳＣ
Ｒ値とをＯＲ論理処理する。 ｃ）３つの概要ビット（ＦＰＳＣＲ[ＦＸ、ＦＥＸ、Ｖ
Ｘ]）を生成する。

【００６７】論理装置５８は、構造化ＦＰＳＣＲに対し
て更新目標識別子ＴＩＤａ及びＴＩＤｂを含む出力を与
える。これは、前述のように論理装置５８へ戻すためで
ある。そして、論理装置５８は、実行ユニット３２及び
３４のためのマージＦＰＳＣＲデータ・バスを与え、こ
れらはアレイ５２の入力として戻される。

【００６８】図６は、浮動小数点算術命令のディスパッ
チからコミット若しくは取消までの処理ステップを説明
した流れ図である。図５のプロセスは、図３と関連して
説明される。

【００６９】ステップａにおいて、浮動小数点算術命令
は、浮動小数点キュー３８へディスパッチされる。命令
は、命令フェッチ・ディスパッチ・ユニット（ＩＦＵ／
ＩＤＵ）３６からのＴＩＤ／ＧＩＤ命令タグを含む。

【００７０】ステップｂにおいて、ＧＩＤがコミットさ
れているか否かを判断する検査が行われる。「真」条件
であればステップｃを開始する。「偽」条件であれば、
ステップｅへ跳ぶ。

【００７１】ステップｃにおいて、ＦＰＳＣＲリネーム
が割り当てられているか否かが判断される。「真」条件
であればステップｄを開始する。「偽」条件であれば、
ステップｅへ跳ぶ。

【００７２】ステップｄにおいて、ＦＰＱ３８が、ＦＰ
ＳＣＲリネーム・レジスタをその命令へ割り当てる。

【００７３】ステップｅにおいて、その命令がすぐに発
せられるかあるいはＦＰＵ３８に保持されるべきかを判
断する検査が行われる。「真」条件であれば、その算術
命令を実行ユニット３２又は３４のいずれかへ出す。
「偽」条件であれば、マシンはステップｔへ跳び、そこ
で、分岐／割込み条件がプロセッサをリダイレクトした
か否かが判断される。

【００７４】ステップｔにおいて、「真」条件であれば
ステップｗを開始し、リダイレクション・ポイントより
新しいか若しくは等しい全てのＦＰＳＣＲリネーム・エ
ントリをクリアする。このポイントからステップａへ戻
る。ステップｔで「偽」条件であれば、更なる処理のた
めにその命令をステップｅへ戻す。

【００７５】ステップｆにおいて、その算術命令が実行
を終了したか否か、及び、実行ユニット３２若しくは３
４の書き戻し段階に入っているか否かを判断する検査が
行われる。「真」条件であればステップｇを開始する。
「偽」条件であればマシンはステップｕへ跳び、分岐／
割込み条件がプロセッサをリダイレクトしたか否かを判
断する。ステップｕにおいて、「真」条件であればステ
ップｗを開始し、リダイレクション・ポイントより新し
いか若しくは等しい全てのＦＰＳＣＲリネーム・エント
リをクリアし、このポイントからステップａへ戻る。ス
テップｕにおいて、「偽」条件であれば、更なる処理の
ためにその命令をステップｆへ戻す。

【００７６】ステップｇにおいて、命令のコミット書き
戻しが起きたか否かを判断する検査が行われる。ステッ
プｇにおいて、書き戻し中の命令が、ＩＤＵからのコミ
ットＧＩＤ及び以前にコミットされたＧＩＤに対して比
較される。「偽」条件であればステップｈが開始され
る。「真」条件であればステップｖを開始し、その命令
は、次のオペレーションのうち１又は複数を適用され
る。 (i)適合ＧＩＤ（存在する場合）を含むＦＰＳＣＲリネ
ーム・エントリとのマージ。 (ii)他のコミットＦＰＳＣＲリネーム・エントリ（存在
する場合）とのマージ。 (iii)他の実行ユニットＦＰＳＣＲデータ（それもまた
コミット書き戻しを有する場合）とのマージ。 (iv)現在の構造化ＦＰＳＣＲとのマージ。 (v)構造化ＦＰＳＣＲの更新。 (vi)適合ＧＩＤ（存在する場合）を含むＦＰＳＣＲリネ
ーム・エントリのクリア。オペレーションが完了する
と、プロセスはステップａへ戻る。

【００７７】ステップｈにおいては、命令が次のオペレ
ーションのうち１又は複数を適用される。 (i)適合ＧＩＤを含むＦＰＳＣＲリネーム・エントリと
のマージ。 (ii)他の実行ユニットＦＰＳＣＲデータ（それが適合Ｇ
ＩＤをもつ場合）とのマージ。 (iii)ＦＰＳＣＲリネーム・エントリの更新。

【００７８】ステップｉが、ステップｈの完了と共に開
始される。ステップｉにおいて、分岐／割込み条件がプ
ロセッサをリダイレクトするために発生したか否かを決
定するために検査が行われる。「真」条件であれば、リ
ダイレクション・ポイントより新しいか若しくは等しい
全てのＦＰＳＣＲリネーム・エントリをクリアする。
「偽」条件であればステップｊを開始し、命令ディスパ
ッチ・ユニットにより命令ＧＩＤがコミットされたか否
かを判断する。「偽」条件の場合、プロセスはステップ
ｉへ戻る。「真」条件はステップｘを開始し、命令は、
次のオペレーションのうち１又は複数を適用される。 (i)他のコミットＦＰＳＣＲリネーム・エントリとのマ
ージ（存在する場合）。 (ii)１又は双方の実行ユニットＦＰＳＣＲデータ（それ
がコミット書き戻しを有する場合） (iii)現在の構造化ＦＰＳＣＲ。 (iv)構造化ＦＰＳＣＲの更新。 (v)適合ＧＩＤを含むＦＰＳＣＲリネーム・エントリの
クリア。 ステップｘにおけるオペレーションの１又は複数が完了
した後、プロセスはステップａへ戻る。本発明は好適例
に関連して説明されたが、本発明の要旨及び範囲におい
て様々な変形が可能であることは自明である。

【００７９】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００８０】（１）順序外実行及び推論的実行を可能と
する浮動小数点ユニット（ＦＰＵ）の状態フラグ及び条
件コードを保持し、かつ、命令ディスパッチ・ユニット
（ＩＤＵ）及び命令フェッチ・ユニット（ＩＦＵ）を有
する装置であって、ａ）推論的順序命令を受け取り、グ
ループ識別子タグＧＩＤ及び目標識別子タグＴＩＤを含
む順序外及び／又は推論的命令を発生し、前記ＧＩＤタ
グは割込み命令又は分岐命令による各末端に関係付けら
れる命令の組を示し、かつ、前記ＴＩＤタグは目標とさ
れた構造化機能の同一性及び前記命令のプログラム順序
を示す浮動小数点キュー（ＦＰＱ）と、ｂ）各命令につ
いての状態・制御ビットを含み、命令が実行されかつコ
ミットされたとき更新される浮動小数点状態・制御レジ
スタ（ＦＰＳＣＲ）と、ｃ）ＩＤＵによりコミットされ
ておらずかつ未だ割り当てられたＦＰＳＣＲリネームを
有していないＧＩＤをもつ算術命令がディスパッチされ
たとき、そのことがＦＰＱにより判断され、ＩＦＵから
ＦＰＱまでの命令ディスパッチの間にＦＰＳＣＲの選択
されたビットに対してＦＰＳＣＲリネームを割り当てる
ために前記ＦＰＳＣＲの選択されたビットの存在に関す
るＴＩＤタグを利用するＦＰＳＣＲリネーミング機構
と、ｄ）新しい算術命令がＦＰＵの書き戻し段階に入る
と、前記ＦＰＳＣＲのビットを更新する手段と、ｅ）所
与のＧＩＤの全ての命令により得られたＦＰＳＣＲ更新
をマージして１つのＦＰＳＣＲリネーム・レジスタとす
る手段と、ｆ）i)リネームへ割り当てられたＧＩＤがＩ
ＤＵによりコミットされるとき、及び、ii)割込み又は
分岐リダイレクション・ポイントよりも新しいか若しく
は等しい全てのリネームがクリアされたときにＦＰＳＣ
Ｒリネームをクリアする手段とを有する装置。 （２）複数のＦＰＵオペレーション状態ビットを共通の
リネーム・レジスタ・エントリへとマージする手段を有
する上記（１）に記載の装置。 （３）入力命令並びに各命令についてのＧＩＤタグ及び
ＴＩＤタグを受け取り、構造化浮動小数点レジスタの数
を拡大することによりレジスタ・リネーミングを実行す
るために浮動小数点キューへ入力を与える、命令バスへ
結合されたＦＰＲリネーミング機構を含む上記（１）に
記載の装置。 （４）前記ＦＰＳＣＲリネームミング機構が、並設され
かつマージ・レジスタ・リネーミング・アレイへ接続さ
れるマトリクスを有する上記（１）に記載の装置。 （５）前記マトリクス・アレイが複数の列及び行を含
み、選択された列及び行が、(i)適合するＧＩＤ又はＴ
ＩＤを含むレジスタ・リネーム・アレイのエントリ、(i
i)優先されたマージ論理ユニットでマージされている適
合ＧＩＤを含むエントリ、及び、(iii)クリアされた適
合ＴＩＤを含むエントリを識別するために論理素子によ
り互いに接続されている上記（４）に記載の装置。 （６）前記レジスタ・アレイが、プロセッサによりサポ
ートされる未定のＧＩＤタグのかずに等しい数のレジス
タを含み、各レジスタが複数のフィールドを規定し、そ
の中のビットが、命令についての有効ビット、リネーム
割当て及びマージ状態を示すべく記憶される上記（５）
に記載の装置。 （７）前記レジスタ・アレイへの入力としてのマージＦ
ＰＳＣＲデータ・バス及び構造化ＦＰＳＣＲの更新状態
を与えるために前記マトリクス及びアレイ列の出力をマ
ージさせる論理手段を有する上記（６）に記載の装置。 （８）順序外及び／又は推論的命令実行が可能であり、
かつ、浮動小数点状態・制御レジスタ（ＦＰＳＣＲ）、
浮動小数点キュー（ＦＰＱ）及びＦＰＳＣＲリネーミン
グ機構を有する浮動小数点ユニット（ＦＰＵ）におい
て、順序外浮動小数点実行ユニットにおける状態フラグ
及び条件コードを保持する方法であって、ａ）推論的順
序命令を浮動小数点キューにおいて受け取り、グループ
識別子タグＧＩＤ及び目標識別子タグＴＩＤを含む順序
外及び推論的命令を発生するステップであって、前記Ｇ
ＩＤタグは割込み命令又は分岐命令による各末端に関係
付けられる命令の組を示し、かつ、前記ＴＩＤタグは目
標とされた構造化機能の同一性及び前記命令のプログラ
ム順序を示す浮動小数点キュー（ＦＰＱ）であるステッ
プと、ｂ）各命令についての状態・制御ビットを浮動小
数点状態・制御レジスタ（ＦＰＳＣＲ）にロードするス
テップであって、命令が実行されるかつコミットされた
ときＦＰＳＣＲが更新されるステップと、ｃ）ＩＤＵに
よりコミットされておらずかつ未だ割り当てられたＦＰ
ＳＣＲリネームを有していないＧＩＤをもつ算術命令が
ディスパッチされたとき、そのことがＦＰＱにより判断
され、ＩＦＵからＦＰＱまでの命令ディスパッチの間に
ＦＰＳＣＲの選択されたビットに対してＦＰＳＣＲリネ
ームを割り当てるために前記ＦＰＳＣＲの選択されたビ
ットの存在に関するＴＩＤタグを利用してＦＰＳＣＲリ
ネーミング機構において割り当てるステップと、ｄ）新
しい算術命令がＦＰＵにおいて書き戻し段階にはいる
と、ＦＰＳＣＲリネームにおけるＦＰＳＣＲビットを更
新するステップと、ｅ）所与のＧＩＤの全ての命令によ
り得られたＦＰＳＣＲ更新を１つのＦＰＳＣＲリネーム
へマージするステップと、ｆ）i)リネームへ割り当てら
れたＧＩＤがＩＤＵによりコミットされるとき、及び、
ii)割込み又は分岐リダイレクション・ポイントよりも
新しいか若しくは等しい全てのリネームがクリアされた
ときにＦＰＳＣＲリネームをクリアするステップとを有
する方法。 （９）グループ識別子タグ及び目標識別子タグを含む順
序外／推論的命令を実行可能であり、かつ、浮動小数点
状態・制御レジスタを含むＦＰＵ、浮動小数点キュー及
びＦＰＳＣＲリネーミング機構を含む浮動小数点ユニッ
ト（ＦＰＵ）において、ＦＰＳＣＲレジスタにおける状
態フラグ及び条件コードを保持する方法であって、ａ）
浮動小数点キューにてＴＩＤ／ＧＩＤタグを含む命令を
受け取るステップと、ｂ）ＧＩＤがコミットされていな
いか否か及びＧＩＤが既に割り当てられたＦＰＳＣＲリ
ネームを有していないか否かを判断するために前記命令
を検査するステップと、ｃ）前記ステップｂ）にて検査
された条件が真である場合、そのイベントにＦＰＳＣＲ
リネームを割り当てるステップと、ｄ）浮動小数点実行
ユニットに対して命令を出すべきか否かを判断するため
に浮動小数点キューを検査するステップと、ｅ）真条件
である場合に、算術命令が実行されたか否か及び書き戻
し段階であるか否かを判断するために検査を開始するス
テップと、ｆ）命令ディスパッチ・ユニットからのコミ
ットＧＩＤ又は以前にコミットされたＧＩＤに対して、
書き戻し中の命令を比較するステップと、ｇ）前記命令
ＦＰＳＣＲデータを、適合ＧＩＤを含むＦＰＳＣＲリネ
ーム・エントリとマージさせ、他の実行ユニットＦＰＳ
ＣＲデータが適合ＧＩＤを有する場合そのＦＰＳＣＲデ
ータとマージさせ、かつ前記ＦＰＳＣＲリネーム・エン
トリを更新するステップと、ｈ）前記プロセスをリダイ
レクトする分岐条件又は割込み条件が存在するか否かを
検査するステップと、ｉ）偽条件である場合に、ＦＰＳ
ＣＲリネームのＧＩＤが命令ディスパッチ・ユニットに
よりコミットされたか否かを決定するために検査を開始
するステップと、ｊ）真条件である場合に、ＦＰＳＣＲ
リネームを、他のコミットＦＰＳＣＲリネーム・エント
リとマージさせ、１又は双方の実行ユニットＦＰＳＣＲ
データがコミット・ヒット書き戻しを有する場合その実
行ユニットＦＰＳＣＲデータとマージさせ、構造化ＦＰ
ＳＣＲを更新し、適合するＧＩＤを含む前記ＦＰＳＣＲ
リネーム・エントリをクリアするステップを含む方法。 （１０）浮動小数点状態・制御レジスタ、浮動小数点キ
ュー、及び浮動小数点状態・制御レジスタ・リネーミン
グ機構をもつ順序外浮動小数点ユニットにおけるコンピ
ュータの読取り可能なプログラム・コード手段を具備す
るコンピュータの使用可能な媒体を有する製品におい
て、推論的順序命令を浮動小数点キューにおいて受け取
り、グループ識別子タグ及び目標識別子タグを含む順序
外及び推論的命令を発生するものであって、前記グルー
プ識別子タグは割込み命令又は分岐命令による各末端に
関係付けられる命令の組を示し、かつ、前記目標識別子
タグは目標とされた構造化機能の同一性及び前記命令の
プログラム順序を示す浮動小数点キューであるようなコ
ンピュータ読取り可能なプログラム・コード手段と、各
命令についての状態・制御ビットを浮動小数点状態・制
御レジスタにロードするものであって、命令が実行され
るかつコミットされたとき浮動小数点状態・制御レジス
タが更新されるコンピュータ読取り可能なプログラム・
コード手段と、命令ディスパッチ・ユニット（ＩＤＵ）
によりコミットされておらずかつ未だ割り当てられたＦ
ＰＳＣＲリネームを有していないグループ識別子をもつ
算術命令がディスパッチされたとき、そのことが浮動小
数点キューにより判断され、命令フェッチ・ユニット
（ＩＦＵ）から浮動小数点キューまでの命令ディスパッ
チの間に、浮動小数点状態・制御レジスタ・リネーミン
グ機構において選択された浮動小数点状態・制御ビット
の存在に関する目標識別子タグを利用することにより前
記選択された浮動小数点状態・制御ビットに対して浮動
小数点状態・制御リネームを割り当てるコンピュータ読
取り可能なプログラム・コード手段と、ａ）新しい算術
命令が浮動小数点ユニットにおいて書き戻し段階にはい
ると、浮動小数点状態・制御レジスタ・リネームにおけ
る前記ビットを更新するコンピュータ読取り可能なプロ
グラム・コード手段と、ｂ）所与のグループ識別子の全
ての命令により得られた浮動小数点状態・制御レジスタ
更新を１つの浮動小数点状態・制御レジスタ・リネーム
へマージするコンピュータ読取り可能なプログラム・コ
ード手段と、ｃ）i)リネームへ割り当てられたグループ
識別子がＩＤＵによりコミットされるとき、及び、ii)
割込み又は分岐リダイレクション・ポイントよりも新し
いか若しくは等しい全てのリネームがクリアされたとき
に浮動小数点状態・制御レジスタ・リネームをクリアす
るコンピュータ読取り可能なプログラム・コード手段と
を有する製品。

【図面の簡単な説明】

【図１】従来のスーパースカラー・マイクロプロセッサ
における基本ハードウェア要素の構成図である。

【図２】図３の浮動小数点の浮動小数点状態・制御レジ
スタ（ＦＰＳＣＲ）を表した図である。

【図３】本発明の原理を実施した浮動小数点ユニットの
ハイレベルの構成図である。

【図４】図３に含まれるＦＰＳＣＲリネーム機構の構成
図である。（図５と一組で一図面となす。）

【図５】図３に含まれるＦＰＳＣＲリネーム機構の構成
図である。

【図６】本発明の原理によるリネーム技術を用いた図３
の浮動小数点ユニットにおける状態フラグ及び条件コー
ドを保持する方法の流れ図である。

【符号の説明】

１０ 命令ユニット １４ 浮動小数点実行ユニット １６ 整数実行ユニット １７ 算術論理ユニット １８ 分岐処理実行ユニット ２０ キャッシュ ２１ 浮動小数点状態・制御レジスタ（ＦＰＳＣＲ） ２２ メモリ管理ユニット（ＭＭＵ） ２３ 浮動小数点レジスタ・アレイ ２４ メモリ・ユニット ２６ システム・インタフェース ３２、３４ 実行ユニット ３６ 命令フェッチ／ディスパッチ・ユニット ３８ 浮動小数点命令キュー ４０ 浮動小数点ユニット ４２ 浮動小数点レジスタ・リネーミング機構 ４４ 浮動小数点状態・制御リネーミング機構

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリー・エス・ブルークス アメリカ合衆国78681、テキサス州、ラ ウンド・ロック、スパロウ・ドライブ 2403 (72)発明者 マーチン・エス・シュムークラー アメリカ合衆国78731、テキサス州、オ ースチン、ロックポイント・ドライブ 7504 (56)参考文献 特開 平７−64790（ＪＰ，Ａ) 特開 平６−318155（ＪＰ，Ａ) 特表 平８−505725（ＪＰ，Ａ) 特表 平８−505724（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/38

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】順序外実行及び推論的実行を可能とする浮
   動小数点ユニット（ＦＰＵ）の状態フラグ及び条件コー
   ドを保持し、かつ、命令ディスパッチ・ユニット（ＩＤ
   Ｕ）及び命令フェッチ・ユニット（ＩＦＵ）を有する装
   置であって、 ａ）推論的順序命令を受け取り、グループ識別子タグＧ
   ＩＤ及び目標識別子タグＴＩＤを含む順序外及び／又は
   推論的命令を発生し、前記ＧＩＤタグは割込み命令又は
   分岐命令による各末端に関係付けられる命令の組を示
   し、かつ、前記ＴＩＤタグは目標とされた構造化機能の
   同一性及び前記命令のプログラム順序を示す浮動小数点
   キュー（ＦＰＱ）と、 ｂ）各命令についての状態・制御ビットを含み、命令が
   実行されかつコミットされたとき更新される浮動小数点
   状態・制御レジスタ（ＦＰＳＣＲ）と、 ｃ）ＩＤＵによりコミットされておらずかつ未だ割り当
   てられたＦＰＳＣＲリネームを有していないＧＩＤをも
   つ算術命令がディスパッチされたとき、そのことがＦＰ
   Ｑにより判断され、ＩＦＵからＦＰＱまでの命令ディス
   パッチの間にＦＰＳＣＲの選択されたビットに対してＦ
   ＰＳＣＲリネームを割り当てるために前記ＦＰＳＣＲの
   選択されたビットの存在に関するＴＩＤタグを利用する
   ＦＰＳＣＲリネーミング機構と、 ｄ）新しい算術命令がＦＰＵの書き戻し段階に入ると、
   前記ＦＰＳＣＲのビットを更新する手段と、 ｅ）所与のＧＩＤの全ての命令により得られたＦＰＳＣ
   Ｒ更新をマージして１つのＦＰＳＣＲリネーム・レジス
   タとする手段と、 ｆ）i)リネームへ割り当てられたＧＩＤがＩＤＵにより
   コミットされるとき、及び、ii)割込み又は分岐リダイ
   レクション・ポイントよりも新しいか若しくは等しい全
   てのリネームがクリアされたときにＦＰＳＣＲリネーム
   をクリアする手段とを有する装置。
2. 【請求項２】複数のＦＰＵオペレーション状態ビットを
   共通のリネーム・レジスタ・エントリへとマージする手
   段を有する請求項１に記載の装置。
3. 【請求項３】入力命令並びに各命令についてのＧＩＤタ
   グ及びＴＩＤタグを受け取り、構造化浮動小数点レジス
   タの数を拡大することによりレジスタ・リネーミングを
   実行するために浮動小数点キューへ入力を与える、命令
   バスへ結合されたＦＰＲリネーミング機構を含む請求項
   １に記載の装置。
4. 【請求項４】前記ＦＰＳＣＲリネームミング機構が、並
   設されかつマージ・レジスタ・リネーミング・アレイへ
   接続されるマトリクスを有する請求項１に記載の装置。
5. 【請求項５】前記マトリクス・アレイが複数の列及び行
   を含み、選択された列及び行が、(i)適合するＧＩＤ又
   はＴＩＤを含むレジスタ・リネーム・アレイのエント
   リ、(ii)優先されたマージ論理ユニットでマージされて
   いる適合ＧＩＤを含むエントリ、及び、(iii)クリアさ
   れた適合ＴＩＤを含むエントリを識別するために論理素
   子により互いに接続されている請求項４に記載の装置。
6. 【請求項６】前記レジスタ・アレイが、プロセッサによ
   りサポートされる未定のＧＩＤタグのかずに等しい数の
   レジスタを含み、各レジスタが複数のフィールドを規定
   し、その中のビットが、命令についての有効ビット、リ
   ネーム割当て及びマージ状態を示すべく記憶される請求
   項５に記載の装置。
7. 【請求項７】前記レジスタ・アレイへの入力としてのマ
   ージＦＰＳＣＲデータ・バス及び構造化ＦＰＳＣＲの更
   新状態を与えるために前記マトリクス及びアレイ列の出
   力をマージさせる論理手段を有する請求項６に記載の装
   置。
8. 【請求項８】順序外及び／又は推論的命令実行が可能で
   あり、かつ、浮動小数点状態・制御レジスタ（ＦＰＳＣ
   Ｒ）、浮動小数点キュー（ＦＰＱ）及びＦＰＳＣＲリネ
   ーミング機構を有する浮動小数点ユニット（ＦＰＵ）に
   おいて、順序外浮動小数点実行ユニットにおける状態フ
   ラグ及び条件コードを保持する方法であって、 ａ）推論的順序命令を浮動小数点キューにおいて受け取
   り、グループ識別子タグＧＩＤ及び目標識別子タグＴＩ
   Ｄを含む順序外及び推論的命令を発生するステップであ
   って、前記ＧＩＤタグは割込み命令又は分岐命令による
   各末端に関係付けられる命令の組を示し、かつ、前記Ｔ
   ＩＤタグは目標とされた構造化機能の同一性及び前記命
   令のプログラム順序を示す浮動小数点キュー（ＦＰＱ）
   であるステップと、 ｂ）各命令についての状態・制御ビットを浮動小数点状
   態・制御レジスタ（ＦＰＳＣＲ）にロードするステップ
   であって、命令が実行されるかつコミットされたときＦ
   ＰＳＣＲが更新されるステップと、 ｃ）ＩＤＵによりコミットされておらずかつ未だ割り当
   てられたＦＰＳＣＲリネームを有していないＧＩＤをも
   つ算術命令がディスパッチされたとき、そのことがＦＰ
   Ｑにより判断され、ＩＦＵからＦＰＱまでの命令ディス
   パッチの間にＦＰＳＣＲの選択されたビットに対してＦ
   ＰＳＣＲリネームを割り当てるために前記ＦＰＳＣＲの
   選択されたビットの存在に関するＴＩＤタグを利用して
   ＦＰＳＣＲリネーミング機構において割り当てるステッ
   プと、 ｄ）新しい算術命令がＦＰＵにおいて書き戻し段階には
   いると、ＦＰＳＣＲリネームにおけるＦＰＳＣＲビット
   を更新するステップと、 ｅ）所与のＧＩＤの全ての命令により得られたＦＰＳＣ
   Ｒ更新を１つのＦＰＳＣＲリネームへマージするステッ
   プと、 ｆ）i)リネームへ割り当てられたＧＩＤがＩＤＵにより
   コミットされるとき、及び、ii)割込み又は分岐リダイ
   レクション・ポイントよりも新しいか若しくは等しい全
   てのリネームがクリアされたときにＦＰＳＣＲリネーム
   をクリアするステップとを有する方法。
9. 【請求項９】グループ識別子タグ及び目標識別子タグを
   含む順序外／推論的命令を実行可能であり、かつ、浮動
   小数点状態・制御レジスタを含むＦＰＵ、浮動小数点キ
   ュー及びＦＰＳＣＲリネーミング機構を含む浮動小数点
   ユニット（ＦＰＵ）において、ＦＰＳＣＲレジスタにお
   ける状態フラグ及び条件コードを保持する方法であっ
   て、 ａ）浮動小数点キューにてＴＩＤ／ＧＩＤタグを含む命
   令を受け取るステップと、 ｂ）ＧＩＤがコミットされていないか否か及びＧＩＤが
   既に割り当てられたＦＰＳＣＲリネームを有していない
   か否かを判断するために前記命令を検査するステップ
   と、 ｃ）前記ステップｂ）にて検査された条件が真である場
   合、そのイベントにＦＰＳＣＲリネームを割り当てるス
   テップと、 ｄ）浮動小数点実行ユニットに対して命令を出すべきか
   否かを判断するために浮動小数点キューを検査するステ
   ップと、 ｅ）真条件である場合に、算術命令が実行されたか否か
   及び書き戻し段階であるか否かを判断するために検査を
   開始するステップと、 ｆ）命令ディスパッチ・ユニットからのコミットＧＩＤ
   又は以前にコミットされたＧＩＤに対して、書き戻し中
   の命令を比較するステップと、 ｇ）前記命令ＦＰＳＣＲデータを、適合ＧＩＤを含むＦ
   ＰＳＣＲリネーム・エントリとマージさせ、他の実行ユ
   ニットＦＰＳＣＲデータが適合ＧＩＤを有する場合その
   ＦＰＳＣＲデータとマージさせ、かつ前記ＦＰＳＣＲリ
   ネーム・エントリを更新するステップと、 ｈ）前記プロセスをリダイレクトする分岐条件又は割込
   み条件が存在するか否かを検査するステップと、 ｉ）偽条件である場合に、ＦＰＳＣＲリネームのＧＩＤ
   が命令ディスパッチ・ユニットによりコミットされたか
   否かを決定するために検査を開始するステップと、 ｊ）真条件である場合に、ＦＰＳＣＲリネームを、他の
   コミットＦＰＳＣＲリネーム・エントリとマージさせ、
   １又は双方の実行ユニットＦＰＳＣＲデータがコミット
   ・ヒット書き戻しを有する場合その実行ユニットＦＰＳ
   ＣＲデータとマージさせ、構造化ＦＰＳＣＲを更新し、
   適合するＧＩＤを含む前記ＦＰＳＣＲリネーム・エント
   リをクリアするステップを含む方法。