JP3089732B2 - Method for epitaxial growth of compound semiconductor - Google Patents
Method for epitaxial growth of compound semiconductorInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、シリコン基板上に異種
材料であるIII-V族化合物半導体を選択的にエピタキシ
ャル成長させる方法に関する。シリコン基板上に成長さ
せる化合物半導体としては、例えば、GaAs、Ga
P、InP等の2元系のIII-V族化合物半導体や、Al
GaAs、AlGaP、InAlAs、InAlP、G
aAsP、GaInP等の3元系のIII-V族化合物半導
体、さらには、これらの化合物半導体を積層することも
できる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for selectively epitaxially growing a group III-V compound semiconductor as a heterogeneous material on a silicon substrate. As a compound semiconductor grown on a silicon substrate, for example, GaAs, Ga
Binary III-V compound semiconductors such as P and InP, Al
GaAs, AlGaP, InAlAs, InAlP, G
A ternary group III-V compound semiconductor such as aAsP or GaInP, or a mixture of these compound semiconductors can be used.
【0002】[0002]
【従来の技術】従来、シリコン基板上へのGaAsを始
めとする化合物半導体を成長させる技術(以下、ヘテロ
エピタキシャル成長技術と呼ぶ)には、シリコン基板を
1000℃程度の高温で熱クリーニングした後、400
℃前後の低温で数10nm程度の低温GaAsバッファ
層を成長し、再度成長温度を通常のGaAs成長温度
(600〜800℃)まで上げて、GaAs層をエピタ
キシャル成長させる。この方法は一般に2段階成長法と
呼ばれている。また、超格子バッファ層を介してシリコ
ン基板上にGaAs層をエピタキシャル成長させる方法
も提案されている。しかしながら、いずれの成長法も、
シリコン基板へのGaAs成長技術の根本的な課題であ
る、格子不整合や熱膨張係数の大きな差異に基づく結晶
欠陥の発生に対する抜本的な技術的解決を得るには至っ
ていないのが現状である。2. Description of the Related Art Conventionally, a technique for growing a compound semiconductor such as GaAs on a silicon substrate (hereinafter referred to as a heteroepitaxial growth technique) includes a method of thermally cleaning a silicon substrate at a high temperature of about 1000.degree.
A low-temperature GaAs buffer layer of about several tens of nm is grown at a low temperature of about ℃, and the growth temperature is raised again to a normal GaAs growth temperature (600 to 800 ° C.) to epitaxially grow the GaAs layer. This method is generally called a two-stage growth method. There has also been proposed a method of epitaxially growing a GaAs layer on a silicon substrate via a superlattice buffer layer. However, both growth methods
At present, a fundamental technical solution to the generation of crystal defects based on a lattice mismatch and a large difference in thermal expansion coefficients, which are fundamental problems of a GaAs growth technique on a silicon substrate, has not yet been obtained.
【0003】最近、特開昭63─182811号公報やAmerican
Vacuum Society 1988年発行"J.Vac.Sci.Technol.B6
(2),Mar/Apr 1988"等には、p+ 型シリコン基板に陽極
化成処理を施して多孔質化し、その上にヘテロエピタキ
シャル成長を行う技術が提案されている。この方法で
は、陽極化成法でシリコン基板表面の厚さ数μm部分に
直径数nm程度の微小孔を形成し、この微小孔を架橋す
るようにGaAsを成長させることによりGaAsとシ
リコンの格子不整合(格子定数にして約4%の違いがあ
る)を解消しようとするものである。Recently, Japanese Unexamined Patent Publication No. 63-182811, and American
Vacuum Society 1988 "J.Vac.Sci.Technol.B6
(2), Mar / Apr 1988 "and the like have proposed a technique in which ap + type silicon substrate is anodized to make it porous, and then heteroepitaxially grown thereon. A micro hole having a diameter of about several nm is formed in a part of the silicon substrate surface having a thickness of several μm, and GaAs is grown so as to bridge the micro hole. % Difference).
【0004】図2,3は、従来のヘテロエピタキシャル
成長法で多孔質化シリコン基板上に形成したGaAs層
の断面図である。具体的には、p+ 型シリコン基板をフ
ッ酸─エタノール─水で構成されるエッチング液中に浸
し、シリコン基板を陽極、白金電極を陰極にして定電流
電解によって、シリコン基板の表面層を深さ約10μm
まで多孔質化する。この基板をMBE炉やOMVPE炉
に投入してGaAsをエピタキシャル成長させる(図
2)。また、多孔質層の上に薄く(約50nm)シリコ
ンエピタキシャル層を形成した後、GaAs層をエピタ
キシャル成長させる場合もある。しかしながら、このヘ
テロエピタキシャル成長技術においても、結晶欠陥を根
本的に解消するまでには至っておらず、多孔質層の微小
孔中にGaAs層が入り込む現象がみられ、マイクロツ
インやスタッキングフォールトと呼ばれる結晶欠陥が多
数発生することが問題となっていた。FIGS. 2 and 3 are cross-sectional views of a GaAs layer formed on a porous silicon substrate by a conventional heteroepitaxial growth method. Specifically, a p + type silicon substrate is immersed in an etchant composed of hydrofluoric acid / ethanol / water, and the surface layer of the silicon substrate is deepened by constant current electrolysis using the silicon substrate as an anode and the platinum electrode as a cathode. About 10μm
Until porous. The substrate is put into an MBE furnace or an OMVPE furnace to grow GaAs epitaxially (FIG. 2). In some cases, after a thin (about 50 nm) silicon epitaxial layer is formed on the porous layer, the GaAs layer is epitaxially grown. However, even with this heteroepitaxial growth technique, crystal defects have not yet been completely eliminated, and a phenomenon in which a GaAs layer enters into the micropores of the porous layer has been observed, and crystal defects called micro twins and stacking faults have been observed. The problem is that a large number of problems occur.
【0005】[0005]
【発明が解決しようとする課題】そこで、本発明は、上
記の問題点を解消し、シリコンとIII-V族化合物半導体
の格子不整合による結晶欠陥を大幅に低減し、良質のII
I-V族化合物半導体エピタキシャル層が得られるヘテロ
エピタキシャル成長方法を提供しようとするものであ
る。SUMMARY OF THE INVENTION Accordingly, the present invention has been made to solve the above-mentioned problems and has substantially reduced the occurrence of crystal defects due to lattice mismatch between silicon and III-V compound semiconductors.
An object of the present invention is to provide a heteroepitaxial growth method capable of obtaining an IV compound semiconductor epitaxial layer.
【0006】[0006]
【課題を解決するためき手段】本発明は、シリコン基板
上にIII-V族化合物半導体層をエピタキシャル成長させ
る方法において、p+ 型シリコン基板上にn- 型シリ
コンエピタキシャル層を成長させ、該n- 型シリコン
エピタキシャル層の上にSi3 N4 膜を堆積させ、フ
ォトリゾグラフィー法により該Si3 N4 膜及び該n-
型シリコンエピタキシャル層にパターニングし、パタ
ーニングされたn- 型シリコンエピタキシャル層を含む
p+ 型シリコン基板に陽極化成処理を施してp+ 型シリ
コン基板の一部分を多孔質化し、次いで、熱酸化処理
を施して多孔質層をSiO2 層に変成し、パターニン
グされたn- 型シリコンエピタキシャル層の上のSi3
N4 膜を熱燐酸で除去し、その後、パターニングされ
たn- 型シリコンエピタキシャル層の上に、III-V族化
合物半導体層をエピタキシャル成長させることを特徴と
する化合物半導体のエピタキシャル成長方法である。[SUMMARY Ki for the present invention, there is provided a method of epitaxially growing a group III-V compound semiconductor layer on a silicon substrate, on p + -type silicon substrate n - is grown -type silicon epitaxial layer, the n - A Si 3 N 4 film is deposited on the silicon epitaxial layer, and the Si 3 N 4 film and the n −
The p + -type silicon substrate including the patterned n − -type silicon epitaxial layer is subjected to anodization treatment to make a part of the p + -type silicon substrate porous, and then subjected to thermal oxidation treatment. To transform the porous layer into a SiO 2 layer, and to form Si 3 on the patterned n − -type silicon epitaxial layer.
This is a compound semiconductor epitaxial growth method characterized by removing the N 4 film with hot phosphoric acid and thereafter epitaxially growing a group III-V compound semiconductor layer on the patterned n − -type silicon epitaxial layer.
【0007】[0007]
【作用】図1は、本発明のエピタキシャル成長方法によ
り、シリコン基板上にGaAsエピタキシャル層を選択
的に成長させるときの各工程を示した説明図である。
(a)は、p+ 型シリコン基板を有機洗浄とフッ酸エッ
チング処理を施した後、n- 型シリコンエピタキシャル
層を約100nm成長させた図である。このn- 型シリ
コンエピタキシャル層は、数100nm程度あれば良
く、MBE法(分子線エピタキシャル成長法)やVPE
法(気相エピタキシャル成長法)で成長させる。なお、
n- 型シリコンエピタキシャル層の厚みは、100nm
〜数100nmの範囲が好ましい。薄すぎるとポーラス
層を酸化させた時に転位が入り易く、厚すぎると本発明
のシリコンエピタキシャル層の目的に沿わなくなる。
(b)は、熱CVD法(CVD:化学的気相堆積法)や
プラズマCVD法によりn- 型シリコンエピタキシャル
層の上にSi3 N4 膜を約200nm堆積させた後、S
i3 N4 膜上にレジストを塗布し、フォトリゾグラフィ
ー工程を経てn- 型シリコンエピタキシャル層にストラ
イプ状のパターンを形成した図である。なお、Si3 N
4 膜の厚みは、150〜200nmの範囲が好ましい。
薄すぎるとエッチング工程でシリコンエピタキシャル層
に悪影響を与える。FIG. 1 is an explanatory view showing each step of selectively growing a GaAs epitaxial layer on a silicon substrate by the epitaxial growth method of the present invention.
(A) is a diagram in which an n − -type silicon epitaxial layer is grown to about 100 nm after performing an organic cleaning and a hydrofluoric acid etching process on a p + -type silicon substrate. This n − -type silicon epitaxial layer may have a thickness of about several hundred nm, and may be formed by MBE (molecular beam epitaxy) or VPE.
It grows by the method (gas phase epitaxial growth method). In addition,
The thickness of the n - type silicon epitaxial layer is 100 nm
The range of from to several hundred nm is preferable. If it is too thin, dislocations are likely to occur when the porous layer is oxidized, and if it is too thick, it will not meet the purpose of the silicon epitaxial layer of the present invention.
(B) shows that after depositing a Si 3 N 4 film of about 200 nm on the n − -type silicon epitaxial layer by thermal CVD (CVD: chemical vapor deposition) or plasma CVD,
FIG. 3 is a view in which a resist is applied on an i 3 N 4 film and a stripe pattern is formed on an n − -type silicon epitaxial layer through a photolithography process. Note that Si 3 N
The thickness of the four films is preferably in the range of 150 to 200 nm.
If the thickness is too small, the silicon epitaxial layer is adversely affected in the etching process.
【0008】(c)は、フッ酸−エタノール−水からな
る電解エッチング溶液中で、シリコン基板を陽極に、白
金電極を陰極にして、定電流電解でシリコン基板表面を
陽極化成してp+ 型シリコン基板の表面に多孔質層を形
成した図である。このときn- 型シリコンエピタキシャ
ル層は陽極化成されずにそのままの形態が保持される
が、エッチング溶液と接触するp+型シリコン基板の表
面から多孔質化が始まり、深さ方向とともに横方向にも
多孔質化が進行し、図のようにn- 型シリコンエピタキ
シャル層を残して多孔質層が形成される。(d)は、熱
酸化炉にこのシリコン基板を投入し、多孔質化された表
面層のみを酸化して多孔質状態のSiO2 を形成した図
である。多孔質シリコンの酸化速度はバルクシリコンに
比べて100倍以上と速いため、多孔質層のみがSiO
2 に変成される。(e)は、Si3 N4 膜を熱燐酸中で
エッチングし、多孔質化したSiO2 上にパターニング
されたn- 型シリコンエピタキシャル層を露出した図で
ある。(f)は、この基板を用いて、減圧OMVPE炉
でn+ 型シリコンエピタキシャル層上に選択的にGaA
s層をエピタキシャル成長させた図である。(C) Anodizing the surface of the silicon substrate by constant current electrolysis using a silicon substrate as an anode and a platinum electrode as a cathode in an electrolytic etching solution composed of hydrofluoric acid-ethanol-water to form a p + type FIG. 3 is a diagram in which a porous layer is formed on a surface of a silicon substrate. At this time, the n − -type silicon epitaxial layer is not anodized, but retains its shape, but becomes porous from the surface of the p + -type silicon substrate that comes into contact with the etching solution, and extends not only in the depth direction but also in the lateral direction. Porosity progresses, and a porous layer is formed leaving an n − -type silicon epitaxial layer as shown in the figure. (D) is a view in which the silicon substrate is put into a thermal oxidation furnace, and only the porous surface layer is oxidized to form porous SiO 2 . Since the oxidation rate of porous silicon is 100 times or more faster than that of bulk silicon, only the porous layer is made of SiO 2.
Transformed to 2 . (E) is the Si 3 N 4 film is etched in hot phosphoric acid, n patterned on SiO 2 made porous - diagrams exposed type silicon epitaxial layer. (F) Using this substrate, GaAs is selectively formed on the n + -type silicon epitaxial layer in a low-pressure OMVPE furnace.
It is the figure which made the s layer grow epitaxially.
【0009】このように本発明を採用することにより、
シリコン基板へのGaAs等III-V族化合物半導体層の
ヘテロエピタキシャル成長において、結晶欠陥の少ない
高品質なエピタキシャル層の選択的成長を可能にした。
従来のシリコン基板へのGaAsヘテロエピタキシャル
成長法では、シリコン基板の厚み数100μmに対して
GaAs層が高々数μmと1/100以下の厚みであっ
たので、格子不整合性に基づく結晶欠陥の発生のみなら
ず、熱膨張係数の違いによる格子歪が発生し、マイクロ
ツインやスタッキングフォールトと呼ばれる結晶欠陥が
多数発生していた。By adopting the present invention as described above,
In heteroepitaxial growth of a III-V compound semiconductor layer such as GaAs on a silicon substrate, selective growth of a high-quality epitaxial layer with few crystal defects has been enabled.
In the conventional GaAs heteroepitaxial growth method on a silicon substrate, the thickness of the GaAs layer is several μm at most and 1/100 or less of the thickness of the silicon substrate of several hundred μm, so that only crystal defects based on lattice mismatch are generated. Instead, lattice distortion was caused due to the difference in thermal expansion coefficient, and many crystal defects called micro twins and stacking faults were generated.
【0010】本発明では、基板の表面に形成された多孔
質層がSiO2 に変成されているため、クッション作用
が働き、シリコン基板とGaAs層との熱膨張係数の差
異に起因する格子歪を解消することができ、また、Ga
Asが成長する部分は数100nm程度の薄いシリコン
エピタキシャル層があるところから、上記の場合と反対
に膜厚の比はGaAs層の方が約100倍厚くなってい
るので、熱膨張係数の差異による格子歪はGaAs層側
で吸収するのではなく、シリコンエピタキシャル層側で
吸収することができる。その結果、GaAsエピタキシ
ャル層では結晶欠陥の発生を有効に抑制することができ
るのである。以上、GaAs層のエピタキシャル成長を
例に説明したが、他のIII-V族化合物半導体についても
同様に良質のエピタキシャル層を成長させることができ
る。In the present invention, since the porous layer formed on the surface of the substrate is denatured into SiO 2 , a cushioning effect works to reduce lattice distortion caused by a difference in thermal expansion coefficient between the silicon substrate and the GaAs layer. Can be eliminated, and Ga
Since the portion where As grows has a thin silicon epitaxial layer of about several hundred nm, the GaAs layer is about 100 times thicker in thickness than the above case. Lattice strain can be absorbed not on the GaAs layer side but on the silicon epitaxial layer side. As a result, generation of crystal defects can be effectively suppressed in the GaAs epitaxial layer. As described above, the epitaxial growth of the GaAs layer has been described as an example, but a high-quality epitaxial layer can be similarly grown for other group III-V compound semiconductors.
【0011】[0011]
【実施例】以下、実施例により本発明をさらに詳細に説
明する。 (1)比抵抗0.01Ωcm以下のp+ シリコン基板に
有機洗浄とフッ酸エッチング処理を施した。 (2)シリコンMBE法によりn- 型シリコンエピタキ
シャル層を厚み約900nmまで成長させた。成長温度
は800℃とした。 (3)次いで、n- 型シリコンエピタキシャル層を有す
る基板をフッ酸洗浄、有機洗浄を行って表面酸化物及び
表面汚れを除去した。 (4)この基板を熱CVD炉に投入し、SiH4 (シラ
ン)とNH3 (アンモニア)ガスからなる混合ガスを上
記炉に導入し、約650℃の温度で熱分解させて、n-
型シリコンエピタキシャル層の上に約200nmのSi
3 N4 (窒化シリコン)多結晶膜を堆積した。 (5)室温に冷却した後、有機洗浄を行い、フォトレジ
ストを塗布した後、プリベーキング、写真露光、現像、
ポストベークからなる通常のフォトリゾグラフィー法に
より、幅数μmのストライプパターンを形成した。スト
ライプパターンの方向は{110}方向とした。 (6)レジストが抜けたストライプ状の窓には、Si3
N4 膜が現れており、バッファフッ酸(液組成はHF:
NH4 F:H2 O=1:10:100)でエッチングし
てSi3 N4膜を除去した。 (7)残りのレジスト(ストライプ状に形成されてい
る)をアセトン溶液中で超音波により洗浄除去した。 (8)次に、KOH(水酸化カリウム)水溶液に浸し、
直接n- 型シリコンエピタキシャル層が露出している部
分を選択的に除去し、p+ シリコン基板をストライプ状
に露出させた。 (9)以上の工程により、図1(b)に示す形状を得
た。The present invention will be described in more detail with reference to the following examples. (1) A p + silicon substrate having a specific resistance of 0.01 Ωcm or less was subjected to organic cleaning and hydrofluoric acid etching. (2) An n − -type silicon epitaxial layer was grown to a thickness of about 900 nm by a silicon MBE method. The growth temperature was 800 ° C. (3) Next, the substrate having the n − -type silicon epitaxial layer was subjected to hydrofluoric acid cleaning and organic cleaning to remove surface oxides and surface contamination. (4) The substrate was placed in a thermal CVD furnace, and a mixed gas of SiH 4 (silane) and NH 3 (ammonia) gas was introduced into the furnace, it is thermally decomposed at a temperature of about 650 ° C., n -
About 200 nm of Si on the silicon epitaxial layer
A 3 N 4 (silicon nitride) polycrystalline film was deposited. (5) After cooling to room temperature, organic washing is performed, and after applying a photoresist, pre-baking, photographic exposure, development,
A stripe pattern having a width of several μm was formed by a usual photolithography method including post-baking. The direction of the stripe pattern was the {110} direction. (6) In the striped window from which the resist has escaped, Si 3
N 4 film appeared, buffered hydrofluoric acid (liquid composition: HF:
(NH 4 F: H 2 O = 1: 10: 100) to remove the Si 3 N 4 film. (7) The remaining resist (formed in a stripe shape) was washed and removed by ultrasonic waves in an acetone solution. (8) Next, immerse in KOH (potassium hydroxide) aqueous solution,
The portion where the n − -type silicon epitaxial layer was directly exposed was selectively removed to expose the p + silicon substrate in a stripe shape. (9) Through the above steps, the shape shown in FIG. 1B was obtained.
【0012】(10)次に、フッ酸−エタノール−水の
電解エッチング溶液中でまでで作製したシリコン基板
を陽極に、白金電極を陰極にして、約150mAの定電
流電解でシリコン基板表面に陽極化成処理を施した。こ
のときn-型シリコンエピタキシャル層は陽極化成され
ずにそのままの形態を保つが、エッチング溶液に露出し
たp+ シリコン基板表面部分は陽極化成によって多孔質
化した(図1(c))。多孔質層の厚みは約30μmと
した。 (11)このシリコン基板は熱酸化炉に投入し、酸素雰
囲気下で温度700〜900℃で酸化することにより、
多孔質化された表面層が酸化され、多孔質状態のSiO
2 が形成された(図1(d))。 (12)その後、Si3 N4 膜を熱燐酸中でエッチング
すると、多孔質化状態のSiO2 上のパターニングされ
たn- 型シリコンエピタキシャル層が露出された(図1
(e))。(10) Next, using a silicon substrate prepared in a hydrofluoric acid-ethanol-water electrolytic etching solution as an anode and a platinum electrode as a cathode, the anode is applied to the surface of the silicon substrate by constant current electrolysis of about 150 mA. A chemical conversion treatment was performed. At this time, the n − -type silicon epitaxial layer is not anodized and keeps its shape, but the surface of the p + silicon substrate exposed to the etching solution is made porous by anodization (FIG. 1C). The thickness of the porous layer was about 30 μm. (11) This silicon substrate is put into a thermal oxidation furnace and oxidized at a temperature of 700 to 900 ° C. in an oxygen atmosphere,
The porous surface layer is oxidized and porous SiO
2 was formed (FIG. 1 (d)). (12) Thereafter, when the Si 3 N 4 film was etched in hot phosphoric acid, the patterned n − -type silicon epitaxial layer on the porous SiO 2 was exposed (FIG. 1).
(E)).
【0013】(13)この基板を用いて、減圧OMVP
E炉で成長温度650℃、成長圧力10Torr、全ガ
ス流量500cc/min、III 族原料としてトリメチ
ルガリウム(TMG)を用いて流量を10cc/min
に設定し、V族原料として水素希釈10%のアルシンを
用いて流量を300cc/minに設定してGaAsを
成長させたところ、n- 型シリコンエピタキシャル層上
のみ選択的にGaAs層をエピタキシャル成長させた
(図1(f))。TMG原料は0℃の恒温槽にいれ、水
素ダスのバブリングにより成長炉に導入した。全ガス流
量に不足する分は純化水素を加えた。 (14)GaAs層は、ストライプ状に形成されたn-
型シリコンエピタキシャル層上に選択的に成長した。そ
して、低温フォトルミネッセンス等の評価により高品質
結晶であることが確認された。 (15)結晶欠陥については、エピタキシャル層の断面
を透過型電子顕微鏡で観察した。通常のシリコン基板へ
のヘテロエピタキシャル成長させたGaAs層と比較す
ると、1〜2桁結晶欠陥密度が低減されていることが分
かった。(13) Decompression OMVP using this substrate
In an E furnace, a growth temperature of 650 ° C., a growth pressure of 10 Torr, a total gas flow rate of 500 cc / min, and a flow rate of 10 cc / min using trimethylgallium (TMG) as a group III raw material
GaAs was grown at a flow rate of 300 cc / min using 10% arsine diluted with hydrogen as a Group V material, and the GaAs layer was selectively epitaxially grown only on the n − -type silicon epitaxial layer. (FIG. 1 (f)). The TMG raw material was placed in a thermostat at 0 ° C., and introduced into the growth reactor by bubbling hydrogen das. Purified hydrogen was added to the shortage of the total gas flow. (14) The GaAs layer has n − formed in a stripe shape.
Selectively grown on the silicon epitaxial layer. Then, evaluation of low-temperature photoluminescence and the like confirmed that the crystal was a high-quality crystal. (15) Regarding crystal defects, the cross section of the epitaxial layer was observed with a transmission electron microscope. Compared to a GaAs layer heteroepitaxially grown on a normal silicon substrate, it was found that the crystal defect density was reduced by one to two digits.
【0014】[0014]
【発明の効果】本発明は、上記の構成を採用することに
より、基板のシリコンとIII-V族化合物半導体の格子不
整合による結晶欠陥を大幅に低減させる上で非常に有効
であった。According to the present invention, by employing the above-described structure, the present invention is very effective in greatly reducing crystal defects due to lattice mismatch between silicon of the substrate and the group III-V compound semiconductor.
【図1】本発明のエピタキシャル成長方法により、シリ
コン基板上にGaAsエピタキシャル層を選択的に成長
させるときの各工程を示した説明図である。FIG. 1 is an explanatory view showing each step of selectively growing a GaAs epitaxial layer on a silicon substrate by the epitaxial growth method of the present invention.
【図2】従来の多孔質シリコン基板上にヘテロエピタキ
シャル成長させたGaAs層の断面図である。FIG. 2 is a cross-sectional view of a GaAs layer heteroepitaxially grown on a conventional porous silicon substrate.
【図3】従来の多孔質シリコン基板上に、薄いシリコン
エピタキシャル層を介してヘテロエピタキシャル成長さ
せたGaAs層の断面図である。FIG. 3 is a cross-sectional view of a GaAs layer heteroepitaxially grown on a conventional porous silicon substrate via a thin silicon epitaxial layer.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白木 靖寛 東京都日野市平山3−36−9 (72)発明者 香門 浩一 兵庫県伊丹市昆陽北一丁目1番1号 住 友電気工業株式会社伊丹製作所内 (72)発明者 嶋津 充 兵庫県伊丹市昆陽北一丁目1番1号 住 友電気工業株式会社伊丹製作所内 (72)発明者 木村 浩也 兵庫県伊丹市昆陽北一丁目1番1号 住 友電気工業株式会社伊丹製作所内 (72)発明者 白川 二 兵庫県伊丹市昆陽北一丁目1番1号 住 友電気工業株式会社伊丹製作所内 (56)参考文献 特開 昭63−182811(JP,A) 特開 平3−42818(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/20 H01L 21/205 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Yasuhiro Shiraki 3-36-9 Hirayama, Hino-shi, Tokyo (72) Inventor Koichi Komon 1-1-1, Koyokita-Kita, Itami-shi, Hyogo Sumitomo Electric Industries, Ltd. Inside the Itami Works (72) Inventor Mitsuru Shimazu 1-1-1, Koyo Kita, Itami City, Hyogo Prefecture Inside Sumitomo Electric Industries, Ltd. Itami Works (72) Inventor Hiroya Kimura 1-1-1, Koyo Kita Kita, Itami City, Hyogo Prefecture Sumitomo Electric Industries, Ltd. Itami Works (72) Inventor Shirakawa 2-1-1-1, Kunyokita, Itami-shi, Hyogo Prefecture Sumitomo Electric Industries, Ltd. Itami Works (56) References JP-A-63-182811 (JP) (A) JP-A-3-42818 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 21/20 H01L 21/205
Claims (1)
層をエピタキシャル成長させる方法において、 p+ 型シリコン基板上にn- 型シリコンエピタキシャ
ル層を成長させ、 該n- 型シリコンエピタキシャル層の上にSi3 N4
膜を堆積させ、 フォトリゾグラフィー法により該Si3 N4 膜及び該
n- 型シリコンエピタキシャル層にパターニングし、 パターニングされたn- 型シリコンエピタキシャル層
を含むp+ 型シリコン基板に陽極化成処理を施してp+
型シリコン基板の一部分を多孔質化し、 次いで、熱酸化処理を施して多孔質層をSiO2 層に
変成し、 パターニングされたn- 型シリコンエピタキシャル層
の上のSi3 N4 膜を熱燐酸で除去し、 その後、パターニングされたn- 型シリコンエピタキ
シャル層の上に、III-V族化合物半導体層をエピタキシ
ャル成長させることを特徴とする化合物半導体のエピタ
キシャル成長方法。1. A method of epitaxially growing a group III-V compound semiconductor layer on a silicon substrate, p + -type silicon substrate on the n - -type silicon epitaxial layer is grown, the n - Si on the -type silicon epitaxial layer 3 N 4
Depositing a film, patterning the Si 3 N 4 film and the n − -type silicon epitaxial layer by a photolithography method, and subjecting the p + -type silicon substrate including the patterned n − -type silicon epitaxial layer to anodizing treatment; P +
A portion of the silicon substrate is made porous, and then subjected to thermal oxidation to transform the porous layer into a SiO 2 layer. The Si 3 N 4 film on the patterned n − silicon epitaxial layer is heated with hot phosphoric acid. A method for epitaxially growing a compound semiconductor, comprising: removing a III-V compound semiconductor layer on the patterned n − -type silicon epitaxial layer.
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