JP3088472B2 - Fourier transform device - Google Patents

Fourier transform device

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JP3088472B2
JP3088472B2 JP3192891A JP3192891A JP3088472B2 JP 3088472 B2 JP3088472 B2 JP 3088472B2 JP 3192891 A JP3192891 A JP 3192891A JP 3192891 A JP3192891 A JP 3192891A JP 3088472 B2 JP3088472 B2 JP 3088472B2
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points
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JP3192891A
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敏朗 中水流
慎一 久保
茂明 奥谷
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富士通株式会社
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Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は離散フーリエ変換を高速に行うフーリエ変換装置に関する。 The present invention relates to a Fourier transform device for performing discrete Fourier transform at high speed. フーリエ変換装置には、フーリエ変換の対象のN個のデータを多点並列に入力し変換する方法と、 後出の図5に示すバタフライ回路 The Fourier transform apparatus, a method of type convert N data of the target of the Fourier transform to the multi-point parallel, the butterfly circuit shown in FIG. 5, infra
複数個を、データ並び換え回路を介して縦続接続した構 A plurality, connected in cascade through the data rearrangement circuit configuration
成からなる基数2フーリエ変換パイプライン(基数2F Radix consisting formation 2 Fourier transform pipeline (base 2F
FTパイプライン)により変換を行う方法がある。 A method of performing conversion by FT pipeline).

【0002】前者はフーリエ変換点数(FFT点数)が大きくなると並列に入力する並列度も高くなり多数のハードウェアが必要になる。 [0002] The former would require Fourier transform points (FFT points) is larger as the degree of parallelism is also high becomes many hardware input in parallel. またそのようなハードウェアを用意しておいても、入力データによっては速い変換を必要としない場合もあり、並列度の高いフーリエ変換回路(FFT)を用意しておくことはハードウェアの無駄となる場合がある。 Also be previously prepared such hardware, may not require fast conversion depending on the input data, that you have a high parallelism Fourier transform circuit (FFT) is a waste of hardware there is a case to be.

【0003】また後者はハードウェア量は前者より少ないが並列度が低いためデータの入力速度が速い場合には十分対応しきれない場合がある。 [0003] The latter is sometimes the amount of hardware is incapable of sufficiently supported when the input speed of the data is low but less than the former parallelism is fast. 本発明は、FFT点数と、必要とする処理速度に応じて、ハードウェアに無駄を生じないように柔軟に並列度を定めることのできるフーリエ変換装置を提供することを目的とする。 The present invention includes a number of FFT points, depending on the processing speed in need, and an object thereof is to provide a Fourier transform device which can be defined flexibly parallelism so as not to cause waste hardware.

【0004】 [0004]

【従来の技術】図4は従来の多点並列に入力したデータをフーリエ変換する場合の構成を示す。 BACKGROUND OF THE INVENTION FIG. 4 shows the configuration of a Fourier transform of the data inputted in parallel conventional multipoint. 図はFFT点数N=m×n(但しm,nは正整数)をm点ずつ並列に入力して変換する場合の構成を示す。 Figure FFT points N = m × n (where m, n is a positive integer) shows a structure of a case of converting to enter in parallel by m points. N個のデータについてフーリエ変換する場合,先ずN=m×n(m,nは正整数)のm点についてm点フーリエ変換を行う。 If a Fourier transform for N data, first N = m × n (m, n is a positive integer) is performed m point Fourier transform for m points. 次に、 next,
得られたm個のデータについて捻り係数を乗算する。 The obtained m data is multiplied by a twist coefficient. 以上の処理をn回行い、得られたN点のデータを並べ変える。 The above processing is performed n times, rearranging the data of the obtained N-point. そして、そのN点のデータについて、m=n×k Then, the data of the N points, m = n × k
(n,kは正整数)としてn個ずつのデータをk個並列のn点FFTにおいて変換する。 (N, k is a positive integer) for converting the data of each n pieces as in the k parallel n point FFT. その処理をn回行うことにより,N個のフーリエ変換結果を得る。 By performing the process n times to obtain N number of the Fourier transform results.

【0005】図において、31はデータの並び変え回路であって、時系列データを並列に並び変える回路である。 [0005] In FIG, 31 is a rearrangement circuit of the data, a circuit for changing the time sequence series data in parallel. 32はm点のデータを並列に入力して、m点をフーリエ変換するm点FFT回路である。 32 inputs the data of m points in parallel, is m-point FFT circuits Fourier transforming m points. 33はm点のFF 33 of the m-point FF
Tの出力に捻り係数乗算を行う捻り係数乗算部、34はm点フーリエ変換をn回行ったN個の結果のデータ並び変え回路、35〜36はn点フーリエ変換回路(n点F Twist coefficient multiplication unit for performing coefficient multiplication twist to the output of the T, N pieces of the result of the data rearrangement circuit performing n times m point Fourier transform 34, 35 to 36 are n points Fourier transform circuit (n point F
FT回路)である。 Is an FT circuit). 時系列の直列データ(N=m×n) Serial data of the time series (N = m × n)
はデータ並び変え回路31において並列データに並び変えられ、m点ずつ並列にm点FFT回路32に入力される。 Is permuted into parallel data in the circuit 31 rearranges data is input to the m-point FFT circuits 32 in parallel by m points.

【0006】m点FFT回路32により得られたデータは捻り係数乗算部33において係数を乗算する。 [0006] The data obtained by m-point FFT circuit 32 multiplies the coefficient in the twist coefficient multiplying unit 33. m個ずつの並列データをm点FFTによりn回行うことにより得られたN個のデータはデータ並び変え回路34においてデータの並び変えを行って、k個のn点FFT回路3 N pieces of data obtained by the parallel data m or by performing n times with m-point FFT is performed rearranging data in changing circuit 34 list data, k-number of n-point FFT circuit 3
5〜36に入力され、フーリエ変換する。 Is input to the 5 to 36, the Fourier transform. その処理をn The processing n
回行うことによりN個の変換結果を得る。 Obtaining N number of conversion results by performing times.

【0007】入力点数がm=2 sで表される場合には基数2のフーリエ変換をs回くり返すことにより変換結果を得ることができる。 [0007] When the input number is represented by m = 2 s may be obtained conversion result by repeating s times the Fourier transform of radix-2. 図5〜図13により16点を処理する場合の基数2FFTパイプラインを説明する。 Radix 2FFT pipeline when the FIGS. 5 to 13 for processing the 16 points will be described. 図5 Figure 5
は、基数2FFTパイプラインにおいて使用するバタフライ回路を示す。 Shows a butterfly circuit used in radix 2FFT pipeline. 図のバタフライ回路38の動作は2つの入力AとBに対して出力としてA+W S ×BとA−W Operation of the butterfly circuit 38 in figure A as an output with respect to two inputs A and B + W S × B and A-W
S ×Bを得るものである(但しW=exp(−2π×j It is intended to obtain a S × B (where W = exp (-2π × j
/N),sは整数)。 / N), s is an integer).

【0008】図6は16点基数2のFFTパイプラインにおける処理の流れを示す。 [0008] Figure 6 shows the flow of processing in the 16-point radix 2 FFT pipeline. 図において、40〜41はそれぞれ16点の入力データを8点ずつ格納するレジスタである(SR1A,SR1Bについては後述する)。 In FIG, 40-41 is a register for storing the input data of each of the 16 points by 8 points (SR1A, it will be described later SR1B).
50はバタフライ回路(BUT1)であって、W=ex 50 is a butterfly circuit (BUT1), W = ex
p(−2πj/16),s=0であるものである。 p (-2πj / 16), it is those wherein s = 0.

【0009】42〜43はバタフライ回路50で変換されたデータを格納するレジスタである(SR2A,SR [0009] 42-43 is a register for storing the data converted by the butterfly circuit 50 (SR2A, SR
2Bについては後述する)。 It will be described later 2B). 図の意味は次の通りである。 The meaning of the figure is as follows. 16点の入力データはレジスタ40,41に入力される。 Input data of 16 points is input to the register 40 and 41. そしてレジスタ40と41の点0と点8のデータがバタフライ回路50に入力され、和がレジスタ42の点0に格納される。 The data of the point 0 and the point 8 of the register 40 and 41 are input to the butterfly circuit 50, the sum is stored in the point 0 of the register 42. また差のデータはレジスタ43の点0に格納される。 The difference data is stored in the point 0 of the register 43. それぞれの処理を1C0、1D0で表わす。 Each treatment represented by 1C0,1D0.

【0010】同様に、レジスタ40の点1とレジスタ4 [0010] Similarly, the point of the register 40 1 and the register 4
1の点9についてバタフライ回路50において演算処理し、和をレジスタ42の点1に格納し、差をレジスタ4 The first point 9 processing in butterfly circuit 50, and stores the sum in point 1 of the register 42, the register difference 4
3の点1に格納する。 And stores it in the point 1 of 3. それぞれの処理を1C1,1D1 Each of the processing 1C1,1D1
とする。 To. 同様の処理をレジスタ0の点2〜7,レジスタ41の点10〜15について行いレジスタ42の点2〜 Points 2-7 of the register 0 the same processing, 2 points perform register 42 for points 10 to 15 of the register 41
7,レジスタ43の点2〜7に格納する。 7, and stores the point 2-7 of the register 43. それぞれの処理を1C2〜1C7,1D2〜1D7とする。 Each of the processing and 1C2~1C7,1D2~1D7.

【0011】図7は図6における処理に続く部分を示す。 [0011] Figure 7 shows the part following the process in FIG. 図において42,43はレジスタであって、図6におけるレジスタ42,43を示す。 42 and 43 is a register in the figure, it shows a register 42 and 43 in FIG. 6. 44,45はレジスタでレジスタ42と43の各点のデータをバタフライ回路で演算した結果を格納するものである(SR3A,S 44 and 45 is for storing the results of the data of each point registers 42 and 43 in register calculated at the butterfly circuit (SR3a, S
R3Bについては後述)。 It will be described later R3B). 51はバタフライ回路である(W=exp(−2πj/16),s=0もしくは4)。 51 is a butterfly circuit (W = exp (-2πj / 16), s = 0 or 4). レジスタ42の点0のデータと,レジスタ42の点4のデータにW 0を掛けた値の和と差を取り、和をレジスタ44の点0に格納し、差をレジスタ44の点4に格納する。 Storing the data of point 0 of the register 42, taking the sum and difference of the value obtained by multiplying the W 0 to the data of point 4 of the register 42, and stores the sum in point 0 of the register 44, the difference in point 4 of the register 44 to. 同様の処理をレジスタ42の点1〜3,レジスタ42の点5〜6について行い、和をレジスタ44の点1〜3,差をレジスタ44の点5〜7に格納する。 It points 1-3 of the register 42 a similar process is performed for the point 5-6 of the register 42, and stores the sum points 1-3 of the register 44, the difference in point 5-7 of the register 44. それぞれの和についての処理を2C0〜2C3,差についての処理を2D0〜2D3とする。 The processing for each sum 2C0~2C3, the processing for the difference and 2D0~2D3.

【0012】レジスタ43の各点についての処理では、 [0012] In the process for each point of the register 43,
バタフライ回路51において点0〜3のデータと,レジスタ43の点4〜7のデータにはW 4を掛けた値について和と差を取ることにより行い、演算結果の和をレジスタ45の点0〜3に格納し、差を点4〜7に格納する。 And data points 0-3 in the butterfly circuit 51, the data points 4-7 of the register 43 is performed by taking the sum and difference for values multiplied by W 4, point a sum of the operation result register 45 0 stored in 3, and stores the difference in point 4-7.
各処理において和の処理を2C4〜2C7,差の処理を2D4〜2D7とする。 The processing of the sum in each processing 2C4~2C7, the processing of the difference to 2D4~2D7.

【0013】図8は図7の結果に続く処理を表わす。 [0013] Figure 8 represents a process subsequent to the results of FIG. 4
4,45は図7におけるレジスタ44と45を示す。 4,45 denotes the register 44 and 45 in FIG. 4
6、47はレジスタ44と45の格納データをバタフライ回路で演算処理した結果を格納するレジスタである(SR4A,SR4Bについては後述)。 6,47 is the data stored in registers 44 and 45 a register for storing the result of arithmetic operation by the butterfly circuit (SR4a, described later SR4B). 52はバタフライ回路である。 52 is a butterfly circuit. レジスタ44の点0のデータと,レジスタ44の点2のデータにW 0を掛けた値の和と差をレジスタ46の点0と点2に格納する。 And data of point 0 of the register 44 stores the sum and difference of the value obtained by multiplying the W 0 to the data of point 2 of the register 44 to the point 0 and point 2 of the register 46. 同様にレジスタ4 Similarly register 4
4の点1のデータと,レジスタ44の点3にW 0を掛けた値をバタフライ回路52において和と差を取りレジスタ46の点1と点3に格納する。 4 and the data points 1, stores a value obtained by multiplying the W 0 to point 3 of the register 44 to points 1 and 3 of register 46 takes the sum and difference in the butterfly circuit 52. それぞれの処理を3C Each of the processing 3C
0〜3C1,3D0〜3D1とする。 And 0~3C1,3D0~3D1.

【0014】レジスタ44の点4〜点7においては、点6〜7にW 4を掛けてバタフライ回路52に置いて同様の処理を行い和および差の演算結果をレジスタ46の点4〜7に格納する。 [0014] In 4 points 7 points register 44, the operation result of the sum and difference performs the same processing at the butterfly circuit 52 is multiplied by W 4 in point 6-7 to the point 4-7 of the register 46 Store. それぞれの処理を3C2〜3C3, Each of the processing 3C2~3C3,
3D2〜3D3とする。 And 3D2~3D3. レジスタ45の点0〜点3の処理においては、点2〜3にW 2を掛け、バタフライ回路52に置いて同様の処理を行い和および差の演算結果をレジスタ47の点0〜3に格納する。 In the process of the 0 point 3 point register 45, multiplied by W 2 to the point 2-3, stores the calculation results of the sum and difference performs the same processing at the butterfly circuit 52 to the point 0-3 of the register 47 to. それぞれの処理を3C4〜3C5,3D4〜3D5とする。 Each of the processing and 3C4~3C5,3D4~3D5. レジスタ45 Register 45
の点4〜点7においては、点6〜7のデータの値にW 6 In 4 point 7 point of, W 6 of the value of the data point 6-7
を掛け、バタフライ回路52に置いて同様の処理を行い和および差の演算結果をレジスタ47の点4〜7に格納する。 The hanging, storing the operation result of the sum and difference performs the same processing at the butterfly circuit 52 to the point 4-7 of the register 47. それぞれの処理を3C6〜3C7,3D6〜3D Each of the processing 3C6~3C7,3D6~3D
7とする。 7 to.

【0015】図9は図8における処理の続きを示す。 [0015] FIG. 9 shows the continuation of the process in Figure 8. 図において、48、49はレジスタであって、図8におけるレジスタ46と47を示す(SR4A,SR4Bについては後述する)。 In FIG, 48, 49 is a register, indicating the register 46 and 47 in FIG. 8 (SR4a, will be described later SR4B). 50,51はバタフライ回路における演算結果を格納するレシスタである。 50 and 51 are Reshisuta for storing the operation result in the butterfly circuit. 53はバタフライ回路である。 53 is a butterfly circuit. レジスタ48の点0のデータと,点1のデータにW 0を掛けた値の和と差をバタフライ回路により演算し、結果をそれぞれレジスタ50の点0と点1に格納する。 And data of point 0 of the register 48, the sum and difference of the value obtained by multiplying the W 0 to the data of point 1 is calculated by the butterfly circuit, and stores the result in the point 0 and the point 1 of the registers 50. その結果、レジスタ50の点0にはフーリエ変換した結果のX(n)がn=0に対応する結果が得られる。 As a result, the results of the result of the Fourier transform X (n) corresponding to n = 0 is obtained at point 0 of the register 50. 同様に、点1にはn=8に対応する結果が得られる。 Similarly, the results of the point 1 corresponds to n = 8 is obtained.

【0016】レジスタ48,49の他の点についても、 [0016] For the other points of the register 48 and 49 also,
それぞれの処理において定められている図示のsについてのW sを掛け、バタフライ回路53において和および差を取り、レジスタ50に格納する。 Multiplied by W s of the s shown which is determined for each treatment, a sum and difference in the butterfly circuit 53 is stored in the register 50. レジスタ50における各点に各nに対応するフーリエ変換結果X(n)が得られる。 Fourier transform result X (n) is obtained for each n at each point in the register 50.

【0017】図10〜図11に、1入力の16点基数2 [0017] FIGS. 10 11, 1 16 points input radix 2
FFTパイプラインの装置構成を示す。 It shows the device configuration of the FFT pipeline. 図10において、801は直列ビットの入力データ、801'はそれぞれ16点の入力データをレジスタSR1AとレジスタSR1Bに振り分けるデマルチプレクサ(DMX)である。 10, 801 input data serial bit, 801 'is a demultiplexer for distributing input data of each of the 16 points in the register SR1A and register SR1B (DMX). 802,803はそれぞれ16点のデータの上位半分と下位半分を格納するレジスタ(SR1A)、80 802 and 803 stores the upper half and lower half of the data for each 16-point registers (SR1A), 80
4,805はそれぞれ16点のデータの上位半分と下位半分のデータを格納するレジスタ(SR1B)である。 4,805 is a register for storing the upper and lower halves of the data of the data of each of the 16 points (SR1B).
レジスタSR1AとSR1Bにはそれぞれ格納サイクル毎に交互に16個のデータが格納される。 16 data alternately for each storage cycle is stored in the register SR1A and SR1B.

【0018】806はバタフライ回路(BUT1)に入力するデータをレジスタSR1AもしくはSR1Bからのデータに切り換えるスイッチ(SW)である。 [0018] 806 is a switch (SW) for switching data to be input to the butterfly circuit (BUT1) to data from the register SR1A or SR1B. 80 80
7,808はマルチプレクサ(MPX)であって、それぞれバタフライ回路に入力するデータをレジスタSR1 7,808 is a multiplexer (MPX), the data are input to the butterfly circuit register SR1
AもしくはSR1Bからのデータに切り換えるものである。 It is intended to switch the data from A or SR1B. 809はバタフライ回路 (BUT1)であって、 809 is a butterfly circuit (BUT1),
入力Aのデータと,入力Bに捻り係数W 0を掛けたデータについて和と差を取る回路である。 A data input A, a circuit taking the sum and difference for multiplied by a factor W 0 twist to the input B data. 810は入力データに乗算する捻り係数である。 810 is a twist coefficient to be multiplied by the input data.

【0019】811はバタフライ回路809の差の演算結果を格納するレジスタ(SR2B)である。 [0019] 811 is a register for storing the arithmetic operation result of the difference of the butterfly circuit 809 (SR2B). 812は選択するデータを切り換えるための切り換えスイッチ、 Changeover switch for 812 to switch the data to be selected,
813,814は切り換えスイッチのマルチプレクサ(MPX)である。 813 and 814 are of the switch multiplexer (MPX). 815はMPX813が選択した側のデータを格納するレジスタ(SR2A),816はバタフライ回路(BUT2)であって、レジスタSR2A 815 register for storing the side of the data MPX813 selects (SR2A), 816 is a butterfly circuit (BUT2), register SR2a
のデータとマルチプレクサ814の選択するデータ(入力B)を入力し、入力Bに捻り係数(W 0 ,W 4 )を掛け、入力AとBの和と差の演算を行うものである。 Enter the data for selecting the data and the multiplexer 814 (input B), multiplied by a coefficient twist to the input B (W 0, W 4) , and performs the calculation of the sum and difference of the input A and B. 81 81
7は入力Bの乗捻り係数(W 0 ,W 4 )を定めるものであって、例えば、パイプラインの処理クロックサイクルにおける4サイクルについてはW 0を掛け、続く4サイクルにおいてはW 4を掛けるように循環するものである。 7 is a as a definition of the multiplication twist coefficient of the input B (W 0, W 4), for example, multiplied by W 0 for 4 cycles in the processing clock cycle of the pipeline, so multiplying W 4 in the subsequent 4 cycles it is intended to circulate in.

【0020】図11において、901はレジスタ(SR [0020] In FIG. 11, 901 register (SR
3B)、902はデータを選択する切り換えスイッチ(SW)、903,904はデータを選択するマルチプレクサ(MPX)である。 3B), the changeover switch 902 to select the data (SW), 903, 904 is a multiplexer (MPX) for selecting the data. 905はシフトレジスタ(S 905 shift register (S
R3A)、906は入力Aのデータと,入力Bに捻り係数を掛けたデータについて和と差をとるバタフライ回路である。 R3A), 906 is a butterfly circuit for calculating the input A data, the sum and difference for multiplied by a factor twist to the input B data. 906'は入力Bの捻り係数(W 0 ,W 4 ,W 906 'twisting coefficient of the input B (W 0, W 4, W
2 ,W 6 )を定めるものであって、パイプラインのクロックに従って上記の順番に循環するものである。 It is those defining the 2, W 6), in which circulates the above order according to the clock of the pipeline.

【0021】907はシフトレジスタ(SR4A)である。 [0021] 907 is a shift register (SR4A). 908はデータを選択する切り換えスイッチ(S 908 changeover switch (S to select data
W)、909,910はデータを選択するマチプレクサ(MPX)である。 W), 909,910 is a Machipurekusa (MPX) to select the data. 911はシフトレジスタ(SR4 911 shift register (SR4
B)、912は入力Aのデータと,と入力Bに捻り係数を掛けた結果について和と差をとるバタフライ回路である。 B), 912 is a butterfly circuit taking the sum and difference on the result of multiplying the data of the input A, and the coefficient twist to the input B. 913は入力Bの捻り係数(W 0 ,W 4 ,W 2 ,W 913 twist coefficient of the input B (W 0, W 4, W 2, W
6 ,W 1 ,W 5 ,W 3 ,W 7 )を定めるものであって、 6, there is the W 1, W 5, W 3 , defining a W 7),
パイプラインのクロックに従って上記の順番に循環するものである。 In accordance with the clock of the pipeline is to circulate the above order.

【0022】図12と図13により図10と図11の2 FIG. 12 and 2 of 10 and 11 by 13
点基数FFTパイプラインの動作を説明する。 Explaining the operation of the point radix FFT pipeline. 図12はパイプラインにおける第1サイクル、図13は第2サイクルを示す。 Figure 12 is the first cycle in the pipeline, Figure 13 shows a second cycle.

【0023】図12と図13において、SR1AW、S [0023] In FIGS. 12 and 13, SR1AW, S
R2AW、SR3AWはそれぞれレジスタSR1A,S R2AW, respectively SR3AW register SR1A, S
R2A,SR3Aの書き込みを表わす。 R2A, representing the writing of SR3A. SR1BW,S SR1BW, S
R2BW、SR3BWはそれぞれSR1B,SR2B, R2BW, respectively SR3BW SR1B, SR2B,
SR3Bの書き込みを表わす。 Representing the writing of SR3B. SR1AR、SR2A SR1AR, SR2A
R、SR3ARはそれぞれレジスタSR1A,SR2 R, each SR3AR register SR1A, SR2
A,SR3Aの読み出しを表わす。 A, representing the reading of SR3A. SR1BR,SR2 SR1BR, SR2
BR、SR3BRはそれぞれSR1B,SR2B,SR BR, respectively SR3BR SR1B, SR2B, SR
3Bの読み出しを表わす。 Representing the 3B reading of.

【0024】BUT1out,BUT2out,BUT [0024] BUT1out, BUT2out, BUT
3outはそれぞれバタフライ回路BUT1,BUT Each of the 3out butterfly circuit BUT1, BUT
2,BUT3の出力を表わす。 Representing the output of 2, BUT3. 第1サイクル(1st) The first cycle (1st)
におけるクロックサイクル1〜2において、SR1Bは0番目(0点データ)と8番目(8点データ)を読み出す(それぞれ前の処理サイクルおいてSR1Bに格納されている)。 In clock cycle 1 to 2 in, SR1B is (are stored in keep previous processing cycle each SR1B) 0-th (0-point data) 8 th (8 data) read and. そしてそれぞれのデータをバタフライ回路(BUT1)に入力しクロックサイクル3〜4において演算(1C0,1D0)を行いクロックサイクル4〜5 The clock cycles 4-5 performs the operation (1C0,1D0) a respective data in clock cycles 3-4 input to the butterfly circuit (BUT1)
において結果をSR2A,SR2Bに格納する。 Storing the result SR2a, the SR2B in. 同様の処理をクロックCまで行い、各演算結果をSR2A,S Similar processes performed until the clock C, SR2a each calculation result, S
R2Bに各データを格納する。 Storing each data in R2B.

【0025】第1サイクルにおけるクロックD,Eにおいて、SR2Aに格納された処理1C0におけるデータとBUT1により出力される処理1C4のデータはそれぞれBUT2(816)に入力される(1C4のデータはマルチプレクサ814を介してBUT2の端子Bに入力され、SR2AのデータはBUT2入力端子Aに入力される)。 The clock D in the first cycle, the E, the multiplexer 814 is the (data of 1C4 is input to each data and a data processing 1C4 are output by BUT1 BUT2 (816) in the processing 1C0 stored in SR2A being input to the terminal B of BUT2 through, data of SR2A is input to BUT2 input terminal a). そして、第1サイクルのクロックF〜第2サイクルのクロック0において処理2C0,2D0がなされ、第2サイクルのクロック1〜2においてそれぞれレジスタSR3A,SR3Bに格納される。 Then, the processing 2C0,2D0 in clock F~ clock 0 the second cycle of the first cycle is performed, the registers SR3A at clock 12 on the second cycle, is stored in SR3B.

【0026】第1サイクルのクロックD〜EにおいてS [0026] S in the first cycle of the clock D~E
R2Bに書き込まれたデータはSR2Aに転送され、第2サイクルのクロック5〜6においてSR2Aに格納されたデータ(1D0)がBUT2の入力Aに入力され、 Data written to R2B is transferred to SR2a, data stored in SR2a at clock 5-6 of the second cycle (1D0) is input to the input A of BUT2,
同時にSR2Bのデータ(1D4)がBUT2に入力される。 At the same time data SR2B (1D4) is input to BUT2. そして、第2サイクルのクロック5,6において読み出されクロック7,8において演算処理され、結果がクロック9〜AにおいてSR3AとSR3Bに格納される。 Then, the processing in the clock 7,8 read at clock 5, 6 of the second cycle, the result is stored in the SR3A and SR3B in clock 9~A. 同様の処理が各クロックサイクルにおいて順次行われ、最終演算結果がBUT4より出力される。 Similar processing is performed sequentially in each clock cycle, a final operation result is output from BUT4.

【0027】 [0027]

【発明が解決しようとする課題】前述したように、大きい並列度のハードウェアを構成することは、処理速度は速くできるが、多量のハードウェアを必要とし、またデータの入力速度が速い場合には基数2FFTパイプラインでは十分対応しきれない場合が生じることがある。 [SUMMARY OF THE INVENTION] As described above, constitute a large degree of parallelism hardware, the processing speed can rapidly requires a large amount of hardware, and when the input speed of the data is faster it is sometimes may not be sufficiently supported by the base 2FFT pipeline occurs. 本発明は、FFT点数と必要とする処理速度に応じて、ハードウェアに無駄が生じないように必要とする並列度を柔軟に定めることのできるフーリエ変換装置を提供することを目的とする。 The present invention, according to the processing speed which requires the FFT points, and an object thereof is to provide a Fourier transform device which can be defined flexibly parallelism in need such waste does not occur in the hardware.

【0028】 [0028]

【課題を解決するための手段】本発明は、フーリエ変換すべき入力データが最初に入力される前段部に基数2F The present invention SUMMARY OF] is radix 2F upstream portion input data to be Fourier transform is first input
FTパイプラインを複数並列配置して並列処理し、後段部に,前段部において並列配置した基数2FFTパイプラインの数に等しい点数の並列FFTを2個配置し、比較的少ないハードウェアで高速処理できるようにした。 The FT pipeline and parallel processing by multiple parallel arrangement, the second part, two are arranged parallel FFT equal to the number of parallel arranged radix 2FFT pipeline at the front stage can be high-speed processing with relatively little hardware It was so.

【0029】図1は本発明の基本構成図を示す。 [0029] Figure 1 shows a basic block diagram of the present invention. 図はm Figure m
点基数2FFTパイプラインをa個並列に配置してN= N point radix 2FFT pipeline arranged in a number parallel =
m×a個のデータをフーリエ変換する場合の構成を示す。 The m × a number of data showing the configuration when a Fourier transform. 入力データ点数、並列度はこの例に限られるものではない。 Input data points, parallelism is not limited to this example.

【0030】図において、1はフーリエ変換する入力データであってN=m×aであるものである。 [0030] In FIG, 1 is one that is an input data to Fourier transform N = m × a. 2は基数2 2 radix-2
FFTパイプラインをa個並列配置した前段部である。 The FFT pipeline is former portion arranged a number parallel.
3は乗算部であって、前段部から並列に出力されるデータに捻り係数を乗算する乗算部である。 3 is a multiplier unit, a multiplier unit for multiplying a coefficient twist to the data output from the preceding stage in parallel. 4は前段部において並列配置した基数2FFTパイプラインの数に等しい処理点数(a点)の並列FFTを2個配置したものである。 4 is obtained by two arranged parallel FFT equal treatment to the number of parallel arranged radix 2FFT pipeline in front portion (a point). 5−0〜5−(a−1)は基数2FFTパイプラインである。 5-0~5- (a-1) is a radix 2FFT pipeline. 7〜8はa点FFT回路である。 7-8 is a point FFT circuit.

【0031】 [0031]

【作用】N点のフーリエ変換、 [Action] Fourier transform of N points,

【0032】 [0032]

【数9】 [Equation 9]

【0033】(但し、n=0〜N−1,k=0〜N−1 [0033] (however, n = 0~N-1, k = 0~N-1
の整数)において、変換すべきN個の点をm×aに分解する(m,aは整数)。 In integer), it decomposes the N points to be converted into m × a (m, a is an integer). そして、 n=m×ni+n Then, n = m × ni + n
j,k=a×ki+kj(但し、ni=0〜(a− j, k = a × ki + kj (However, ni = 0~ (a-
1),nj=0〜(m−1),ki=0〜(m−1), 1), nj = 0~ (m-1), ki = 0~ (m-1),
kj=0〜(a−1))とすると、式1は kj = 0 to when the (a-1)), Equation 1

【0034】X(n)=X(ni,nj) [0034] X (n) = X (ni, nj)

【0035】 [0035]

【数10】 [Number 10]

【0036】と表わす事ができる(但し、W N =exp It can be expressed as [0036] (However, W N = exp
(−2πj/N ),W m =exp−2πj/m), W a (-2πj / N), W m = exp-2πj / m), W a
=exp( −2πj/a ))。 = Exp (-2πj / a)). 上記式において、 In the above formula,

【0037】 [0037]

【数11】 [Number 11]

【0038】 [0038]

【数12】 [Number 12]

【0039】 [0039]

【数13】 [Number 13]

【0040】となる。 The [0040].

【0041】上式3は、a組のm点のフーリエ変換を表しており,m=2 sで表せるように定めれば、X1は基数2FFTパイプラインにより処理することが可能である。 The above equation 3 represents the Fourier transform of a set of m points, be determined as expressed by m = 2 s, X1 is can be processed by base 2FFT pipeline. そこで、本発明の前段部に、m点基数2のFFTパイプラインをa個複数並列配置することにより上式3を処理する。 Therefore, the first part of the present invention, the FFT pipeline m point radix 2 processing the above expression 3 by a number multiple parallel arrangement.

【0042】次に前段部の基数2のFFTパイプラインの出力を並列に入力し、捻り係数をかけることにより式4は処理することができる(捻り係数乗算処理)。 [0042] then receives the output of the FFT pipeline radix-2 front portion in parallel, the formula 4 by applying a twisting coefficient can be processed (twist coefficient multiplication process). 次に、上記式5は、a点FFTを意味するので捻り係数の乗算部から出力される2a個の並列データを2個のa点並列FFTにより演算処理することが可能である。 Next, the above equation 5, it is possible to arithmetically processing 2a pieces of parallel data output from the multiplication section of the torsion coefficient by two point a concurrent FFT which means a point FFT.

【0043】即ち、前段部でa個のm点基数2のFFT [0043] In other words, FFT of a number of m-point radix-2 in the first part
パイプラインを用いた場合には、パイプライン当り2個並列出力なので、2a個の並列出力が得られ、その2a In the case of using a pipeline, so the pipe 2 per line parallel outputs, the parallel output of 2a number is obtained, the 2a
個のデータに捻り係数を乗算し、2個のa点並列FFT Multiplied by the twist factor to pieces of data, two point a concurrent FFT
に入力することにより最終結果を得ることができる。 It is possible to obtain the final result by inputting the.

【0044】 [0044]

【実施例】16点FFTを行う場合の実施例構成を図2 EXAMPLE 2 Example configuration for performing 16-point FFT
に示す。 To show. 16点FFTを並列度4ワイドで処理するとする。 16 point FFT and treated with parallelism 4 wide. 基数2のFFTパイプラインの並列度は2ワイドであるから,基数2FFTパイプラインが2台並列必要となる。 Since the degree of parallelism FFT pipeline radix-2 is 2-wide, Radix 2FFT pipeline are required two parallel. 16個のデータは2分割されるから基数2FFT 16 data is divided into two is because base 2FFT
パイプラインの点数は8点となる。 The number of pipeline will be 8 points. 従って、後段の2つの並列FFTの点数は2となる。 Therefore, the number of the subsequent two parallel FFT is two. 以上の16点処理をするための構成を図2に示す。 Figure 2 shows the configuration for the above 16 points process.

【0045】図において、20は16点の入力データ、 [0045] In FIG, 20 is a 16-point input data,
21は16点の入力データを並列度4で処理する前段部、22は4並列に並列処理する捻り係数乗算部、23 21 front portion for processing the input data 16 points in parallelism 4, 22 twist coefficient multiplication unit for parallel processing 4 parallel, 23
は4並列のデータより16点の最終結果を得るための後段部である。 Is the second part for obtaining a final result of 16 points from the four parallel data. 24,25はそれぞれ8点基数2のFFT 24 and 25 FFT of each 8-point radix 2
パイプラインである。 It is a pipeline. 26〜29は4つの並列に入力されるデータに捻り係数を掛算するもの、30〜33は捻り係数を循環的に移動して入力データに順次捻り係数を乗算させるものである。 26-29 which multiplies the coefficient twist to the input data into four parallel, 30 to 33 is intended to multiply the successively twist coefficient to the input data by moving the twist coefficient cyclically. 34,35は2個の2点FFT 34 and 35 two 2-point FFT
である。 It is. 36は16点の最終演算結果である。 36 is the final operation result of 16 points. 16点F 16 points F
FTを8×2に分解すると以下のようになる。 FT The as follows and decomposed into 8 × 2.

【0046】 [0046]

【数14】 [Number 14]

【0047】において(但し、n=0〜7 ,k=0〜1 [0047] In (however, n = 0~7, k = 0~1
の整数,W=exp(−2π×j/16))n=8×n Integer, W = exp (-2π × j / 16)) n = 8 × n
i+nj,k=2×ki+kj(但し、ni=0〜1, i + nj, k = 2 × ki + kj (However, ni = 0~1,
nj=0〜7,ki=0〜7,kj=0〜1)とすると、X(n) nj = 0~7, ki = 0~7, if kj = 0 to 1) that, X (n)

【0048】 [0048]

【数15】 [Number 15]

【0049】 [0049]

【数16】 [Number 16]

【0050】上式において、 [0050] In the above equation,

【0051】 [0051]

【数17】 [Number 17]

【0052】 [0052]

【数18】 [Number 18]

【0053】 [0053]

【数19】 [Number 19]

【0054】前段部において、 [0054] In the first part,

【0055】 [0055]

【数20】 [Number 20]

【0056】の変換処理をし、捻り係数乗算部において、 [0056] the conversion process, the twist coefficient multipliers,

【0057】 [0057]

【数21】 [Number 21]

【0058】の変換処理を行なう。 [0058] carry out the conversion process. 後段部において、 In second part,

【0059】 [0059]

【数22】 [Number 22]

【0060】の変換処理を行なう。 [0060] carry out the conversion process.

【0061】前段部において、〔X1(nj,0)〕は8点基数2FFTパイプライン(0)において得られる。 [0061] In the first part, obtained in [X1 (nj, 0)] is 8-point radix 2FFT pipeline (0). また、〔X1(nj,1)〕は8点基数2FFTパイプライン(1)において得られる。 Further, obtained in [X1 (nj, 1)] is 8-point radix 2FFT pipeline (1).

【0062】図3に本発明の実施例の前段部の入力処理を示す。 [0062] shows the input processing of the front portion of the embodiment of the present invention in FIG. 図において37は16点の入力データ、37− 37 of 16-point input data in the figure, 37-
0,37−1はそれぞれ8点基数2FFTパイプラインであって、37−0はkj=0の点のデータを入力し、 0,37-1 is an 8-point radix 2FFT pipeline respectively, 37-0 inputs the data of the points kj = 0,
37−1はkj=1の点のデータを入力する。 37-1 to enter the data of the points of kj = 1.

【0063】〔X1(nj,0)〕は、前段部における8点基数2FFTパイプライン37−0により、〔X1 [0063] [X1 (nj, 0)] is the 8-point radix 2FFT pipeline 37-0 at the preceding stage, [X1
(0,0),X1(4,0)〕の組,〔X1(2, (0,0), a set of X1 (4, 0)], [X1 (2,
0),X1(6,0)〕の組,〔X1(1,0),X1 0), a set of X1 (6,0)], [X1 (1,0), X1
(5,0)〕の組,〔X1(3,0),X1(7, (5,0)] set, [X1 (3, 0), X1 (7,
0)〕の組の順で得られる。 Obtained in the set of the order of 0)].

【0064】〔X1(nj,1)〕は、前段部における8点基数2FFTパイプライン37−1により、〔X1 [0064] [X1 (nj, 1)] is the 8-point radix 2FFT pipeline 37-1 at the preceding stage, [X1
(0,1),X1(4,1)〕の組,〔X1(2, (0,1), a set of X1 (4, 1)], [X1 (2,
1),X1(6,1)〕の組,〔X1(1,1),X1 1), a set of X1 (6,1)], [X1 (1, 1), X1
(5,1)〕の組,〔X1(3,1),X1(7, (5,1)] set, [X1 (3, 1), X1 (7,
1)〕の組の順で得られる。 Obtained in the set of the order of 1)]. 前段部出力における上記の各組のデータを入力することにより、捻り係数乗算部において、上記式4が処理できる。 By entering the above each set of data in the front stage output, the twist coefficient multipliers, the formula 4 it can be processed.

【0065】即ち、4並列に上記出力結果がそのまま入力され、次のような順で出力が得られる。 [0065] That is, 4 the output is directly input in parallel, the output in the following order is obtained. 〔X2(0,0),X2(4,0),X2(0,1), [X2 (0,0), X2 (4,0), X2 (0,1),
X2(4,1)〕の組 〔X2(2,0),X2(6,0),X2(2,1), X2 (4, 1) set of] [X2 (2,0), X2 (6,0), X2 (2,1),
X2(6,1)〕の組 〔X2(1,0),X2(5,0),X2(1,1), X2 (6,1) set of] [X2 (1,0), X2 (5,0), X2 (1,1),
X2(5,1)〕の組 〔X2(3,0),X2(7,0),X2(3,1), X2 (5,1) set of] [X2 (3,0), X2 (7,0), X2 (3,1),
X2(7,1)〕の組 上記の捻り係数乗算部の4並列のデータは後段部に入力され、次の順序で出力され、演算結果を得る。 4 parallel data set above twist coefficient multiplication unit of X2 (7, 1)] is input to the subsequent section, is output in the following order, to obtain a calculation result.

【0066】即ち、2点FFT回路(a)において、 [0066] That is, in the 2-point FFT circuit (a),
〔X2(0,0),X2(0,1)〕の組,〔X2 [X2 (0,0), X2 (0,1)] set of, [X2
(2,0),X2(2,1)〕の組,〔X2(1, (2,0), a set of X2 (2,1)], [X2 (1,
0),X2(1,1)〕,〔X2(3.0),(3, 0), X2 (1,1)], [X2 (3.0), (3,
1)〕の組が順に入力され、〔X3(0,0),X3 Set of 1)] is inputted in the order, [X3 (0,0), X3
(0,1)〕の組,〔X3(2,0),X3(2, The set of (0,1)], [X3 (2, 0), X3 (2,
1)〕の組,〔X3(1,0),X3(1,1)〕, Set of 1)], [X3 (1,0), X3 (1,1)],
〔X3(3,0),X3(3,1)〕の組が順に出力される。 [X3 (3,0), X3 (3,1)] set of are output sequentially.

【0067】2点FFT回路(b)において、〔X2 [0067] In two-point FFT circuit (b), [X2
(4,0),X2(4,1)〕の組,〔X2(6, (4,0), a set of X2 (4, 1)], [X2 (6,
0),X2(6,1)〕の組,〔X2(5,0),X2 0), a set of X2 (6,1)], [X2 (5, 0), X2
(5,1)〕,〔X2(7,0),(7,1)〕の組が順に入力され、〔X3(4,0),X3(4,1)〕の組,〔X3(6,0),X3(6,1)〕の組,〔X3 (5,1)], [X2 (7, 0), is input to the set of the order of (7,1)], [X3 (4, 0), a set of X3 (4, 1)], [X3 (6 , 0), a set of X3 (6,1)], [X3
(5,0),X3(5,1)〕,〔X3(7,0),X (5,0), X3 (5,1)], [X3 (7,0), X
3(7,1)〕の組が順に出力される。 Set of 3 (7,1)] are output sequentially.

【0068】 [0068]

【発明の効果】本発明によれば、フーリエ変換を行う並列度をFFT点数と必要とする処理速度の関係により柔軟に並列度を定めることが可能になる。 According to the present invention, it is possible to define a flexible parallelism by relationship processing speed of the parallelism of performing Fourier transform and the required FFT points. そのため、FF Therefore, FF
T点数Nの大きいフーリエ変換において、並列度としてNの平方根の程度は必要とはしないが並列度2では対応しきれないようなデータを処理する場合に無駄のない装置構成を設定することが可能になる。 In large Fourier transform of T number N, can but does not require the degree of N square root as parallelism of setting the lean device configured when processing data which does not cope in parallelism 2 become.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の基本構成を示す図である。 1 is a diagram showing the basic configuration of the present invention.

【図2】本発明の実施例を示す図である。 2 is a diagram showing an embodiment of the present invention.

【図3】本発明の前段部における入力処理を示す。 Figure 3 shows the input processing in the first part of the present invention.

【図4】従来の多点並列FFTの構成を示す図である。 4 is a diagram showing a configuration of a conventional multi-point parallel FFT.

【図5】バタフライ回路を示す図である。 FIG. 5 is a diagram showing a butterfly circuit.

【図6】16点基数2FFTパイプラインの流れ図(1)である。 6 is a 16-point radix 2FFT pipeline flow diagram of (1).

【図7】16点基数2FFTパイプラインの流れ図(2)である。 A 7 16-point radix 2FFT pipeline flow diagram of (2).

【図8】16点基数2FFTパイプラインの流れ図(3)である。 A [8] 16-point radix 2FFT pipeline flow diagram of (3).

【図9】16点基数2FFTパイプラインの流れ図(4)である。 9 is a 16-point radix 2FFT pipeline flow diagram of (4).

【図10】基数2FFTパイプラインの構成(1)を示す図である。 10 is a diagram showing a configuration of a radix 2FFT pipeline (1).

【図11】基数2FFTパイプラインの構成(2)を示す図である。 11 is a diagram showing a configuration of a radix 2FFT pipeline (2).

【図12】基数2FFTパイプラインの動作説明図(1)である。 A [12] Operation Figure radix 2FFT pipeline (1).

【図13】基数2FFTパイプラインの動作説明図(2)である。 13 is a diagram for describing operation of the radix 2FFT pipeline (2).

【符号の説明】 DESCRIPTION OF SYMBOLS

1 入力データ 2 前段部 3 乗算部 4 後段部 5−0〜5−(a−1) m点基数2FFTパイプライン 7〜8 a点FFT回路 9 最終演算結果。 1 input data 2 front portion 3 multiplication unit 4 rear stage 5-0~5- (a-1) m point radix 2FFT pipeline 7 to 8 a point FFT circuit 9 final operation result.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−114675(JP,A) 特開 昭60−144872(JP,A) (58)調査した分野(Int.Cl. 7 ,DB名) G06F 17/14 JICSTファイル(JOIS) ────────────────────────────────────────────────── ─── of the front page continued (56) reference Patent Sho 59-114675 (JP, a) JP Akira 60-144872 (JP, a) (58 ) investigated the field (Int.Cl. 7, DB name) G06F 17/14 JICST file (JOIS)

Claims (3)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 同じフーリエ変換点数の基数2フーリエ変換パイプラインを複数個有し、入力データを並列に入力する前段部と、 前段部から並列に出力される各データに捻り係数を乗算する乗算部と、 前段部における基数2フーリエ変換パイプラインの個数に等しいフーリエ変換点数の並列フーリエ変換回路を2 [Claim 1 further comprising a plurality of radix-2 Fourier transform pipeline with the same Fourier transform points, multiplied for multiplying a first part for inputting input data in parallel, the coefficients twist to each data output from the preceding stage in parallel and parts, a parallel Fourier transform circuit of the Fourier transform points equal to the number of radix-2 Fourier transform pipeline in the first part 2
    つ有し、乗算部から並列に出力されるデータを並列に入力する後段部と、 を備えたことを特徴とするフーリエ変換装置。 One has, Fourier transform apparatus characterized by comprising: a back-end section, the entering data into parallel output from the multiplying unit in parallel.
  2. 【請求項2】 請求項1において、N点のデータのk番目の点の関数値をx(k)で表現したとき、 離散フーリエ変換 【数1】 2. The method of claim 1, when representing a function value of the k-th point of the data of N points x (k), a discrete Fourier transform Equation 1] (但し、n=0〜N−1,k=0〜N−1の整数)に対するフーリエ変換装置にして、 N=m×a(mは2のべき乗、aは2以上の正整数)と分解できるとき、前段部はa個の2並列入力/2並列出力のm点基数2フーリエ変換パイプラインa個を備え、 (Where, n = 0~N-1, k = 0~N-1 integer) in the Fourier transform device for, (a power of m is 2, a is a positive integer of 2 or more) N = m × a and decomposition possible time, the first part is provided with a number a number of 2 parallel input / 2 parallel output m point radix 2 Fourier transform pipeline,
    N点の変換データを2a個ずつ並列に、入力して変換処理し、 乗算部は前段部から出力される2a個ずつのデータを並列に入力し2a個ずつのデータに捻り係数を並列乗算し、 後段部はa点並列入力/a点並列出力のa点並列フーリエ変換回路を2個並列に備え、乗算部から並列に出力される2a個ずつのデータをその発生元のm点基数2フーリエ変換パイプラインがそれぞれ異なるa個となるように各々にa個ずつ並列に入力し、フーリエ変換を行うことにより最終結果を得ることを特徴とするフーリエ変換装置。 Parallel conversion data N points one by 2a pieces, and the conversion process by entering, multiplying section twisted coefficient parallel multiplication data of the data of each 2a or output from the preceding stage by 2a pieces enter in parallel , second part is provided with a point parallel Fourier transform circuit of a point parallel input / a point parallel output to two parallel, its originating point m radix 2 Fourier a 2a or by the data output in parallel from the multiplier unit Fourier transform device transform pipeline is inputted in parallel by a single in each so different a number respectively, and obtaining the final result by performing a Fourier transform.
  3. 【請求項3】 請求項2において、 n=m×ni+nj,k=a×ki+kj (但し、ni=0〜(a−1),nj=0〜(m− 3. The method of claim 2, n = m × ni + nj, k = a × ki + kj (where, ni = 0~ (a-1), nj = 0~ (m-
    1),ki=0〜(m−1),kj=0〜(a−1)) 1), ki = 0~ (m-1), kj = 0~ (a-1))
    として変換対象のフーリエ変換式を 【数2】 [Number 2] Fourier conversion formula to be converted as と表し、上記式において、 【数3】 It represents a In the above formula, ## EQU3 ## 【数4】 [Number 4] 【数5】 [Number 5] (但し、W=exp(−2πj/N),W m =exp (However, W = exp (-2πj / N ), W m = exp
    (−2πj/m),W a =exp(−2πj/a))としたとき、 前段部において、 【数6】 (-2πj / m), when the W a = exp (-2πj / a )), the first part, [6] の変換処理をkjの各値にそれぞれ1対1に対応された特定のm点基数2フーリエ変換パイプラインで行い、乗算部において、 【数7】 Performs the conversion process at a particular point m radix-2 Fourier transform pipeline which is corresponding to one-to-one to each value of kj, in the multiplication unit, Equation 7] の変換処理をkj値に対応してそれぞれ2個ずつ乗算手段を備え、kj値に対応した前段部の特定のm点基数2 Conversion processing includes a multiplication means two each corresponding to kj value of a specific point m radix front portion corresponding to kj value 2
    フーリエ変換パイプラインから2個ずつ出力されるデータに対して、並列に行い、後段部において、 【数8】 For data output Fourier transform pipeline or et two by two, performed in parallel, the rear stage, Equation 8] の変換処理を各kj値に対して乗算部から2個ずつ並列出力されるデータをそれぞれ1個ずつa個の別組みデータとして、2個のa点並列フーリエ変換回路で並列に行うことを特徴とするフーリエ変換装置。 Characterized by performing the conversion processing data to be output in parallel two each from the multiplication unit for each kj value as a number of different set data one by one, respectively, in parallel with the two point a parallel Fourier transform circuit Fourier transform device to.
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