JP3088319B2 - デコード装置およびデコード方法 - Google Patents
デコード装置およびデコード方法Info
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- JP3088319B2 JP3088319B2 JP09023039A JP2303997A JP3088319B2 JP 3088319 B2 JP3088319 B2 JP 3088319B2 JP 09023039 A JP09023039 A JP 09023039A JP 2303997 A JP2303997 A JP 2303997A JP 3088319 B2 JP3088319 B2 JP 3088319B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ビットストリーム
に含まれる主映像データや副映像データや音声データを
デコードするデコード装置およびデコード方法に関す
る。
に含まれる主映像データや副映像データや音声データを
デコードするデコード装置およびデコード方法に関す
る。
【０００２】
【従来の技術】従来のデコード装置としては、パックヘ
ッダやＰＥＳヘッダをいったんバッファメモリに格納
し、その後、ＣＰＵを用いてシステムクロックリファレ
ンスやプレゼンテーションタイムスタンプを解析するこ
とにより、同期合わせを行うものが知られている。
ッダやＰＥＳヘッダをいったんバッファメモリに格納
し、その後、ＣＰＵを用いてシステムクロックリファレ
ンスやプレゼンテーションタイムスタンプを解析するこ
とにより、同期合わせを行うものが知られている。
【０００３】
【発明が解決しようとする課題】従来のデコード装置で
は、ＣＰＵがデコードされた信号を出力するタイミング
を管理するために、ＣＰＵは、システムクロックリファ
レンスとプレゼンテーションタイムスタンプとの対応関
係を絶えず更新する必要があった。このため、ＣＰＵと
デコード装置との間の制御が複雑となり、ＣＰＵの負荷
が大きいという問題点があった。
は、ＣＰＵがデコードされた信号を出力するタイミング
を管理するために、ＣＰＵは、システムクロックリファ
レンスとプレゼンテーションタイムスタンプとの対応関
係を絶えず更新する必要があった。このため、ＣＰＵと
デコード装置との間の制御が複雑となり、ＣＰＵの負荷
が大きいという問題点があった。
【０００４】また、従来のデコード装置は、大容量のバ
ッファメモリを必要とするという問題点を有していた。
ッファメモリを必要とするという問題点を有していた。
【０００５】本発明は、上記問題点に鑑みてなされたも
のであり、その目的は、ＣＰＵの負荷が小さく、かつ、
バッファメモリの容量が少なくてすむデコード装置を提
供することにある。
のであり、その目的は、ＣＰＵの負荷が小さく、かつ、
バッファメモリの容量が少なくてすむデコード装置を提
供することにある。
【０００６】
【課題を解決するための手段】本発明のデコード装置
は、ビットストリームをデコードすることにより、デコ
ードされた信号を出力するデコード装置であって、該ビ
ットストリームをヘッダとデータとに分解する分解器
と、該ヘッダから、該デコードされた信号を出力するタ
イミングを規定する第１タイミング情報を抽出する抽出
器と、該第１タイミング情報を該データの所定の位置に
挿入するフォーマッタと、該データをデコードすること
により、該デコードされた信号を生成するデコーダと、
該デコードされた信号を出力するタイミングの基準を規
定する第２タイミング情報と該データの所定の位置に挿
入された該第１タイミング情報とに基づいて、該デコー
ドされた信号を出力するタイミングを制御する出力制御
器とを備え、該データは、複数のデータ部分を含んでお
り、該フォーマッタは、該複数のデータ部分のうちの所
定のデータ部分を特定する検出信号に応答して、該複数
のデータ部分のそれぞれと該第１タイミング情報とのう
ちの一方を選択する選択回路を備えており、これによ
り、上記目的が達成される。本発明の他のデコード装置
は、ビットストリームをデコードすることにより、デコ
ードされた信号を出力するデコード装置であって、該ビ
ットストリームをヘッダとデータとに分解する分解器
と、該ヘッダから、該デコードされた信号を出力するタ
イミングを規定する第１タイミング情報を抽出する抽出
器と、該第１タイミング情報を該データの所定の位置に
挿入するフォーマッタと、該データをデコードすること
により、該デコードされた信号を生成するデコーダと、
該デコードされた信号を出力するタイミングの基準を規
定する第２タイミング情報と該データの所定の位置に挿
入された該第１タイミング情報とに基づいて、該デコー
ドされた信号を出力するタイミングを制御する出力制御
器とを備え、該データは、複数のデータ部分を含んでお
り、該フォーマッタは、該複数のデータ部分のうちの１
つと該複数のデータ部分のうちの他の１つとをアドレス
的にリンクするアドレスポインタを該データの所定の位
置に挿入し、これにより、上記目的が達成される。 前記
フォーマッタは、前記複数のデータ部分のうちの所定の
データ部分を特定 する検出信号に応答して、前記複数の
データ部分のそれぞれと前記第１タイミング情報とのう
ちの一方を選択する第１選択回路と、該検出信号を受け
取ってから該検出信号に続く次の検出信号を受け取るま
でに該フォーマッタを通過した前記データの量をカウン
トするカウンタと、該次の検出信号に応答して、該第１
選択回路の出力と該カウンタの出力とのうちの一方を選
択する第２選択回路とを備えていてもよい。 制御信号に
応答して、前記アドレスポインタを参照することによ
り、前記複数のデータ部分の少なくとも一部をスキップ
するように、前記データの読み出しを制御する読み出し
制御部をさらに備えていてもよい。 前記第１タイミング
情報と前記第２タイミング情報との比較結果に応じて、
前記アドレスポインタを参照することにより、前記複数
のデータ部分の少なくとも一部をスキップするように、
前記データの読み出しを制御する読み出し制御部をさら
に備えていてもよい。 本発明の他のデコード装置は、ビ
ットストリームをデコードすることにより、デコードさ
れた信号を出力するデコード装置であって、該ビットス
トリームをヘッダとデータとに分解する分解器と、該ヘ
ッダから、該デコードされた信号を出力するタイミング
を規定する第１タイミング情報を抽出する抽出器と、該
第１タイミング情報を該データの所定の位置に挿入する
フォーマッタと、該データをデコードすることにより、
該デコードされた信号を生成するデコーダと、該デコー
ドされた信号を出力するタイミングの基準を規定する第
２タイミング情報と該データの所定の位置に挿入された
該第１タイミング情報とに基づいて、該デコードされた
信号を出力するタイミングを制御する出力制御器とを備
え、該データは、複数のデータ部分を含んでおり、制御
信号に応答して、該複数のデータ部分の少なくとも一部
を繰り返し読み出すように、該データの読み出しを制御
する読み出し制御部をさらに備えており、これにより、
上記目的が達成される。 本発明の他のデコード装置は、
ビットストリームをデコードすることにより、デコード
された信号を出力するデコード装置であって、該ビット
ストリームをヘッダとデータとに分解する分解器と、該
ヘッダから、該デコードされた信号を出力するタイミン
グを規定する第１タイミング情報を抽出する抽出器と、
該第１タ イミング情報を該データの所定の位置に挿入す
るフォーマッタと、該データをデコードすることによ
り、該デコードされた信号を生成するデコーダと、該デ
コードされた信号を出力するタイミングの基準を規定す
る第２タイミング情報と該データの所定の位置に挿入さ
れた該第１タイミング情報とに基づいて、該デコードさ
れた信号を出力するタイミングを制御する出力制御器と
を備え、該データは、複数のデータ部分を含んでおり、
該第１タイミング情報と該第２タイミング情報との比較
結果に応じて、該複数のデータ部分の少なくとも一部を
繰り返し読み出すように、該データの読み出しを制御す
る読み出し制御部をさらに備えており、これにより、上
記目的が達成される。 本発明のデコード方法は、ビット
ストリームをデコードすることにより、デコードされた
信号を出力するデコード方法であって、該ビットストリ
ームをヘッダとデータとに分解するステップと、該ヘッ
ダから、該デコードされた信号を出力するタイミングを
規定する第１タイミング情報を抽出するステップと、該
第１タイミング情報を該データの所定の位置に挿入する
ステップと、該データをデコードすることにより、該デ
コードされた信号を生成するステップと、該デコードさ
れた信号を出力するタイミングの基準を規定する第２タ
イミング情報と該データの所定の位置に挿入された該第
１タイミング情報とに基づいて、該デコードされた信号
を出力するタイミングを制御するステップとを包含し、
該データは、複数のデータ部分を含んでおり、該複数の
データ部分のうちの１つと該複数のデータ部分のうちの
他の１つとをアドレス的にリンクするアドレスポインタ
を該データの所定の位置に挿入するステップをさらに包
含し、これにより、上記目的が達成される。
は、ビットストリームをデコードすることにより、デコ
ードされた信号を出力するデコード装置であって、該ビ
ットストリームをヘッダとデータとに分解する分解器
と、該ヘッダから、該デコードされた信号を出力するタ
イミングを規定する第１タイミング情報を抽出する抽出
器と、該第１タイミング情報を該データの所定の位置に
挿入するフォーマッタと、該データをデコードすること
により、該デコードされた信号を生成するデコーダと、
該デコードされた信号を出力するタイミングの基準を規
定する第２タイミング情報と該データの所定の位置に挿
入された該第１タイミング情報とに基づいて、該デコー
ドされた信号を出力するタイミングを制御する出力制御
器とを備え、該データは、複数のデータ部分を含んでお
り、該フォーマッタは、該複数のデータ部分のうちの所
定のデータ部分を特定する検出信号に応答して、該複数
のデータ部分のそれぞれと該第１タイミング情報とのう
ちの一方を選択する選択回路を備えており、これによ
り、上記目的が達成される。本発明の他のデコード装置
は、ビットストリームをデコードすることにより、デコ
ードされた信号を出力するデコード装置であって、該ビ
ットストリームをヘッダとデータとに分解する分解器
と、該ヘッダから、該デコードされた信号を出力するタ
イミングを規定する第１タイミング情報を抽出する抽出
器と、該第１タイミング情報を該データの所定の位置に
挿入するフォーマッタと、該データをデコードすること
により、該デコードされた信号を生成するデコーダと、
該デコードされた信号を出力するタイミングの基準を規
定する第２タイミング情報と該データの所定の位置に挿
入された該第１タイミング情報とに基づいて、該デコー
ドされた信号を出力するタイミングを制御する出力制御
器とを備え、該データは、複数のデータ部分を含んでお
り、該フォーマッタは、該複数のデータ部分のうちの１
つと該複数のデータ部分のうちの他の１つとをアドレス
的にリンクするアドレスポインタを該データの所定の位
置に挿入し、これにより、上記目的が達成される。 前記
フォーマッタは、前記複数のデータ部分のうちの所定の
データ部分を特定 する検出信号に応答して、前記複数の
データ部分のそれぞれと前記第１タイミング情報とのう
ちの一方を選択する第１選択回路と、該検出信号を受け
取ってから該検出信号に続く次の検出信号を受け取るま
でに該フォーマッタを通過した前記データの量をカウン
トするカウンタと、該次の検出信号に応答して、該第１
選択回路の出力と該カウンタの出力とのうちの一方を選
択する第２選択回路とを備えていてもよい。 制御信号に
応答して、前記アドレスポインタを参照することによ
り、前記複数のデータ部分の少なくとも一部をスキップ
するように、前記データの読み出しを制御する読み出し
制御部をさらに備えていてもよい。 前記第１タイミング
情報と前記第２タイミング情報との比較結果に応じて、
前記アドレスポインタを参照することにより、前記複数
のデータ部分の少なくとも一部をスキップするように、
前記データの読み出しを制御する読み出し制御部をさら
に備えていてもよい。 本発明の他のデコード装置は、ビ
ットストリームをデコードすることにより、デコードさ
れた信号を出力するデコード装置であって、該ビットス
トリームをヘッダとデータとに分解する分解器と、該ヘ
ッダから、該デコードされた信号を出力するタイミング
を規定する第１タイミング情報を抽出する抽出器と、該
第１タイミング情報を該データの所定の位置に挿入する
フォーマッタと、該データをデコードすることにより、
該デコードされた信号を生成するデコーダと、該デコー
ドされた信号を出力するタイミングの基準を規定する第
２タイミング情報と該データの所定の位置に挿入された
該第１タイミング情報とに基づいて、該デコードされた
信号を出力するタイミングを制御する出力制御器とを備
え、該データは、複数のデータ部分を含んでおり、制御
信号に応答して、該複数のデータ部分の少なくとも一部
を繰り返し読み出すように、該データの読み出しを制御
する読み出し制御部をさらに備えており、これにより、
上記目的が達成される。 本発明の他のデコード装置は、
ビットストリームをデコードすることにより、デコード
された信号を出力するデコード装置であって、該ビット
ストリームをヘッダとデータとに分解する分解器と、該
ヘッダから、該デコードされた信号を出力するタイミン
グを規定する第１タイミング情報を抽出する抽出器と、
該第１タ イミング情報を該データの所定の位置に挿入す
るフォーマッタと、該データをデコードすることによ
り、該デコードされた信号を生成するデコーダと、該デ
コードされた信号を出力するタイミングの基準を規定す
る第２タイミング情報と該データの所定の位置に挿入さ
れた該第１タイミング情報とに基づいて、該デコードさ
れた信号を出力するタイミングを制御する出力制御器と
を備え、該データは、複数のデータ部分を含んでおり、
該第１タイミング情報と該第２タイミング情報との比較
結果に応じて、該複数のデータ部分の少なくとも一部を
繰り返し読み出すように、該データの読み出しを制御す
る読み出し制御部をさらに備えており、これにより、上
記目的が達成される。 本発明のデコード方法は、ビット
ストリームをデコードすることにより、デコードされた
信号を出力するデコード方法であって、該ビットストリ
ームをヘッダとデータとに分解するステップと、該ヘッ
ダから、該デコードされた信号を出力するタイミングを
規定する第１タイミング情報を抽出するステップと、該
第１タイミング情報を該データの所定の位置に挿入する
ステップと、該データをデコードすることにより、該デ
コードされた信号を生成するステップと、該デコードさ
れた信号を出力するタイミングの基準を規定する第２タ
イミング情報と該データの所定の位置に挿入された該第
１タイミング情報とに基づいて、該デコードされた信号
を出力するタイミングを制御するステップとを包含し、
該データは、複数のデータ部分を含んでおり、該複数の
データ部分のうちの１つと該複数のデータ部分のうちの
他の１つとをアドレス的にリンクするアドレスポインタ
を該データの所定の位置に挿入するステップをさらに包
含し、これにより、上記目的が達成される。
【０００７】
【０００８】
【０００９】
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
【００１５】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。
の実施の形態を説明する。
【００１６】（実施の形態１）図１は、本発明の実施の
形態１のデコード装置１をＤＶＤ再生装置３００に適用
した例を示す。ＤＶＤ再生装置３００は、ＤＶＤディス
ク３１０に記録されたデータを読み出すピックアップユ
ニット３２０と、読み出されたデータに対して再生処理
を行うことによりデータストリーム１００を生成する物
理ブロック３３０と、データストリーム１００をデコー
ドすることにより主映像信号２００ａと副映像信号２０
０ｂと音声信号２００ｃとを出力装置３５０に出力する
論理ブロック３４０としてのデコード装置１と、物理ブ
ロック３３０および論理ブロック３４０を制御する中央
処理装置（ＣＰＵ）３６０とを含んでいる。
形態１のデコード装置１をＤＶＤ再生装置３００に適用
した例を示す。ＤＶＤ再生装置３００は、ＤＶＤディス
ク３１０に記録されたデータを読み出すピックアップユ
ニット３２０と、読み出されたデータに対して再生処理
を行うことによりデータストリーム１００を生成する物
理ブロック３３０と、データストリーム１００をデコー
ドすることにより主映像信号２００ａと副映像信号２０
０ｂと音声信号２００ｃとを出力装置３５０に出力する
論理ブロック３４０としてのデコード装置１と、物理ブ
ロック３３０および論理ブロック３４０を制御する中央
処理装置（ＣＰＵ）３６０とを含んでいる。
【００１７】ピックアップユニット３２０は、所定の波
長を有するレーザをＤＶＤディスク３１０に照射するレ
ーザユニット３２１を含んでいる。
長を有するレーザをＤＶＤディスク３１０に照射するレ
ーザユニット３２１を含んでいる。
【００１８】物理ユニット３３０は、誤り符号訂正ユニ
ット３３１とサーボコントロールユニット３３２とを含
んでいる。
ット３３１とサーボコントロールユニット３３２とを含
んでいる。
【００１９】入力装置３７０から再生動作開始命令また
は再生動作終了命令がＣＰＵ３６０に入力されると、Ｃ
ＰＵ３６０は、再生動作の開始／終了を示す制御信号３
６１をデコード装置１に出力する。入力装置３７０から
再生動作モードを示す命令（例えば、通常再生モード／
２倍速再生モード／フリーズ再生モード）が入力される
と、ＣＰＵ３６０は、再生動作モードを示す制御信号３
６２をデコード装置１に出力する。デコード装置１は、
制御信号３６１および３６２に従ってデコード処理を実
行する。
は再生動作終了命令がＣＰＵ３６０に入力されると、Ｃ
ＰＵ３６０は、再生動作の開始／終了を示す制御信号３
６１をデコード装置１に出力する。入力装置３７０から
再生動作モードを示す命令（例えば、通常再生モード／
２倍速再生モード／フリーズ再生モード）が入力される
と、ＣＰＵ３６０は、再生動作モードを示す制御信号３
６２をデコード装置１に出力する。デコード装置１は、
制御信号３６１および３６２に従ってデコード処理を実
行する。
【００２０】図２は、本発明の実施の形態１のデコード
装置１の構成を示す。デコード装置１は、ビットストリ
ーム１００を受け取り、ビットストリーム１００を主映
像データ部分と副映像データ部分と音声データ部分とに
分解して、それぞれのデータ部分をデコードする。その
結果、デコード装置１は、主映像信号２００ａと副映像
信号２００ｂと音声信号２００ｃとを出力する。
装置１の構成を示す。デコード装置１は、ビットストリ
ーム１００を受け取り、ビットストリーム１００を主映
像データ部分と副映像データ部分と音声データ部分とに
分解して、それぞれのデータ部分をデコードする。その
結果、デコード装置１は、主映像信号２００ａと副映像
信号２００ｂと音声信号２００ｃとを出力する。
【００２１】ビットストリーム１００は、蓄積メディア
または放送メディアからデコード装置１に入力される。
蓄積メディアとしては、例えば、ＣＤ−ＲＯＭ、ＬＤ、
ビデオテープがある。放送メディアとしては、例えば、
テレビジョン放送、衛星放送、データ通信がある。
または放送メディアからデコード装置１に入力される。
蓄積メディアとしては、例えば、ＣＤ−ＲＯＭ、ＬＤ、
ビデオテープがある。放送メディアとしては、例えば、
テレビジョン放送、衛星放送、データ通信がある。
【００２２】図３は、デコード装置１に入力されるビッ
トストリーム１００の構造を模式的に示したものであ
る。図３では、ビットストリーム１００は、ＭＰＥＧ２
規格に準拠している。しかし、デコード装置１に入力さ
れるビットストリーム１００は、ＭＰＥＧ２規格に準拠
しているものには限定されない。後述するようなヘッダ
およびデータと同様の構成を有するビットストリームで
ある限り、任意のビットストリームがデコード装置１に
入力され得る。
トストリーム１００の構造を模式的に示したものであ
る。図３では、ビットストリーム１００は、ＭＰＥＧ２
規格に準拠している。しかし、デコード装置１に入力さ
れるビットストリーム１００は、ＭＰＥＧ２規格に準拠
しているものには限定されない。後述するようなヘッダ
およびデータと同様の構成を有するビットストリームで
ある限り、任意のビットストリームがデコード装置１に
入力され得る。
【００２３】ビットストリーム１００は、時系列的に配
置された１以上のパック（ＰＡＣＫ）１１０から構成さ
れ、それぞれのパック１１０は、パックヘッダ１２０と
１以上のパケット（ＰＡＣＫＥＴ）１３０から構成され
る。それぞれのパケット１３０は、ＰＥＳヘッダ１４０
とデータ１５０とから構成される。データ１５０は、主
映像データ１５０ａ、副映像データ１５０ｂ、音声デー
タ１５０ｃのうちのいずれかである。
置された１以上のパック（ＰＡＣＫ）１１０から構成さ
れ、それぞれのパック１１０は、パックヘッダ１２０と
１以上のパケット（ＰＡＣＫＥＴ）１３０から構成され
る。それぞれのパケット１３０は、ＰＥＳヘッダ１４０
とデータ１５０とから構成される。データ１５０は、主
映像データ１５０ａ、副映像データ１５０ｂ、音声デー
タ１５０ｃのうちのいずれかである。
【００２４】主映像データ１５０ａとは、映画やテレビ
放送などの映像に含まれる主な情報を示すデータであ
る。副映像データ１５０ｂとは、主映像データの付加的
な情報であって、例えば、字幕やタイトルなどがこれに
相当する。
放送などの映像に含まれる主な情報を示すデータであ
る。副映像データ１５０ｂとは、主映像データの付加的
な情報であって、例えば、字幕やタイトルなどがこれに
相当する。
【００２５】パックヘッダ１２０は、システムクロック
リファレンス（ＳＣＲ；Ｓｙｓｔｅｍ Ｃｌｏｃｋ Ｒ
ｅｆｅｒｅｎｃｅ）１２１を含んでいる。ＳＣＲ１２１
は、デコードされた信号を出力するタイミングの基準を
規定する。パックヘッダ１２０は、ＳＣＲ１２１の他、
最大の入力レートの定義や主映像データ、副映像データ
および音声データの最大のバッファ量の定義などを含
む。
リファレンス（ＳＣＲ；Ｓｙｓｔｅｍ Ｃｌｏｃｋ Ｒ
ｅｆｅｒｅｎｃｅ）１２１を含んでいる。ＳＣＲ１２１
は、デコードされた信号を出力するタイミングの基準を
規定する。パックヘッダ１２０は、ＳＣＲ１２１の他、
最大の入力レートの定義や主映像データ、副映像データ
および音声データの最大のバッファ量の定義などを含
む。
【００２６】ＰＥＳヘッダ１４０は、プレゼンテーショ
ンタイムスタンプ（ＰＴＳ；Ｐｒｅｓｅｎｔａｔｉｏｎ
Ｔｉｍｅ Ｓｔａｍｐ）１４１を含んでいる。ＰＴＳ
１４１は、デコードされた信号を出力するタイミングを
規定する。ＰＴＳ１４１によって規定されるタイミング
は、ＳＣＲ１２１を基準とする相対的なタイミングであ
る。ＰＥＳヘッダ１４０は、ＰＴＳ１４１の他、デコー
ディングタイムスタンプ（ＤＴＳ；Ｄｅｃｏｄｉｎｇ
Ｔｉｍｅ Ｓｔａｍｐ）やエレメンタリーストリームク
ロックリファレンス（ＥＳＣＲ；Ｅｌｅｍｅｎｔａｒｙ
＿Ｓｔｒｅａｍ＿Ｃｌｏｃｋ＿Ｒｅｆｅｒｅｎｃｅ）や
トリックプレーコントロールのフラグなどを含む。
ンタイムスタンプ（ＰＴＳ；Ｐｒｅｓｅｎｔａｔｉｏｎ
Ｔｉｍｅ Ｓｔａｍｐ）１４１を含んでいる。ＰＴＳ
１４１は、デコードされた信号を出力するタイミングを
規定する。ＰＴＳ１４１によって規定されるタイミング
は、ＳＣＲ１２１を基準とする相対的なタイミングであ
る。ＰＥＳヘッダ１４０は、ＰＴＳ１４１の他、デコー
ディングタイムスタンプ（ＤＴＳ；Ｄｅｃｏｄｉｎｇ
Ｔｉｍｅ Ｓｔａｍｐ）やエレメンタリーストリームク
ロックリファレンス（ＥＳＣＲ；Ｅｌｅｍｅｎｔａｒｙ
＿Ｓｔｒｅａｍ＿Ｃｌｏｃｋ＿Ｒｅｆｅｒｅｎｃｅ）や
トリックプレーコントロールのフラグなどを含む。
【００２７】図４（ａ）は、パックヘッダ１２０の一般
的なシンタックスと、そのシンタックスに従ったビット
配列の例とを示す。例えば、system_clock_reference_b
ase[32:30]、system_clock_reference_base[29:15]、sy
stem_clock_reference_base[14:0]という３つの配列の
結合に対応するビット配列がＳＣＲ１２１に相当する。
この例では、ＳＣＲ１２１は、３３ビットのデータであ
る。
的なシンタックスと、そのシンタックスに従ったビット
配列の例とを示す。例えば、system_clock_reference_b
ase[32:30]、system_clock_reference_base[29:15]、sy
stem_clock_reference_base[14:0]という３つの配列の
結合に対応するビット配列がＳＣＲ１２１に相当する。
この例では、ＳＣＲ１２１は、３３ビットのデータであ
る。
【００２８】図４（ｂ）は、ＰＥＳヘッダ１４０の一般
的なシンタックスと、そのシンタックスに従ったビット
配列の例とを示す。例えば、PTS[32:30]、PTS[29:15]、
PTS[14:0]という３つの配列の結合に対応するビット配
列がＰＴＳ１４１に相当する。この例では、ＰＴＳ１４
１は、３３ビットのデータである。
的なシンタックスと、そのシンタックスに従ったビット
配列の例とを示す。例えば、PTS[32:30]、PTS[29:15]、
PTS[14:0]という３つの配列の結合に対応するビット配
列がＰＴＳ１４１に相当する。この例では、ＰＴＳ１４
１は、３３ビットのデータである。
【００２９】図２を再び参照して、デコード装置１は、
ビットストリーム分解器１０とバッファメモリ２０と読
み出し制御部３３を含むコントローラ３０とエレメンタ
リデコーダ部４０とを含んでいる。
ビットストリーム分解器１０とバッファメモリ２０と読
み出し制御部３３を含むコントローラ３０とエレメンタ
リデコーダ部４０とを含んでいる。
【００３０】再生動作の開始／終了を示す制御信号３６
１は、入力部５０を介してビットストリーム分解器１０
と読み出し制御部３３とに入力される。
１は、入力部５０を介してビットストリーム分解器１０
と読み出し制御部３３とに入力される。
【００３１】ビットストリーム分解器１０は、ビットス
トリーム１００を主映像データ１５０ａと副映像データ
１５０ｂと音声データ１５０ｃとに分解する。ビットス
トリーム分解器１０は、ＰＥＳヘッダ１４０からＰＴＳ
１４１を抽出し、そのＰＥＳヘッダ１４０に続く１以上
のデータ１５０（主映像データ１５０ａまたは副映像デ
ータ１５０ｂまたは音声データ１５０ｃ）の所定の位置
にＰＴＳ１４１を挿入する。
トリーム１００を主映像データ１５０ａと副映像データ
１５０ｂと音声データ１５０ｃとに分解する。ビットス
トリーム分解器１０は、ＰＥＳヘッダ１４０からＰＴＳ
１４１を抽出し、そのＰＥＳヘッダ１４０に続く１以上
のデータ１５０（主映像データ１５０ａまたは副映像デ
ータ１５０ｂまたは音声データ１５０ｃ）の所定の位置
にＰＴＳ１４１を挿入する。
【００３２】バッファメモリ２０は、主映像データを格
納するための主映像データ格納部２０ａと、副映像デー
タを格納するための副映像データ格納部２０ｂと、音声
データを格納するための音声データ格納部２０ｃとを有
している。
納するための主映像データ格納部２０ａと、副映像デー
タを格納するための副映像データ格納部２０ｂと、音声
データを格納するための音声データ格納部２０ｃとを有
している。
【００３３】ビットストリーム分解器１０は、ＰＴＳ１
４１を挿入した主映像データを主映像データ１６０ａと
してバッファメモリ２０の主映像データ格納部２０ａに
格納し、ＰＴＳ１４１を挿入した副映像データを副映像
データ１６０ｂとしてバッファメモリ２０の副映像デー
タ格納部２０ｂに格納し、ＰＴＳ１４１を挿入した音声
データを音声データ１６０ｃとしてバッファメモリ２０
の音声データ格納部２０ｃに格納する。主映像データ１
６０ａが格納されるべき主映像データ格納部２０ａ内の
アドレスは、アドレス信号１８０ａによって指定され
る。副映像データ１６０ｂが格納されるべき副映像デー
タ格納部２０ｂ内のアドレスは、アドレス信号１８０ｂ
によって指定される。音声データ１６０ｃが格納される
べき音声データ格納部２０ｃ内のアドレスは、アドレス
信号１８０ｃによって指定される。アドレス信号１８０
ａ、１８０ｂおよび１８０ｃは、ビットストリーム分解
器１０によって生成される。
４１を挿入した主映像データを主映像データ１６０ａと
してバッファメモリ２０の主映像データ格納部２０ａに
格納し、ＰＴＳ１４１を挿入した副映像データを副映像
データ１６０ｂとしてバッファメモリ２０の副映像デー
タ格納部２０ｂに格納し、ＰＴＳ１４１を挿入した音声
データを音声データ１６０ｃとしてバッファメモリ２０
の音声データ格納部２０ｃに格納する。主映像データ１
６０ａが格納されるべき主映像データ格納部２０ａ内の
アドレスは、アドレス信号１８０ａによって指定され
る。副映像データ１６０ｂが格納されるべき副映像デー
タ格納部２０ｂ内のアドレスは、アドレス信号１８０ｂ
によって指定される。音声データ１６０ｃが格納される
べき音声データ格納部２０ｃ内のアドレスは、アドレス
信号１８０ｃによって指定される。アドレス信号１８０
ａ、１８０ｂおよび１８０ｃは、ビットストリーム分解
器１０によって生成される。
【００３４】図５は、バッファメモリ２０の主映像デー
タ格納部２０ａに格納された主映像データ１６０ａの構
造を示す。主映像データ１６０ａは、１以上のアクセス
ユニット１６１ａを含んでいる。アクセスユニット１６
１ａは、１フィールドであってもよいし、１フレームで
あってもよい。
タ格納部２０ａに格納された主映像データ１６０ａの構
造を示す。主映像データ１６０ａは、１以上のアクセス
ユニット１６１ａを含んでいる。アクセスユニット１６
１ａは、１フィールドであってもよいし、１フレームで
あってもよい。
【００３５】アクセスユニット１６１ａは、ピクチャス
タートコード（ＰＳＣ；Ｐｉｃｔｕｒｅ Ｓｔａｒｔ
Ｃｏｄｅ）１６２ａを含む。ＰＳＣ１６２ａは、アクセ
スユニット１６１ａの先頭から１ワード目に格納され
る。また、この例では、ＰＴＳ１４１は、アクセスユニ
ット１６１ａの先頭から２ワード目に挿入されている。
もちろん、ＰＴＳ１４１の挿入位置がアクセスユニット
１６１ａの先頭から２ワード目に限定されるわけではな
い。各アクセスユニット１６１ａに共通のルールに従っ
て挿入される限り、ＰＴＳ１４１は、アクセスユニット
１６１ａの任意の位置に挿入され得る。
タートコード（ＰＳＣ；Ｐｉｃｔｕｒｅ Ｓｔａｒｔ
Ｃｏｄｅ）１６２ａを含む。ＰＳＣ１６２ａは、アクセ
スユニット１６１ａの先頭から１ワード目に格納され
る。また、この例では、ＰＴＳ１４１は、アクセスユニ
ット１６１ａの先頭から２ワード目に挿入されている。
もちろん、ＰＴＳ１４１の挿入位置がアクセスユニット
１６１ａの先頭から２ワード目に限定されるわけではな
い。各アクセスユニット１６１ａに共通のルールに従っ
て挿入される限り、ＰＴＳ１４１は、アクセスユニット
１６１ａの任意の位置に挿入され得る。
【００３６】なお、副映像データ１６０ｂおよび音声デ
ータ１６０ｃの構造も、主映像データ１６０ａの構造と
同様である。副映像データ１６０ｂは、１以上のアクセ
スユニット１６１ｂを含む。アクセスユニット１６１ｂ
は、１フィールドであってもよいし、１フレームであっ
てもよい。音声データ１６０ｃは、１以上のアクセスユ
ニット１６１ｃを含む。アクセスユニット１６１ｃは、
１つ１つ単独でオーディオ信号に復号できる最小単位で
ある。例えば、ＭＰＥＧ１のレーヤ１の場合は、アクセ
スユニット１６１ｃは、３８４サンプルを含む。
ータ１６０ｃの構造も、主映像データ１６０ａの構造と
同様である。副映像データ１６０ｂは、１以上のアクセ
スユニット１６１ｂを含む。アクセスユニット１６１ｂ
は、１フィールドであってもよいし、１フレームであっ
てもよい。音声データ１６０ｃは、１以上のアクセスユ
ニット１６１ｃを含む。アクセスユニット１６１ｃは、
１つ１つ単独でオーディオ信号に復号できる最小単位で
ある。例えば、ＭＰＥＧ１のレーヤ１の場合は、アクセ
スユニット１６１ｃは、３８４サンプルを含む。
【００３７】ビットストリーム１００に含まれるパック
ヘッダ１２０およびＰＥＳヘッダ１４０は、いずれも、
バッファメモリ２０には格納されない。その代わりに、
ビットストリーム分解器１０は、パックヘッダ１２０か
らＳＣＲ１２１を抽出し、抽出されたＳＣＲ１２１をコ
ントローラ３０に送る。また、上述したように、ビット
ストリーム分解器１０は、ＰＥＳヘッダ１４０からＰＴ
Ｓ１４１を抽出し、そのＰＥＳヘッダ１４０に続く１以
上のデータ１５０の所定の位置にＰＴＳ１４１を挿入す
る。
ヘッダ１２０およびＰＥＳヘッダ１４０は、いずれも、
バッファメモリ２０には格納されない。その代わりに、
ビットストリーム分解器１０は、パックヘッダ１２０か
らＳＣＲ１２１を抽出し、抽出されたＳＣＲ１２１をコ
ントローラ３０に送る。また、上述したように、ビット
ストリーム分解器１０は、ＰＥＳヘッダ１４０からＰＴ
Ｓ１４１を抽出し、そのＰＥＳヘッダ１４０に続く１以
上のデータ１５０の所定の位置にＰＴＳ１４１を挿入す
る。
【００３８】このように、デコードされた信号を出力す
るタイミングを規定するＰＴＳ１４１は、データ１５０
の所定の位置に直接的に挿入される。これにより、デコ
ード装置１は、ＣＰＵ３６０の助けを借りることなく、
デコードされた信号を出力するタイミングの同期合わせ
を実行することができる。ＣＰＵ３６０がパックヘッダ
１２０とＰＥＳヘッダ１４０とを解析し、その解析結果
の対応関係を維持する必要がない。これにより、ＣＰＵ
３６０とデコード装置１との間の制御が簡単となり、Ｃ
ＰＵ３６０の負荷も小さくなる。
るタイミングを規定するＰＴＳ１４１は、データ１５０
の所定の位置に直接的に挿入される。これにより、デコ
ード装置１は、ＣＰＵ３６０の助けを借りることなく、
デコードされた信号を出力するタイミングの同期合わせ
を実行することができる。ＣＰＵ３６０がパックヘッダ
１２０とＰＥＳヘッダ１４０とを解析し、その解析結果
の対応関係を維持する必要がない。これにより、ＣＰＵ
３６０とデコード装置１との間の制御が簡単となり、Ｃ
ＰＵ３６０の負荷も小さくなる。
【００３９】また、ビットストリーム分解器１０は、デ
コードされた信号を出力するタイミングの基準を規定す
るＳＣＲ１２１をパックヘッダ１２０から抽出し、デコ
ードされた信号を出力するタイミングを規定するＰＴＳ
１４１をＰＥＳヘッダ１４０から抽出する。これによ
り、それらのヘッダをバッファメモリ２０に格納するこ
とを省く。これにより、バッファメモリ２０に格納され
るデータ量を削減することができる。その結果、バッフ
ァメモリ２０のサイズを小さくすることができる。
コードされた信号を出力するタイミングの基準を規定す
るＳＣＲ１２１をパックヘッダ１２０から抽出し、デコ
ードされた信号を出力するタイミングを規定するＰＴＳ
１４１をＰＥＳヘッダ１４０から抽出する。これによ
り、それらのヘッダをバッファメモリ２０に格納するこ
とを省く。これにより、バッファメモリ２０に格納され
るデータ量を削減することができる。その結果、バッフ
ァメモリ２０のサイズを小さくすることができる。
【００４０】図２を再び参照して、デコード装置１の構
成を説明する。
成を説明する。
【００４１】コントローラ３０は、ＳＣＲ−ＰＴＳ比較
部３１と、読み出し制御部３３と、出力制御部３４とを
有している。
部３１と、読み出し制御部３３と、出力制御部３４とを
有している。
【００４２】ＳＣＲ−ＰＴＳ比較部３１は、ビットスト
リーム分解器１０からＳＣＲ１２１を受け取り、後述す
るように読み出し制御部３３からＰＴＳ１４１を受け取
る。ＳＣＲ−ＰＴＳ比較部３１は、ＳＣＲ１２１の値と
ＰＴＳ１４１の値とに基づいて、デコードされた信号を
出力するタイミングを規定する出力制御信号を出力制御
部３４に供給する。
リーム分解器１０からＳＣＲ１２１を受け取り、後述す
るように読み出し制御部３３からＰＴＳ１４１を受け取
る。ＳＣＲ−ＰＴＳ比較部３１は、ＳＣＲ１２１の値と
ＰＴＳ１４１の値とに基づいて、デコードされた信号を
出力するタイミングを規定する出力制御信号を出力制御
部３４に供給する。
【００４３】ＳＣＲ−ＰＴＳ比較部３１は、ＳＣＲカウ
ンタ３２と、比較器３１ａ〜３１ｃとを有している。ビ
ットストリーム分解器１０によって抽出されたＳＣＲ１
２１は、ＳＣＲカウンタ３２に入力される。ＳＣＲカウ
ンタ３２は、入力されたＳＣＲ１２１を初期値としてセ
ットし、その初期値を９０ｋＨｚの周波数でカウントア
ップする。カウントアップされた値が、比較器３１ａ〜
３１ｃにそれぞれ入力される。また、ＰＴＳ１４１が、
比較器３１ａ〜３１ｃにそれぞれ入力される。ＰＴＳ１
４１は、後述するように、読み出し制御部３３によって
読み出されたアクセスユニットから抽出されることによ
って得られる。
ンタ３２と、比較器３１ａ〜３１ｃとを有している。ビ
ットストリーム分解器１０によって抽出されたＳＣＲ１
２１は、ＳＣＲカウンタ３２に入力される。ＳＣＲカウ
ンタ３２は、入力されたＳＣＲ１２１を初期値としてセ
ットし、その初期値を９０ｋＨｚの周波数でカウントア
ップする。カウントアップされた値が、比較器３１ａ〜
３１ｃにそれぞれ入力される。また、ＰＴＳ１４１が、
比較器３１ａ〜３１ｃにそれぞれ入力される。ＰＴＳ１
４１は、後述するように、読み出し制御部３３によって
読み出されたアクセスユニットから抽出されることによ
って得られる。
【００４４】比較器３１ａは、ＳＣＲカウンタ３２の出
力とＰＴＳ１４１とを比較し、その比較結果を示す信号
を出力制御信号として出力制御器３４ａに供給する。例
えば、ＳＣＲカウンタ３２によってカウントアップされ
た値がＰＴＳ１４１の値より小さい場合には、比較器３
１ａは、ローレベルの出力制御信号を出力制御器３４ａ
に供給する。それ以外の場合には、比較器３１ａは、ハ
イレベルの出力制御信号を出力制御器３４ａに供給す
る。
力とＰＴＳ１４１とを比較し、その比較結果を示す信号
を出力制御信号として出力制御器３４ａに供給する。例
えば、ＳＣＲカウンタ３２によってカウントアップされ
た値がＰＴＳ１４１の値より小さい場合には、比較器３
１ａは、ローレベルの出力制御信号を出力制御器３４ａ
に供給する。それ以外の場合には、比較器３１ａは、ハ
イレベルの出力制御信号を出力制御器３４ａに供給す
る。
【００４５】出力制御器３４ａは、出力制御信号がハイ
レベルの場合に、主映像データデコーダ４０ａの出力を
許可し、出力制御信号がローレベルの場合に、主映像デ
ータデコーダ４０ａの出力を禁止する。
レベルの場合に、主映像データデコーダ４０ａの出力を
許可し、出力制御信号がローレベルの場合に、主映像デ
ータデコーダ４０ａの出力を禁止する。
【００４６】比較器３１ｂおよび比較器３１ｃの機能
は、比較器３１ａの機能と同様であり、出力制御器３４
ａと共に出力制御部３４に含まれる出力制御器３４ｂお
よび出力制御器３４ｃの機能は、出力制御器３４ａの機
能と同様である。従って、ここではそれらの説明を省略
する。
は、比較器３１ａの機能と同様であり、出力制御器３４
ａと共に出力制御部３４に含まれる出力制御器３４ｂお
よび出力制御器３４ｃの機能は、出力制御器３４ａの機
能と同様である。従って、ここではそれらの説明を省略
する。
【００４７】このようにして、ＳＣＲカウンタ３２によ
ってカウントアップされた値とＰＴＳ１４１の値との大
小関係に応じて、エレメンタリデコーダ部４０の出力タ
イミングが制御される。これにより、エレメンタリデコ
ーダ部４０によってデコードされた信号の同期合わせを
行うことが可能となる。
ってカウントアップされた値とＰＴＳ１４１の値との大
小関係に応じて、エレメンタリデコーダ部４０の出力タ
イミングが制御される。これにより、エレメンタリデコ
ーダ部４０によってデコードされた信号の同期合わせを
行うことが可能となる。
【００４８】読み出し制御部３３は、読み出し制御器３
３ａ〜３３ｃを含んでいる。
３ａ〜３３ｃを含んでいる。
【００４９】読み出し制御器３３ａは、主映像データ格
納部２０ａに格納された主映像データ１６０ａをアクセ
スユニット１６１ａを１単位として読み出し、読み出さ
れたアクセスユニット１６１ａからＰＳＣ１６２ａとＰ
ＴＳ１４１とを除いたデータを主映像データデコーダ４
０ａに供給する。また、読み出し制御器３３ａは、アク
セスユニット１６１ａからＰＴＳ１４１を抽出し、抽出
されたＰＴＳ１４１を比較器３１ａに供給する。
納部２０ａに格納された主映像データ１６０ａをアクセ
スユニット１６１ａを１単位として読み出し、読み出さ
れたアクセスユニット１６１ａからＰＳＣ１６２ａとＰ
ＴＳ１４１とを除いたデータを主映像データデコーダ４
０ａに供給する。また、読み出し制御器３３ａは、アク
セスユニット１６１ａからＰＴＳ１４１を抽出し、抽出
されたＰＴＳ１４１を比較器３１ａに供給する。
【００５０】読み出し制御器３３ｂおよび読み出し制御
器３３ｃの機能は、読み出し制御器３３ａの機能と同様
である。従って、ここではその説明を省略する。
器３３ｃの機能は、読み出し制御器３３ａの機能と同様
である。従って、ここではその説明を省略する。
【００５１】出力制御部３４は、出力制御器３４ａ〜３
４ｃを含んでいる。出力制御器３４ａ〜３４ｃの機能
は、上述したとおりである。
４ｃを含んでいる。出力制御器３４ａ〜３４ｃの機能
は、上述したとおりである。
【００５２】エレメンタリデコーダ部４０は、主映像デ
ータデコーダ４０ａと、副映像データデコーダ４０ｂ
と、音声データデコーダ４０ｃとを含んでいる。
ータデコーダ４０ａと、副映像データデコーダ４０ｂ
と、音声データデコーダ４０ｃとを含んでいる。
【００５３】主映像データデコーダ４０ａ、副映像デー
タデコーダ４０ｂおよび音声データデコーダ４０ｃのそ
れぞれは、読み出し制御部３３によって読み出されたデ
ータを所定のルールに従ってデコードする。どのような
ルールを採用するかは規格で定められる。バッファメモ
リ２０に格納されるデータが圧縮されている場合には、
エレメンタリデコーダ部４０は、その圧縮されたデータ
を伸張する。デコードされた信号は、出力制御部３４を
介して出力される。
タデコーダ４０ｂおよび音声データデコーダ４０ｃのそ
れぞれは、読み出し制御部３３によって読み出されたデ
ータを所定のルールに従ってデコードする。どのような
ルールを採用するかは規格で定められる。バッファメモ
リ２０に格納されるデータが圧縮されている場合には、
エレメンタリデコーダ部４０は、その圧縮されたデータ
を伸張する。デコードされた信号は、出力制御部３４を
介して出力される。
【００５４】図６は、ビットストリーム分解器１０の構
成を示す。ビットストリーム分解器１０は、スタートコ
ード検出器５１と、分解器５２と、ＳＣＲ抽出器５３
と、ＰＴＳ抽出器５４と、フォーマッタ５５とを含んで
いる。
成を示す。ビットストリーム分解器１０は、スタートコ
ード検出器５１と、分解器５２と、ＳＣＲ抽出器５３
と、ＰＴＳ抽出器５４と、フォーマッタ５５とを含んで
いる。
【００５５】スタートコード検出器５１は、スタートコ
ードを検出する。スタートコードは、パックヘッダ１２
０の先頭、ＰＥＳヘッダ１４０の先頭およびアクセスユ
ニット１５１ａの先頭に挿入されているコードである。
例えば、スタートコードは、２４ビットのビット列"000
0 0000 0000 0000 0000 0001"である。入力されたビッ
トストリーム１００の中にスタートコードが現れた場
合、スタートコード検出器５１は、スタートコード検出
信号を分解器５２に出力する。
ードを検出する。スタートコードは、パックヘッダ１２
０の先頭、ＰＥＳヘッダ１４０の先頭およびアクセスユ
ニット１５１ａの先頭に挿入されているコードである。
例えば、スタートコードは、２４ビットのビット列"000
0 0000 0000 0000 0000 0001"である。入力されたビッ
トストリーム１００の中にスタートコードが現れた場
合、スタートコード検出器５１は、スタートコード検出
信号を分解器５２に出力する。
【００５６】分解器５２は、スタートコードに続く所定
の数のビット（例えば、８ビット）のデータを読み取
り、そのデータが所定のビット列に一致するか否かを判
定する。
の数のビット（例えば、８ビット）のデータを読み取
り、そのデータが所定のビット列に一致するか否かを判
定する。
【００５７】スタートコードに続く８ビットが"1011 10
10"である場合には、分解器５２は、そのデータがパッ
クヘッダ１２０であると判定し、ビットストリーム１０
０からパックヘッダ１２０を抽出する。このようにして
抽出されたパックヘッダ１２０は、ＳＣＲ抽出器５３に
供給される。ＳＣＲ抽出器５３は、パックヘッダ１２０
からＳＣＲ１２１を抽出する。このような抽出は、例え
ば、図４（ａ）に示すシンタックスに従って行われる。
10"である場合には、分解器５２は、そのデータがパッ
クヘッダ１２０であると判定し、ビットストリーム１０
０からパックヘッダ１２０を抽出する。このようにして
抽出されたパックヘッダ１２０は、ＳＣＲ抽出器５３に
供給される。ＳＣＲ抽出器５３は、パックヘッダ１２０
からＳＣＲ１２１を抽出する。このような抽出は、例え
ば、図４（ａ）に示すシンタックスに従って行われる。
【００５８】スタートコードに続く８ビットが"1100 XX
XX"である場合には、分解器５２は、そのデータが主映
像データ１５０ａに対応するＰＥＳヘッダ１４０である
と判定し、ビットストリーム１００からＰＥＳヘッダ１
４０を抽出する。このようにして抽出されたＰＥＳヘッ
ダ１４０は、ＰＴＳ抽出器５４に供給される。ＰＴＳ抽
出器５４は、ＰＥＳヘッダ１４０からＰＴＳ１４１を抽
出する。このような抽出は、例えば、図４（ｂ）に示す
シンタックスに従って行われる。
XX"である場合には、分解器５２は、そのデータが主映
像データ１５０ａに対応するＰＥＳヘッダ１４０である
と判定し、ビットストリーム１００からＰＥＳヘッダ１
４０を抽出する。このようにして抽出されたＰＥＳヘッ
ダ１４０は、ＰＴＳ抽出器５４に供給される。ＰＴＳ抽
出器５４は、ＰＥＳヘッダ１４０からＰＴＳ１４１を抽
出する。このような抽出は、例えば、図４（ｂ）に示す
シンタックスに従って行われる。
【００５９】また、抽出されたＰＥＳヘッダ１４０に続
く主映像データ１５０ａは、フォーマッタ５５に供給さ
れる。
く主映像データ１５０ａは、フォーマッタ５５に供給さ
れる。
【００６０】スタートコードに続く８ビットが"1011 11
01"である場合には、分解器５２は、そのデータが副映
像データ１５０ｂに対応するＰＥＳヘッダ１４０である
と判定し、ビットストリーム１００からＰＥＳヘッダ１
４０を抽出する。このようにして抽出されたＰＥＳヘッ
ダ１４０は、ＰＴＳ抽出器５４に供給される。ＰＴＳ抽
出器５４は、ＰＥＳヘッダ１４０からＰＴＳ１４１を抽
出する。このような抽出は、例えば、図４（ｂ）に示す
シンタックスに従って行われる。
01"である場合には、分解器５２は、そのデータが副映
像データ１５０ｂに対応するＰＥＳヘッダ１４０である
と判定し、ビットストリーム１００からＰＥＳヘッダ１
４０を抽出する。このようにして抽出されたＰＥＳヘッ
ダ１４０は、ＰＴＳ抽出器５４に供給される。ＰＴＳ抽
出器５４は、ＰＥＳヘッダ１４０からＰＴＳ１４１を抽
出する。このような抽出は、例えば、図４（ｂ）に示す
シンタックスに従って行われる。
【００６１】また、抽出されたＰＥＳヘッダ１４０に続
く副映像データ１５０ｂは、フォーマッタ５５に供給さ
れる。
く副映像データ１５０ｂは、フォーマッタ５５に供給さ
れる。
【００６２】スタートコードに続く８ビットが"110X XX
XX"である場合には、分解器５２は、そのデータが音声
データ１５０ｃに対応するＰＥＳヘッダ１４０であると
判定し、ビットストリーム１００からＰＥＳヘッダ１４
０を抽出する。このようにして抽出されたＰＥＳヘッダ
１４０は、ＰＴＳ抽出器５４に供給される。ＰＴＳ抽出
器５４は、ＰＥＳヘッダ１４０からＰＴＳ１４１を抽出
する。このような抽出は、例えば、図４（ｂ）に示すシ
ンタックスに従って行われる。
XX"である場合には、分解器５２は、そのデータが音声
データ１５０ｃに対応するＰＥＳヘッダ１４０であると
判定し、ビットストリーム１００からＰＥＳヘッダ１４
０を抽出する。このようにして抽出されたＰＥＳヘッダ
１４０は、ＰＴＳ抽出器５４に供給される。ＰＴＳ抽出
器５４は、ＰＥＳヘッダ１４０からＰＴＳ１４１を抽出
する。このような抽出は、例えば、図４（ｂ）に示すシ
ンタックスに従って行われる。
【００６３】また、抽出されたＰＥＳヘッダ１４０に続
く音声データ１５０ｃは、フォーマッタ５５に供給され
る。
く音声データ１５０ｃは、フォーマッタ５５に供給され
る。
【００６４】スタートコードに続く８ビットが"0000 00
00"である場合には、分解器５２は、そのデータがピク
チャスタートコード（ＰＳＣ）１６２ａであると判定
し、ピクチャスタートコード検出信号をフォーマッタ５
５に供給する。
00"である場合には、分解器５２は、そのデータがピク
チャスタートコード（ＰＳＣ）１６２ａであると判定
し、ピクチャスタートコード検出信号をフォーマッタ５
５に供給する。
【００６５】フォーマッタ５５は、ピクチャスタートコ
ード検出信号に応答して、ＰＴＳ抽出器５４から出力さ
れるＰＴＳ１４１を主映像データ１５０ａ、副映像デー
タ１５０ｂおよび音声データ１５０ｃの所定の位置に挿
入する。その結果、フォーマッタ５５からは、ＰＴＳ１
４１が挿入された主映像データ１６０ａ、副映像データ
１６０ｂおよび音声データ１６０ｃが、出力される。ま
た、フォーマッタ５５から、アドレス信号１８０ａ〜１
８０ｃが、出力される。
ード検出信号に応答して、ＰＴＳ抽出器５４から出力さ
れるＰＴＳ１４１を主映像データ１５０ａ、副映像デー
タ１５０ｂおよび音声データ１５０ｃの所定の位置に挿
入する。その結果、フォーマッタ５５からは、ＰＴＳ１
４１が挿入された主映像データ１６０ａ、副映像データ
１６０ｂおよび音声データ１６０ｃが、出力される。ま
た、フォーマッタ５５から、アドレス信号１８０ａ〜１
８０ｃが、出力される。
【００６６】図７は、フォーマッタ５５の構成を示す。
フォーマッタ５５は、ＰＴＳレジスタ５５０と、主映像
データフォーマッタ部５６０ａと、副映像データフォー
マッタ部５６０ｂと、音声データフォーマッタ部５６０
ｃとを含む。
フォーマッタ５５は、ＰＴＳレジスタ５５０と、主映像
データフォーマッタ部５６０ａと、副映像データフォー
マッタ部５６０ｂと、音声データフォーマッタ部５６０
ｃとを含む。
【００６７】ＰＴＳレジスタ５５０には、ＰＴＳ抽出器
５４によって抽出されたＰＴＳ１４１が格納される。
５４によって抽出されたＰＴＳ１４１が格納される。
【００６８】主映像フォーマッタ部５６０ａは、選択回
路５６１ａと、アドレス生成回路５６２ａとを含む。
路５６１ａと、アドレス生成回路５６２ａとを含む。
【００６９】選択回路５６１ａには、主映像データ１５
０ａがワード単位で入力される。選択回路５６１ａは、
ピクチャスタートコード検出信号がローレベルである場
合には、主映像データ１５０ａの各ワードを選択的に出
力する。選択回路５６１ａは、ピクチャスタートコード
検出信号がローレベルからハイレベルに変化したことに
応答して、ＰＴＳレジスタ５５０に格納されたＰＴＳ１
４１を選択的に出力する。このようにして、ピクチャス
タートコード１６２ａに続くワード位置に、ＰＴＳ１４
１を挿入することができる。また、ピクチャスタートコ
ード１６２ａから所定数のワードだけ離れた位置に、Ｐ
ＴＳ１４１を挿入するようにすることもできる。この場
合、その所定数のワードは、選択回路５６１ａにおい
て、例えば、クロック信号（図示せず）に基づいてカウ
ントされ得る。
０ａがワード単位で入力される。選択回路５６１ａは、
ピクチャスタートコード検出信号がローレベルである場
合には、主映像データ１５０ａの各ワードを選択的に出
力する。選択回路５６１ａは、ピクチャスタートコード
検出信号がローレベルからハイレベルに変化したことに
応答して、ＰＴＳレジスタ５５０に格納されたＰＴＳ１
４１を選択的に出力する。このようにして、ピクチャス
タートコード１６２ａに続くワード位置に、ＰＴＳ１４
１を挿入することができる。また、ピクチャスタートコ
ード１６２ａから所定数のワードだけ離れた位置に、Ｐ
ＴＳ１４１を挿入するようにすることもできる。この場
合、その所定数のワードは、選択回路５６１ａにおい
て、例えば、クロック信号（図示せず）に基づいてカウ
ントされ得る。
【００７０】アドレス生成回路５６２ａは、ＰＴＳ１４
１が挿入された主映像データ１６０ａを格納する主映像
データ格納部２０ａ内の位置を示すアドレス信号１８０
ａを生成する。
１が挿入された主映像データ１６０ａを格納する主映像
データ格納部２０ａ内の位置を示すアドレス信号１８０
ａを生成する。
【００７１】副映像データフォーマッタ部５６０ｂおよ
び音声データフォーマッタ部５６０ｃの構成および動作
は、主映像フォーマッタ部５６０ａの構成および動作と
同様である。
び音声データフォーマッタ部５６０ｃの構成および動作
は、主映像フォーマッタ部５６０ａの構成および動作と
同様である。
【００７２】（実施の形態２）図８は、本発明の実施の
形態２のデコード装置２の構成を示す。デコード装置２
の構成は、ビットストリーム分解器１１と読み出し制御
部３５とを除いて、図２に示すデコード装置１の構成と
同一である。従って、同一の構成要素には同一の参照番
号を付してその説明を省略する。
形態２のデコード装置２の構成を示す。デコード装置２
の構成は、ビットストリーム分解器１１と読み出し制御
部３５とを除いて、図２に示すデコード装置１の構成と
同一である。従って、同一の構成要素には同一の参照番
号を付してその説明を省略する。
【００７３】ビットストリーム分解器１１は、ビットス
トリーム１００を主映像データ１５０ａと副映像データ
１５０ｂと音声データ１５０ｃとに分解する。ビットス
トリーム分解器１１は、ＰＥＳヘッダ１４０からＰＴＳ
１４１を抽出し、そのＰＥＳヘッダ１４０に続く１以上
のデータ１５０（主映像データ１５０ａまたは副映像デ
ータ１５０ｂまたは音声データ１５０ｃ）の所定の位置
にＰＴＳ１４１を挿入する。さらに、ビットストリーム
分解器１１は、データ１５０の所定の位置にアドレスポ
インタ１７１を挿入する。
トリーム１００を主映像データ１５０ａと副映像データ
１５０ｂと音声データ１５０ｃとに分解する。ビットス
トリーム分解器１１は、ＰＥＳヘッダ１４０からＰＴＳ
１４１を抽出し、そのＰＥＳヘッダ１４０に続く１以上
のデータ１５０（主映像データ１５０ａまたは副映像デ
ータ１５０ｂまたは音声データ１５０ｃ）の所定の位置
にＰＴＳ１４１を挿入する。さらに、ビットストリーム
分解器１１は、データ１５０の所定の位置にアドレスポ
インタ１７１を挿入する。
【００７４】図９は、ビットストリーム分解器１１によ
ってバッファメモリ２０の主映像データ格納部２０ａに
格納された主映像データ１６０ａの構造を示す。図９に
示される例では、アドレスポインタ１７１は、各アクセ
スユニット１６１ａの先頭から３ワード目に挿入されて
いる。もちろん、アドレスポインタ１７１の挿入位置が
アクセスユニット１６１ａの先頭から３ワード目に限定
されるわけではない。各アクセスユニット１６１ａに共
通のルールに従って挿入される限り、アドレスポインタ
１７１は、アクセスユニット１６１ａの任意の位置に挿
入され得る。
ってバッファメモリ２０の主映像データ格納部２０ａに
格納された主映像データ１６０ａの構造を示す。図９に
示される例では、アドレスポインタ１７１は、各アクセ
スユニット１６１ａの先頭から３ワード目に挿入されて
いる。もちろん、アドレスポインタ１７１の挿入位置が
アクセスユニット１６１ａの先頭から３ワード目に限定
されるわけではない。各アクセスユニット１６１ａに共
通のルールに従って挿入される限り、アドレスポインタ
１７１は、アクセスユニット１６１ａの任意の位置に挿
入され得る。
【００７５】アドレスポインタ１７１の値は、時刻的に
後方にバッファメモリ２０に格納されたアクセスユニッ
トのアドレスポインタのアドレスである。例えば、図９
に示される例において、アクセスユニット１６１ａ−１
の次にアクセスユニット１６１ａ−２がバッファメモリ
２０に格納されると仮定する。さらに、アクセスユニッ
ト１６１ａ−２のアドレスポインタ１７１のアドレス
は、アクセスユニット１６１ａ−１のアドレスポインタ
１７１のアドレスより２５５ワード後方であると仮定す
る。この場合、アクセスユニット１６１ａ−１のアドレ
スポインタ１７１の値は、２５５に設定される。
後方にバッファメモリ２０に格納されたアクセスユニッ
トのアドレスポインタのアドレスである。例えば、図９
に示される例において、アクセスユニット１６１ａ−１
の次にアクセスユニット１６１ａ−２がバッファメモリ
２０に格納されると仮定する。さらに、アクセスユニッ
ト１６１ａ−２のアドレスポインタ１７１のアドレス
は、アクセスユニット１６１ａ−１のアドレスポインタ
１７１のアドレスより２５５ワード後方であると仮定す
る。この場合、アクセスユニット１６１ａ−１のアドレ
スポインタ１７１の値は、２５５に設定される。
【００７６】このようにして、アクセスユニット１６１
ａ−１からアクセスユニット１６１ａ−２に向かう方向
にポインタチェーンが形成される。このポインタチェー
ンの方向は、図９において矢印で示される。
ａ−１からアクセスユニット１６１ａ−２に向かう方向
にポインタチェーンが形成される。このポインタチェー
ンの方向は、図９において矢印で示される。
【００７７】このようなポインタチェーンの形成は、例
えば、アクセスユニット１６１ａ−１のアドレスポイン
タ１７１のアドレス（Ａ１）を退避しておき、アクセス
ユニット１６１ａ−２のアドレスポインタ１７１のアド
レス（Ａ２）を求め、アドレス（Ａ２）をアドレス（Ａ
１）によって指示される位置に格納することによって達
成される。アドレス（Ａ２）は、アドレス（Ａ１）を基
準とする相対的なアドレスであってもよい。このような
相対的なアドレスは、例えば、ピクチャスタートコード
検出信号を受け取ってからその次のピクチャスタートコ
ード検出信号を受け取るまでに、フォーマッタ５５（図
６）を通過したデータ量をカウントすることによって得
られる。
えば、アクセスユニット１６１ａ−１のアドレスポイン
タ１７１のアドレス（Ａ１）を退避しておき、アクセス
ユニット１６１ａ−２のアドレスポインタ１７１のアド
レス（Ａ２）を求め、アドレス（Ａ２）をアドレス（Ａ
１）によって指示される位置に格納することによって達
成される。アドレス（Ａ２）は、アドレス（Ａ１）を基
準とする相対的なアドレスであってもよい。このような
相対的なアドレスは、例えば、ピクチャスタートコード
検出信号を受け取ってからその次のピクチャスタートコ
ード検出信号を受け取るまでに、フォーマッタ５５（図
６）を通過したデータ量をカウントすることによって得
られる。
【００７８】図１０は、フォーマッタ５５Ａの構成を示
す。フォーマッタ５５（図６）をフォーマッタ５５Ａに
置換することによってデータ１５０の所定の位置にアド
レスポインタ１７０を挿入することができる。
す。フォーマッタ５５（図６）をフォーマッタ５５Ａに
置換することによってデータ１５０の所定の位置にアド
レスポインタ１７０を挿入することができる。
【００７９】フォーマッタ５５Ａは、ＰＴＳレジスタ５
５０と、主映像データフォーマッタ部６６０ａと、副映
像データフォーマッタ部６６０ｂと、音声データフォー
マッタ部６６０ｃとを含む。
５０と、主映像データフォーマッタ部６６０ａと、副映
像データフォーマッタ部６６０ｂと、音声データフォー
マッタ部６６０ｃとを含む。
【００８０】ＰＴＳレジスタ５５０には、ＰＴＳ抽出器
５４によって抽出されたＰＴＳ１４１が格納される。
５４によって抽出されたＰＴＳ１４１が格納される。
【００８１】主映像フォーマッタ部６６０ａは、図７に
示す主映像フォーマッタ部５６０ａの構成に加えて、デ
ータカウンタ６６１ａと、アドレスポインタレジスタ６
６２ａと、選択回路６６３ａと、選択回路６６４ａとを
さらに含む。
示す主映像フォーマッタ部５６０ａの構成に加えて、デ
ータカウンタ６６１ａと、アドレスポインタレジスタ６
６２ａと、選択回路６６３ａと、選択回路６６４ａとを
さらに含む。
【００８２】これらの追加の回路６６１ａ〜６６４ａ
は、連続する２つのピクチャスタートコード検出信号に
対して所定の動作を行うように構成されている。以下、
連続する２つのピクチャスタートコード検出信号のうち
先のピクチャスタートコード検出信号を「検出信号Ｓ
１」といい、連続する２つのピクチャスタートコード検
出信号のうち後のピクチャスタートコード検出信号を
「検出信号Ｓ２」という。その所定の動作は、表１に示
すとおりである。
は、連続する２つのピクチャスタートコード検出信号に
対して所定の動作を行うように構成されている。以下、
連続する２つのピクチャスタートコード検出信号のうち
先のピクチャスタートコード検出信号を「検出信号Ｓ
１」といい、連続する２つのピクチャスタートコード検
出信号のうち後のピクチャスタートコード検出信号を
「検出信号Ｓ２」という。その所定の動作は、表１に示
すとおりである。
【００８３】
【表１】
【００８４】アドレスポインタレジスタ６６２ａは、検
出信号Ｓ１がローレベルからハイレベルに変化したこと
に応答して、アドレス生成回路５６２ａによって生成さ
れるアドレスを格納する。これは、アクセスユニット１
６１ａ−１のアドレスポインタ１７１のアドレス（Ａ
１）を退避するためである（図９参照）。
出信号Ｓ１がローレベルからハイレベルに変化したこと
に応答して、アドレス生成回路５６２ａによって生成さ
れるアドレスを格納する。これは、アクセスユニット１
６１ａ−１のアドレスポインタ１７１のアドレス（Ａ
１）を退避するためである（図９参照）。
【００８５】データカウンタ６６１ａは、検出信号Ｓ１
がローレベルからハイレベルに変化したことに応答し
て、カウント値をリセットした後、カウント動作を開始
する。これは、ピクチャスタートコード検出信号を受け
取ってからその次のピクチャスタートコード検出信号を
受け取るまでに、フォーマッタ５５Ａを通過した主映像
データ１５０ａのワード数をカウントするためである。
がローレベルからハイレベルに変化したことに応答し
て、カウント値をリセットした後、カウント動作を開始
する。これは、ピクチャスタートコード検出信号を受け
取ってからその次のピクチャスタートコード検出信号を
受け取るまでに、フォーマッタ５５Ａを通過した主映像
データ１５０ａのワード数をカウントするためである。
【００８６】選択回路６６３ａは、検出信号Ｓ２がロー
レベルからハイレベルに変化したことに応答して、デー
タカウンタ６６１ａによってカウントされたカウント値
を選択的に出力する。これにより、アクセスユニット１
６１ａ−１のアドレスポインタ１７１の位置に対するア
クセスユニット１６１ａ−２のアドレスポインタ１７１
の相対的な位置を示すオフセット値が選択回路６６３ａ
の出力として出力される（図９参照）。
レベルからハイレベルに変化したことに応答して、デー
タカウンタ６６１ａによってカウントされたカウント値
を選択的に出力する。これにより、アクセスユニット１
６１ａ−１のアドレスポインタ１７１の位置に対するア
クセスユニット１６１ａ−２のアドレスポインタ１７１
の相対的な位置を示すオフセット値が選択回路６６３ａ
の出力として出力される（図９参照）。
【００８７】選択回路６６４ａは、検出信号Ｓ２がロー
レベルからハイレベルに変化したことに応答して、アド
レスポインタレジスタ６６２ａに格納されたアドレスを
選択的に出力する。これにより、アドレス（Ａ１）によ
って指示される位置に、アクセスユニット１６１ａ−２
のアドレスポインタ１７１の相対的なアドレス（Ａ２）
が格納される（図９参照）。
レベルからハイレベルに変化したことに応答して、アド
レスポインタレジスタ６６２ａに格納されたアドレスを
選択的に出力する。これにより、アドレス（Ａ１）によ
って指示される位置に、アクセスユニット１６１ａ−２
のアドレスポインタ１７１の相対的なアドレス（Ａ２）
が格納される（図９参照）。
【００８８】副映像データフォーマッタ部６６０ｂおよ
び音声データフォーマッタ部６６０ｃの構成および動作
は、主映像フォーマッタ部６６０ａの構成および動作と
同様である。
び音声データフォーマッタ部６６０ｃの構成および動作
は、主映像フォーマッタ部６６０ａの構成および動作と
同様である。
【００８９】なお、副映像データ１６０ｂおよび音声デ
ータ１６０ｃの構造も、主映像データ１６０ａの構造と
同様である。
ータ１６０ｃの構造も、主映像データ１６０ａの構造と
同様である。
【００９０】実施の形態１と同様にして、ビットストリ
ーム１００に含まれるパックヘッダ１２０およびＰＥＳ
ヘッダ１４０は、いずれも、バッファメモリ２０には格
納されない。その代わりに、ビットストリーム分解器１
１は、パックヘッダ１２０からＳＣＲ１２１を抽出し、
抽出されたＳＣＲ１２１をコントローラ３０に送る。ま
た、ビットストリーム分解器１１は、ＰＥＳヘッダ１４
０からＰＴＳ１４１を抽出し、そのＰＥＳヘッダ１４０
に続く１以上のデータ１５０の所定の位置にＰＴＳ１４
１を挿入する。さらに、ビットストリーム分解器１１
は、１以上のデータ１５０の所定の位置にアドレスポイ
ンタ１７１を挿入する。
ーム１００に含まれるパックヘッダ１２０およびＰＥＳ
ヘッダ１４０は、いずれも、バッファメモリ２０には格
納されない。その代わりに、ビットストリーム分解器１
１は、パックヘッダ１２０からＳＣＲ１２１を抽出し、
抽出されたＳＣＲ１２１をコントローラ３０に送る。ま
た、ビットストリーム分解器１１は、ＰＥＳヘッダ１４
０からＰＴＳ１４１を抽出し、そのＰＥＳヘッダ１４０
に続く１以上のデータ１５０の所定の位置にＰＴＳ１４
１を挿入する。さらに、ビットストリーム分解器１１
は、１以上のデータ１５０の所定の位置にアドレスポイ
ンタ１７１を挿入する。
【００９１】このように、デコードされた信号を出力す
るタイミングを規定するＰＴＳ１４１とアドレスポイン
タ１７１は、データ１５０の所定の位置に直接的に挿入
される。これにより、デコード装置２は、ＣＰＵ３６０
の助けを借りることなく、デコードされた信号を出力す
るタイミングの同期合わせを実行することができる。Ｃ
ＰＵ３６０がパックヘッダ１２０とＰＥＳヘッダ１４０
とを解析し、その解析結果の対応関係を維持する必要が
ない。これにより、ＣＰＵ３６０とデコード装置２との
間の制御が簡単となり、ＣＰＵ３６０の負荷も小さくな
る。
るタイミングを規定するＰＴＳ１４１とアドレスポイン
タ１７１は、データ１５０の所定の位置に直接的に挿入
される。これにより、デコード装置２は、ＣＰＵ３６０
の助けを借りることなく、デコードされた信号を出力す
るタイミングの同期合わせを実行することができる。Ｃ
ＰＵ３６０がパックヘッダ１２０とＰＥＳヘッダ１４０
とを解析し、その解析結果の対応関係を維持する必要が
ない。これにより、ＣＰＵ３６０とデコード装置２との
間の制御が簡単となり、ＣＰＵ３６０の負荷も小さくな
る。
【００９２】また、ビットストリーム分解器１１は、デ
コードされた信号を出力するタイミングの基準を規定す
るＳＣＲ１２１をパックヘッダ１２０から抽出し、デコ
ードされた信号を出力するタイミングを規定するＰＴＳ
１４１をＰＥＳヘッダ１４０から抽出する。これによ
り、それらのヘッダをバッファメモリ２０に格納するこ
とを省く。これにより、バッファメモリ２０に格納され
るデータ量を削減することができる。その結果、バッフ
ァメモリ２０のサイズを小さくすることができる。
コードされた信号を出力するタイミングの基準を規定す
るＳＣＲ１２１をパックヘッダ１２０から抽出し、デコ
ードされた信号を出力するタイミングを規定するＰＴＳ
１４１をＰＥＳヘッダ１４０から抽出する。これによ
り、それらのヘッダをバッファメモリ２０に格納するこ
とを省く。これにより、バッファメモリ２０に格納され
るデータ量を削減することができる。その結果、バッフ
ァメモリ２０のサイズを小さくすることができる。
【００９３】図８を再び参照して、読み出し制御部３５
の動作を説明する。読み出し制御部３５は、実施の形態
１で説明した動作に加えて、アドレスポインタ１７１を
利用して特殊再生動作や同期合わせ動作を実行する。
の動作を説明する。読み出し制御部３５は、実施の形態
１で説明した動作に加えて、アドレスポインタ１７１を
利用して特殊再生動作や同期合わせ動作を実行する。
【００９４】読み出し制御部３５は、読み出し制御器３
５ａ〜３５ｃを含んでいる。以下、読み出し制御器３５
ａの動作を例にとり説明する。読み出し制御器３５ｂお
よび読み出し制御器３５ｃの動作は、読み出し制御器３
５ａの動作と同様である。
５ａ〜３５ｃを含んでいる。以下、読み出し制御器３５
ａの動作を例にとり説明する。読み出し制御器３５ｂお
よび読み出し制御器３５ｃの動作は、読み出し制御器３
５ａの動作と同様である。
【００９５】はじめに、読み出し制御器３５ａの再生動
作を説明する。
作を説明する。
【００９６】読み出し制御器３５ａは、入力部５０を介
して入力される制御信号３６２に従って動作する。制御
信号３６２が「通常再生モード」を示す場合には、読み
出し制御器３５ａの動作は、実施の形態１で述べた動作
と同様である。すわわち、読み出し制御器３５ａは、主
映像データ格納部２０ａに格納された主映像データ１６
０ａをアクセスユニット１６１ａを１単位として読み出
し、読み出されたアクセスユニット１６１ａからＰＳＣ
１６２ａとＰＴＳ１４１とを除いたデータを主映像デー
タデコーダ４０ａに供給する。また、読み出し制御器３
５ａは、アクセスユニット１６１ａからＰＴＳ１４１を
抽出し、抽出されたＰＴＳ１４１を比較器３１ａに供給
する。
して入力される制御信号３６２に従って動作する。制御
信号３６２が「通常再生モード」を示す場合には、読み
出し制御器３５ａの動作は、実施の形態１で述べた動作
と同様である。すわわち、読み出し制御器３５ａは、主
映像データ格納部２０ａに格納された主映像データ１６
０ａをアクセスユニット１６１ａを１単位として読み出
し、読み出されたアクセスユニット１６１ａからＰＳＣ
１６２ａとＰＴＳ１４１とを除いたデータを主映像デー
タデコーダ４０ａに供給する。また、読み出し制御器３
５ａは、アクセスユニット１６１ａからＰＴＳ１４１を
抽出し、抽出されたＰＴＳ１４１を比較器３１ａに供給
する。
【００９７】制御信号３６２が「２倍速再生モード」を
示す場合には、読み出し制御器３５ａは、映像データ格
納部２０ａに格納された主映像データ１６０ａのアクセ
スユニット１６１ａを読み出すのに先だって、そのアク
セスユニット１６１ａのアドレスポインタ１７１を読み
出す。上述したように、アドレスポインタ１７１には、
時刻的に後方に位置するアクセスユニット１６１ａのア
ドレスポインタ１７１のアドレスＡ１が格納されてい
る。読み出し制御器３５ａは、読み出されたアドレスポ
インタ１７１に続くデータを読み出す代わりに、その読
み出されたアドレスポインタ１７１によって指示される
アドレスＡ２に位置するアドレスポインタ１７１に続く
データを読み出す。これは、２つのアクセスユニット１
６１ａにつき１つの割合でアクセスユニット１６１ａの
読み出しをスキップすることを意味する。このようにし
て、読み出し制御器３５ａは、２倍速再生を達成する。
示す場合には、読み出し制御器３５ａは、映像データ格
納部２０ａに格納された主映像データ１６０ａのアクセ
スユニット１６１ａを読み出すのに先だって、そのアク
セスユニット１６１ａのアドレスポインタ１７１を読み
出す。上述したように、アドレスポインタ１７１には、
時刻的に後方に位置するアクセスユニット１６１ａのア
ドレスポインタ１７１のアドレスＡ１が格納されてい
る。読み出し制御器３５ａは、読み出されたアドレスポ
インタ１７１に続くデータを読み出す代わりに、その読
み出されたアドレスポインタ１７１によって指示される
アドレスＡ２に位置するアドレスポインタ１７１に続く
データを読み出す。これは、２つのアクセスユニット１
６１ａにつき１つの割合でアクセスユニット１６１ａの
読み出しをスキップすることを意味する。このようにし
て、読み出し制御器３５ａは、２倍速再生を達成する。
【００９８】図１１は、読み出し制御器３５ａによる２
倍速再生動作を説明するための図である。「通常再生モ
ード」では、読み出し制御器３５ａは、アクセスユニッ
ト９１１〜９１７を順次読み出す。「２倍速再生モー
ド」では、読み出し制御器３５ａは、アクセスユニット
９１１、９１３、９１５および９１７のみを順次読み出
す。このように、「２倍速再生モード」では、アクセス
ユニット９１２、９１４および９１６の読み出しがスキ
ップされる。
倍速再生動作を説明するための図である。「通常再生モ
ード」では、読み出し制御器３５ａは、アクセスユニッ
ト９１１〜９１７を順次読み出す。「２倍速再生モー
ド」では、読み出し制御器３５ａは、アクセスユニット
９１１、９１３、９１５および９１７のみを順次読み出
す。このように、「２倍速再生モード」では、アクセス
ユニット９１２、９１４および９１６の読み出しがスキ
ップされる。
【００９９】制御信号３６２が「フリーズ再生モード」
を示す場合には、読み出し制御器３５ａは、アドレスポ
インタ１７１に続くデータを繰り返し読み出す。これに
より、同一のアクセスユニットが連続して再生されるこ
とになる。
を示す場合には、読み出し制御器３５ａは、アドレスポ
インタ１７１に続くデータを繰り返し読み出す。これに
より、同一のアクセスユニットが連続して再生されるこ
とになる。
【０１００】図１２は、読み出し制御器３５ａの構成を
示す。読み出し制御器３５ａは、主映像データ格納部２
０ａにおいてアクセスすべき位置を示すアドレスを主映
像データ格納部２０ａに出力し、そのアドレスに対応す
る主映像データ１６０ａを主映像データ格納部２０ａか
ら受け取る。
示す。読み出し制御器３５ａは、主映像データ格納部２
０ａにおいてアクセスすべき位置を示すアドレスを主映
像データ格納部２０ａに出力し、そのアドレスに対応す
る主映像データ１６０ａを主映像データ格納部２０ａか
ら受け取る。
【０１０１】読み出し制御器３５ａは、ピクチャスター
トコード検出器３５００と、ＰＴＳ抽出器３５２０と、
ＰＴＳレジスタ３５３０とを含む。
トコード検出器３５００と、ＰＴＳ抽出器３５２０と、
ＰＴＳレジスタ３５３０とを含む。
【０１０２】ピクチャスタートコード検出器３５００
は、アクセスユニット１６１ａに含まれるＰＳＣ１６２
ａを検出して、ピクチャスタートコード検出信号を出力
する。
は、アクセスユニット１６１ａに含まれるＰＳＣ１６２
ａを検出して、ピクチャスタートコード検出信号を出力
する。
【０１０３】ＰＴＳ抽出器３５２０は、アクセスユニッ
トに含まれるＰＴＳ１４１を抽出し、抽出されたＰＴＳ
１４１をＰＴＳレジスタ３５３０に格納する。ＰＴＳレ
ジスタ３５３０の出力は、比較器３１ａに接続される。
また、ＰＴＳ抽出器３５２０は、アクセスユニット１６
１ａからＰＳＣ１６２ａとＰＴＳ１４１とを除いたデー
タを主映像データデコーダ４０ａに供給する。
トに含まれるＰＴＳ１４１を抽出し、抽出されたＰＴＳ
１４１をＰＴＳレジスタ３５３０に格納する。ＰＴＳレ
ジスタ３５３０の出力は、比較器３１ａに接続される。
また、ＰＴＳ抽出器３５２０は、アクセスユニット１６
１ａからＰＳＣ１６２ａとＰＴＳ１４１とを除いたデー
タを主映像データデコーダ４０ａに供給する。
【０１０４】読み出し制御器３５ａは、制御部３５１０
をさらに含む。制御部３５１０には、入力部５０を介し
て入力される制御信号３６１および３６２と、比較器３
１ａの出力と、ピクチャスタートコード検出信号とが入
力される。制御部３５１０は、これらの入力に従って、
イネーブル信号ＥＮ１〜ＥＮ４を生成する。
をさらに含む。制御部３５１０には、入力部５０を介し
て入力される制御信号３６１および３６２と、比較器３
１ａの出力と、ピクチャスタートコード検出信号とが入
力される。制御部３５１０は、これらの入力に従って、
イネーブル信号ＥＮ１〜ＥＮ４を生成する。
【０１０５】（１）「通常再生モード」における読み出
し制御器３５ａの動作 制御部３５１０は、イネーブル信号ＥＮ１およびＥＮ２
をインアクティブに保つ。
し制御器３５ａの動作 制御部３５１０は、イネーブル信号ＥＮ１およびＥＮ２
をインアクティブに保つ。
【０１０６】読み出しレジスタ３５８０に格納されてい
る値は、ピクチャスタートコード検出信号に応答して０
に初期化される。
る値は、ピクチャスタートコード検出信号に応答して０
に初期化される。
【０１０７】制御部３５１０は、アクセスユニット１６
１ａの１ワードを読み出す毎に、イネーブル信号ＥＮ３
をアクティブにする。その結果、加算器３５７０の出力
は、１つずつインクリメントされて、読み出しレジスタ
３５８０に格納される。
１ａの１ワードを読み出す毎に、イネーブル信号ＥＮ３
をアクティブにする。その結果、加算器３５７０の出力
は、１つずつインクリメントされて、読み出しレジスタ
３５８０に格納される。
【０１０８】ベースレジスタ３５６０に格納されている
値は、ピクチャスタートコード検出信号に応答して出力
レジスタ３６００に格納されている値に初期化される。
値は、ピクチャスタートコード検出信号に応答して出力
レジスタ３６００に格納されている値に初期化される。
【０１０９】加算器３５９０は、ベースレジスタ３５６
０の出力と読み出しレジスタ３５８０の出力とを加算す
る。
０の出力と読み出しレジスタ３５８０の出力とを加算す
る。
【０１１０】制御部３５１０は、アクセスユニット１６
１ａの１ワードを読み出す毎に、イネーブル信号ＥＮ４
をアクティブにする。その結果、加算器３５９０の出力
は、出力レジスタ３６００に格納される。出力レジスタ
３６００の出力は、アドレスとして主映像データ格納部
２０ａに供給される。
１ａの１ワードを読み出す毎に、イネーブル信号ＥＮ４
をアクティブにする。その結果、加算器３５９０の出力
は、出力レジスタ３６００に格納される。出力レジスタ
３６００の出力は、アドレスとして主映像データ格納部
２０ａに供給される。
【０１１１】（２）「２倍速再生モード」における読み
出し制御器３５ａの動作 制御部３５１０は、ピクチャスタートコード検出信号に
応答して、イネーブル信号ＥＮ１をアクティブにする。
その結果、アクセスユニット１６１ａ−１のアドレスポ
インタ１７１の値がアドレスレジスタ３５４０に格納さ
れる。
出し制御器３５ａの動作 制御部３５１０は、ピクチャスタートコード検出信号に
応答して、イネーブル信号ＥＮ１をアクティブにする。
その結果、アクセスユニット１６１ａ−１のアドレスポ
インタ１７１の値がアドレスレジスタ３５４０に格納さ
れる。
【０１１２】加算器３５５０は、ベースレジスタ３５６
０の出力とアドレスレジスタ３５４０の出力とを加算す
る。
０の出力とアドレスレジスタ３５４０の出力とを加算す
る。
【０１１３】制御部３５１０は、ピクチャスタートコー
ド検出信号に応答して、イネーブル信号ＥＮ２をアクテ
ィブにする。その結果、加算器３５５０の出力は、ベー
スレジスタ３５６０に格納される。このことは、ベース
レジスタ３５６０に格納される値が、「通常再生モー
ド」の場合に比較して、アドレスレジスタ３５４０に格
納されたアドレスポインタ１７１の値だけ増加している
ことを意味する。
ド検出信号に応答して、イネーブル信号ＥＮ２をアクテ
ィブにする。その結果、加算器３５５０の出力は、ベー
スレジスタ３５６０に格納される。このことは、ベース
レジスタ３５６０に格納される値が、「通常再生モー
ド」の場合に比較して、アドレスレジスタ３５４０に格
納されたアドレスポインタ１７１の値だけ増加している
ことを意味する。
【０１１４】「通常再生モード」の場合と同様にして、
ベースレジスタ３５６０の出力と読み出しレジスタ３５
８０の出力とが加算器３５９０によって加算され、出力
レジスタ３６００に格納される。出力レジスタ３６００
は、アクセスユニット１６１ａ−１のアドレスポインタ
１７１のアドレスを出力する代わりに、アクセスユニッ
ト１６１ａ−２のアドレスポインタ１７１のアドレスを
出力する。
ベースレジスタ３５６０の出力と読み出しレジスタ３５
８０の出力とが加算器３５９０によって加算され、出力
レジスタ３６００に格納される。出力レジスタ３６００
は、アクセスユニット１６１ａ−１のアドレスポインタ
１７１のアドレスを出力する代わりに、アクセスユニッ
ト１６１ａ−２のアドレスポインタ１７１のアドレスを
出力する。
【０１１５】（３）「フリーズ再生モード」における読
み出し制御器３５ａの動作 ベースレジスタ３５６０に格納されている値は、ピクチ
ャスタートコード検出信号に応答して出力レジスタ３６
００に格納されている値に初期化されず、そのまま維持
される。その他の動作は、「通常再生モード」の場合と
同様である。これにより、同一のアクセスユニット１６
１ａのデータが主映像データデコーダ４０ａに供給され
ることになる。
み出し制御器３５ａの動作 ベースレジスタ３５６０に格納されている値は、ピクチ
ャスタートコード検出信号に応答して出力レジスタ３６
００に格納されている値に初期化されず、そのまま維持
される。その他の動作は、「通常再生モード」の場合と
同様である。これにより、同一のアクセスユニット１６
１ａのデータが主映像データデコーダ４０ａに供給され
ることになる。
【０１１６】次に、アドレスポインタ１７１を利用した
読み出し制御器３５ａの同期合わせ動作を説明する。
読み出し制御器３５ａの同期合わせ動作を説明する。
【０１１７】実施の形態２では、ＳＣＲ−ＰＴＳ比較部
３１における比較器３１ａの出力が読み出し制御器３５
ａに入力される。上述したように、比較器３１ａの出力
は、ＳＣＲ１２１をカウントアップした値とＰＴＳ１４
１の値とを比較した結果を示す。
３１における比較器３１ａの出力が読み出し制御器３５
ａに入力される。上述したように、比較器３１ａの出力
は、ＳＣＲ１２１をカウントアップした値とＰＴＳ１４
１の値とを比較した結果を示す。
【０１１８】ＳＣＲ１２１をカウントアップした値とＰ
ＴＳ１４１の値とを比較するタイミングは、例えば、次
のように決められる。このようなタイミングを規定する
信号は、比較器３１ａ〜３１ｃの内部で生成されてもよ
いし、比較器３１ａ〜３１ｃの外部から与えられてもよ
い。
ＴＳ１４１の値とを比較するタイミングは、例えば、次
のように決められる。このようなタイミングを規定する
信号は、比較器３１ａ〜３１ｃの内部で生成されてもよ
いし、比較器３１ａ〜３１ｃの外部から与えられてもよ
い。
【０１１９】映像の場合、ＮＴＳＣ方式のときフレーム
タイミング３３ｍｓ、ＰＡＬ方式のときフレームタイミ
ング２５ｍｓ。
タイミング３３ｍｓ、ＰＡＬ方式のときフレームタイミ
ング２５ｍｓ。
【０１２０】音声の場合、ＭＰＥＧ１のレーヤ１のとき
３８４サンプルごと、ＭＰＥＧ１レーヤ２のとき１１５
２サンプルごと。
３８４サンプルごと、ＭＰＥＧ１レーヤ２のとき１１５
２サンプルごと。
【０１２１】ＳＣＲ１２１をカウントアップした値がＰ
ＴＳ１４１の値より大きいということは、そのＰＴＳ１
４１が挿入されたアクセスユニット１６１ａに対応する
信号２００ａが出力されるべき時刻を過ぎていることを
意味する。比較器３１ａの出力が「ＳＣＲ１２１をカウ
ントアップした値がＰＴＳ１４１の値より大きい」こと
を示す場合には、読み出し制御器３５ａは、「２倍速再
生モード」における動作と同一の動作を実行する。この
ような動作は、読み出し制御器３５ａがアクセスユニッ
ト１６１ａの読み出しを所定の割合でスキップすること
によって達成される。これにより、出力制御器３４ａか
ら出力される信号２００ａの出力タイミングの遅れを回
復することが可能となる。
ＴＳ１４１の値より大きいということは、そのＰＴＳ１
４１が挿入されたアクセスユニット１６１ａに対応する
信号２００ａが出力されるべき時刻を過ぎていることを
意味する。比較器３１ａの出力が「ＳＣＲ１２１をカウ
ントアップした値がＰＴＳ１４１の値より大きい」こと
を示す場合には、読み出し制御器３５ａは、「２倍速再
生モード」における動作と同一の動作を実行する。この
ような動作は、読み出し制御器３５ａがアクセスユニッ
ト１６１ａの読み出しを所定の割合でスキップすること
によって達成される。これにより、出力制御器３４ａか
ら出力される信号２００ａの出力タイミングの遅れを回
復することが可能となる。
【０１２２】ＳＣＲ１２１をカウントアップした値がＰ
ＴＳ１４１の値より小さいということは、そのＰＴＳ１
４１が挿入されたアクセスユニット１６１ａに対応する
信号２００ａが出力されるべき時刻が未だに到来してい
ないことを意味する。比較器３１ａの出力が「ＳＣＲ１
２１をカウントアップした値がＰＴＳ１４１の値より小
さい」ことを示す場合には、読み出し制御器３５ａは、
「フリーズ再生モード」における動作と同一の動作を実
行する。このような動作は、読み出し制御器３５ａが読
み出されたアドレスポインタ１７１に続くデータを繰り
返し読み出すことによって達成される。これにより、同
一のアクセスユニット１６１ａを任意の回数だけ出力し
つつ、出力制御器３４ａから出力される信号２００ａの
出力タイミングのすすみを調整することができる。
ＴＳ１４１の値より小さいということは、そのＰＴＳ１
４１が挿入されたアクセスユニット１６１ａに対応する
信号２００ａが出力されるべき時刻が未だに到来してい
ないことを意味する。比較器３１ａの出力が「ＳＣＲ１
２１をカウントアップした値がＰＴＳ１４１の値より小
さい」ことを示す場合には、読み出し制御器３５ａは、
「フリーズ再生モード」における動作と同一の動作を実
行する。このような動作は、読み出し制御器３５ａが読
み出されたアドレスポインタ１７１に続くデータを繰り
返し読み出すことによって達成される。これにより、同
一のアクセスユニット１６１ａを任意の回数だけ出力し
つつ、出力制御器３４ａから出力される信号２００ａの
出力タイミングのすすみを調整することができる。
【０１２３】このように、実施の形態２によれば、アド
レスポインタをアクセスユニットの所定の位置に挿入す
ることにより、特殊再生や同期合わせを容易に実現する
ことが可能となる。
レスポインタをアクセスユニットの所定の位置に挿入す
ることにより、特殊再生や同期合わせを容易に実現する
ことが可能となる。
【０１２４】なお、本発明のデコード装置をソフトフェ
ア的に実現することも可能である。当業者であれば、図
２に示されるデコード装置１および図８に示されるデコ
ード装置２の機能および動作が、ビットストリームを入
力するためのＩ／Ｏポートと外部記憶器コントローラと
タイマーとを内蔵するマイクロコンピュータを用いてソ
フトフェアによって実現可能であることを容易に理解す
ることができるであろう。
ア的に実現することも可能である。当業者であれば、図
２に示されるデコード装置１および図８に示されるデコ
ード装置２の機能および動作が、ビットストリームを入
力するためのＩ／Ｏポートと外部記憶器コントローラと
タイマーとを内蔵するマイクロコンピュータを用いてソ
フトフェアによって実現可能であることを容易に理解す
ることができるであろう。
【０１２５】
【発明の効果】本発明によれば、デコードされた信号を
出力するタイミングを規定する第１タイミング情報は、
データの所定の位置に挿入される。これにより、デコー
ド装置は、ＣＰＵの助けを借りることなく、デコードさ
れた信号を出力するタイミングの同期合わせを実行する
ことができる。その結果、ＣＰＵの負荷は小さくなる。
出力するタイミングを規定する第１タイミング情報は、
データの所定の位置に挿入される。これにより、デコー
ド装置は、ＣＰＵの助けを借りることなく、デコードさ
れた信号を出力するタイミングの同期合わせを実行する
ことができる。その結果、ＣＰＵの負荷は小さくなる。
【０１２６】また、デコード装置は、ヘッダから第１タ
イミング情報を抽出する。これにより、そのヘッダをバ
ッファメモリに格納することを省く。これにより、バッ
ファメモリに格納されるデータ量を削減することができ
る。その結果、バッファメモリのサイズを小さくするこ
とができる。
イミング情報を抽出する。これにより、そのヘッダをバ
ッファメモリに格納することを省く。これにより、バッ
ファメモリに格納されるデータ量を削減することができ
る。その結果、バッファメモリのサイズを小さくするこ
とができる。
【０１２７】また、アドレスポインタをデータの所定の
位置に挿入することにより、特殊再生や同期合わせを容
易に実現することが可能となる。
位置に挿入することにより、特殊再生や同期合わせを容
易に実現することが可能となる。
【図１】ＤＶＤ再生装置３００の構成を示す図である。
【図２】本発明の実施の形態１のデコード装置１の構成
を示す図である。
を示す図である。
【図３】デコード装置１に入力されるビットストリーム
１００の模式的な構造を示す図である。
１００の模式的な構造を示す図である。
【図４】（ａ）は、パックヘッダ１２０の一般的なシン
タックスと、そのシンタックスに従ったビット配列の例
とを示す図、（ｂ）は、ＰＥＳヘッダ１４０の一般的な
シンタックスと、そのシンタックスに従ったビット配列
の例とを示す図である。
タックスと、そのシンタックスに従ったビット配列の例
とを示す図、（ｂ）は、ＰＥＳヘッダ１４０の一般的な
シンタックスと、そのシンタックスに従ったビット配列
の例とを示す図である。
【図５】バッファメモリ２０の主映像データ格納部２０
ａに格納された主映像データ１６０ａの構造を示す図で
ある。
ａに格納された主映像データ１６０ａの構造を示す図で
ある。
【図６】ビットストリーム分解器１０の構成を示す図で
ある。
ある。
【図７】フォーマッタ５５の構成を示す図である。
【図８】本発明の実施の形態２のデコード装置２の構成
を示す図である。
を示す図である。
【図９】バッファメモリ２０の主映像データ格納部２０
ａに格納された主映像データ１６０ａの構造を示す図で
ある。
ａに格納された主映像データ１６０ａの構造を示す図で
ある。
【図１０】フォーマッタ５５Ａの構成を示す図である。
【図１１】読み出し制御器３５ａによる２倍速再生動作
を説明するための図である。
を説明するための図である。
【図１２】読み出し制御器３５ａの構成を示す図であ
る。
る。
１０、１１ ビットストリーム分解器 ２０ バッファメモリ ３０ コントローラ ３１ ＳＣＲ−ＰＴＳ比較部 ３３、３５ 読み出し制御部 ３４ 出力制御部 ４０ エリメンタリデコーダ部 ５０ 入力部 ５１ スタートコード検出器 ５２ 分解器 ５３ ＳＣＲ抽出器 ５４ ＰＴＳ抽出器 ５５ フォーマッタ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/91 - 5/956 H04N 7/24 - 7/68 G11B 20/10 - 20/12
Claims (8)
- 【請求項１】 ビットストリームをデコードすることに
より、デコードされた信号を出力するデコード装置であ
って、 該ビットストリームをヘッダとデータとに分解する分解
器と、 該ヘッダから、該デコードされた信号を出力するタイミ
ングを規定する第１タイミング情報を抽出する抽出器
と、 該第１タイミング情報を該データの所定の位置に挿入す
るフォーマッタと、 該データをデコードすることにより、該デコードされた
信号を生成するデコーダと、 該デコードされた信号を出力するタイミングの基準を規
定する第２タイミング情報と該データの所定の位置に挿
入された該第１タイミング情報とに基づいて、該デコー
ドされた信号を出力するタイミングを制御する出力制御
器とを備え、 該データは、複数のデータ部分を含んでおり、 該フォーマッタは、 該複数のデータ部分のうちの所定のデータ部分を特定す
る検出信号に応答して、該複数のデータ部分のそれぞれ
と該第１タイミング情報とのうちの一方を選択する選択
回路を備えている、 デコード装置。 - 【請求項２】 ビットストリームをデコードすることに
より、デコードされた信号を出力するデコード装置であ
って、 該ビットストリームをヘッダとデータとに分解する分解
器と、 該ヘッダから、該デコードされた信号を出力するタイミ
ングを規定する第１タイミング情報を抽出する抽出器
と、 該第１タイミング情報を該データの所定の位置に挿入す
るフォーマッタと、 該データをデコードすることにより、該デコードされた
信号を生成するデコーダと、 該デコードされた信号を出力するタイミングの基準を規
定する第２タイミング情報と該データの所定の位置に挿
入された該第１タイミング情報とに基づいて、該デコー
ドされた信号を出力するタイミングを制御する出力制御
器と を備え、 該 データは、複数のデータ部分を含んでおり、該 フォーマッタは、 該複数のデータ部分のうちの１つと該複数のデータ部分
のうちの他の１つとをアドレス的にリンクするアドレス
ポインタを該データの所定の位置に挿入する、デコード
装置。 - 【請求項３】 前記フォーマッタは、 前記複数のデータ部分のうちの所定のデータ部分を特定
する検出信号に応答して、前記複数のデータ部分のそれ
ぞれと前記第１タイミング情報とのうちの一方を選択す
る第１選択回路と、 該検出信号を受け取ってから該検出信号に続く次の検出
信号を受け取るまでに該フォーマッタを通過した前記デ
ータの量をカウントするカウンタと、 該次の検出信号に応答して、該第１選択回路の出力と該
カウンタの出力とのうちの一方を選択する第２選択回路
とを備えている、請求項２に記載のデコード装置。 - 【請求項４】 制御信号に応答して、前記アドレスポイ
ンタを参照することにより、前記複数のデータ部分の少
なくとも一部をスキップするように、前記データの読み
出しを制御する読み出し制御部をさらに備えている、請
求項２に記載のデコード装置。 - 【請求項５】 前記第１タイミング情報と前記第２タイ
ミング情報との比較結果に応じて、前記アドレスポイン
タを参照することにより、前記複数のデータ部分の少な
くとも一部をスキップするように、前記データの読み出
しを制御する読み出し制御部をさらに備えている、請求
項２に記載のデコード装置。 - 【請求項６】 ビットストリームをデコードすることに
より、デコードされた信号を出力するデコード装置であ
って、 該ビットストリームをヘッダとデータとに分解する分解
器と、 該ヘッダから、該デコードされた信号を出力するタイミ
ングを規定する第１タイミング情報を抽出する抽出器
と、 該第１タイミング情報を該データの所定の位置に挿入す
るフォーマッタと、 該データをデコードすることにより、該デコードされた
信号を生成するデコーダと、 該デコードされた信号を出力するタイミングの基準を規
定する第２タイミング情報と該データの所定の位置に挿
入された該第１タイミング情報とに基づいて、該デコー
ドされた信号を出力するタイミングを制御する出力制御
器と を備え、 該データは、複数のデータ部分を含んでおり、 制御信号に応答して、該複数のデータ部分の少なくとも
一部を繰り返し読み出すように、該データの読み出しを
制御する読み出し制御部をさらに備えている、デコード
装置。 - 【請求項７】 ビットストリームをデコードすることに
より、デコードされた信号を出力するデコード装置であ
って、 該ビットストリームをヘッダとデータとに分解する分解
器と、 該ヘッダから、該デコードされた信号を出力するタイミ
ングを規定する第１タイミング情報を抽出する抽出器
と、 該第１タイミング情報を該データの所定の位置に挿入す
るフォーマッタと、 該データをデコードすることにより、該デコードされた
信号を生成するデコーダと、 該デコードされた信号を出力するタイミングの基準を規
定する第２タイミング情報と該データの所定の位置に挿
入された該第１タイミング情報とに基づいて、該デコー
ドされた信号を出力するタイミングを制御する出力制御
器と を備え、 該データは、複数のデータ部分を含んでおり、 該 第１タイミング情報と該第２タイミング情報との比較
結果に応じて、該複数のデータ部分の少なくとも一部を
繰り返し読み出すように、該データの読み出しを制御す
る読み出し制御部をさらに備えている、デコード装置。 - 【請求項８】 ビットストリームをデコードすることに
より、デコードされた信号を出力するデコード方法であ
って、 該ビットストリームをヘッダとデータとに分解するステ
ップと、 該ヘッダから、該デコードされた信号を出力するタイミ
ングを規定する第１タイミング情報を抽出するステップ
と、 該第１タイミング情報を該データの所定の位置に挿入す
るステップと、 該データをデコードすることにより、該デコードされた
信号を生成するステップと、 該デコードされた信号を出力するタイミングの基準を規
定する第２タイミング情報と該データの所定の位置に挿
入された該第１タイミング情報とに基づいて、該デコー
ドされた信号を出力するタイミングを制御するステップ
とを包含し、 該データは、複数のデータ部分を含んでおり、 該複数のデータ部分のうちの１つと該複数のデータ部分
のうちの他の１つとをアドレス的にリンクするアドレス
ポインタを該データの所定の位置に挿入するステップを
さらに包含する、 デコード方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-21551 | 1996-02-07 | ||
| JP2155196 | 1996-02-07 | ||
| JP09023039A JP3088319B2 (ja) | 1996-02-07 | 1997-02-05 | デコード装置およびデコード方法 |
Publications (2)
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|---|---|
| JPH09275544A JPH09275544A (ja) | 1997-10-21 |
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Family
ID=26358636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09023039A Expired - Lifetime JP3088319B2 (ja) | 1996-02-07 | 1997-02-05 | デコード装置およびデコード方法 |
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| Country | Link |
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| WO2006126858A2 (en) | 2005-05-26 | 2006-11-30 | Lg Electronics Inc. | Method of encoding and decoding an audio signal |
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| JP4859925B2 (ja) | 2005-08-30 | 2012-01-25 | エルジー エレクトロニクス インコーポレイティド | オーディオ信号デコーディング方法及びその装置 |
| WO2007027055A1 (en) * | 2005-08-30 | 2007-03-08 | Lg Electronics Inc. | A method for decoding an audio signal |
| WO2007055464A1 (en) | 2005-08-30 | 2007-05-18 | Lg Electronics Inc. | Apparatus for encoding and decoding audio signal and method thereof |
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| AU2006291689B2 (en) * | 2005-09-14 | 2010-11-25 | Lg Electronics Inc. | Method and apparatus for decoding an audio signal |
| US7751485B2 (en) | 2005-10-05 | 2010-07-06 | Lg Electronics Inc. | Signal processing using pilot based coding |
| WO2007040361A1 (en) | 2005-10-05 | 2007-04-12 | Lg Electronics Inc. | Method and apparatus for signal processing and encoding and decoding method, and apparatus therefor |
| KR100857119B1 (ko) | 2005-10-05 | 2008-09-05 | 엘지전자 주식회사 | 신호 처리 방법 및 이의 장치, 그리고 인코딩 및 디코딩방법 및 이의 장치 |
| US7646319B2 (en) | 2005-10-05 | 2010-01-12 | Lg Electronics Inc. | Method and apparatus for signal processing and encoding and decoding method, and apparatus therefor |
| US7672379B2 (en) | 2005-10-05 | 2010-03-02 | Lg Electronics Inc. | Audio signal processing, encoding, and decoding |
| US7696907B2 (en) | 2005-10-05 | 2010-04-13 | Lg Electronics Inc. | Method and apparatus for signal processing and encoding and decoding method, and apparatus therefor |
| US20070092086A1 (en) | 2005-10-24 | 2007-04-26 | Pang Hee S | Removing time delays in signal paths |
| US7752053B2 (en) | 2006-01-13 | 2010-07-06 | Lg Electronics Inc. | Audio signal processing using pilot based coding |
| JP4787331B2 (ja) | 2006-01-19 | 2011-10-05 | エルジー エレクトロニクス インコーポレイティド | メディア信号の処理方法及び装置 |
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| CA2637722C (en) | 2006-02-07 | 2012-06-05 | Lg Electronics Inc. | Apparatus and method for encoding/decoding signal |
| EP1987595B1 (en) | 2006-02-23 | 2012-08-15 | LG Electronics Inc. | Method and apparatus for processing an audio signal |
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| US20080235006A1 (en) | 2006-08-18 | 2008-09-25 | Lg Electronics, Inc. | Method and Apparatus for Decoding an Audio Signal |
-
1997
- 1997-02-05 JP JP09023039A patent/JP3088319B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09275544A (ja) | 1997-10-21 |
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