JP3048829B2 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

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JP3048829B2
JP3048829B2 JP6323094A JP6323094A JP3048829B2 JP 3048829 B2 JP3048829 B2 JP 3048829B2 JP 6323094 A JP6323094 A JP 6323094A JP 6323094 A JP6323094 A JP 6323094A JP 3048829 B2 JP3048829 B2 JP 3048829B2
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forming
film
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直樹 牧田
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【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、例えばアクティブマト
リクス型の画像表示装置やイメージセンサー等に利用で
き、硝子等の絶縁性基板上に設けられた薄膜トランジス
タ(TFT)を用いた半導体装置の製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is applicable to, for example, active matrix type image display devices and image sensors, and is a method of manufacturing a semiconductor device using a thin film transistor (TFT) provided on an insulating substrate such as glass. About.

【0002】[0002]

【従来の技術】上記導体膜装置としては、TFTを画素
の駆動に用いるアクティブマトリクス型液晶表示装置や
イメージセンサー等が知られている。これらの装置に用
いられるTFTには、薄膜状のシリコン半導体を用いる
のが一般的である。薄膜状のシリコン半導体としては、
非晶質シリコン(a−Si)半導体からなるものと、結
晶性を有するシリコン半導体からなるなるものとの2つ
に大別される。
2. Description of the Related Art As the conductive film device, an active matrix type liquid crystal display device and an image sensor using a TFT for driving a pixel are known. In general, a thin film silicon semiconductor is used for a TFT used in these devices. As a thin film silicon semiconductor,
The semiconductor device is roughly classified into two types: an amorphous silicon (a-Si) semiconductor; and a crystalline silicon semiconductor.

【0003】非晶質シリコン半導体は作製温度が低く、
気相法で比較的容易に作製することが可能で量産性に富
むため、最も一般的に用いられているが、導電性等の物
性が結晶性を有するシリコン半導体に比べて劣る。この
ため、今後、より高速特性を得るためには、結晶性を有
するシリコン半導体からなるTFTの作製方法に確立が
強く求められていた。尚、結晶性を有するシリコン半導
体としては、多結晶性シリコン、微結晶シリコン、結晶
成分を含む非晶質シリコン、結晶性と非晶質性の中間の
状態を有するセミアモルファスシリコン等が知られてい
る。これら結晶性を有する薄膜状のシリコン半導体を得
る方法としては、以下の方法が知られている。
An amorphous silicon semiconductor has a low production temperature,
It is most commonly used because it can be relatively easily manufactured by a vapor phase method and has high mass productivity, but its physical properties such as conductivity are inferior to those of a crystalline silicon semiconductor. Therefore, in order to obtain higher-speed characteristics, establishment of a method for manufacturing a TFT made of a silicon semiconductor having crystallinity has been strongly demanded in the future. Incidentally, as the silicon semiconductor having crystallinity, polycrystalline silicon, microcrystalline silicon, amorphous silicon containing a crystalline component, semi-amorphous silicon having an intermediate state between crystalline and amorphous, and the like are known. I have. The following method is known as a method for obtaining a thin film silicon semiconductor having such crystallinity.

【0004】(1)成膜時に結晶性を有する膜を直接成
膜する方法 (2)非晶質の半導体膜を成膜しておき、レーザー光の
エネルギーにより結晶性を有せしめる方法 (3)非晶質の半導体膜を成膜しておき、熱エネルギー
を加えることにより結晶性を有せしめる方法 しかしながら、(1)の方法では、成膜工程と同時に結
晶化が進行するので、大粒径の結晶性シリコンを得るに
はシリコン膜の厚膜化が不可欠であり、良好な半導体物
性を有する膜を基板上に全面に渡って均一に成膜するこ
とが技術上困難である。また成膜温度が600℃以上と
高いので、安価な硝子基板が使用できないというコスト
の問題があった。
(1) A method of directly forming a film having crystallinity at the time of film formation (2) A method of forming an amorphous semiconductor film in advance and imparting crystallinity by the energy of laser light (3) A method in which an amorphous semiconductor film is formed and crystallinity is imparted by applying thermal energy. However, in the method (1), since crystallization proceeds simultaneously with the film formation step, a large particle size is required. In order to obtain crystalline silicon, it is essential to increase the thickness of the silicon film, and it is technically difficult to uniformly form a film having good semiconductor properties over the entire surface of the substrate. Further, since the film formation temperature is as high as 600 ° C. or higher, there is a problem of cost that an inexpensive glass substrate cannot be used.

【0005】また、(2)の方法では、熔融して固化す
る過程の結晶化現象を利用するため、小粒径ながら粒界
が良好に処理され、高品質な結晶性シリコン膜が得られ
るが、現在最も一般的に使用されているエキシマレーザ
ーを例にとると、レーザー光の照射面積が小さくスルー
プットが低いという問題がまず有り、また大面積基板の
全面を均一に処理するにはレーザーの安定性が充分では
なく、次世代の技術という感が強い。
In the method (2), since the crystallization phenomenon in the process of melting and solidifying is used, the grain boundaries are favorably processed despite the small grain size, and a high quality crystalline silicon film can be obtained. However, the most commonly used excimer laser at present has the problem that the irradiation area of the laser beam is small and the throughput is low. The nature is not enough, and there is a strong sense of next-generation technology.

【0006】(3)の方法は、(1)及び(2)の方法
と比較すると大面積に対応できるという利点があるが、
結晶化に際し600℃以上の高温にて数十時間にわたる
加熱処理が必要である。すなわち、安価な硝子基板の使
用とスループットの向上とを考えると、加熱温度を下
げ、さらに短時間で結晶化させるという相反する問題点
を同時に解決する必要がある。また、(3)の方法で
は、固相結晶化現象を利用するため、結晶粒は基板面に
平行に拡がり数μmの粒径を持つものさえ現れるが、成
長した結晶粒同士がぶつかり合って粒界が形成されるた
め、その粒界はキャリアに対するトラップ準位として働
き、TFTの移動度を低下させる大きな原因となってい
る。
The method (3) has an advantage that it can cope with a large area as compared with the methods (1) and (2).
Heat treatment for several tens of hours at a high temperature of 600 ° C. or more is required for crystallization. That is, considering the use of an inexpensive glass substrate and the improvement of the throughput, it is necessary to simultaneously solve the conflicting problems of lowering the heating temperature and crystallizing in a shorter time. In the method (3), since the solid-phase crystallization phenomenon is used, the crystal grains spread in parallel to the substrate surface, and even those having a grain size of several μm appear, but the grown crystal grains collide with each other and become grainy. Since a field is formed, the grain boundary acts as a trap level for carriers, which is a major cause for lowering the mobility of the TFT.

【0007】そこで、上記のような様々な問題点を全て
解決するため、上記の(3)の方法に関して、結晶化に
必要な温度の低温化と処理時間の短縮を両立し、さらに
は粒界の影響を最小限に留めた結晶性シリコン薄膜の作
製方法が提案されている(特願平5−218156)。
この提案方法による場合には、結晶成長の核としてNi
等の不純物金属元素を非晶質シリコン膜に導入すること
により、結晶化初期の核生成速度とその後の核成長速度
とが飛躍的に向上され、従来考えられなかったような5
80℃以下の温度において4時間程度の熱処理で十分な
結晶性が得られる。このメカニズムは現状では明らかで
はないが、不純物金属元素を核とした結晶核発生が早期
に起こり、その後その不純物金属元素が触媒となって結
晶成長が急激に進行するものと推測している。
Therefore, in order to solve all of the various problems as described above, the method (3) described above requires both the reduction of the temperature required for crystallization and the reduction of the processing time, and furthermore, the grain boundary. There has been proposed a method for producing a crystalline silicon thin film in which the influence of the above is minimized (Japanese Patent Application No. 5-218156).
In the case of this proposed method, Ni is used as a nucleus for crystal growth.
By introducing an impurity metal element such as the above into the amorphous silicon film, the nucleation rate at the initial stage of crystallization and the subsequent nucleus growth rate are remarkably improved.
Sufficient crystallinity can be obtained by heat treatment at a temperature of 80 ° C. or less for about 4 hours. Although this mechanism is not clear at present, it is presumed that crystal nucleus generation with an impurity metal element as a nucleus occurs at an early stage, and then the impurity metal element acts as a catalyst to rapidly progress crystal growth.

【0008】また、この提案方法による場合には、基板
の一部に選択的に不純物金属元素を導入することによ
り、レーザ結晶化のように同一基板内に選択的に結晶性
シリコン膜と非晶質シリコン膜とを形成することが可能
となる。さらに、その後、熱処理を継続させると、選択
的に不純物金属元素が導入されて結晶化している部分か
ら、その周辺部の非晶質部分へと横方向(基板表面に平
行な方向)に結晶成長部分が延びる現象が起きる。この
横方向への結晶成長部分を以後ラテラル成長部と呼ぶ。
このラテラル成長部では基板と平行に針状あるいは柱状
の結晶が成長方向に沿って延びており、その成長方向に
おいて結晶粒界が存在しない。故に、このラテラル成長
部を利用してTFTのチャネル部を形成することによ
り、高性能なTFTが実現可能となる。
Further, according to the proposed method, an impurity metal element is selectively introduced into a part of a substrate, so that a crystalline silicon film and an amorphous silicon film are selectively formed in the same substrate as in laser crystallization. It is possible to form a high quality silicon film. Furthermore, when the heat treatment is continued thereafter, the crystal grows laterally (in a direction parallel to the substrate surface) from a portion where the impurity metal element is selectively introduced and crystallized to an amorphous portion around the portion. A phenomenon occurs where the part is extended. The crystal growth portion in the lateral direction is hereinafter referred to as a lateral growth portion.
In this lateral growth portion, needle-like or columnar crystals extend along the growth direction in parallel with the substrate, and no crystal grain boundaries exist in the growth direction. Therefore, by forming a channel portion of the TFT using the lateral growth portion, a high-performance TFT can be realized.

【0009】その際、図6に示したようなラテラル成長
部602に対して、ソース領域604、チャネル領域6
05およびドレイン領域606を配置することにより、
キャリアが移動する方向と結晶成長方向とが同一方向と
なり、キャリアの移動方向に結晶粒界が存在しない高移
動度TFTが実現できる。また、図7に示したようにラ
テラル成長部702に対して、ソース領域704、チャ
ネル領域705およびドレイン領域706を配置するこ
とにより、ドレイン端部の電界集中領域での粒界部分を
無くし、TFT動作時の特性劣化の原因となるドレイン
端部での粒界トラップ密度を低減することでオン・オフ
比の大きいTFTが作製可能となる。以上述べたように
特願平5−218156で提案されている技術を用いる
と、高性能TFTが得られる上に様々なニーズに応じた
TFTを同一基板上で作り分けることも可能である。
At this time, a source region 604 and a channel region 6 are formed with respect to a lateral growth portion 602 as shown in FIG.
05 and the drain region 606,
The direction in which the carrier moves is the same as the crystal growth direction, and a high mobility TFT having no crystal grain boundaries in the carrier moving direction can be realized. Further, by arranging the source region 704, the channel region 705, and the drain region 706 with respect to the lateral growth portion 702 as shown in FIG. By reducing the density of grain boundary traps at the drain end, which causes deterioration of characteristics during operation, a TFT having a large on / off ratio can be manufactured. As described above, by using the technology proposed in Japanese Patent Application No. 5-218156, a high-performance TFT can be obtained, and it is also possible to separately form TFTs according to various needs on the same substrate.

【0010】[0010]

【発明が解決しようとする課題】上記の特願5−218
156の技術は、以上述べたように非常に有効なもので
あるのは間違いない。ところで、該半導体膜の該結晶化
を助長する元素の導入部が、TFTの形成領域内に含ま
れるような形でTFTを形成した場合、該導入部がチャ
ンネル形成領域に重なると、該結晶化を助長する元素の
濃度によっては、リーク電流の原因となりTFT特性の
劣化が招来される。
SUMMARY OF THE INVENTION The above-mentioned Japanese Patent Application No. 5-218 is disclosed.
The technique of 156 is undoubtedly very effective as described above. By the way, when a TFT is formed in such a manner that an introduction portion of the element for promoting crystallization of the semiconductor film is included in a TFT formation region, the crystallization is caused when the introduction portion overlaps a channel formation region. Depending on the concentration of the element which promotes the TFT, a leak current may be caused, thereby deteriorating the TFT characteristics.

【0011】また、該導入部がソース・ドレイン領域に
重なると、ドナー或いはアクセプター元素のレーザー活
性化時にレーザー耐性が悪く、レーザー照射による半導
体膜表面荒れを引き起こしたり、コンタクトのためのス
ルーホールを該半導体膜上の絶縁膜に開口する際の耐エ
ッチャント性が悪く、該結晶化を助長する元素を導入し
ていない領域に比べて速くエッチングされてしまい、ひ
いてはコンタクト不良の原因にもなる。
If the introduction portion overlaps the source / drain regions, the laser resistance of the donor or acceptor element at the time of laser activation is poor, causing the surface of the semiconductor film to be roughened by laser irradiation or forming a through hole for contact. The etchant resistance at the time of opening in the insulating film over the semiconductor film is poor, and the etching is performed faster than in a region where the element promoting the crystallization is not introduced, which may cause a contact failure.

【0012】更に、ラテラル成長部を有効に利用して特
性の良いTFTを得るには、結晶化を助長する元素の導
入領域に対して、半導体島の形成以降のマスクアライメ
ントを、該結晶化を助長する元素の導入パターンに対し
て厳密に行う必要がある。これまでこのマスクアライメ
ントは、該結晶化を助長する元素の導入部と非導入部と
の微妙な濃淡を頼りに行なわれているため、正確なアラ
イメントが困難で、量産時に必要不可欠なオートアライ
メントも不可能であった。
Further, in order to obtain a TFT having good characteristics by effectively utilizing the lateral growth portion, mask alignment after formation of a semiconductor island is performed on a region where an element for promoting crystallization is introduced. It is necessary to perform strictly with respect to the introduction pattern of the promoting element. Until now, this mask alignment has been performed by relying on the delicate shading between the introduction part and the non-introduction part of the element that promotes the crystallization. It was impossible.

【0013】本発明は、このような従来技術の課題を解
決すべくなされたものであり、コンタクト不良やTFT
特性の劣化を防止できる半導体装置の製造方法を提供す
ることを目的とする。他の目的は、製造途中で形成する
アライメントマークを用いることにより、オートアライ
メント化に対応可能な半導体装置の製造方法を提供する
ことある。
SUMMARY OF THE INVENTION The present invention has been made to solve such problems of the prior art, and has a problem of contact failure and TFT.
It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of preventing deterioration of characteristics. Another object is, by using the alignment mark formed in the middle of production, is to provide a method for producing a corresponding semiconductor device capable to automatic alignment of.

【0014】[0014]

【0015】[0015]

【0016】[0016]

【課題を解決するための手段】 本発明の半導体装置の製
造方法は、絶縁性基板の上に、又は、基板の表面上に形
成した絶縁膜の上に、非晶質半導体膜を形成する工程
と、該非晶質半導体膜の上に、該非晶質半導体膜の結晶
化を助長する元素を選択的に該非晶質半導体膜中に導入
し、かつ、アライメントマークを形成するための開口部
を有するマスクを形成する工程と、該マスク側から、該
元素を選択的に該非晶質半導体膜中に導入して選択導入
領域を形成する工程と、該基板全体に加熱処理を行い、
該非晶質半導体膜の少なくとも一部を多結晶領域とする
工程と、該マスクを用いて該半導体膜をエッチングし、
該選択導入領域の全部又は一部を除去すると共にアライ
メントマークを該半導体膜に形成する工程と、該マスク
を除去する工程と、該アライメントマークに基づいて、
該半導体膜をエッチングし、該多結晶領域を島状に成型
する工程とを含むので、そのことにより、上記目的が達
成される。
According to a method of manufacturing a semiconductor device of the present invention, a step of forming an amorphous semiconductor film on an insulating substrate or on an insulating film formed on a surface of the substrate is provided. And, on the amorphous semiconductor film, selectively introducing an element that promotes crystallization of the amorphous semiconductor film into the amorphous semiconductor film, and having an opening for forming an alignment mark. A step of forming a mask, a step of selectively introducing the element into the amorphous semiconductor film from the mask side to form a selective introduction region, and performing a heat treatment on the entire substrate;
Forming at least a portion of the amorphous semiconductor film into a polycrystalline region, and etching the semiconductor film using the mask;
Forming on said semiconductor film alignment marks to remove the whole or part of the selected introduction region, the mask
And, based on the alignment mark,
Etching the semiconductor film and forming the polycrystalline region into an island shape, thereby achieving the above object.

【0017】この製造方法において、前記アライメント
マークに基づいて、前記半導体膜をエッチングすること
により、ゲート電極形成以降に用いる第2のアライメン
トマークを該半導体膜に形成するようにしてもよい。ま
た、前記マスクを用いたエッチングによって、ゲート電
極形成以降に用いる第2のアライメントマークを形成し
てもよい。
In this manufacturing method, the semiconductor film is etched based on the alignment mark.
Accordingly, the second alignment mark used after the formation of the gate electrode may be formed on the semiconductor film . Further, a second alignment mark used after the formation of the gate electrode may be formed by etching using the mask.

【0018】本発明の半導体装置の製造方法は、絶縁性
基板の上に、又は、基板の表面上に形成した絶縁膜の上
に、非晶質半導体膜を形成する工程と、該非晶質半導体
膜の上に、該非晶質半導体膜の結晶化を助長する元素を
選択的に該非晶質半導体膜中に導入し、かつ、アライメ
ントマークを形成するための開口部を有するマスクを形
成する工程と、該マスク側から該元素を選択的に該非晶
質半導体膜中に導入して選択導入領域を形成する工程
と、該基板全体に加熱処理を行い、該非晶質半導体膜の
少なくとも一部を多結晶領域とする工程と、該マスクの
該開口部を用いて、該選択導入領域を除去すると共に該
多結晶領域を島状に成型し、かつ、ゲート電極形成以降
に用いる第2のアライメントマークを該半導体膜に形成
する工程とを含むので、そのことにより上記目的が達成
される。
According to the method of manufacturing a semiconductor device of the present invention, a step of forming an amorphous semiconductor film on an insulating substrate or on an insulating film formed on a surface of the substrate; A step of selectively introducing, on the film, an element that promotes crystallization of the amorphous semiconductor film into the amorphous semiconductor film, and forming a mask having an opening for forming an alignment mark; Forming a selective introduction region by selectively introducing the element into the amorphous semiconductor film from the mask side; and performing heat treatment on the entire substrate to reduce at least a part of the amorphous semiconductor film. Forming a crystalline region, removing the selective introduction region using the opening of the mask, molding the polycrystalline region into an island shape, and forming a second alignment mark used after the gate electrode is formed. Forming on the semiconductor film. The object can be achieved.

【0019】本発明の半導体装置の製造方法は、絶縁性
基板の上に、又は、基板の表面上に形成した絶縁膜の上
に、非晶質半導体膜を形成する工程と、該非晶質半導体
膜の上に、該非晶質半導体膜の結晶化を助長する元素を
選択的に該非晶質半導体膜中に導入し、かつ、アライメ
ントマークを形成するための開口部を有するマスクを形
成する工程と、該マスク側から該元素を選択的に該非晶
質半導体膜中に導入し選択導入領域を形成する工程と、
該基板全体に加熱処理を行うことにより、該非晶質半導
体膜の少なくとも一部を多結晶領域とするとともに、ア
ライメントマークを形成する工程と、該マスクを除去す
工程と、少なくとも該アライメントマーク付近の領域
を光エネルギーを用いて照射し、該アライメントマーク
を顕在化する工程と、該顕在化したアライメントマーク
に基づいて、該半導体膜をエッチングし、該多結晶領域
を島状に成型する工程とを含むので、そのことにより上
記目的が達成される。
According to the method of manufacturing a semiconductor device of the present invention, a step of forming an amorphous semiconductor film on an insulating substrate or on an insulating film formed on the surface of the substrate; A step of selectively introducing, on the film, an element that promotes crystallization of the amorphous semiconductor film into the amorphous semiconductor film, and forming a mask having an opening for forming an alignment mark; Forming a selective introduction region by selectively introducing the element from the mask side into the amorphous semiconductor film;
By performing heat treatment on the entire substrate, with at least a portion of the amorphous semiconductor film is a polycrystalline region, A
Forming a alignment mark and removing the mask.
That a step is irradiated with light energy region near at least the alignment mark, a step of manifest the alignment mark, based on the alignment marks該顕localization, etching the semiconductor film, polycrystalline And the step of molding the region into an island shape, thereby achieving the above object.

【0020】この製造方法において、前記顕在化したア
ライメントマークに基づいて、前記半導体膜をエッチン
グすることにより、ゲート電極形成以降に用いる第2の
アライメントマークを該半導体膜に形成してもよい。
In this manufacturing method, the semiconductor film is etched based on the exposed alignment mark.
In this case, a second alignment mark used after the formation of the gate electrode may be formed on the semiconductor film .

【0021】本発明の半導体装置の製造方法において
は、前記半導体膜の結晶粒の成長方向と薄膜トランジス
タの導電方向とが概略平行となるように、薄膜トランジ
スタを配置するのがよい。
In the method of manufacturing a semiconductor device according to the present invention, the thin film transistors are preferably arranged so that the growth direction of the crystal grains of the semiconductor film is substantially parallel to the conduction direction of the thin film transistors.

【0022】また、本発明の半導体装置の製造方法にお
いては、前記半導体膜の結晶粒の成長方向と薄膜トラン
ジスタの導電方向とが概略垂直となるように、薄膜トラ
ンジスタを配置するのがよい。
In the method of manufacturing a semiconductor device according to the present invention, it is preferable that the thin film transistors are arranged such that the growth direction of the crystal grains of the semiconductor film is substantially perpendicular to the conduction direction of the thin film transistors.

【0023】また、本発明の半導体装置の製造方法にお
いては、前記元素として、Ni、Co、Pd、Pt、F
e、Cu、Ag、Au、In、Sn、P、As、Sbの
うちの少なくとも一種類を用いるのがよい。
Further, in the method for manufacturing a semiconductor device according to the present invention, Ni, Co, Pd, Pt, F
It is preferable to use at least one of e, Cu, Ag, Au, In, Sn, P, As, and Sb.

【0024】また、本発明の半導体装置の製造方法にお
いては、前記元素の導入濃度を1×1018atoms/
cm3〜1×1020atoms/cm3の間とするのがよ
い。
In the method of manufacturing a semiconductor device according to the present invention, the concentration of the element introduced may be 1 × 10 18 atoms / s.
The density is preferably between cm 3 and 1 × 10 20 atoms / cm 3 .

【0025】[0025]

【作用】本発明にあっては、半導体膜の結晶化を助長す
る元素の選択導入領域とTFTの形成領域とが重ならな
い配置とする。これにより、結晶化を助長する元素の選
択導入領域で発生するTFT特性の劣化を回避すること
が可能となる。また、選択導入領域とTFTの形成領域
とが重ならず、かつ、多結晶領域の結晶成長端部内側に
配置とする。これにより、TFTのドレイン領域端部で
の粒界トラップ密度を低減でき、コンタクト不良を防止
できる。
According to the present invention, a region for selectively introducing an element for promoting crystallization of a semiconductor film and a region for forming a TFT are arranged so as not to overlap. This makes it possible to avoid degradation of the TFT characteristics that occurs in the selective introduction region of the element that promotes crystallization. In addition, the selective introduction region and the TFT formation region do not overlap, and are arranged inside the crystal growth end of the polycrystalline region. As a result, the density of grain boundary traps at the end of the drain region of the TFT can be reduced, and a contact failure can be prevented.

【0026】本発明方法にあっては、結晶化を助長する
元素を選択的に半導体膜に導入し、かつ、アライメント
マークを形成するための開口部を有するマスクに基づい
て、半導体層にマスクアライメントの基準となるアライ
メントマークを形成するため、ラテラル成長部分とTF
T形成部分とのアライメントを正確に行うことが可能と
なる。
According to the method of the present invention, an element for promoting crystallization is selectively introduced into the semiconductor film, and a mask alignment is formed on the semiconductor layer based on a mask having an opening for forming an alignment mark. In order to form an alignment mark that is a reference for
Alignment with the T-formed portion can be performed accurately.

【0027】また、本発明方法にあっては、ラテラル成
長部分とTFT形成部分とのアライメントを正確に行う
ためのアライメントマークは、マスクの開口部に基づい
て形成できる。また、上記アライメントマークを形成す
るためのアライメントマークが半導体膜上で他の部分と
面一であって境界が不明瞭の場合には、光エネルギー照
射により顕在化させることができる。
In the method of the present invention, an alignment mark for accurately aligning the laterally grown portion with the TFT forming portion can be formed based on the opening of the mask. Further, when the alignment mark for forming the alignment mark is flush with other portions on the semiconductor film and the boundary is not clear, the alignment mark can be exposed by light energy irradiation.

【0028】また、本発明方法にあっては、半導体膜の
形状加工を行うことによって、量産化時に必要不可欠な
フォトリソグラフィー工程でのオートアライメントが可
能となる。
In the method of the present invention, by performing the shape processing of the semiconductor film, it becomes possible to perform auto alignment in a photolithography step which is indispensable in mass production.

【0029】本発明方法にあっては、前記半導体膜の結
晶粒の成長方向と薄膜トランジスタの導電方向とが概略
平行となるように薄膜トランジスタを配置した場合に
は、高移動度TFTが実現できる。また、前記半導体膜
の結晶粒の成長方向と薄膜トランジスタの導電方向とが
概略垂直となるように薄膜トランジスタを配置した場合
には、ドレイン領域端部での粒界トラップ密度を低減で
きる。
In the method of the present invention, a high mobility TFT can be realized when the thin film transistors are arranged so that the growth direction of the crystal grains of the semiconductor film and the conduction direction of the thin film transistors are substantially parallel. When the thin film transistors are arranged such that the growth direction of the crystal grains of the semiconductor film is substantially perpendicular to the conduction direction of the thin film transistors, the grain boundary trap density at the end of the drain region can be reduced.

【0030】また、本発明方法にあっては、前記元素と
して、Ni、Co、Pd、Pt、Fe、Cu、Ag、A
u、In、Sn、P、As、Sbのうちの少なくとも一
種類を用いる場合には、前記半導体膜の多結晶化を行う
加熱処理において処理温度を低温化し、硝子基板の使用
が可能となる点で好ましい。
Further, in the method of the present invention, Ni, Co, Pd, Pt, Fe, Cu, Ag, A
When at least one of u, In, Sn, P, As, and Sb is used, the processing temperature is lowered in the heat treatment for polycrystallizing the semiconductor film, and the glass substrate can be used. Is preferred.

【0031】また、本発明方法にあっては、前記元素の
導入濃度を1×1018atoms/cm3〜1×1020
atoms/cm3の間とする場合には、ラテラル成長
部分を利用してTFTを作製するのに十分な結晶成長距
離を確保し、且つ、前記元素の半導体膜中への過剰な導
入に伴うTFT特性劣化の要因が排除できるという点で
好ましい。
In the method of the present invention, the concentration of the element introduced is set to 1 × 10 18 atoms / cm 3 to 1 × 10 20.
When the thickness is between atoms / cm 3 , a crystal growth distance sufficient for fabricating a TFT using a laterally grown portion is secured, and the TFT accompanying the excessive introduction of the element into a semiconductor film is used. This is preferable in that the cause of characteristic deterioration can be eliminated.

【0032】[0032]

【実施例】以下に、本発明の実施例を具体的に説明す
る。
Embodiments of the present invention will be described below in detail.

【0033】(実施例1)図1は、本発明にかかる半導
体装置の構成を示す平面図である。この半導体装置にお
いては、図示しない基板の表面上に形成した絶縁膜(図
示せず)の上に、少なくとも一部が多結晶領域102と
なった半導体膜が形成されている。該多結晶領域102
は、該多結晶領域102よりも狭く、かつ、非晶質半導
体膜の結晶化を助長する元素が選択的に導入された選択
導入領域101を成長(ラテラル成長)させることによ
り得られている。なお、多結晶領域102の端は、ラテ
ラル成長の成長端部103となっている。
Embodiment 1 FIG. 1 is a plan view showing a configuration of a semiconductor device according to the present invention. In this semiconductor device, a semiconductor film at least a part of which is a polycrystalline region 102 is formed on an insulating film (not shown) formed on a surface of a substrate (not shown). The polycrystalline region 102
Is obtained by growing (lateral growth) a selective introduction region 101 which is narrower than the polycrystalline region 102 and into which an element which promotes crystallization of the amorphous semiconductor film is selectively introduced. Note that the end of the polycrystalline region 102 is a growth end 103 for lateral growth.

【0034】また、該多結晶領域102を用いてTFT
が形成されるTFT作製領域104は、該選択導入領域
101と重ならない配置構成となっている。
Further, using the polycrystalline region 102, a TFT
Are formed so as not to overlap with the selective introduction region 101.

【0035】このような構成とした場合には、TFT作
製領域104を成長端部103が一部横切るが、TFT
のソース領域やドレイン領域の位置を配慮することによ
り、高移動度TFTを作製することが可能となる。
In the case of such a configuration, the growth end portion 103 partially crosses the TFT production region 104,
By considering the positions of the source region and the drain region, a high mobility TFT can be manufactured.

【0036】なお、本実施例では半導体膜を基板の表面
上に形成した絶縁膜の上に形成したが、半導体膜の形成
はこれに限らず、絶縁性基板の上に直接に又は、絶縁性
基板の上に更に絶縁膜を形成して設けるようにしてもよ
い。
In this embodiment, the semiconductor film is formed on the insulating film formed on the surface of the substrate. However, the formation of the semiconductor film is not limited to this, either directly on the insulating substrate or on the insulating substrate. An insulating film may be further formed on the substrate.

【0037】(実施例2)図2は、本発明にかかる半導
体装置の構成を示す平面図である。この半導体装置にお
いては、図示しない基板の表面上に形成した絶縁膜(図
示せず)の上に、少なくとも一部が多結晶領域202と
なった半導体膜が形成されている。該多結晶領域202
は、該多結晶領域202よりも狭く、かつ、非晶質半導
体膜の結晶化を助長する元素が選択的に導入された選択
導入領域201を成長(ラテラル成長)させることによ
り得られている。なお、多結晶領域202の端は、ラテ
ラル成長の成長端部203となっている。
Embodiment 2 FIG. 2 is a plan view showing a configuration of a semiconductor device according to the present invention. In this semiconductor device, a semiconductor film at least a part of which is a polycrystalline region 202 is formed on an insulating film (not shown) formed on a surface of a substrate (not shown). The polycrystalline region 202
Is obtained by growing (laterally growing) a selective introduction region 201 which is narrower than the polycrystalline region 202 and into which an element which promotes crystallization of the amorphous semiconductor film is selectively introduced. Note that the end of the polycrystalline region 202 is a growth end 203 for lateral growth.

【0038】また、該多結晶領域202を用いてTFT
が形成されるTFT作製領域204は、該選択導入領域
201と該TFT作製領域204とが重ならず、かつ、
ラテラル成長の成長端部203よりも内側に配置した構
成となっている。
Further, using the polycrystalline region 202, a TFT
Is formed, the selective introduction region 201 and the TFT production region 204 do not overlap, and
The configuration is such that it is disposed inside the growth end 203 of the lateral growth.

【0039】このような構成とした場合には、TFT作
製領域204を成長端部203が横切ることがなく、よ
ってTFTの作製位置を配慮することなしに、高移動度
TFTや、オン・オフ比の大きいTFTを、ニーズに応
じて作製することが可能となる。
In the case of such a configuration, the growth end portion 203 does not cross the TFT production region 204, so that the high mobility TFT and the on / off ratio can be obtained without considering the TFT production position. Can be manufactured according to needs.

【0040】なお、本実施例では半導体膜を基板の表面
上に形成した絶縁膜の上に形成したが、半導体膜の形成
はこれに限らず、絶縁性基板の上に直接に又は、絶縁性
基板の上に更に絶縁膜を形成して設けるようにしてもよ
い。このことは、以下の各実施例においても同様であ
る。
In this embodiment, the semiconductor film is formed on the insulating film formed on the surface of the substrate. However, the formation of the semiconductor film is not limited to this. An insulating film may be further formed on the substrate. This is the same in each of the following embodiments.

【0041】(実施例3)図3は、本発明に係る半導体
装置の製造方法を示す工程図である。以下、図にしたが
って工程の説明を行う。まず、図3(a)に示すよう
に、絶縁基板、例えばガラス基板の表面を洗浄後、その
基板上にベースコート膜301として二酸化シリコンを
スパッタリング装置を用いて厚さ100nm程度堆積さ
せる。このベースコート膜301の必要膜厚は、基板の
表面状態によって異なり、十分に平坦で、且つナトリウ
ムイオン等の半導体特性に悪影響を与えるイオンの濃度
が十分に低い基板であれば、省略することも可能であ
り、逆に表面の状態が、傷や凹凸の激しいものであれば
上記の膜厚よりも厚く堆積させる必要がある。
(Embodiment 3) FIG. 3 is a process chart showing a method of manufacturing a semiconductor device according to the present invention. Hereinafter, the steps will be described with reference to the drawings. First, as shown in FIG. 3A, after cleaning the surface of an insulating substrate, for example, a glass substrate, silicon dioxide is deposited as a base coat film 301 to a thickness of about 100 nm on the substrate using a sputtering apparatus. The required thickness of the base coat film 301 depends on the surface condition of the substrate, and may be omitted if the substrate is sufficiently flat and has a sufficiently low concentration of ions that adversely affect semiconductor characteristics such as sodium ions. On the other hand, if the surface condition has severe scratches and irregularities, it is necessary to deposit the film thicker than the above film thickness.

【0042】次に、図3(b)に示すように、ベースコ
ート膜301の上に、例えば化学的気相成長法(CVD
法)やスパッタリング法を用いて、非晶質シリコン膜3
02を100nm程度の厚さに堆積させる。
Next, as shown in FIG. 3B, on the base coat film 301, for example, chemical vapor deposition (CVD)
Method) or sputtering method to form an amorphous silicon film 3
02 is deposited to a thickness of about 100 nm.

【0043】次に、図3(c)に示すように、非晶質シ
リコン膜302上に、このシリコン膜の結晶化を助長す
る元素を選択的に導入し、かつ、アライメントマークを
形成するための開口部を有するマスク303を二酸化シ
リコン等を用いて形成する。このとき、マスク303の
開口部は、該結晶化を助長する元素を選択的に導入する
選択導入領域304と後述するアライメントマークを形
成するための部分305との上を覆わないようにする。
Next, as shown in FIG. 3C, an element for promoting the crystallization of the silicon film is selectively introduced onto the amorphous silicon film 302 and an alignment mark is formed. Is formed using silicon dioxide or the like. At this time, the opening of the mask 303 does not cover the selective introduction region 304 for selectively introducing the element that promotes the crystallization and the portion 305 for forming an alignment mark described later.

【0044】次に、図3(d)に示すように、この状態
で、例えば蒸着、スパッタ、プラズマ処理、溶液塗布な
どの方法を用いて非晶質シリコン膜302中に該結晶化
を助長する元素を導入する。これにより、上記選択導入
領域304と部分305とに相当する非晶質シリコン膜
302部分に、該結晶化を助長する元素の被導入領域3
06、307が形成される。
Next, as shown in FIG. 3D, in this state, the crystallization is promoted in the amorphous silicon film 302 by using a method such as vapor deposition, sputtering, plasma treatment, or solution coating. Introduce the element. As a result, in the amorphous silicon film 302 corresponding to the selective introduction region 304 and the portion 305, the region 3 to which the element promoting the crystallization is introduced.
06 and 307 are formed.

【0045】次に、この状態で基板全体を加熱処理する
と、被導入領域306、307においてまず多結晶化が
起こる。さらに加熱処理を続けると、図3(e)におい
て308に矢印で示したように、被導入領域306、3
07から外側に向かって基板表面に対し概略平行な方向
に多結晶化が進んで行く。十分に加熱処理を行うと、図
3(f)に示すように、基板表面に対し概略平行な方向
に多結晶化が進行した多結晶化領域310と、結晶成長
端にあって多結晶化領域310と比較して該結晶化を助
長する元素の濃度の高い領域309が形成される。実際
の該結晶化を助長する元素の濃度は、領域309が1×
1019〜1×1020atoms/cm3程度、領域31
0が1×1018atoms/cm3程度である。
Next, when the entire substrate is subjected to a heat treatment in this state, polycrystallization first occurs in the regions to be introduced 306 and 307. When the heat treatment is further continued, as shown by arrows in 308 in FIG.
Polycrystallization proceeds from 07 to the outside in a direction substantially parallel to the substrate surface. When the heat treatment is sufficiently performed, as shown in FIG. 3F, a polycrystallized region 310 in which polycrystallization has progressed in a direction substantially parallel to the substrate surface, and a polycrystallized region at the crystal growth end. A region 309 where the concentration of the element promoting the crystallization is higher than that of the region 310 is formed. The actual concentration of the element promoting the crystallization is such that the region 309 is 1 ×
10 19 -1 × 10 20 atoms / cm 3 , area 31
0 is about 1 × 10 18 atoms / cm 3 .

【0046】次に、加熱処理終了後、図3(g)に示す
ようにドライエッチングにより結晶化したシリコン膜3
02のエッチングを行う。このエッチングによって、シ
リコン膜302の選択導入領域304及びアライメント
マークを形成するための部分305に相当する部分が除
去され、該シリコン膜302にアライメントマークAが
形成される。なお、これ以降のマスクアライメントを、
該アライメントマークAを用いて行うことにより、選択
導入用マスク303をファーストマスクとすることがで
きる。尚、本実施例においては、選択導入用マスク30
3を用いてのエッチングを該シリコン膜302を完全に
抜き切るまで行っているが、以後のマスクアライメント
が容易に行えるレベルまでエッチングすれば、特にそれ
以上のエッチング処理を行う必要はない。
Next, after the completion of the heat treatment, the silicon film 3 crystallized by dry etching as shown in FIG.
02 is performed. By this etching, a portion corresponding to the selective introduction region 304 of the silicon film 302 and a portion 305 for forming an alignment mark is removed, and an alignment mark A is formed in the silicon film 302. In addition, the subsequent mask alignment
By using the alignment mark A, the selective introduction mask 303 can be used as a first mask. In this embodiment, the selective introduction mask 30 is used.
The etching using 3 is performed until the silicon film 302 is completely removed. However, if the etching is performed to such a level that the subsequent mask alignment can be easily performed, it is not necessary to perform any further etching treatment.

【0047】次に、図3(h)に示すように、該選択導
入用マスク303を取り除き、シリコン膜302の上
に、先に形成したアライメントマークAを用いて、該シ
リコン膜302の島状化及び、ゲート電極形成以降のマ
スクアライメントに用いるアライメントマークの形成の
ためのレジストパターン311を形成する。
Next, as shown in FIG. 3 (h), the selective introduction mask 303 is removed, and an island-shaped silicon film 302 is formed on the silicon film 302 by using the alignment mark A previously formed. And a resist pattern 311 for forming an alignment mark used for mask alignment after the formation of the gate electrode.

【0048】次に、図3(i)に示すように、エッチン
グを行って島状のシリコン膜302とゲート電極形成以
降のマスクアライメントに用いるアライメントマーク3
12を形成する。このとき、島状のシリコン膜302
は、図3(h)及び図3(i)に示したように、既にエ
ッチングされている領域、結晶成長端部の元素濃度の高
い領域309及び、結晶化の進行していない領域を避け
て形成する。尚、本実施例においては、アライメントマ
ーク312をアライメントマークAを用いて形成してい
るが、選択導入用マスク303のパターンを用いて形成
しても何ら問題は生じない。
Next, as shown in FIG. 3I, etching is performed to form an island-shaped silicon film 302 and an alignment mark 3 used for mask alignment after the gate electrode is formed.
12 is formed. At this time, the island-shaped silicon film 302
As shown in FIG. 3 (h) and FIG. 3 (i), avoid a region which has already been etched, a region 309 having a high element concentration at the crystal growth end, and a region where crystallization has not progressed. Form. In the present embodiment, the alignment mark 312 is formed using the alignment mark A. However, no problem occurs even if the alignment mark 312 is formed using the pattern of the selective introduction mask 303.

【0049】次に、図3(j)に示すように、基板の上
表面全体をゲート絶縁膜として使用する膜313で覆っ
た後、図3(k)に示すように、TFTのゲート電極3
14を形成する。
Next, as shown in FIG. 3J, the entire upper surface of the substrate is covered with a film 313 used as a gate insulating film, and then, as shown in FIG.
14 is formed.

【0050】次に、この状態で、基板上方よりリンに代
表されるV族の元素又は、ボロンに代表されるIIIの元
素のうちの1つの元素315を、図3(l)に示すよう
に、ゲート電極314をマスクとして自己整合的に、島
状化したシリコン膜302のゲート電極314と重なら
ない領域に導入する。図中の領域316は、元素315
の導入によってn型又はp型の性質をもったシリコン領
域を示し、この領域がTFTのソース・ドレイン領域と
なる。
Next, in this state, one element 315 of the group V element represented by phosphorus or the III element represented by boron is added from above the substrate as shown in FIG. Then, the gate electrode 314 is introduced in a self-aligned manner into a region of the island-shaped silicon film 302 which does not overlap with the gate electrode 314 using the gate electrode 314 as a mask. A region 316 in FIG.
Indicates a silicon region having n-type or p-type characteristics, and this region becomes a source / drain region of the TFT.

【0051】次に、図3(m)に示すように、基板の上
表面全体を層間絶縁膜317で覆い、図3(n)に示す
ように、TFTのソース・ドレイン領域の上方の層間絶
縁膜317に貫通孔318を設ける。
Next, as shown in FIG. 3 (m), the entire upper surface of the substrate is covered with an interlayer insulating film 317, and as shown in FIG. 3 (n), the interlayer insulating film above the source / drain regions of the TFT is formed. A through hole 318 is provided in the film 317.

【0052】最後に、図3(o)に示すように、該貫通
孔318に一部充填して層間絶縁膜317の上にソース
・ドレイン電極319を形成してTFTが完成する。
Finally, as shown in FIG. 3 (o), the through holes 318 are partially filled to form source / drain electrodes 319 on the interlayer insulating film 317, thereby completing the TFT.

【0053】したがって、本実施例においては、選択導
入領域304の全部がエッチングにより除去されるの
で、半導体膜302を用いて形成されるTFTと選択導
入領域304とが重なることはない。なお、TFTと選
択導入領域304とが重ならないようにできれば、エッ
チングにより除去される部分は一部でもよい。例えば、
選択導入領域304のTFT形成側をエッチングすれ
ば、選択導入領域304のアライメントマーク312側
部分は残っていても支障ない。
Therefore, in this embodiment, since the entire selection introduction region 304 is removed by etching, the TFT formed using the semiconductor film 302 does not overlap with the selection introduction region 304. If the TFT and the selective introduction region 304 can be prevented from overlapping, a portion removed by etching may be a part. For example,
If the TFT formation side of the selective introduction region 304 is etched, there is no problem even if the alignment mark 312 side portion of the selective introduction region 304 remains.

【0054】また、アライメントマークAを使用するこ
とにより、TFT形成領域から領域309を除去でき
る。
Further, by using the alignment mark A, the region 309 can be removed from the TFT forming region.

【0055】更に、アライメントマークAに基づいてア
ライメントマーク312を形成し、このアライメントマ
ーク312に基づいてTFTが形成されるので、TFT
形成領域と選択導入領域304とが重なることはない。
Further, an alignment mark 312 is formed based on the alignment mark A, and a TFT is formed based on the alignment mark 312.
The formation region and the selective introduction region 304 do not overlap.

【0056】(実施例4)図4は、本発明に係る半導体
装置の製造方法の他の実施例を示す工程図である。以
下、図にしたがって工程の説明を行う。まず、図4
(a)に示すように、絶縁基板、例えばガラス基板の表
面を洗浄後、その基板上にベースコート膜401として
二酸化シリコンをスパッタリング装置を用いて厚さ10
0nm程度堆積させる。このベースコート膜401の必
要膜厚は、基板の表面状態によって異なり、十分に平坦
で、且つナトリウムイオン等の半導体特性に悪影響を与
えるイオンの濃度が低い基板であれば、省略することも
可能であり、逆に表面の状態が、傷や凹凸の激しいもの
であれば上記の膜厚よりも厚く堆積させる必要がある。
(Embodiment 4) FIG. 4 is a process chart showing another embodiment of a method of manufacturing a semiconductor device according to the present invention. Hereinafter, the steps will be described with reference to the drawings. First, FIG.
As shown in (a), after cleaning the surface of an insulating substrate, for example, a glass substrate, silicon dioxide is used as a base coat film 401 on the substrate with a thickness of 10 using a sputtering apparatus.
Deposit about 0 nm. The required thickness of the base coat film 401 depends on the surface condition of the substrate, and may be omitted if the substrate is sufficiently flat and has a low concentration of ions that adversely affect semiconductor characteristics such as sodium ions. Conversely, if the surface condition is severe with scratches and irregularities, it is necessary to deposit the film thicker than the above film thickness.

【0057】次に、図4(b)に示すように、ベースコ
ート膜401の上に、例えば化学的気相成長法(CVD
法)やスパッタリング法を用いて非晶質シリコン膜40
2を100nm程度の厚さに堆積させる。
Next, as shown in FIG. 4B, on the base coat film 401, for example, chemical vapor deposition (CVD)
Method) or a sputtering method to form an amorphous silicon film 40.
2 is deposited to a thickness of about 100 nm.

【0058】次に、図4(c)に示すように、非晶質シ
リコン膜402上にシリコン膜の結晶化を助長する元素
を選択的に導入し、かつ、アライメントマークを形成す
るための開口部を有するマスク403を二酸化シリコン
等を用いて形成する。このとき、マスク403の開口部
は該結晶化を助長する元素を選択的に導入する選択導入
領域404と、アライメントマークを形成するための部
分405との上を覆わないようにする。
Then, as shown in FIG. 4C, an element for promoting crystallization of the silicon film is selectively introduced onto the amorphous silicon film 402, and an opening for forming an alignment mark is formed. A mask 403 having a portion is formed using silicon dioxide or the like. At this time, the opening of the mask 403 does not cover the selective introduction region 404 for selectively introducing the element promoting the crystallization and the portion 405 for forming the alignment mark.

【0059】次に、図4(d)に示すように、この状態
で蒸着、スパッタ、プラズマ処理、溶液塗布などの方法
を用いて非晶質シリコン膜402中に該結晶化を助長す
る元素を導入する。これにより、上記選択導入領域40
4と部分405とに相当する非晶質シリコン膜402部
分に、該結晶化を助長する元素の被導入領域406、4
07が形成される。
Next, as shown in FIG. 4D, in this state, an element which promotes the crystallization is placed in the amorphous silicon film 402 by using a method such as vapor deposition, sputtering, plasma treatment, or solution coating. Introduce. Thereby, the selective introduction area 40
In the amorphous silicon film 402 corresponding to the region 4 and the region 405, regions 406, 4
07 is formed.

【0060】次に、この状態で基板全体を加熱処理する
と、被導入領域406、407においてまず多結晶化が
起こり、さらに加熱処理を続けると、図4(e)におい
て408に矢印で示すように、被導入領域406、40
7から外側に向かって基板表面に対し概略平行な方向に
多結晶化が進行して行く。十分に加熱処理を行うと、図
4(f)に示すように、基板表面に対し概略平行な方向
に多結晶化が進行した多結晶化領域410と、結晶成長
端にあって多結晶化領域410と比較して該結晶化を助
長する元素の濃度の高い領域409が形成される。実際
の該結晶化を助長する元素の濃度は、領域409が1×
1019〜1×1020atoms/cm3程度、領域41
0が1×1018atoms/cm3程度である。
Next, when the entire substrate is heat-treated in this state, polycrystallization first occurs in the regions to be introduced 406 and 407, and when the heat treatment is further continued, as shown by an arrow in 408 in FIG. , Introduction region 406, 40
The polycrystallization proceeds from 7 toward the outside in a direction substantially parallel to the substrate surface. When the heat treatment is sufficiently performed, as shown in FIG. 4F, a polycrystallized region 410 where polycrystallization has progressed in a direction substantially parallel to the substrate surface, and a polycrystallized region at the crystal growth end. A region 409 where the concentration of the element promoting the crystallization is higher than that of the region 410 is formed. The actual concentration of the element promoting the crystallization is such that the region 409 is 1 ×
10 19 -1 × 10 20 atoms / cm 3 , area 41
0 is about 1 × 10 18 atoms / cm 3 .

【0061】次に、加熱処理終了後、図4(g)に示す
ように、マスク403により形成されたアライメントマ
ークを形成するための部分405を用いて、シリコン膜
402の島状化およびゲート電極形成以降のマスクアラ
イメントに用いるアライメントマークの形成のためのレ
ジストパターン411を形成する。
Next, after the completion of the heat treatment, as shown in FIG. 4G, the silicon film 402 is formed into islands and the gate electrode is formed by using the portion 405 for forming an alignment mark formed by the mask 403. A resist pattern 411 for forming an alignment mark used for mask alignment after the formation is formed.

【0062】次に、図4(h)に示すように、このレジ
ストパターン411を用いて、マスク403及び、シリ
コン膜402をエッチングする。これにより得られる島
状のシリコン膜402は、選択導入領域404、元素濃
度の高い領域409及び結晶化の進行していない領域を
避けるように形成する。このとき、アライメントマーク
Aの他に、ゲート電極形成以後のフォートリソグラフィ
ー工程のためのアライメントマーク412もシリコン膜
に形成する。これ以降のマスクアライメントを、該シリ
コン膜402に形成されたアライメントマークA又は4
12を用いて行うことにより、マスク403をファース
トマスクとすることができる。尚本実施例においては、
ゲート電極形成以降のマスクアライメントに用いるため
のアライメントマーク412を該シリコン膜402の島
状化の為のレジストパターン411を用いて形成してい
るが、マスク403のパターンを用いて形成しても何ら
問題は生じない。
Next, as shown in FIG. 4H, using the resist pattern 411, the mask 403 and the silicon film 402 are etched. The resulting island-shaped silicon film 402 is formed so as to avoid the selective introduction region 404, the region 409 having a high element concentration, and the region where crystallization has not progressed. At this time, in addition to the alignment mark A, an alignment mark 412 for the fort lithography process after the formation of the gate electrode is also formed on the silicon film. Subsequent mask alignment is performed using the alignment marks A or 4 formed on the silicon film 402.
12, the mask 403 can be used as a first mask. In this embodiment,
Although the alignment mark 412 for use in mask alignment after the formation of the gate electrode is formed using the resist pattern 411 for forming the silicon film 402 into an island shape, the alignment mark 412 may be formed using the pattern of the mask 403. No problem.

【0063】次に、図4(i)に示すように、レジスト
パターン411及びマスク403を取り除く。
Next, as shown in FIG. 4I, the resist pattern 411 and the mask 403 are removed.

【0064】次に、図4(j)に示すように、基板の上
表面全体をゲート絶縁膜として使用する膜413で覆っ
た後、図4(k)に示すように、TFTのゲート電極4
14を形成する。
Next, as shown in FIG. 4J, the entire upper surface of the substrate is covered with a film 413 used as a gate insulating film, and then, as shown in FIG.
14 is formed.

【0065】次に、この状態で、基板上方よりリンに代
表されるV族の元素又は、ボロンに代表されるIII族の
元素のうちの一つの元素415を、図4(l)に示すよ
うに、ゲート電極414をマスクとして自己整合的に、
島状化したシリコン膜402のゲート電極414と重な
らない領域に導入する。図中、領域416は、元素41
5の導入によってn型又はp型の性質をもったシリコン
領域を示し、この領域が、TFTのソース・ドレイン領
域となる。
Next, in this state, one element 415 of a group V element represented by phosphorus or a group III element represented by boron is placed from above the substrate as shown in FIG. Then, in a self-aligned manner using the gate electrode 414 as a mask,
It is introduced into a region of the island-shaped silicon film 402 which does not overlap with the gate electrode 414. In the figure, the region 416 is the element 41
5 indicates a silicon region having n-type or p-type characteristics by introducing 5, and this region becomes a source / drain region of the TFT.

【0066】次に、図4(m)に示すように、基板の上
表面全体を層間絶縁膜417で覆い、図4(n)に示す
ように、TFTのソース・ドレイン領域の上方の層間絶
縁膜417に貫通孔418を設ける。
Next, as shown in FIG. 4 (m), the entire upper surface of the substrate is covered with an interlayer insulating film 417, and as shown in FIG. 4 (n), the interlayer insulating film above the source / drain regions of the TFT is formed. A through hole 418 is provided in the film 417.

【0067】最後に、図4(o)に示すように、該貫通
孔419に一部充填して層間絶縁膜417の上にソース
・ドレイン電極419を形成してTFTが完成する。
Finally, as shown in FIG. 4 (o), the through holes 419 are partially filled to form source / drain electrodes 419 on the interlayer insulating film 417, thereby completing the TFT.

【0068】したがって、本実施例においては、選択導
入領域404の全部がエッチングにより除去されるの
で、半導体膜402を用いて形成されるTFTと選択導
入領域404とが重なることはない。なお、TFTと選
択導入領域404とが重ならないようにできれば、エッ
チングにより除去される部分は一部でもよい。例えば、
選択導入領域404のTFT形成側をエッチングすれ
ば、選択導入領域404のアライメントマーク412側
部分は残っていても支障ない。
Therefore, in this embodiment, the entirety of the selective introduction region 404 is removed by etching, so that the TFT formed by using the semiconductor film 402 does not overlap with the selective introduction region 404. Note that if the TFT and the selective introduction region 404 can be prevented from overlapping, a portion removed by etching may be a part. For example,
If the TFT forming side of the selective introduction region 404 is etched, there is no problem even if the alignment mark 412 side portion of the selective introduction region 404 remains.

【0069】また、アライメントマークAを使用するこ
とにより、TFT形成領域から領域409を除去でき
る。
Further, by using the alignment mark A, the region 409 can be removed from the TFT forming region.

【0070】更に、アライメントマークAに基づいてア
ライメントマーク412を形成し、このアライメントマ
ーク412またはアライメントマークAに基づいてTF
Tが形成されるので、TFT形成領域と選択導入領域4
04とが重なることはない。 (実施例5)図5は、本発明に係る半導体装置の製造方
法の他の実施例を示す工程図である。以下、図にしたが
って工程の説明を行う。まず、図5(a)に示すよう
に、絶縁基板、例えばガラス基板の表面を洗浄後、その
基板上にベースコート膜501として二酸化シリコンを
スパッタリング装置を用いて厚さ100nm程度堆積さ
せる。このベースコート膜501の必要膜厚は、基板の
表面状態によって異なり、十分に平坦で、且つナトリウ
ムイオン等の半導体特性に悪影響を与えるイオンの濃度
が低い基板であれば、省略することも可能であり、逆に
表面の状態が、傷や凹凸の激しいものであれば上記の膜
厚よりも厚く堆積させる必要がある。
Further, an alignment mark 412 is formed based on the alignment mark A, and a TF is formed based on the alignment mark 412 or the alignment mark A.
Since T is formed, the TFT formation region and the selective introduction region 4 are formed.
04 does not overlap. (Embodiment 5) FIG. 5 is a process chart showing another embodiment of a method of manufacturing a semiconductor device according to the present invention. Hereinafter, the steps will be described with reference to the drawings. First, as shown in FIG. 5A, after cleaning the surface of an insulating substrate, for example, a glass substrate, silicon dioxide is deposited as a base coat film 501 to a thickness of about 100 nm on the substrate using a sputtering apparatus. The required thickness of the base coat film 501 depends on the surface condition of the substrate, and may be omitted if the substrate is sufficiently flat and has a low concentration of ions that adversely affect semiconductor characteristics such as sodium ions. Conversely, if the surface condition is severe with scratches and irregularities, it is necessary to deposit the film thicker than the above film thickness.

【0071】次に、図5(b)に示すように、ベースコ
ート膜501の上に、例えば化学的気相成長法(CVD
法)やスパッタリング法を用いて非晶質シリコン膜50
2を100nm程度の厚さに堆積させる。
Next, as shown in FIG. 5B, on the base coat film 501, for example, chemical vapor deposition (CVD)
Method) or an amorphous silicon film 50 by sputtering.
2 is deposited to a thickness of about 100 nm.

【0072】次に、図5(c)に示すように、非晶質シ
リコン膜502上にシリコン膜の結晶化を助長する元素
を選択的に導入し、かつ、アライメントマークを形成す
るための開口部を有するマスク503を二酸化シリコン
等を用いて形成する。このとき、マスク503の開口部
は該結晶化を助長する元素を選択的に導入する選択導入
領域504と、アライメントマークを形成するための部
分505との上を覆わないようにする。
Next, as shown in FIG. 5C, an element for promoting crystallization of the silicon film is selectively introduced onto the amorphous silicon film 502, and an opening for forming an alignment mark is formed. A mask 503 having a portion is formed using silicon dioxide or the like. At this time, the opening of the mask 503 does not cover the selective introduction region 504 for selectively introducing the element promoting the crystallization and the portion 505 for forming the alignment mark.

【0073】次に、図5(d)に示すように、この状態
で蒸着、スパッタ、プラズマ処理、溶液塗布などの方法
を用いて非晶質シリコン膜502中に該結晶化を助長す
る元素を導入する。これにより、上記選択導入領域50
4と部分505とに相当する非晶質シリコン膜502部
分に、該結晶化を助長する元素の被導入領域506、5
07が形成される。なお、被導入領域507の平面視
は、図5(i)に示す状態である。
Next, as shown in FIG. 5D, in this state, an element which promotes the crystallization is placed in the amorphous silicon film 502 by using a method such as vapor deposition, sputtering, plasma treatment, or solution coating. Introduce. Thereby, the selective introduction area 50
4 and the portion 505 are formed in the portions of the amorphous silicon film 502 where the elements 506, 5
07 is formed. The plan view of the introduction region 507 is as shown in FIG.

【0074】次に、この状態で基板全体を加熱処理する
と、被導入領域506、507においてまず多結晶化が
起こり、さらに加熱処理を続けると、図5(e)におい
て508に矢印で示すように、被導入領域506、50
7から外側に向かって基板表面に対し概略平行な方向に
多結晶化が進行して行く。十分に加熱処理を行うと、図
5(f)に示すように、基板表面に対し概略平行な方向
に多結晶化が進行した多結晶化領域510と、結晶成長
端にあって多結晶化領域510と比較して該結晶化を助
長する元素の濃度の高い領域509とが形成される。実
際の該結晶化を助長する元素の濃度は、領域509が1
×1019〜1×1020atoms/cm3程度、領域5
10が1×1018atoms/cm3程度である。
Next, when the entire substrate is heat-treated in this state, polycrystallization occurs first in the regions to be introduced 506 and 507, and when the heat treatment is further continued, as shown by an arrow in 508 in FIG. , Introduction region 506, 50
The polycrystallization proceeds from 7 toward the outside in a direction substantially parallel to the substrate surface. When the heat treatment is sufficiently performed, as shown in FIG. 5F, a polycrystallized region 510 where polycrystallization has progressed in a direction substantially parallel to the substrate surface, and a polycrystallized region at the crystal growth end. A region 509 in which the concentration of the element promoting the crystallization is higher than that in 510 is formed. The actual concentration of the element promoting the crystallization is such that the region 509 is 1
× 10 19 to 1 × 10 20 atoms / cm 3 , area 5
10 is about 1 × 10 18 atoms / cm 3 .

【0075】次に、加熱処理終了後、図5(g)に示す
ように、マスク503を除去する。この状態では、図5
(j)に示すように、被導入領域506、507と、そ
れ以外の非導入部分510、511、512との境51
3は微妙な濃淡で分かりにくい。
Next, after the completion of the heat treatment, the mask 503 is removed as shown in FIG. In this state, FIG.
As shown in (j), the boundary 51 between the introduced regions 506 and 507 and the other non-introduced portions 510, 511 and 512
3 is a delicate shade and difficult to understand.

【0076】次に、境513を明瞭にすべく、図5
(h)に示すように、アライメントマーク付近の領域5
14を、波長308nmのXeClレーザ光515を照
射する。これにより、図5(k)に示すように元素濃度
の高い領域509である被導入領域507に表面荒れ5
16が起こり、つまりアライメントマークの顕在化が行
われ、境513が明瞭になる。レーザ照射条件は、結晶
化を助長する元素の濃度、多結晶シリコン膜厚などによ
り最適値は異なるが、エネルギー密度が200〜400
mJ/cm2程度であり、多結晶シリコン膜厚が100
nmのときは250〜300mJ/cm2が望ましい。
これ以降のマスクアライメントを、該シリコン膜502
に形成されたアライメントマーク516を用いて行うこ
とにより、マスク503をファーストマスクとすること
ができる。また、波長248nmのKrFレーザ光を用
いてもよい。
Next, in order to make the boundary 513 clear, FIG.
As shown in (h), the area 5 near the alignment mark
14 is irradiated with a XeCl laser beam 515 having a wavelength of 308 nm. As a result, as shown in FIG. 5 (k), the surface to be introduced 5
16 occurs, that is, the alignment mark is revealed, and the boundary 513 becomes clear. The optimum value of the laser irradiation condition varies depending on the concentration of the element promoting crystallization, the thickness of the polycrystalline silicon film, and the like.
mJ / cm 2 and the polycrystalline silicon film thickness is 100
In the case of nm, 250 to 300 mJ / cm 2 is desirable.
Subsequent mask alignment is performed on the silicon film 502.
The mask 503 can be used as a first mask by using the alignment mark 516 formed in the first step. Alternatively, KrF laser light having a wavelength of 248 nm may be used.

【0077】次に、図5(l)に示すように、このアラ
イメントマーク516を用いて、シリコン膜502の島
状化及び、ゲート電極形成以降に用いるためのアライメ
ントマークの形成のためにレジストパターン517を該
シリコン膜502の上に形成する。このとき、島状のシ
リコン膜502とする箇所は、図5(m)および(n)
に示すように、元素濃度の高い領域509及び、結晶化
の進行していない領域を避けた位置とする。
Next, as shown in FIG. 5 (l), a resist pattern is formed using this alignment mark 516 to form an island of the silicon film 502 and to form an alignment mark to be used after the formation of the gate electrode. 517 is formed on the silicon film 502. At this time, the portions to be the island-shaped silicon films 502 are shown in FIGS.
As shown in the figure, the position is set so as to avoid the region 509 having a high element concentration and the region where crystallization has not progressed.

【0078】次に、図5(m)に示すように、上記レジ
ストパターン517を用いてエッチングし、島状のシリ
コン膜502、アライメントマーク516の一部および
ゲート電極形成以降に用いるためのアライメントマーク
518を残す。
Next, as shown in FIG. 5M, etching is performed using the resist pattern 517 to form an island-shaped silicon film 502, a part of the alignment mark 516, and an alignment mark to be used after the formation of the gate electrode. Leave 518.

【0079】次に、図5(n)に示すように、レジスト
パターン517を除去する。
Next, as shown in FIG. 5N, the resist pattern 517 is removed.

【0080】尚、本実施例においては、ゲート電極形成
以降に用いるためのアライメントマーク518を該シリ
コン膜502の島状化の為のレジストパターン517を
用いて形成しているが、マスク503のパターンを用い
て形成しても何ら問題は生じない。
In this embodiment, the alignment mark 518 for use after the formation of the gate electrode is formed using the resist pattern 517 for forming the silicon film 502 into islands. No problem arises even if it is formed by using.

【0081】次に、図5(o)に示すように、基板の上
表面全体をゲート絶縁膜として使用する膜519で覆っ
た後、図5(p)に示すように、TFTのゲート電極5
20を形成する。
Next, as shown in FIG. 5 (o), after covering the entire upper surface of the substrate with a film 519 used as a gate insulating film, as shown in FIG.
20 is formed.

【0082】次に、この状態で、基板上方よりリンに代
表されるV族の元素又は、ボロンに代表されるIII族の
元素のうちの一つの元素521を、図5(q)に示すよ
うに、ゲート電極520をマスクとして自己整合的に、
島状化したシリコン膜502のゲート電極520と重な
らない領域に導入する。図中、領域522は、元素52
1の導入によってn型又はp型の性質をもったシリコン
領域を示し、この領域が、TFTのソース・ドレイン領
域となる。
Next, in this state, one element 521 of a group V element represented by phosphorus or a group III element represented by boron is placed from above the substrate as shown in FIG. Then, in a self-aligned manner using the gate electrode 520 as a mask,
It is introduced into a region of the island-shaped silicon film 502 which does not overlap with the gate electrode 520. In the figure, a region 522 is composed of an element 52
1 indicates a silicon region having n-type or p-type properties by introducing 1, and this region becomes a source / drain region of the TFT.

【0083】次に、図5(r)に示すように、基板の上
表面全体を層間絶縁膜523で覆い、図5(s)に示す
ように、TFTのソース・ドレイン領域の上方の層間絶
縁膜523に貫通孔524を設ける。
Next, as shown in FIG. 5 (r), the entire upper surface of the substrate is covered with an interlayer insulating film 523, and as shown in FIG. 5 (s), the interlayer insulating film above the source / drain regions of the TFT is formed. A through hole 524 is provided in the film 523.

【0084】最後に、図5(t)に示すように、該貫通
孔524に一部充填して層間絶縁膜523の上にソース
・ドレイン電極525を形成してTFTが完成する。
Finally, as shown in FIG. 5 (t), the through holes 524 are partially filled to form source / drain electrodes 525 on the interlayer insulating film 523, thereby completing the TFT.

【0085】したがって、本実施例においては、選択導
入領域506の全部がエッチングにより除去されるの
で、半導体膜502を用いて形成されるTFTと選択導
入領域506とが重なることはない。なお、TFTと選
択導入領域506とが重ならないようにできれば、エッ
チングにより除去される部分は一部でもよい。例えば、
選択導入領域506のTFT形成側をエッチングすれ
ば、選択導入領域506のアライメントマーク518側
部分は残っていても支障ない。
Therefore, in this embodiment, the entirety of the selective introduction region 506 is removed by etching, so that the TFT formed by using the semiconductor film 502 does not overlap with the selective introduction region 506. If the TFT and the selective introduction region 506 can be prevented from overlapping, a portion removed by etching may be a part. For example,
If the TFT formation side of the selective introduction region 506 is etched, there is no problem even if the alignment mark 518 side portion of the selective introduction region 506 remains.

【0086】また、アライメントマーク516を使用す
ることにより、TFT形成領域から領域509を除去で
きる。
By using the alignment mark 516, the region 509 can be removed from the TFT forming region.

【0087】更に、アライメントマーク516に基づい
てアライメントマーク518を形成し、このアライメン
トマーク518またはアライメントマーク516に基づ
いてTFTが形成されるので、TFT形成領域と選択導
入領域506とが重なることはない。
Further, since an alignment mark 518 is formed based on the alignment mark 516 and a TFT is formed based on the alignment mark 518 or the alignment mark 516, the TFT formation region and the selective introduction region 506 do not overlap. .

【0088】(実施例6)図6は、本発明に係る半導体
装置の配置図である。図中の601は、非晶質シリコン
膜へ結晶化を助長する元素を選択的に導入した選択導入
領域である。この状態で、加熱処理を行うと、まず選択
導入領域601に結晶化が発生し、さらに加熱処理を続
けると、矢印603で示したように選択導入領域601
の周辺に結晶化が進行して行く。なお、図中602にて
示す曲線は、加熱処理終了時の結晶成長端である。
(Embodiment 6) FIG. 6 is a layout view of a semiconductor device according to the present invention. Reference numeral 601 in the figure denotes a selective introduction region in which an element that promotes crystallization is selectively introduced into the amorphous silicon film. When heat treatment is performed in this state, crystallization first occurs in the selective introduction region 601, and when the heat treatment is further continued, as shown by an arrow 603, the selective introduction region 601 is formed.
Crystallization progresses around. Note that the curve indicated by 602 in the figure is the crystal growth end at the end of the heat treatment.

【0089】さて、このように結晶化が進行した基板に
対してTFTの作製領域を、ソース領域604、ドレイ
ン領域606およびチャネル領域605が図示のように
配した状態に形成することにより、キャリアが移動する
方向と結晶成長方向とが同一方向となり、キャリアの移
動方向に結晶粒界が存在しない高移動度TFTが実現で
きる。ただし、この場合、チャネル領域605と選択導
入領域601とが図6に示しているように重ならないこ
とが望ましい。
By forming a TFT fabrication region on the substrate that has been crystallized in such a manner that the source region 604, the drain region 606, and the channel region 605 are arranged as shown in FIG. The moving direction is the same as the crystal growth direction, and a high mobility TFT having no crystal grain boundary in the carrier moving direction can be realized. However, in this case, it is desirable that the channel region 605 and the selective introduction region 601 do not overlap as shown in FIG.

【0090】(実施例7)図7は、本発明に係る半導体
装置の他の配置図である。図中の701は、非晶質シリ
コン膜へ結晶化を助長する元素を選択的に導入した選択
導入領域である。この状態で、加熱処理を行うと、まず
選択導入領域701に結晶化が発生し、さらに加熱処理
を続けると、矢印703で示したように選択導入領域7
01の周辺に結晶化が進行して行く。なお、図中702
にて示す曲線は、加熱処理終了時の結晶成長端である。
(Embodiment 7) FIG. 7 is another layout diagram of a semiconductor device according to the present invention. Reference numeral 701 in the figure denotes a selective introduction region in which an element that promotes crystallization is selectively introduced into the amorphous silicon film. When heat treatment is performed in this state, crystallization first occurs in the selective introduction region 701, and when the heat treatment is further continued, as shown by an arrow 703, the selective introduction region 7
Crystallization progresses around 01. 702 in the figure
The curve shown by is the crystal growth end at the end of the heat treatment.

【0091】さて、このように結晶化が進行した基板に
対してTFTの作製領域を、ソース領域704、ドレイ
ン領域706およびチャネル領域705が図示のように
配した状態に形成することにより、ドレイン領域706
の端部における電界集中領域での粒界部分が無くなり、
TFT動作時の特性劣化の原因となるドレイン領域70
6端部での粒界トラップ密度を低減でき、オン・オフ比
の大きいTFTが作成可能となる。ただし、この場合、
チャネル領域705と選択導入領域701とが図7に示
しているように重ならないことが望ましい。
By forming a TFT fabrication region in the state where the source region 704, the drain region 706 and the channel region 705 are arranged as shown in FIG. 706
The grain boundary portion in the electric field concentration region at the end of
Drain region 70 causing deterioration of characteristics during TFT operation
The grain boundary trap density at the six ends can be reduced, and a TFT with a large on / off ratio can be manufactured. However, in this case,
It is desirable that the channel region 705 and the selective introduction region 701 do not overlap as shown in FIG.

【0092】[0092]

【発明の効果】以下に本発明の及ぼす効果について述べ
る。上述したように非晶質半導体膜の結晶化を助長する
元素の選択導入領域とTFTの形成領域とを配置するの
で、コンタクト不良やTFT特性の劣化を防止すること
ができ、大規模半導体装置おいて特に重要な歩留まり向
上に大きく貢献できる。
The effects of the present invention will be described below. As described above, since the selective introduction region of the element promoting the crystallization of the amorphous semiconductor film and the TFT formation region are arranged, it is possible to prevent poor contact and deterioration of TFT characteristics, and to prevent large-scale semiconductor devices and the like. In particular, it can significantly contribute to yield improvement.

【0093】また、本発明による場合には、アライメン
トマークを基板上に形成することにより、これまで極め
て困難であったラテラル成長部とTFT形成領域とのオ
ートアライメントを実現することが可能であり、結晶化
半導体膜を用いた大規模半導体装置の量産化に道を開く
ことが可能となる。上記アライメントマークとしては、
基板上の半導体膜にくぼみを形成した形態の場合はその
認識が容易であるが、半導体膜上に面一に形成されて他
の部分との境界が認識不良の場合には、光エネルギーを
照射することにより、認識容易なように顕在化できる。
Further, according to the present invention, by forming the alignment mark on the substrate, it is possible to realize the auto-alignment between the lateral growth portion and the TFT formation region, which has been extremely difficult so far. It is possible to open the way to mass production of a large-scale semiconductor device using a crystallized semiconductor film. As the above alignment mark,
In the case where the recess is formed in the semiconductor film on the substrate, it is easy to recognize it. However, when the recess is formed flush on the semiconductor film and the boundary with other parts is not recognized properly, light energy is irradiated. By doing so, it can be revealed so as to be easily recognized.

【0094】さらに、本発明による場合には、結晶成長
の方向を制御することが可能である事から、同一基板上
に異なった導電特性を有するTFTを同時に作成するこ
とが可能であり、例えばアクティブマトリックス型TF
T−LCDを作成する場合、大きな移動度が要求される
周辺駆動回路部分を構成するTFTには、その動作時の
キャリアの移動方向が、この結晶性ケイ素膜の結晶成長
方向と平行な方向になるようにし、リーク電流を小さく
抑える必要がある画素部分のTFTには、その動作時の
キャリアの移動方向が、この結晶性ケイ素膜の結晶成長
方向と垂直な方向になるようにする事により、各部によ
り適した特性を有するTFTの配置が可能である。以上
述べて来たように、本発明によって大規模半導体装置の
量産が、低い製造コストで実現可能となる。
Further, according to the present invention, since it is possible to control the direction of crystal growth, it is possible to simultaneously fabricate TFTs having different conductive characteristics on the same substrate. Matrix type TF
When manufacturing a T-LCD, the TFT constituting a peripheral drive circuit portion requiring a large mobility has a carrier moving direction during the operation in a direction parallel to the crystal growth direction of the crystalline silicon film. In the TFT in the pixel portion where the leak current needs to be suppressed to a small value, the moving direction of the carrier during the operation is set to be a direction perpendicular to the crystal growth direction of the crystalline silicon film. It is possible to arrange TFTs having characteristics more suitable for each part. As described above, according to the present invention, mass production of a large-scale semiconductor device can be realized at low manufacturing cost.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施例1において、非晶質半導体膜の
結晶化を助長する元素の選択導入領域とTFT形成領域
との配置を示す図である。
FIG. 1 is a diagram showing an arrangement of a selective introduction region of an element for promoting crystallization of an amorphous semiconductor film and a TFT formation region in Example 1 of the present invention.

【図2】本発明の実施例2において、非晶質半導体膜の
結晶化を助長する元素の選択導入領域とTFT形成領域
との配置を示す図である。
FIG. 2 is a view showing an arrangement of a selective introduction region of an element for promoting crystallization of an amorphous semiconductor film and a TFT formation region in Example 2 of the present invention.

【図3】本発明の実施例3に係る半導体装置の製造方法
を各工程段階に従って示す断面図である。
FIG. 3 is a sectional view illustrating a method of manufacturing a semiconductor device according to a third embodiment of the present invention in accordance with each process step.

【図4】本発明の実施例4に係る半導体装置の製造方法
を各工程段階に従って示す断面図である。
FIG. 4 is a cross-sectional view illustrating a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention in each process step.

【図5】本発明の実施例5に係る半導体装置の製造方法
を各工程段階に従って示す断面図である。
FIG. 5 is a sectional view illustrating a method of manufacturing a semiconductor device according to a fifth embodiment of the present invention in accordance with each process step.

【図6】本発明の実施例6に示した結晶成長の方向とT
FTのソース・ドレイン・チャネルの各領域との配置を
示す図である。
FIG. 6 shows the crystal growth direction and T shown in Example 6 of the present invention.
FIG. 6 is a diagram showing an arrangement of the FT with source, drain, and channel regions.

【図7】本発明の実施例7に示した結晶成長の方向とT
FTのソース・ドレイン・チャネルの各領域との配置を
示す図である。
FIG. 7 shows the direction of crystal growth and T shown in Example 7 of the present invention.
FIG. 6 is a diagram showing an arrangement of the FT with source, drain, and channel regions.

【符号の説明】[Explanation of symbols]

101、201 選択導入領域 102、202 ラテラル成長部 103、203 ラテラル成長端部 104、204 TFT形成領域 301、401 ベースコート膜 302、402 非晶質半導体膜 303、403 マスク 304、404 選択導入領域 305、405 アライメントマークを形成するための
部分 306、307、406、407 被導入領域 308、408 ラテラル成長の進行方向 309、409 元素濃度の高い領域 310、410 ラテラル成長領域 311、411 レジストパターン 312、412 アライメントマーク 313、413 ゲート絶縁膜 314、414 ゲート電極 315、415 元素 316、416 ソース・ドレイン領域 317、417 層間絶縁膜 318、418 貫通孔 319、419 ソース・ドレイン電極 501 ベースコート膜 502 非晶質シリコン膜 503 マスク 504 選択導入領域 505 アライメントマークを形成するための部分 506、507 被導入領域 508 多結晶化の進行方向 509 元素濃度の高い領域 510 多結晶化領域 511、512 非導入部分 513 境 514 アライメントマーク付近の領域 515 レーザ光 516 表面荒れ 517 レジストパターン 518 アライメントマーク 519 ゲート絶縁膜として使用する膜 520 ゲート電極 521 元素 522 シリコン領域 601、701 選択導入領域 602、702 基板面に概略平行な結晶化の成長端 603、703 基板面に概略平行な結晶化の進行 604、606、704、706 ソース・ドレイン形
成領域 605、705 チャネル形成領域
101, 201 selective introduction region 102, 202 lateral growth portion 103, 203 lateral growth end portion 104, 204 TFT formation region 301, 401 base coat film 302, 402 amorphous semiconductor film 303, 403 mask 304, 404 selection introduction region 305, 405 Parts for forming alignment marks 306, 307, 406, 407 Regions to be introduced 308, 408 Progression direction of lateral growth 309, 409 Regions with high element concentration 310, 410 Lateral growth regions 311 411 Resist pattern 312, 412 Alignment Mark 313, 413 Gate insulating film 314, 414 Gate electrode 315, 415 Element 316, 416 Source / drain region 317, 417 Interlayer insulating film 318, 418 Through hole 319, 419 Source / drain In-electrode 501 Base coat film 502 Amorphous silicon film 503 Mask 504 Selective introduction region 505 Portion for forming alignment mark 506, 507 Region to be introduced 508 Polycrystallization proceeding direction 509 Region with high element concentration 510 Polycrystallized region 511, 512 Non-introduced portion 513 Boundary 514 Region near alignment mark 515 Laser beam 516 Surface roughness 517 Resist pattern 518 Alignment mark 519 Film used as gate insulating film 520 Gate electrode 521 Element 522 Silicon region 601, 701 Selective introduction region 602, 702 Growth end of crystallization approximately parallel to the substrate surface 603, 703 Progression of crystallization approximately parallel to the substrate surface 604, 606, 704, 706 Source / drain formation region 605, 705 Channel formation region

───────────────────────────────────────────────────── フロントページの続き (72)発明者 三谷 康弘 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 平7−66425(JP,A) 特開 平3−139823(JP,A) 特開 平6−177035(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/786 H01L 21/20 H01L 21/336 H01L 27/12 G02F 1/1368 ──────────────────────────────────────────────────続 き Continuation of front page (72) Inventor Yasuhiro Mitani 22-22 Nagaikecho, Abeno-ku, Osaka-shi, Osaka Inside Sharp Corporation (56) References JP-A-7-66425 (JP, A) JP-A-3-3 139823 (JP, A) JP-A-6-177035 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 29/786 H01L 21/20 H01L 21/336 H01L 27/12 G02F 1/1368

Claims (10)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 絶縁性基板の上に、又は、基板の表面上
に形成した絶縁膜の上に、非晶質半導体膜を形成する工
程と、 該非晶質半導体膜の上に、該非晶質半導体膜の結晶化を
助長する元素を選択的に該非晶質半導体膜中に導入し、
かつ、アライメントマークを形成するための開口部を有
するマスクを形成する工程と、 該マスク側から、該元素を選択的に該非晶質半導体膜中
に導入して選択導入領域を形成する工程と、 該基板全体に加熱処理を行い、該非晶質半導体膜の少な
くとも一部を多結晶領域とする工程と、 該マスクを用いて該半導体膜をエッチングし、該選択導
入領域の全部又は一部を除去すると共にアライメントマ
ークを該半導体膜に形成する工程と、該マスクを除去する工程と、 該アライメントマークに基づいて、該半導体膜をエッチ
ングし、該多結晶領域を島状に成型する工程とを含む半
導体装置の製造方法。
A step of forming an amorphous semiconductor film on an insulating substrate or on an insulating film formed on a surface of the substrate; and forming the amorphous semiconductor film on the amorphous semiconductor film. An element that promotes crystallization of the semiconductor film is selectively introduced into the amorphous semiconductor film,
And a step of forming a mask having an opening for forming an alignment mark; and a step of selectively introducing the element into the amorphous semiconductor film from the mask side to form a selective introduction region; Performing a heat treatment on the entire substrate to convert at least a part of the amorphous semiconductor film into a polycrystalline region; and etching the semiconductor film using the mask to remove all or part of the selective introduction region. Forming the alignment mark on the semiconductor film, removing the mask , and etching the semiconductor film based on the alignment mark.
And forming the polycrystalline region into an island shape.
【請求項2】 前記アライメントマークに基づいて、前
記半導体膜をエッチングすることにより、ゲート電極形
成以降に用いる第2のアライメントマークを該半導体膜
形成する請求項1に記載の半導体装置の製造方法。
Wherein based on said alignment mark, before
By etching the serial semiconductor film, the semiconductor film and the second alignment marks to be used after the gate electrode formation
2. The method for manufacturing a semiconductor device according to claim 1 , wherein the semiconductor device is formed.
【請求項3】 前記マスクを用いたエッチングによっ
、ゲート電極形成以降に用いる第2のアライメントマ
ークを形成する請求項1に記載の半導体装置の製造方
法。
3. An etching process using the mask.
Te method of manufacturing a semiconductor device according to claim 1 for forming a second alignment mark for use in subsequent gate electrode formation.
【請求項4】 絶縁性基板の上に、又は、基板の表面上
に形成した絶縁膜の上に、非晶質半導体膜を形成する工
程と、 該非晶質半導体膜の上に、該非晶質半導体膜の結晶化を
助長する元素を選択的に該非晶質半導体膜中に導入し、
かつ、アライメントマークを形成するための開口部を有
するマスクを形成する工程と、 該マスク側から該元素を選択的に該非晶質半導体膜中に
導入して選択導入領域を形成する工程と、 該基板全体に加熱処理を行い、該非晶質半導体膜の少な
くとも一部を多結晶領域とする工程と、 該マスクの該開口部を用いて、該選択導入領域を除去す
ると共に該多結晶領域を島状に成型し、かつ、ゲート電
極形成以降に用いる第2のアライメントマークを該半導
体膜に形成する工程とを含む半導体装置の製造方法。
4. A step of forming an amorphous semiconductor film on an insulating substrate or on an insulating film formed on a surface of the substrate, and forming the amorphous semiconductor film on the amorphous semiconductor film. An element that promotes crystallization of the semiconductor film is selectively introduced into the amorphous semiconductor film,
A step of forming a mask having an opening for forming an alignment mark; a step of selectively introducing the element from the mask side into the amorphous semiconductor film to form a selective introduction region; Performing a heat treatment on the entire substrate to convert at least a part of the amorphous semiconductor film into a polycrystalline region; and removing the selective introduction region and removing the polycrystalline region from the island by using the opening of the mask. Forming a second alignment mark to be used after the formation of the gate electrode on the semiconductor film.
【請求項5】 絶縁性基板の上に、又は、基板の表面上
に形成した絶縁膜の上に、非晶質半導体膜を形成する工
程と、 該非晶質半導体膜の上に、該非晶質半導体膜の結晶化を
助長する元素を選択的に該非晶質半導体膜中に導入し、
かつ、アライメントマークを形成するための開口部を有
するマスクを形成する工程と、 該マスク側から該元素を選択的に該非晶質半導体膜中に
導入し選択導入領域を形成する工程と、 該基板全体に加熱処理を行うことにより、該非晶質半導
体膜の少なくとも一部を多結晶領域とするとともに、ア
ライメントマークを形成する工程と、該マスクを除去する 工程と、 少なくとも該アライメントマーク付近の領域を光エネル
ギーを用いて照射し、該アライメントマークを顕在化す
る工程と、 該顕在化したアライメントマークに基づいて、該半導体
膜をエッチングし、該多結晶領域を島状に成型する工程
とを含む半導体装置の製造方法。
5. A step of forming an amorphous semiconductor film on an insulating substrate or on an insulating film formed on a surface of the substrate; and forming the amorphous semiconductor film on the amorphous semiconductor film. An element that promotes crystallization of the semiconductor film is selectively introduced into the amorphous semiconductor film,
A step of forming a mask having an opening for forming an alignment mark; a step of selectively introducing the element from the mask side into the amorphous semiconductor film to form a selective introduction region; by the heat treatment throughout, with at least a portion of the amorphous semiconductor film is a polycrystalline region, a
A step of forming a alignment mark, a step of removing the mask, a step of irradiating at least a region near the alignment mark with light energy to expose the alignment mark, and a step of illuminating the alignment mark based on the exposed alignment mark. The semiconductor
Etching the film and shaping the polycrystalline region into an island shape.
【請求項6】 前記顕在化したアライメントマークに基
づいて、前記半導体膜をエッチングすることにより、
ート電極形成以降に用いる第2のアライメントマークを
該半導体膜に形成する請求項5に記載の半導体装置の製
造方法。
6. The second alignment mark used after the gate electrode is formed by etching the semiconductor film based on the exposed alignment mark.
6. The method for manufacturing a semiconductor device according to claim 5 , wherein the method is performed on the semiconductor film .
【請求項7】 前記半導体膜の結晶粒の成長方向と薄膜
トランジスタの導電方向とが概略平行となるように、薄
膜トランジスタを配置する請求項1〜6のいずれかに記
載の半導体装置の製造方法。
7. The method of manufacturing a semiconductor device according to claim 1 , wherein the thin film transistors are arranged such that a growth direction of crystal grains of the semiconductor film is substantially parallel to a conductive direction of the thin film transistors.
【請求項8】 前記半導体膜の結晶粒の成長方向と薄膜
トランジスタの導電方向とが概略垂直となるように、薄
膜トランジスタを配置する請求項1〜6のいずれかに記
載の半導体装置の製造方法。
8. The method of manufacturing a semiconductor device according to claim 1 , wherein the thin film transistors are arranged such that a growth direction of crystal grains of the semiconductor film is substantially perpendicular to a conduction direction of the thin film transistors.
【請求項9】 前記元素として、Ni、Co、Pd、P
t、Fe、Cu、Ag、Au、In、Sn、P、As、
Sbのうちの少なくとも一種類を用いる請求項1〜6
いずれかに記載の半導体装置の製造方法。
9. The method according to claim 9, wherein the elements are Ni, Co, Pd, P
t, Fe, Cu, Ag, Au, In, Sn, P, As,
The method of manufacturing a semiconductor device according to claim 1 , wherein at least one of Sb is used.
【請求項10】 前記元素の導入濃度を1×1018at
oms/cm3〜1×1020atoms/cm3の間とす
請求項1〜6のいずれかに記載の半導体装置の製造方
法。
10. An introduction concentration of the element is 1 × 10 18 at.
7. The method of manufacturing a semiconductor device according to claim 1 , wherein the pressure is between oms / cm 3 and 1 × 10 20 atoms / cm 3 .
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