JP3045286B2 - 回路設計方法および装置、情報記憶媒体 - Google Patents
回路設計方法および装置、情報記憶媒体Info
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- JP3045286B2 JP3045286B2 JP9351192A JP35119297A JP3045286B2 JP 3045286 B2 JP3045286 B2 JP 3045286B2 JP 9351192 A JP9351192 A JP 9351192A JP 35119297 A JP35119297 A JP 35119297A JP 3045286 B2 JP3045286 B2 JP 3045286B2
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Description
【０００１】
【発明の属する技術分野】本発明は、集積回路装置を設
計する回路設計方法および装置と、この回路設計装置の
回路設計方法をコンピュータに実行させるためのプログ
ラムが格納されている情報記憶媒体とに関する。
計する回路設計方法および装置と、この回路設計装置の
回路設計方法をコンピュータに実行させるためのプログ
ラムが格納されている情報記憶媒体とに関する。
【０００２】
【従来の技術】現在、各種の電子機器で集積回路装置が
利用されているが、このような集積回路装置は、集積度
が向上して構造が複雑化する一方であるため、集積回路
装置の設計を機械化することが要望されている。このよ
うに機械化された回路設計方法を実現する回路設計装置
としても各種の提案があり、例えば、特開平８−１０１
８６１号公報、特開平５−２１６９５７号公報、特開平
５−１８１９３１号公報、等がある。
利用されているが、このような集積回路装置は、集積度
が向上して構造が複雑化する一方であるため、集積回路
装置の設計を機械化することが要望されている。このよ
うに機械化された回路設計方法を実現する回路設計装置
としても各種の提案があり、例えば、特開平８−１０１
８６１号公報、特開平５−２１６９５７号公報、特開平
５−１８１９３１号公報、等がある。
【０００３】ここで、特開平８−１０１８６１号公報に
開示された回路設計装置の回路設計方法を一従来例とし
て、図８ないし図１１を参照して以下に簡単に説明す
る。なお、図８は動作記述言語を示す模式図、図９は制
御記述グラフであるＣＤＦＧを示す模式図、図１０はス
ケジューリングおよびバインディングされたＣＤＦＧを
示す模式図、図１１は回路構造データを示す模式図であ
る。
開示された回路設計装置の回路設計方法を一従来例とし
て、図８ないし図１１を参照して以下に簡単に説明す
る。なお、図８は動作記述言語を示す模式図、図９は制
御記述グラフであるＣＤＦＧを示す模式図、図１０はス
ケジューリングおよびバインディングされたＣＤＦＧを
示す模式図、図１１は回路構造データを示す模式図であ
る。
【０００４】上記公報に開示された回路設計方法では、
動作記述言語から回路構造データを生成する。動作記述
言語１は、図８に示すように、設計する集積回路装置の
各種動作が配列変数などで記述されたアルゴリズム的な
プログラムであり、作業者の手作業によりハードウェア
を意識することなくＣ言語などで記述される。
動作記述言語から回路構造データを生成する。動作記述
言語１は、図８に示すように、設計する集積回路装置の
各種動作が配列変数などで記述されたアルゴリズム的な
プログラムであり、作業者の手作業によりハードウェア
を意識することなくＣ言語などで記述される。
【０００５】このような動作記述言語１がデータ入力さ
れる回路設計装置（図示せず）では、データ入力された
動作記述言語１を構文解析し、制御記述グラフであるＣ
ＤＦＧ２を生成する。このＣＤＦＧ２は、動作記述言語
１からＰＡＤなどを介して既存のコンパイラ処理により
生成されるもので、図９に示すように、ハードウェア要
素の順序依存関係が二次元的に表現される。なお、図中
には表記されていないが、ＣＤＦＧ２にはＤＦＧに付加
したコントロール部分である条件分岐も内包されてい
る。
れる回路設計装置（図示せず）では、データ入力された
動作記述言語１を構文解析し、制御記述グラフであるＣ
ＤＦＧ２を生成する。このＣＤＦＧ２は、動作記述言語
１からＰＡＤなどを介して既存のコンパイラ処理により
生成されるもので、図９に示すように、ハードウェア要
素の順序依存関係が二次元的に表現される。なお、図中
には表記されていないが、ＣＤＦＧ２にはＤＦＧに付加
したコントロール部分である条件分岐も内包されてい
る。
【０００６】集積回路装置は、演算器やレジスタなどの
各種のハードウェア要素で形成されるので、回路設計装
置のデータライブラリには、各種のハードウェア要素に
対応した多数の要素データが事前に登録されている。
各種のハードウェア要素で形成されるので、回路設計装
置のデータライブラリには、各種のハードウェア要素に
対応した多数の要素データが事前に登録されている。
【０００７】そこで、上述のようにＣＤＦＧ２を生成し
た回路設計装置は、図１０に示すように、ＣＤＦＧ２を
動作ステップ３ごとにスケジューリングし、このスケジ
ューリングされたＣＤＦＧ２に各種の要素データを動作
ステップ３ごとに選択的に割り付ける。このとき、ＣＤ
ＦＧ２には、動作ステップ３ごとに各種の演算器の要素
データ４が割り付けられるが、動作ステップ３が切り換
わるデータ転送の位置にはレジスタの要素データ５が割
り付けられることになる。
た回路設計装置は、図１０に示すように、ＣＤＦＧ２を
動作ステップ３ごとにスケジューリングし、このスケジ
ューリングされたＣＤＦＧ２に各種の要素データを動作
ステップ３ごとに選択的に割り付ける。このとき、ＣＤ
ＦＧ２には、動作ステップ３ごとに各種の演算器の要素
データ４が割り付けられるが、動作ステップ３が切り換
わるデータ転送の位置にはレジスタの要素データ５が割
り付けられることになる。
【０００８】つぎに、ＣＤＦＧ２に割り付けられた各種
の要素データのうち、機能が同一で使用する時刻が相違
するものや、時刻が同一でも条件分岐が相反するものを
一つとし、その入出力部に選択回路を付加してハードウ
ェア要素の個数を削減する。このように最小化したＣＤ
ＦＧ２から、集積回路装置の各種状態を順番に表現した
ＦＳＭ（図示せず）と、要素データが二次元的に配列さ
れた要素配列データとが生成される。
の要素データのうち、機能が同一で使用する時刻が相違
するものや、時刻が同一でも条件分岐が相反するものを
一つとし、その入出力部に選択回路を付加してハードウ
ェア要素の個数を削減する。このように最小化したＣＤ
ＦＧ２から、集積回路装置の各種状態を順番に表現した
ＦＳＭ（図示せず）と、要素データが二次元的に配列さ
れた要素配列データとが生成される。
【０００９】そこで、この要素配列データの要素データ
をＦＳＭに対応した構造に接続することにより、図１１
に示すように、集積回路装置の構造を反映した回路構造
データ６が最終的に生成される。
をＦＳＭに対応した構造に接続することにより、図１１
に示すように、集積回路装置の構造を反映した回路構造
データ６が最終的に生成される。
【００１０】
【発明が解決しようとする課題】上記公報に開示された
回路設計装置の回路設計方法では、事前に必要な要素デ
ータを登録しておけば、動作記述言語１から回路構造デ
ータを生成することができる。
回路設計装置の回路設計方法では、事前に必要な要素デ
ータを登録しておけば、動作記述言語１から回路構造デ
ータを生成することができる。
【００１１】しかし、図１０に示すように、スケジュー
リングしたＣＤＦＧ２に要素データを割り付けるとき、
動作ステップが切り換わるデータ転送の位置にはレジス
タの要素データ５が割り付けられる。このように割り付
けられたレジスタの要素データ５は、前述のように使用
時刻や条件分岐の相違により少数にまとめられるが、そ
れでも配列変数が多数の場合や変数の配列サイズが大き
い場合には、回路構造データ６には膨大な個数のレジス
タが使用されることになる。
リングしたＣＤＦＧ２に要素データを割り付けるとき、
動作ステップが切り換わるデータ転送の位置にはレジス
タの要素データ５が割り付けられる。このように割り付
けられたレジスタの要素データ５は、前述のように使用
時刻や条件分岐の相違により少数にまとめられるが、そ
れでも配列変数が多数の場合や変数の配列サイズが大き
い場合には、回路構造データ６には膨大な個数のレジス
タが使用されることになる。
【００１２】本発明は上述のような課題に鑑みてなされ
たものであり、動作記述言語から生成する回路構造デー
タに膨大な個数のレジスタが設定されることがなく、デ
ータ転送が良好に実行される集積回路装置を設計する回
路設計方法および装置、この回路設計装置の回路設計方
法をコンピュータに実行させるためのプログラムが格納
されている情報記憶媒体、を提供することを目的とす
る。
たものであり、動作記述言語から生成する回路構造デー
タに膨大な個数のレジスタが設定されることがなく、デ
ータ転送が良好に実行される集積回路装置を設計する回
路設計方法および装置、この回路設計装置の回路設計方
法をコンピュータに実行させるためのプログラムが格納
されている情報記憶媒体、を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】請求項１ないし４記載の
発明の回路設計方法は、少なくとも一つが内部メモリで
ある各種のハードウェア要素が内部バスで相互に接続さ
れた内部構造の回路ブロックが、ハードウェア要素の一
つである外部メモリと外部バスで相互に接続された集積
回路装置を設計する回路設計方法であって、請求項１記
載の発明は、各種のハードウェア要素に対応した多数の
要素データを事前に登録しておき、設計する集積回路装
置の各種動作が配列変数などで記述された動作記述言語
を解析してハードウェア要素の順序依存関係が表現され
た制御記述グラフを生成し、この制御記述グラフから配
列変数ごとに被アクセスの局所性を検出し、制御記述グ
ラフを動作ステップごとにスケジューリングし、このス
ケジューリングされる制御記述グラフに各種の要素デー
タを動作ステップごとに選択的に割り付け、この要素デ
ータを制御記述グラフに割り付けるときに局所性が高い
配列変数の部分を内部メモリの要素データに割り付ける
とともに局所性が低い配列変数の部分を外部メモリの要
素データに割り付けるようにした。
発明の回路設計方法は、少なくとも一つが内部メモリで
ある各種のハードウェア要素が内部バスで相互に接続さ
れた内部構造の回路ブロックが、ハードウェア要素の一
つである外部メモリと外部バスで相互に接続された集積
回路装置を設計する回路設計方法であって、請求項１記
載の発明は、各種のハードウェア要素に対応した多数の
要素データを事前に登録しておき、設計する集積回路装
置の各種動作が配列変数などで記述された動作記述言語
を解析してハードウェア要素の順序依存関係が表現され
た制御記述グラフを生成し、この制御記述グラフから配
列変数ごとに被アクセスの局所性を検出し、制御記述グ
ラフを動作ステップごとにスケジューリングし、このス
ケジューリングされる制御記述グラフに各種の要素デー
タを動作ステップごとに選択的に割り付け、この要素デ
ータを制御記述グラフに割り付けるときに局所性が高い
配列変数の部分を内部メモリの要素データに割り付ける
とともに局所性が低い配列変数の部分を外部メモリの要
素データに割り付けるようにした。
【００１４】従って、本発明の回路設計方法では、制御
記述グラフに膨大な個数のレジスタの要素データが割り
付けられることがない。また、このような制御記述グラ
フから設計される集積回路装置では、例えば、一部の回
路ブロックのみで利用される変数データは、その回路ブ
ロックの内部メモリに格納され、多数の回路ブロックで
利用される変数データは、多数の回路ブロックで共有す
る外部メモリに格納されることになる。
記述グラフに膨大な個数のレジスタの要素データが割り
付けられることがない。また、このような制御記述グラ
フから設計される集積回路装置では、例えば、一部の回
路ブロックのみで利用される変数データは、その回路ブ
ロックの内部メモリに格納され、多数の回路ブロックで
利用される変数データは、多数の回路ブロックで共有す
る外部メモリに格納されることになる。
【００１５】なお、制御記述グラフを動作ステップごと
にスケジューリングすることと、スケジューリングされ
る制御記述グラフに各種の要素データを割り付けること
とは、この順番で各々の処理を個々に実行することの
他、制御記述グラフをスケジューリングしながら要素デ
ータの割り付けを同時に実行することも可能である。ま
た、本発明で云うハードウェア要素とは、集積回路装置
に利用される演算器やメモリなどを意味しており、要素
データとは、各種のハードウェア要素に個々に対応して
制御記述グラフに対する割り付けや回路構造データの生
成に利用されるように設定されたデータセットを意味し
ている。また、内部メモリとは、ハードウェア要素の一
つであり、回路ブロックの内部に配置され、同様に回路
ブロックの内部に配置された各種のハードウェア要素と
内部バスで相互に接続されるものである。外部メモリ
も、ハードウェア要素の一つであるが、これは回路ブロ
ックの外部に配置され、回路ブロックと外部バスで相互
に接続されるものである。配列変数の被アクセスの局所
性とは、集積回路装置で保持データがアクセスされる場
合の頻度などを反映するもので、例えば、動作記述言語
では配列宣言ごとの配列変数の関数による使用回数とし
て検出される。
にスケジューリングすることと、スケジューリングされ
る制御記述グラフに各種の要素データを割り付けること
とは、この順番で各々の処理を個々に実行することの
他、制御記述グラフをスケジューリングしながら要素デ
ータの割り付けを同時に実行することも可能である。ま
た、本発明で云うハードウェア要素とは、集積回路装置
に利用される演算器やメモリなどを意味しており、要素
データとは、各種のハードウェア要素に個々に対応して
制御記述グラフに対する割り付けや回路構造データの生
成に利用されるように設定されたデータセットを意味し
ている。また、内部メモリとは、ハードウェア要素の一
つであり、回路ブロックの内部に配置され、同様に回路
ブロックの内部に配置された各種のハードウェア要素と
内部バスで相互に接続されるものである。外部メモリ
も、ハードウェア要素の一つであるが、これは回路ブロ
ックの外部に配置され、回路ブロックと外部バスで相互
に接続されるものである。配列変数の被アクセスの局所
性とは、集積回路装置で保持データがアクセスされる場
合の頻度などを反映するもので、例えば、動作記述言語
では配列宣言ごとの配列変数の関数による使用回数とし
て検出される。
【００１６】請求項２記載の発明は、各種のハードウェ
ア要素に対応した多数の要素データを事前に登録してお
き、設計する集積回路装置の各種動作が配列変数などで
記述された動作記述言語を解析してハードウェア要素の
順序依存関係が表現された制御記述グラフを生成し、こ
の制御記述グラフから配列変数ごとに被アクセスの局所
性を検出し、制御記述グラフを動作ステップごとにスケ
ジューリングし、このスケジューリングされる制御記述
グラフに各種の要素データを動作ステップごとに選択的
に割り付け、この要素データを制御記述グラフに割り付
けるときに局所性が高い配列変数の部分を内部メモリの
要素データに割り付けるとともに局所性が低い配列変数
の部分を外部メモリの要素データに割り付け、スケジュ
ーリングされた制御記述グラフから集積回路装置の各種
状態を順番に表現したＦＳＭを生成し、要素データが割
り付けられた制御記述グラフから要素データが二次元的
に配列された要素配列データを生成し、この要素配列デ
ータの要素データをＦＳＭに対応した構造に接続して集
積回路装置の構造を反映した回路構造データを生成する
ようにした。
ア要素に対応した多数の要素データを事前に登録してお
き、設計する集積回路装置の各種動作が配列変数などで
記述された動作記述言語を解析してハードウェア要素の
順序依存関係が表現された制御記述グラフを生成し、こ
の制御記述グラフから配列変数ごとに被アクセスの局所
性を検出し、制御記述グラフを動作ステップごとにスケ
ジューリングし、このスケジューリングされる制御記述
グラフに各種の要素データを動作ステップごとに選択的
に割り付け、この要素データを制御記述グラフに割り付
けるときに局所性が高い配列変数の部分を内部メモリの
要素データに割り付けるとともに局所性が低い配列変数
の部分を外部メモリの要素データに割り付け、スケジュ
ーリングされた制御記述グラフから集積回路装置の各種
状態を順番に表現したＦＳＭを生成し、要素データが割
り付けられた制御記述グラフから要素データが二次元的
に配列された要素配列データを生成し、この要素配列デ
ータの要素データをＦＳＭに対応した構造に接続して集
積回路装置の構造を反映した回路構造データを生成する
ようにした。
【００１７】従って、本発明の回路設計方法では、回路
構造データに膨大な個数のレジスタの要素データが設定
されることがない。また、このような回路構造データか
ら設計される集積回路装置では、例えば、一部の回路ブ
ロックのみで利用される変数データは、その回路ブロッ
クの内部メモリに格納され、多数の回路ブロックで利用
される変数データは、多数の回路ブロックで共有する外
部メモリに格納されることになる。
構造データに膨大な個数のレジスタの要素データが設定
されることがない。また、このような回路構造データか
ら設計される集積回路装置では、例えば、一部の回路ブ
ロックのみで利用される変数データは、その回路ブロッ
クの内部メモリに格納され、多数の回路ブロックで利用
される変数データは、多数の回路ブロックで共有する外
部メモリに格納されることになる。
【００１８】請求項３記載の発明は、各種のハードウェ
ア要素に対応した多数の要素データを事前に登録してお
き、設計する集積回路装置の各種動作が配列変数などで
記述された動作記述言語を解析してハードウェア要素の
順序依存関係が表現された制御記述グラフを生成し、こ
の制御記述グラフから配列変数ごとに被アクセスの局所
性を検出し、制御記述グラフを動作ステップごとにスケ
ジューリングし、このスケジューリングされる制御記述
グラフに各種の要素データを動作ステップごとに選択的
に割り付け、この要素データを制御記述グラフに割り付
けるときに局所性が高い配列変数の部分を内部メモリの
要素データに割り付けるとともに局所性が低い配列変数
の部分を外部メモリの要素データに割り付け、スケジュ
ーリングされた制御記述グラフから集積回路装置の各種
状態を順番に表現したＦＳＭを生成し、要素データが割
り付けられた制御記述グラフから要素データが二次元的
に配列された要素配列データを生成し、この要素配列デ
ータの要素データをＦＳＭに対応した構造に接続して集
積回路装置の構造を反映した回路構造データを生成し、
この回路構造データが複数の場合に各々の外部バスのト
ラヒックを評価し、このトラヒックの評価が最低の回路
構造データを選択するようにした。
ア要素に対応した多数の要素データを事前に登録してお
き、設計する集積回路装置の各種動作が配列変数などで
記述された動作記述言語を解析してハードウェア要素の
順序依存関係が表現された制御記述グラフを生成し、こ
の制御記述グラフから配列変数ごとに被アクセスの局所
性を検出し、制御記述グラフを動作ステップごとにスケ
ジューリングし、このスケジューリングされる制御記述
グラフに各種の要素データを動作ステップごとに選択的
に割り付け、この要素データを制御記述グラフに割り付
けるときに局所性が高い配列変数の部分を内部メモリの
要素データに割り付けるとともに局所性が低い配列変数
の部分を外部メモリの要素データに割り付け、スケジュ
ーリングされた制御記述グラフから集積回路装置の各種
状態を順番に表現したＦＳＭを生成し、要素データが割
り付けられた制御記述グラフから要素データが二次元的
に配列された要素配列データを生成し、この要素配列デ
ータの要素データをＦＳＭに対応した構造に接続して集
積回路装置の構造を反映した回路構造データを生成し、
この回路構造データが複数の場合に各々の外部バスのト
ラヒックを評価し、このトラヒックの評価が最低の回路
構造データを選択するようにした。
【００１９】従って、このように選択されて出力される
回路構造データは膨大な個数のレジスタの要素データが
設定されることがない。また、このような回路構造デー
タから設計される集積回路装置では、例えば、一部の回
路ブロックのみで利用される変数データは、その回路ブ
ロックの内部メモリに格納され、多数の回路ブロックで
利用される変数データは、多数の回路ブロックで共有す
る外部メモリに格納されることになる。特に、複数の回
路構造データから外部バスのトラヒックが最低の一つが
選択されるので、この回路構造データから設計される集
積回路装置では、多数の回路ブロックと外部メモリとを
接続する外部バスの輻輳が防止される。
回路構造データは膨大な個数のレジスタの要素データが
設定されることがない。また、このような回路構造デー
タから設計される集積回路装置では、例えば、一部の回
路ブロックのみで利用される変数データは、その回路ブ
ロックの内部メモリに格納され、多数の回路ブロックで
利用される変数データは、多数の回路ブロックで共有す
る外部メモリに格納されることになる。特に、複数の回
路構造データから外部バスのトラヒックが最低の一つが
選択されるので、この回路構造データから設計される集
積回路装置では、多数の回路ブロックと外部メモリとを
接続する外部バスの輻輳が防止される。
【００２０】なお、一つの回路構造データは一つのスケ
ジューリング結果から一対一に生成されるので、回路構
造データが複数となる場合とはスケジューリング結果が
複数の場合であり、一つのスケジューリング結果から複
数の回路構造データが生成されるわけではない。
ジューリング結果から一対一に生成されるので、回路構
造データが複数となる場合とはスケジューリング結果が
複数の場合であり、一つのスケジューリング結果から複
数の回路構造データが生成されるわけではない。
【００２１】請求項４記載の発明は、各種のハードウェ
ア要素に対応した多数の要素データとともに、外部バス
を使用した外部メモリのアクセスをハードウェア要素に
模擬した外部アクセスの要素データを事前に登録してお
き、設計する集積回路装置の各種動作が配列変数などで
記述された動作記述言語を解析してハードウェア要素の
順序依存関係が表現された制御記述グラフを生成し、こ
の制御記述グラフから配列変数ごとに被アクセスの局所
性を検出し、制御記述グラフを動作ステップごとにスケ
ジューリングし、このスケジューリングされる制御記述
グラフに各種の要素データを動作ステップごとに選択的
に割り付け、この要素データを制御記述グラフに割り付
けるときに局所性が高い配列変数の部分を内部メモリの
要素データに割り付けるとともに局所性が低い配列変数
の部分を前記外部アクセスの要素データに割り付け、ス
ケジューリングされた制御記述グラフが複数の場合に要
素データが割り付けられた制御記述グラフの外部アクセ
スの要素データにより外部バスのトラヒックを評価し、
このトラヒックが最低の制御記述グラフを選択するよう
にした。
ア要素に対応した多数の要素データとともに、外部バス
を使用した外部メモリのアクセスをハードウェア要素に
模擬した外部アクセスの要素データを事前に登録してお
き、設計する集積回路装置の各種動作が配列変数などで
記述された動作記述言語を解析してハードウェア要素の
順序依存関係が表現された制御記述グラフを生成し、こ
の制御記述グラフから配列変数ごとに被アクセスの局所
性を検出し、制御記述グラフを動作ステップごとにスケ
ジューリングし、このスケジューリングされる制御記述
グラフに各種の要素データを動作ステップごとに選択的
に割り付け、この要素データを制御記述グラフに割り付
けるときに局所性が高い配列変数の部分を内部メモリの
要素データに割り付けるとともに局所性が低い配列変数
の部分を前記外部アクセスの要素データに割り付け、ス
ケジューリングされた制御記述グラフが複数の場合に要
素データが割り付けられた制御記述グラフの外部アクセ
スの要素データにより外部バスのトラヒックを評価し、
このトラヒックが最低の制御記述グラフを選択するよう
にした。
【００２２】従って、このように選択された制御記述グ
ラフには膨大な個数のレジスタの要素データが割り付け
られることがない。また、このような制御記述グラフか
ら設計される集積回路装置では、例えば、一部の回路ブ
ロックのみで利用される変数データは、その回路ブロッ
クの内部メモリに格納され、多数の回路ブロックで利用
される変数データは、多数の回路ブロックで共有する外
部メモリに格納されることになる。特に、スケジューリ
ングされるとともに要素データが割り付けられた複数の
制御記述グラフから外部バスのトラヒックが最低の一つ
が選択されるので、この制御記述グラフから設計される
集積回路装置では、多数の回路ブロックと外部メモリと
を接続する外部バスの輻輳が防止される。
ラフには膨大な個数のレジスタの要素データが割り付け
られることがない。また、このような制御記述グラフか
ら設計される集積回路装置では、例えば、一部の回路ブ
ロックのみで利用される変数データは、その回路ブロッ
クの内部メモリに格納され、多数の回路ブロックで利用
される変数データは、多数の回路ブロックで共有する外
部メモリに格納されることになる。特に、スケジューリ
ングされるとともに要素データが割り付けられた複数の
制御記述グラフから外部バスのトラヒックが最低の一つ
が選択されるので、この制御記述グラフから設計される
集積回路装置では、多数の回路ブロックと外部メモリと
を接続する外部バスの輻輳が防止される。
【００２３】なお、本発明の回路設計方法では、スケジ
ューリングされた制御記述グラフが複数の場合、外部バ
スのトラヒックが最低の一つを選択するので、スケジュ
ーリングされた制御記述グラフが一つの場合には、この
一つの制御記述グラフを直接出力すれば良く、トラヒッ
クの評価や制御記述グラフの選択の処理は省略すること
ができる。
ューリングされた制御記述グラフが複数の場合、外部バ
スのトラヒックが最低の一つを選択するので、スケジュ
ーリングされた制御記述グラフが一つの場合には、この
一つの制御記述グラフを直接出力すれば良く、トラヒッ
クの評価や制御記述グラフの選択の処理は省略すること
ができる。
【００２４】請求項５ないし８記載の発明の回路設計装
置は、少なくとも一つが内部メモリである各種のハード
ウェア要素が内部バスで相互に接続された内部構造の回
路ブロックが、ハードウェア要素の一つである外部メモ
リと外部バスで相互に接続された集積回路装置を設計す
る回路設計装置であって、請求項５記載の発明は、各種
のハードウェア要素に対応した多数の要素データが事前
に登録されているデータ記憶手段と、設計する集積回路
装置の各種動作が配列変数などで記述された動作記述言
語がデータ入力される言語入力手段と、該言語入力手段
にデータ入力された動作記述言語を解析してハードウェ
ア要素の順序依存関係が表現された制御記述グラフを生
成するグラフ変換手段と、該グラフ変換手段により生成
された制御記述グラフから配列変数ごとに被アクセスの
局所性を検出する局所性検出手段と、前記グラフ変換手
段により生成された制御記述グラフを動作ステップごと
にスケジューリングするグラフスケジューリング手段
と、該グラフスケジューリング手段によりスケジューリ
ングされる制御記述グラフに前記データ記憶手段に登録
されている各種の要素データを動作ステップごとに選択
的に割り付ける要素割付手段と、制御記述グラフに要素
データが割り付けられるときに前記局所性検出手段によ
り検出された局所性が高い配列変数の部分が内部メモリ
の要素データに割り付けられるとともに局所性が低い配
列変数の部分が外部メモリの要素データに割り付けられ
るように前記要素割付手段を動作制御する割付制御手段
と、を具備している。
置は、少なくとも一つが内部メモリである各種のハード
ウェア要素が内部バスで相互に接続された内部構造の回
路ブロックが、ハードウェア要素の一つである外部メモ
リと外部バスで相互に接続された集積回路装置を設計す
る回路設計装置であって、請求項５記載の発明は、各種
のハードウェア要素に対応した多数の要素データが事前
に登録されているデータ記憶手段と、設計する集積回路
装置の各種動作が配列変数などで記述された動作記述言
語がデータ入力される言語入力手段と、該言語入力手段
にデータ入力された動作記述言語を解析してハードウェ
ア要素の順序依存関係が表現された制御記述グラフを生
成するグラフ変換手段と、該グラフ変換手段により生成
された制御記述グラフから配列変数ごとに被アクセスの
局所性を検出する局所性検出手段と、前記グラフ変換手
段により生成された制御記述グラフを動作ステップごと
にスケジューリングするグラフスケジューリング手段
と、該グラフスケジューリング手段によりスケジューリ
ングされる制御記述グラフに前記データ記憶手段に登録
されている各種の要素データを動作ステップごとに選択
的に割り付ける要素割付手段と、制御記述グラフに要素
データが割り付けられるときに前記局所性検出手段によ
り検出された局所性が高い配列変数の部分が内部メモリ
の要素データに割り付けられるとともに局所性が低い配
列変数の部分が外部メモリの要素データに割り付けられ
るように前記要素割付手段を動作制御する割付制御手段
と、を具備している。
【００２５】従って、本発明の回路設計装置では、各種
のハードウェア要素に対応した多数の要素データがデー
タ記憶手段に事前に登録された状態で、設計する集積回
路装置の各種動作が配列変数などで記述された動作記述
言語が言語入力手段にデータ入力される。すると、この
データ入力された動作記述言語がグラフ変換手段により
解析されてハードウェア要素の順序依存関係が表現され
た制御記述グラフが生成され、この制御記述グラフから
局所性検出手段により配列変数ごとに被アクセスの局所
性が検出される。また、制御記述グラフはグラフスケジ
ューリング手段により動作ステップごとにスケジューリ
ングされ、このスケジューリングされる制御記述グラフ
に要素割付手段によりデータ記憶手段に登録されている
各種の要素データが動作ステップごとに選択的に割り付
けられる。ただし、このように制御記述グラフに要素デ
ータが割り付けられるときに、割付制御手段により要素
割付手段が動作制御され、被アクセスの局所性が高い配
列変数の部分は内部メモリの要素データに割り付けら
れ、局所性が低い配列変数の部分は外部メモリの要素デ
ータに割り付けられるので、制御記述グラフに膨大な個
数のレジスタの要素データが割り付けられることがな
い。また、このような制御記述グラフから設計される集
積回路装置では、例えば、一部の回路ブロックのみで利
用される変数データは、その回路ブロックの内部メモリ
に格納され、多数の回路ブロックで利用される変数デー
タは、多数の回路ブロックで共有する外部メモリに格納
されることになる。
のハードウェア要素に対応した多数の要素データがデー
タ記憶手段に事前に登録された状態で、設計する集積回
路装置の各種動作が配列変数などで記述された動作記述
言語が言語入力手段にデータ入力される。すると、この
データ入力された動作記述言語がグラフ変換手段により
解析されてハードウェア要素の順序依存関係が表現され
た制御記述グラフが生成され、この制御記述グラフから
局所性検出手段により配列変数ごとに被アクセスの局所
性が検出される。また、制御記述グラフはグラフスケジ
ューリング手段により動作ステップごとにスケジューリ
ングされ、このスケジューリングされる制御記述グラフ
に要素割付手段によりデータ記憶手段に登録されている
各種の要素データが動作ステップごとに選択的に割り付
けられる。ただし、このように制御記述グラフに要素デ
ータが割り付けられるときに、割付制御手段により要素
割付手段が動作制御され、被アクセスの局所性が高い配
列変数の部分は内部メモリの要素データに割り付けら
れ、局所性が低い配列変数の部分は外部メモリの要素デ
ータに割り付けられるので、制御記述グラフに膨大な個
数のレジスタの要素データが割り付けられることがな
い。また、このような制御記述グラフから設計される集
積回路装置では、例えば、一部の回路ブロックのみで利
用される変数データは、その回路ブロックの内部メモリ
に格納され、多数の回路ブロックで利用される変数デー
タは、多数の回路ブロックで共有する外部メモリに格納
されることになる。
【００２６】なお、本発明の各種手段は、その機能を実
現するように形成されていれば良く、例えば、専用のハ
ードウェア、適正な機能がプログラムにより付与された
コンピュータ、適正なプログラムによりコンピュータの
内部に実現された機能、これらの組み合わせ、等を許容
する。例えば、データ記憶手段とは、要素データを記憶
できるものであれば良く、ＲＡＭ(Ｒandom Ａccess
Ｍemory)等の情報記憶媒体の記憶エリアなどを許容す
る。言語入力手段とは、各種データの入力を受け付ける
ものであれば良く、手動操作によるデータ入力を受け付
けるキーボード、信号受信によるデータ入力を受け付け
る通信インターフェイス、等を許容する。データ出力手
段とは、各種データを出力するものであれば良く、各種
データを表示出力するディスプレイ、各種データを印刷
出力するプリンタ、各種データを信号送信する通信イン
ターフェイス、等を許容する。
現するように形成されていれば良く、例えば、専用のハ
ードウェア、適正な機能がプログラムにより付与された
コンピュータ、適正なプログラムによりコンピュータの
内部に実現された機能、これらの組み合わせ、等を許容
する。例えば、データ記憶手段とは、要素データを記憶
できるものであれば良く、ＲＡＭ(Ｒandom Ａccess
Ｍemory)等の情報記憶媒体の記憶エリアなどを許容す
る。言語入力手段とは、各種データの入力を受け付ける
ものであれば良く、手動操作によるデータ入力を受け付
けるキーボード、信号受信によるデータ入力を受け付け
る通信インターフェイス、等を許容する。データ出力手
段とは、各種データを出力するものであれば良く、各種
データを表示出力するディスプレイ、各種データを印刷
出力するプリンタ、各種データを信号送信する通信イン
ターフェイス、等を許容する。
【００２７】請求項６記載の発明は、各種のハードウェ
ア要素に対応した多数の要素データが事前に登録されて
いるデータ記憶手段と、設計する集積回路装置の各種動
作が配列変数などで記述された動作記述言語がデータ入
力される言語入力手段と、該言語入力手段にデータ入力
された動作記述言語を解析してハードウェア要素の順序
依存関係が表現された制御記述グラフを生成するグラフ
変換手段と、該グラフ変換手段により生成された制御記
述グラフから配列変数ごとに被アクセスの局所性を検出
する局所性検出手段と、前記グラフ変換手段により生成
された制御記述グラフを動作ステップごとにスケジュー
リングするグラフスケジューリング手段と、該グラフス
ケジューリング手段によりスケジューリングされる制御
記述グラフに前記データ記憶手段に登録されている各種
の要素データを動作ステップごとに選択的に割り付ける
要素割付手段と、制御記述グラフに要素データが割り付
けられるときに前記局所性検出手段により検出された局
所性が高い配列変数の部分が内部メモリの要素データに
割り付けられるとともに局所性が低い配列変数の部分が
外部メモリの要素データに割り付けられるように前記要
素割付手段を動作制御する割付制御手段と、前記グラフ
スケジューリング手段によりスケジューリングされた制
御記述グラフから集積回路装置の各種状態を順番に表現
したＦＳＭを生成するＦＳＭ生成手段と、前記割付制御
手段により動作制御された前記要素割付手段により要素
データが割り付けられた制御記述グラフから要素データ
が二次元的に配列された要素配列データを生成する配列
生成手段と、該配列生成手段により生成された要素配列
データの要素データを前記ＦＳＭ生成手段により生成さ
れたＦＳＭに対応した構造に接続して集積回路装置の構
造を反映した回路構造データを生成する構造生成手段
と、を具備している。
ア要素に対応した多数の要素データが事前に登録されて
いるデータ記憶手段と、設計する集積回路装置の各種動
作が配列変数などで記述された動作記述言語がデータ入
力される言語入力手段と、該言語入力手段にデータ入力
された動作記述言語を解析してハードウェア要素の順序
依存関係が表現された制御記述グラフを生成するグラフ
変換手段と、該グラフ変換手段により生成された制御記
述グラフから配列変数ごとに被アクセスの局所性を検出
する局所性検出手段と、前記グラフ変換手段により生成
された制御記述グラフを動作ステップごとにスケジュー
リングするグラフスケジューリング手段と、該グラフス
ケジューリング手段によりスケジューリングされる制御
記述グラフに前記データ記憶手段に登録されている各種
の要素データを動作ステップごとに選択的に割り付ける
要素割付手段と、制御記述グラフに要素データが割り付
けられるときに前記局所性検出手段により検出された局
所性が高い配列変数の部分が内部メモリの要素データに
割り付けられるとともに局所性が低い配列変数の部分が
外部メモリの要素データに割り付けられるように前記要
素割付手段を動作制御する割付制御手段と、前記グラフ
スケジューリング手段によりスケジューリングされた制
御記述グラフから集積回路装置の各種状態を順番に表現
したＦＳＭを生成するＦＳＭ生成手段と、前記割付制御
手段により動作制御された前記要素割付手段により要素
データが割り付けられた制御記述グラフから要素データ
が二次元的に配列された要素配列データを生成する配列
生成手段と、該配列生成手段により生成された要素配列
データの要素データを前記ＦＳＭ生成手段により生成さ
れたＦＳＭに対応した構造に接続して集積回路装置の構
造を反映した回路構造データを生成する構造生成手段
と、を具備している。
【００２８】従って、本発明の回路設計装置では、各種
のハードウェア要素に対応した多数の要素データがデー
タ記憶手段に事前に登録された状態で、設計する集積回
路装置の各種動作が配列変数などで記述された動作記述
言語が言語入力手段にデータ入力される。すると、この
データ入力された動作記述言語がグラフ変換手段により
解析されてハードウェア要素の順序依存関係が表現され
た制御記述グラフが生成され、この制御記述グラフから
局所性検出手段により配列変数ごとに被アクセスの局所
性が検出される。また、制御記述グラフはグラフスケジ
ューリング手段により動作ステップごとにスケジューリ
ングされ、このスケジューリングされる制御記述グラフ
に要素割付手段によりデータ記憶手段に登録されている
各種の要素データが動作ステップごとに選択的に割り付
けられる。ただし、このように制御記述グラフに要素デ
ータが割り付けられるときに、割付制御手段により要素
割付手段が動作制御されるので、被アクセスの局所性が
高い配列変数の部分は内部メモリの要素データに割り付
けられ、局所性が低い配列変数の部分は外部メモリの要
素データに割り付けられる。また、スケジューリングさ
れた制御記述グラフからＦＳＭ生成手段により集積回路
装置の各種状態を順番に表現したＦＳＭが生成され、上
述のように要素データが割り付けられた制御記述グラフ
から配列生成手段により要素データが二次元的に配列さ
れた要素配列データが生成される。この要素配列データ
の要素データが構造生成手段によりＦＳＭに対応した構
造に接続されて集積回路装置の構造を反映した回路構造
データが生成されるので、この回路構造データに膨大な
個数のレジスタの要素データが設定されることがない。
また、このような回路構造データから設計される集積回
路装置では、例えば、一部の回路ブロックのみで利用さ
れる変数データは、その回路ブロックの内部メモリに格
納され、多数の回路ブロックで利用される変数データ
は、多数の回路ブロックで共有する外部メモリに格納さ
れることになる。
のハードウェア要素に対応した多数の要素データがデー
タ記憶手段に事前に登録された状態で、設計する集積回
路装置の各種動作が配列変数などで記述された動作記述
言語が言語入力手段にデータ入力される。すると、この
データ入力された動作記述言語がグラフ変換手段により
解析されてハードウェア要素の順序依存関係が表現され
た制御記述グラフが生成され、この制御記述グラフから
局所性検出手段により配列変数ごとに被アクセスの局所
性が検出される。また、制御記述グラフはグラフスケジ
ューリング手段により動作ステップごとにスケジューリ
ングされ、このスケジューリングされる制御記述グラフ
に要素割付手段によりデータ記憶手段に登録されている
各種の要素データが動作ステップごとに選択的に割り付
けられる。ただし、このように制御記述グラフに要素デ
ータが割り付けられるときに、割付制御手段により要素
割付手段が動作制御されるので、被アクセスの局所性が
高い配列変数の部分は内部メモリの要素データに割り付
けられ、局所性が低い配列変数の部分は外部メモリの要
素データに割り付けられる。また、スケジューリングさ
れた制御記述グラフからＦＳＭ生成手段により集積回路
装置の各種状態を順番に表現したＦＳＭが生成され、上
述のように要素データが割り付けられた制御記述グラフ
から配列生成手段により要素データが二次元的に配列さ
れた要素配列データが生成される。この要素配列データ
の要素データが構造生成手段によりＦＳＭに対応した構
造に接続されて集積回路装置の構造を反映した回路構造
データが生成されるので、この回路構造データに膨大な
個数のレジスタの要素データが設定されることがない。
また、このような回路構造データから設計される集積回
路装置では、例えば、一部の回路ブロックのみで利用さ
れる変数データは、その回路ブロックの内部メモリに格
納され、多数の回路ブロックで利用される変数データ
は、多数の回路ブロックで共有する外部メモリに格納さ
れることになる。
【００２９】請求項７記載の発明は、各種のハードウェ
ア要素に対応した多数の要素データが事前に登録されて
いるデータ記憶手段と、設計する集積回路装置の各種動
作が配列変数などで記述された動作記述言語がデータ入
力される言語入力手段と、該言語入力手段にデータ入力
された動作記述言語を解析してハードウェア要素の順序
依存関係が表現された制御記述グラフを生成するグラフ
変換手段と、該グラフ変換手段により生成された制御記
述グラフから配列変数ごとに被アクセスの局所性を検出
する局所性検出手段と、前記グラフ変換手段により生成
された制御記述グラフを動作ステップごとにスケジュー
リングするグラフスケジューリング手段と、該グラフス
ケジューリング手段によりスケジューリングされる制御
記述グラフに前記データ記憶手段に登録されている各種
の要素データを動作ステップごとに選択的に割り付ける
要素割付手段と、制御記述グラフに要素データが割り付
けられるときに前記局所性検出手段により検出された局
所性が高い配列変数の部分が内部メモリの要素データに
割り付けられるとともに局所性が低い配列変数の部分が
外部メモリの要素データに割り付けられるように前記要
素割付手段を動作制御する割付制御手段と、前記グラフ
スケジューリング手段によりスケジューリングされた制
御記述グラフから集積回路装置の各種状態を順番に表現
したＦＳＭを生成するＦＳＭ生成手段と、前記割付制御
手段により動作制御された前記要素割付手段により要素
データが割り付けられた制御記述グラフから要素データ
が二次元的に配列された要素配列データを生成する配列
生成手段と、該配列生成手段により生成された要素配列
データの要素データを前記ＦＳＭ生成手段により生成さ
れたＦＳＭに対応した構造に接続して集積回路装置の構
造を反映した回路構造データを生成する構造生成手段
と、該構造生成手段により生成された回路構造データが
複数の場合に各々の外部バスのトラヒックを評価するト
ラヒック評価手段と、該トラヒック評価手段により評価
されたトラヒックが最低の回路構造データを選択するデ
ータ選択手段と、を具備している。
ア要素に対応した多数の要素データが事前に登録されて
いるデータ記憶手段と、設計する集積回路装置の各種動
作が配列変数などで記述された動作記述言語がデータ入
力される言語入力手段と、該言語入力手段にデータ入力
された動作記述言語を解析してハードウェア要素の順序
依存関係が表現された制御記述グラフを生成するグラフ
変換手段と、該グラフ変換手段により生成された制御記
述グラフから配列変数ごとに被アクセスの局所性を検出
する局所性検出手段と、前記グラフ変換手段により生成
された制御記述グラフを動作ステップごとにスケジュー
リングするグラフスケジューリング手段と、該グラフス
ケジューリング手段によりスケジューリングされる制御
記述グラフに前記データ記憶手段に登録されている各種
の要素データを動作ステップごとに選択的に割り付ける
要素割付手段と、制御記述グラフに要素データが割り付
けられるときに前記局所性検出手段により検出された局
所性が高い配列変数の部分が内部メモリの要素データに
割り付けられるとともに局所性が低い配列変数の部分が
外部メモリの要素データに割り付けられるように前記要
素割付手段を動作制御する割付制御手段と、前記グラフ
スケジューリング手段によりスケジューリングされた制
御記述グラフから集積回路装置の各種状態を順番に表現
したＦＳＭを生成するＦＳＭ生成手段と、前記割付制御
手段により動作制御された前記要素割付手段により要素
データが割り付けられた制御記述グラフから要素データ
が二次元的に配列された要素配列データを生成する配列
生成手段と、該配列生成手段により生成された要素配列
データの要素データを前記ＦＳＭ生成手段により生成さ
れたＦＳＭに対応した構造に接続して集積回路装置の構
造を反映した回路構造データを生成する構造生成手段
と、該構造生成手段により生成された回路構造データが
複数の場合に各々の外部バスのトラヒックを評価するト
ラヒック評価手段と、該トラヒック評価手段により評価
されたトラヒックが最低の回路構造データを選択するデ
ータ選択手段と、を具備している。
【００３０】従って、本発明の回路設計装置では、各種
のハードウェア要素に対応した多数の要素データがデー
タ記憶手段に事前に登録された状態で、設計する集積回
路装置の各種動作が配列変数などで記述された動作記述
言語が言語入力手段にデータ入力される。すると、この
データ入力された動作記述言語がグラフ変換手段により
解析されてハードウェア要素の順序依存関係が表現され
た制御記述グラフが生成され、この制御記述グラフから
局所性検出手段により配列変数ごとに被アクセスの局所
性が検出される。また、制御記述グラフはグラフスケジ
ューリング手段により動作ステップごとにスケジューリ
ングされ、このスケジューリングされる制御記述グラフ
に要素割付手段によりデータ記憶手段に登録されている
各種の要素データが動作ステップごとに選択的に割り付
けられる。ただし、このように制御記述グラフに要素デ
ータが割り付けられるときに、割付制御手段により要素
割付手段が動作制御されるので、被アクセスの局所性が
高い配列変数の部分は内部メモリの要素データに割り付
けられ、局所性が低い配列変数の部分は外部メモリの要
素データに割り付けられる。また、スケジューリングさ
れた制御記述グラフからＦＳＭ生成手段により集積回路
装置の各種状態を順番に表現したＦＳＭが生成され、上
述のように要素データが割り付けられた制御記述グラフ
から配列生成手段により要素データが二次元的に配列さ
れた要素配列データが生成される。この要素配列データ
の要素データが構造生成手段によりＦＳＭに対応した構
造に接続されて集積回路装置の構造を反映した回路構造
データが生成され、このように生成された回路構造デー
タが複数の場合にトラヒック評価手段により各々の外部
バスのトラヒックが評価され、この評価されたトラヒッ
クが最低の回路構造データがデータ選択手段により選択
される。従って、このように選択されて出力される回路
構造データは膨大な個数のレジスタの要素データが設定
されることがない。また、このような回路構造データか
ら設計される集積回路装置では、例えば、一部の回路ブ
ロックのみで利用される変数データは、その回路ブロッ
クの内部メモリに格納され、多数の回路ブロックで利用
される変数データは、多数の回路ブロックで共有する外
部メモリに格納されることになる。特に、複数の回路構
造データから外部バスのトラヒックが最低の一つが選択
されるので、この回路構造データから設計される集積回
路装置では、多数の回路ブロックと外部メモリとを接続
する外部バスの輻輳が防止される。
のハードウェア要素に対応した多数の要素データがデー
タ記憶手段に事前に登録された状態で、設計する集積回
路装置の各種動作が配列変数などで記述された動作記述
言語が言語入力手段にデータ入力される。すると、この
データ入力された動作記述言語がグラフ変換手段により
解析されてハードウェア要素の順序依存関係が表現され
た制御記述グラフが生成され、この制御記述グラフから
局所性検出手段により配列変数ごとに被アクセスの局所
性が検出される。また、制御記述グラフはグラフスケジ
ューリング手段により動作ステップごとにスケジューリ
ングされ、このスケジューリングされる制御記述グラフ
に要素割付手段によりデータ記憶手段に登録されている
各種の要素データが動作ステップごとに選択的に割り付
けられる。ただし、このように制御記述グラフに要素デ
ータが割り付けられるときに、割付制御手段により要素
割付手段が動作制御されるので、被アクセスの局所性が
高い配列変数の部分は内部メモリの要素データに割り付
けられ、局所性が低い配列変数の部分は外部メモリの要
素データに割り付けられる。また、スケジューリングさ
れた制御記述グラフからＦＳＭ生成手段により集積回路
装置の各種状態を順番に表現したＦＳＭが生成され、上
述のように要素データが割り付けられた制御記述グラフ
から配列生成手段により要素データが二次元的に配列さ
れた要素配列データが生成される。この要素配列データ
の要素データが構造生成手段によりＦＳＭに対応した構
造に接続されて集積回路装置の構造を反映した回路構造
データが生成され、このように生成された回路構造デー
タが複数の場合にトラヒック評価手段により各々の外部
バスのトラヒックが評価され、この評価されたトラヒッ
クが最低の回路構造データがデータ選択手段により選択
される。従って、このように選択されて出力される回路
構造データは膨大な個数のレジスタの要素データが設定
されることがない。また、このような回路構造データか
ら設計される集積回路装置では、例えば、一部の回路ブ
ロックのみで利用される変数データは、その回路ブロッ
クの内部メモリに格納され、多数の回路ブロックで利用
される変数データは、多数の回路ブロックで共有する外
部メモリに格納されることになる。特に、複数の回路構
造データから外部バスのトラヒックが最低の一つが選択
されるので、この回路構造データから設計される集積回
路装置では、多数の回路ブロックと外部メモリとを接続
する外部バスの輻輳が防止される。
【００３１】請求項８記載の発明は、各種のハードウェ
ア要素に対応した多数の要素データとともに、外部バス
を使用した外部メモリのアクセスをハードウェア要素に
模擬した外部アクセスの要素データが事前に登録されて
いるデータ記憶手段と、設計する集積回路装置の各種動
作が配列変数などで記述された動作記述言語がデータ入
力される言語入力手段と、該言語入力手段にデータ入力
された動作記述言語を解析してハードウェア要素の順序
依存関係が表現された制御記述グラフを生成するグラフ
変換手段と、該グラフ変換手段により生成された制御記
述グラフから配列変数ごとに被アクセスの局所性を検出
する局所性検出手段と、前記グラフ変換手段により生成
された制御記述グラフを動作ステップごとにスケジュー
リングするグラフスケジューリング手段と、該グラフス
ケジューリング手段によりスケジューリングされる制御
記述グラフに前記データ記憶手段に登録されている各種
の要素データを動作ステップごとに選択的に割り付ける
要素割付手段と、制御記述グラフに要素データが割り付
けられるときに前記局所性検出手段により検出された局
所性が高い配列変数の部分が内部メモリの要素データに
割り付けられるとともに局所性が低い配列変数の部分が
前記外部アクセスの要素データに割り付けられるように
前記要素割付手段を動作制御する割付制御手段と、前記
グラフスケジューリング手段によりスケジューリングさ
れた制御記述グラフが複数の場合に前記割付制御手段に
より動作制御された前記要素割付手段により要素データ
が割り付けられた制御記述グラフの外部アクセスの要素
データにより外部バスのトラヒックを評価するトラヒッ
ク評価手段と、該トラヒック評価手段により評価された
トラヒックが最低の回路構造データを選択するデータ選
択手段と、を具備している。
ア要素に対応した多数の要素データとともに、外部バス
を使用した外部メモリのアクセスをハードウェア要素に
模擬した外部アクセスの要素データが事前に登録されて
いるデータ記憶手段と、設計する集積回路装置の各種動
作が配列変数などで記述された動作記述言語がデータ入
力される言語入力手段と、該言語入力手段にデータ入力
された動作記述言語を解析してハードウェア要素の順序
依存関係が表現された制御記述グラフを生成するグラフ
変換手段と、該グラフ変換手段により生成された制御記
述グラフから配列変数ごとに被アクセスの局所性を検出
する局所性検出手段と、前記グラフ変換手段により生成
された制御記述グラフを動作ステップごとにスケジュー
リングするグラフスケジューリング手段と、該グラフス
ケジューリング手段によりスケジューリングされる制御
記述グラフに前記データ記憶手段に登録されている各種
の要素データを動作ステップごとに選択的に割り付ける
要素割付手段と、制御記述グラフに要素データが割り付
けられるときに前記局所性検出手段により検出された局
所性が高い配列変数の部分が内部メモリの要素データに
割り付けられるとともに局所性が低い配列変数の部分が
前記外部アクセスの要素データに割り付けられるように
前記要素割付手段を動作制御する割付制御手段と、前記
グラフスケジューリング手段によりスケジューリングさ
れた制御記述グラフが複数の場合に前記割付制御手段に
より動作制御された前記要素割付手段により要素データ
が割り付けられた制御記述グラフの外部アクセスの要素
データにより外部バスのトラヒックを評価するトラヒッ
ク評価手段と、該トラヒック評価手段により評価された
トラヒックが最低の回路構造データを選択するデータ選
択手段と、を具備している。
【００３２】従って、本発明の回路設計装置では、各種
のハードウェア要素に対応した多数の要素データととも
に、外部バスを使用した外部メモリのアクセスをハード
ウェア要素に模擬した外部アクセスの要素データがデー
タ記憶手段に事前に登録された状態で、設計する集積回
路装置の各種動作が配列変数などで記述された動作記述
言語が言語入力手段にデータ入力される。すると、この
データ入力された動作記述言語がグラフ変換手段により
解析されてハードウェア要素の順序依存関係が表現され
た制御記述グラフが生成され、この制御記述グラフから
局所性検出手段により配列変数ごとに被アクセスの局所
性が検出される。また、制御記述グラフはグラフスケジ
ューリング手段により動作ステップごとにスケジューリ
ングされ、このスケジューリングされる制御記述グラフ
に要素割付手段によりデータ記憶手段に登録されている
各種の要素データが動作ステップごとに選択的に割り付
けられる。ただし、このように制御記述グラフに要素デ
ータが割り付けられるときに、割付制御手段により要素
割付手段が動作制御されるので、被アクセスの局所性が
高い配列変数の部分が内部メモリの要素データに割り付
けられ、局所性が低い配列変数の部分が外部アクセスの
要素データに割り付けられる。また、スケジューリング
された制御記述グラフが複数の場合に、要素データが割
り付けられた制御記述グラフの外部アクセスの要素デー
タによりトラヒック評価手段により外部バスのトラヒッ
クを評価され、この評価されたトラヒックが最低の制御
記述グラフがデータ選択手段により選択される。従っ
て、このように選択された制御記述グラフには膨大な個
数のレジスタの要素データが設定されることがない。ま
た、このような制御記述グラフから設計される集積回路
装置では、例えば、一部の回路ブロックのみで利用され
る変数データは、その回路ブロックの内部メモリに格納
され、多数の回路ブロックで利用される変数データは、
多数の回路ブロックで共有する外部メモリに格納される
ことになる。特に、スケジューリングされるとともに要
素データが割り付けられた複数の制御記述グラフから、
外部バスのトラヒックが最低の一つが選択されるので、
この制御記述グラフから設計される集積回路装置では、
多数の回路ブロックと外部メモリとを接続する外部バス
の輻輳が防止される。
のハードウェア要素に対応した多数の要素データととも
に、外部バスを使用した外部メモリのアクセスをハード
ウェア要素に模擬した外部アクセスの要素データがデー
タ記憶手段に事前に登録された状態で、設計する集積回
路装置の各種動作が配列変数などで記述された動作記述
言語が言語入力手段にデータ入力される。すると、この
データ入力された動作記述言語がグラフ変換手段により
解析されてハードウェア要素の順序依存関係が表現され
た制御記述グラフが生成され、この制御記述グラフから
局所性検出手段により配列変数ごとに被アクセスの局所
性が検出される。また、制御記述グラフはグラフスケジ
ューリング手段により動作ステップごとにスケジューリ
ングされ、このスケジューリングされる制御記述グラフ
に要素割付手段によりデータ記憶手段に登録されている
各種の要素データが動作ステップごとに選択的に割り付
けられる。ただし、このように制御記述グラフに要素デ
ータが割り付けられるときに、割付制御手段により要素
割付手段が動作制御されるので、被アクセスの局所性が
高い配列変数の部分が内部メモリの要素データに割り付
けられ、局所性が低い配列変数の部分が外部アクセスの
要素データに割り付けられる。また、スケジューリング
された制御記述グラフが複数の場合に、要素データが割
り付けられた制御記述グラフの外部アクセスの要素デー
タによりトラヒック評価手段により外部バスのトラヒッ
クを評価され、この評価されたトラヒックが最低の制御
記述グラフがデータ選択手段により選択される。従っ
て、このように選択された制御記述グラフには膨大な個
数のレジスタの要素データが設定されることがない。ま
た、このような制御記述グラフから設計される集積回路
装置では、例えば、一部の回路ブロックのみで利用され
る変数データは、その回路ブロックの内部メモリに格納
され、多数の回路ブロックで利用される変数データは、
多数の回路ブロックで共有する外部メモリに格納される
ことになる。特に、スケジューリングされるとともに要
素データが割り付けられた複数の制御記述グラフから、
外部バスのトラヒックが最低の一つが選択されるので、
この制御記述グラフから設計される集積回路装置では、
多数の回路ブロックと外部メモリとを接続する外部バス
の輻輳が防止される。
【００３３】請求項９記載の発明は、請求項７記載の回
路設計装置であって、前記トラヒック評価手段は、外部
バスを使用しないハードウェア要素の個数と外部バスの
使用の待機時間とからトラヒックを評価する。従って、
外部バスのトラヒックがトラヒック評価手段により簡単
な処理で的確に評価される。
路設計装置であって、前記トラヒック評価手段は、外部
バスを使用しないハードウェア要素の個数と外部バスの
使用の待機時間とからトラヒックを評価する。従って、
外部バスのトラヒックがトラヒック評価手段により簡単
な処理で的確に評価される。
【００３４】請求項１０記載の発明は、請求項５ないし
９の何れか一記載の回路設計装置であって、前記グラフ
変換手段は、動作記述言語を構文解析して配列変数の順
序依存関係が木構造で表現された第一の制御記述グラフ
であるＰＡＤを生成してから、このＰＡＤを整理してハ
ードウェア要素の順序依存関係が二次元的に表現された
第二の制御記述グラフであるＣＤＦＧを生成し、前記局
所性検出手段は、前記グラフ変換手段により生成された
ＰＡＤから配列変数ごとに被アクセスの局所性を検出
し、前記グラフスケジューリング手段は、前記グラフ変
換手段により生成されたＣＤＦＧを動作ステップごとに
スケジューリングする。
９の何れか一記載の回路設計装置であって、前記グラフ
変換手段は、動作記述言語を構文解析して配列変数の順
序依存関係が木構造で表現された第一の制御記述グラフ
であるＰＡＤを生成してから、このＰＡＤを整理してハ
ードウェア要素の順序依存関係が二次元的に表現された
第二の制御記述グラフであるＣＤＦＧを生成し、前記局
所性検出手段は、前記グラフ変換手段により生成された
ＰＡＤから配列変数ごとに被アクセスの局所性を検出
し、前記グラフスケジューリング手段は、前記グラフ変
換手段により生成されたＣＤＦＧを動作ステップごとに
スケジューリングする。
【００３５】従って、動作記述言語からグラフ変換手段
により第一の制御記述グラフとしてＰＡＤが生成される
と、このＰＡＤから局所性検出手段により配列変数ごと
に被アクセスの局所性が検出され、ＰＡＤからグラフ変
換手段により第二の制御記述グラフとしてＣＤＦＧが生
成されると、このＣＤＦＧがグラフスケジューリング手
段により動作ステップごとにスケジューリングされるの
で、被アクセスの局所性の検出やスケジューリングが簡
単な処理で的確に実行される。
により第一の制御記述グラフとしてＰＡＤが生成される
と、このＰＡＤから局所性検出手段により配列変数ごと
に被アクセスの局所性が検出され、ＰＡＤからグラフ変
換手段により第二の制御記述グラフとしてＣＤＦＧが生
成されると、このＣＤＦＧがグラフスケジューリング手
段により動作ステップごとにスケジューリングされるの
で、被アクセスの局所性の検出やスケジューリングが簡
単な処理で的確に実行される。
【００３６】請求項１１記載の発明は、請求項１０記載
の回路設計装置であって、前記局所性検出手段は、ＰＡ
Ｄから配列宣言ごとに配列変数を個々に探索し、この配
列変数の各々で関数に使用される回数を積算し、この回
数の多少を配列変数の被アクセスの局所性として検出す
る。従って、動作記述言語の配列変数の局所性が局所性
検出手段により簡単な処理で的確に検出される。
の回路設計装置であって、前記局所性検出手段は、ＰＡ
Ｄから配列宣言ごとに配列変数を個々に探索し、この配
列変数の各々で関数に使用される回数を積算し、この回
数の多少を配列変数の被アクセスの局所性として検出す
る。従って、動作記述言語の配列変数の局所性が局所性
検出手段により簡単な処理で的確に検出される。
【００３７】請求項１２ないし１５記載の発明の情報記
憶媒体は、コンピュータが読取自在なソフトウェアが格
納されている情報記憶媒体において、請求項１２記載の
発明は、各種のハードウェア要素に対応した多数の要素
データを保存すること、設計する集積回路装置の各種動
作が配列変数などで記述された動作記述言語のデータ入
力を受け付けること、データ入力された動作記述言語を
解析してハードウェア要素の順序依存関係が表現された
制御記述グラフを生成すること、この制御記述グラフか
ら配列変数ごとに被アクセスの局所性を検出すること、
制御記述グラフを動作ステップごとにスケジューリング
すること、このスケジューリングされる制御記述グラフ
に各種の要素データを動作ステップごとに選択的に割り
付けること、この要素データを制御記述グラフに割り付
けるときに局所性が高い配列変数の部分を内部メモリの
要素データに割り付けるとともに局所性が低い配列変数
の部分を外部メモリの要素データに割り付けること、を
前記コンピュータに実行させるためのプログラムが格納
されている。
憶媒体は、コンピュータが読取自在なソフトウェアが格
納されている情報記憶媒体において、請求項１２記載の
発明は、各種のハードウェア要素に対応した多数の要素
データを保存すること、設計する集積回路装置の各種動
作が配列変数などで記述された動作記述言語のデータ入
力を受け付けること、データ入力された動作記述言語を
解析してハードウェア要素の順序依存関係が表現された
制御記述グラフを生成すること、この制御記述グラフか
ら配列変数ごとに被アクセスの局所性を検出すること、
制御記述グラフを動作ステップごとにスケジューリング
すること、このスケジューリングされる制御記述グラフ
に各種の要素データを動作ステップごとに選択的に割り
付けること、この要素データを制御記述グラフに割り付
けるときに局所性が高い配列変数の部分を内部メモリの
要素データに割り付けるとともに局所性が低い配列変数
の部分を外部メモリの要素データに割り付けること、を
前記コンピュータに実行させるためのプログラムが格納
されている。
【００３８】従って、本発明の情報記憶媒体のプログラ
ムをコンピュータに読み取らせて対応する処理動作を実
行させると、このコンピュータは、各種のハードウェア
要素に対応した多数の要素データを保存することがで
き、このような状態で設計する集積回路装置の各種動作
が配列変数などで記述された動作記述言語のデータ入力
を受け付ける。このように動作記述言語がデータ入力さ
れると、この動作記述言語を解析してハードウェア要素
の順序依存関係が表現された制御記述グラフを生成し、
この制御記述グラフから配列変数ごとに被アクセスの局
所性を検出する。また、制御記述グラフを動作ステップ
ごとにスケジューリングし、このスケジューリングされ
る制御記述グラフに各種の要素データを動作ステップご
とに選択的に割り付ける。ただし、このように要素デー
タを制御記述グラフに割り付けるときに、局所性が高い
配列変数の部分を内部メモリの要素データに割り付ける
とともに、局所性が低い配列変数の部分を外部メモリの
要素データに割り付けるので、この制御記述グラフに膨
大な個数のレジスタの要素データが割り付けられること
がない。また、このような制御記述グラフから設計され
る集積回路装置では、例えば、一部の回路ブロックのみ
で利用される変数データは、その回路ブロックの内部メ
モリに格納され、多数の回路ブロックで利用される変数
データは、多数の回路ブロックで共有する外部メモリに
格納されることになる。
ムをコンピュータに読み取らせて対応する処理動作を実
行させると、このコンピュータは、各種のハードウェア
要素に対応した多数の要素データを保存することがで
き、このような状態で設計する集積回路装置の各種動作
が配列変数などで記述された動作記述言語のデータ入力
を受け付ける。このように動作記述言語がデータ入力さ
れると、この動作記述言語を解析してハードウェア要素
の順序依存関係が表現された制御記述グラフを生成し、
この制御記述グラフから配列変数ごとに被アクセスの局
所性を検出する。また、制御記述グラフを動作ステップ
ごとにスケジューリングし、このスケジューリングされ
る制御記述グラフに各種の要素データを動作ステップご
とに選択的に割り付ける。ただし、このように要素デー
タを制御記述グラフに割り付けるときに、局所性が高い
配列変数の部分を内部メモリの要素データに割り付ける
とともに、局所性が低い配列変数の部分を外部メモリの
要素データに割り付けるので、この制御記述グラフに膨
大な個数のレジスタの要素データが割り付けられること
がない。また、このような制御記述グラフから設計され
る集積回路装置では、例えば、一部の回路ブロックのみ
で利用される変数データは、その回路ブロックの内部メ
モリに格納され、多数の回路ブロックで利用される変数
データは、多数の回路ブロックで共有する外部メモリに
格納されることになる。
【００３９】なお、本発明で云う情報記憶媒体とは、コ
ンピュータに各種処理を実行させるためのプログラムが
ソフトウェアとして事前に格納されたものであれば良
く、例えば、コンピュータを一部とする装置に固定され
ているＲＯＭ(Ｒead ＯnlyＭemory)やＨＤＤ(Ｈard
Ｄisc Ｄrive)、コンピュータを一部とする装置に着脱
自在に装填されるＣＤ(Ｃompact Ｄisc)−ＲＯＭやＦ
Ｄ(Ｆloppy Ｄisc)、等を許容する。また、本発明で云
うコンピュータとは、ソフトウェアからなるプログラム
を読み取って対応する処理動作を実行できる装置であれ
ば良く、例えば、ＣＰＵ(Ｃentral Ｐrocessing Ｕni
t)を主体として、これにＲＯＭやＲＡＭやＩ／Ｆ(Ｉnte
rface)等の各種デバイスが必要により接続された装置な
どを許容する。なお、本発明でコンピュータに要素デー
タを保存させることは、例えば、コンピュータが事前に
接続されているＲＡＭ等の情報記憶媒体に各種データを
格納することや、コンピュータが一部として具備してい
る内部メモリに各種データを格納することや、本発明の
情報記憶媒体がＦＤ等の場合に、そこにコンピュータが
各種データを格納すること、等を許容する。
ンピュータに各種処理を実行させるためのプログラムが
ソフトウェアとして事前に格納されたものであれば良
く、例えば、コンピュータを一部とする装置に固定され
ているＲＯＭ(Ｒead ＯnlyＭemory)やＨＤＤ(Ｈard
Ｄisc Ｄrive)、コンピュータを一部とする装置に着脱
自在に装填されるＣＤ(Ｃompact Ｄisc)−ＲＯＭやＦ
Ｄ(Ｆloppy Ｄisc)、等を許容する。また、本発明で云
うコンピュータとは、ソフトウェアからなるプログラム
を読み取って対応する処理動作を実行できる装置であれ
ば良く、例えば、ＣＰＵ(Ｃentral Ｐrocessing Ｕni
t)を主体として、これにＲＯＭやＲＡＭやＩ／Ｆ(Ｉnte
rface)等の各種デバイスが必要により接続された装置な
どを許容する。なお、本発明でコンピュータに要素デー
タを保存させることは、例えば、コンピュータが事前に
接続されているＲＡＭ等の情報記憶媒体に各種データを
格納することや、コンピュータが一部として具備してい
る内部メモリに各種データを格納することや、本発明の
情報記憶媒体がＦＤ等の場合に、そこにコンピュータが
各種データを格納すること、等を許容する。
【００４０】請求項１３記載の発明は、各種のハードウ
ェア要素に対応した多数の要素データを保存すること、
設計する集積回路装置の各種動作が配列変数などで記述
された動作記述言語のデータ入力を受け付けること、デ
ータ入力された動作記述言語を解析してハードウェア要
素の順序依存関係が表現された制御記述グラフを生成す
ること、この制御記述グラフから配列変数ごとに被アク
セスの局所性を検出すること、制御記述グラフを動作ス
テップごとにスケジューリングすること、このスケジュ
ーリングされる制御記述グラフに各種の要素データを動
作ステップごとに選択的に割り付けること、この要素デ
ータを制御記述グラフに割り付けるときに局所性が高い
配列変数の部分を内部メモリの要素データに割り付ける
とともに局所性が低い配列変数の部分を外部メモリの要
素データに割り付けること、スケジューリングされた制
御記述グラフから集積回路装置の各種状態を順番に表現
したＦＳＭを生成すること、要素データが割り付けられ
た制御記述グラフから要素データが二次元的に配列され
た要素配列データを生成すること、この要素配列データ
の要素データをＦＳＭに対応した構造に接続して集積回
路装置の構造を反映した回路構造データを生成するこ
と、を前記コンピュータに実行させるためのプログラム
が格納されている。
ェア要素に対応した多数の要素データを保存すること、
設計する集積回路装置の各種動作が配列変数などで記述
された動作記述言語のデータ入力を受け付けること、デ
ータ入力された動作記述言語を解析してハードウェア要
素の順序依存関係が表現された制御記述グラフを生成す
ること、この制御記述グラフから配列変数ごとに被アク
セスの局所性を検出すること、制御記述グラフを動作ス
テップごとにスケジューリングすること、このスケジュ
ーリングされる制御記述グラフに各種の要素データを動
作ステップごとに選択的に割り付けること、この要素デ
ータを制御記述グラフに割り付けるときに局所性が高い
配列変数の部分を内部メモリの要素データに割り付ける
とともに局所性が低い配列変数の部分を外部メモリの要
素データに割り付けること、スケジューリングされた制
御記述グラフから集積回路装置の各種状態を順番に表現
したＦＳＭを生成すること、要素データが割り付けられ
た制御記述グラフから要素データが二次元的に配列され
た要素配列データを生成すること、この要素配列データ
の要素データをＦＳＭに対応した構造に接続して集積回
路装置の構造を反映した回路構造データを生成するこ
と、を前記コンピュータに実行させるためのプログラム
が格納されている。
【００４１】従って、本発明の情報記憶媒体のプログラ
ムをコンピュータに読み取らせて対応する処理動作を実
行させると、このコンピュータは、各種のハードウェア
要素に対応した多数の要素データを保存することがで
き、このような状態で設計する集積回路装置の各種動作
が配列変数などで記述された動作記述言語のデータ入力
を受け付ける。このように動作記述言語がデータ入力さ
れると、この動作記述言語を解析してハードウェア要素
の順序依存関係が表現された制御記述グラフを生成し、
この制御記述グラフから配列変数ごとに被アクセスの局
所性を検出する。また、制御記述グラフを動作ステップ
ごとにスケジューリングし、このスケジューリングされ
る制御記述グラフに各種の要素データを動作ステップご
とに選択的に割り付ける。ただし、このように要素デー
タを制御記述グラフに割り付けるときに、局所性が高い
配列変数の部分を内部メモリの要素データに割り付ける
とともに、局所性が低い配列変数の部分を外部メモリの
要素データに割り付ける。スケジューリングされた制御
記述グラフから集積回路装置の各種状態を順番に表現し
たＦＳＭを生成し、要素データが割り付けられた制御記
述グラフから要素データが二次元的に配列された要素配
列データを生成する。この要素配列データの要素データ
をＦＳＭに対応した構造に接続して集積回路装置の構造
を反映した回路構造データを生成するので、回路構造デ
ータに膨大な個数のレジスタの要素データが設定される
ことがない。また、このような回路構造データから設計
される集積回路装置では、例えば、一部の回路ブロック
のみで利用される変数データは、その回路ブロックの内
部メモリに格納され、多数の回路ブロックで利用される
変数データは、多数の回路ブロックで共有する外部メモ
リに格納されることになる。
ムをコンピュータに読み取らせて対応する処理動作を実
行させると、このコンピュータは、各種のハードウェア
要素に対応した多数の要素データを保存することがで
き、このような状態で設計する集積回路装置の各種動作
が配列変数などで記述された動作記述言語のデータ入力
を受け付ける。このように動作記述言語がデータ入力さ
れると、この動作記述言語を解析してハードウェア要素
の順序依存関係が表現された制御記述グラフを生成し、
この制御記述グラフから配列変数ごとに被アクセスの局
所性を検出する。また、制御記述グラフを動作ステップ
ごとにスケジューリングし、このスケジューリングされ
る制御記述グラフに各種の要素データを動作ステップご
とに選択的に割り付ける。ただし、このように要素デー
タを制御記述グラフに割り付けるときに、局所性が高い
配列変数の部分を内部メモリの要素データに割り付ける
とともに、局所性が低い配列変数の部分を外部メモリの
要素データに割り付ける。スケジューリングされた制御
記述グラフから集積回路装置の各種状態を順番に表現し
たＦＳＭを生成し、要素データが割り付けられた制御記
述グラフから要素データが二次元的に配列された要素配
列データを生成する。この要素配列データの要素データ
をＦＳＭに対応した構造に接続して集積回路装置の構造
を反映した回路構造データを生成するので、回路構造デ
ータに膨大な個数のレジスタの要素データが設定される
ことがない。また、このような回路構造データから設計
される集積回路装置では、例えば、一部の回路ブロック
のみで利用される変数データは、その回路ブロックの内
部メモリに格納され、多数の回路ブロックで利用される
変数データは、多数の回路ブロックで共有する外部メモ
リに格納されることになる。
【００４２】請求項１４記載の発明は、各種のハードウ
ェア要素に対応した多数の要素データを保存すること、
設計する集積回路装置の各種動作が配列変数などで記述
された動作記述言語のデータ入力を受け付けること、デ
ータ入力された動作記述言語を解析してハードウェア要
素の順序依存関係が表現された制御記述グラフを生成す
ること、この制御記述グラフから配列変数ごとに被アク
セスの局所性を検出すること、制御記述グラフを動作ス
テップごとにスケジューリングすること、このスケジュ
ーリングされる制御記述グラフに各種の要素データを動
作ステップごとに選択的に割り付けること、この要素デ
ータを制御記述グラフに割り付けるときに局所性が高い
配列変数の部分を内部メモリの要素データに割り付ける
とともに局所性が低い配列変数の部分を外部メモリの要
素データに割り付けること、スケジューリングされた制
御記述グラフから集積回路装置の各種状態を順番に表現
したＦＳＭを生成すること、要素データが割り付けられ
た制御記述グラフから要素データが二次元的に配列され
た要素配列データを生成すること、この要素配列データ
の要素データをＦＳＭに対応した構造に接続して集積回
路装置の構造を反映した回路構造データを生成するこ
と、この回路構造データが複数の場合に各々の外部バス
のトラヒックを評価すること、このトラヒックの評価が
最低の回路構造データを選択すること、を前記コンピュ
ータに実行させるためのプログラムが格納されている。
ェア要素に対応した多数の要素データを保存すること、
設計する集積回路装置の各種動作が配列変数などで記述
された動作記述言語のデータ入力を受け付けること、デ
ータ入力された動作記述言語を解析してハードウェア要
素の順序依存関係が表現された制御記述グラフを生成す
ること、この制御記述グラフから配列変数ごとに被アク
セスの局所性を検出すること、制御記述グラフを動作ス
テップごとにスケジューリングすること、このスケジュ
ーリングされる制御記述グラフに各種の要素データを動
作ステップごとに選択的に割り付けること、この要素デ
ータを制御記述グラフに割り付けるときに局所性が高い
配列変数の部分を内部メモリの要素データに割り付ける
とともに局所性が低い配列変数の部分を外部メモリの要
素データに割り付けること、スケジューリングされた制
御記述グラフから集積回路装置の各種状態を順番に表現
したＦＳＭを生成すること、要素データが割り付けられ
た制御記述グラフから要素データが二次元的に配列され
た要素配列データを生成すること、この要素配列データ
の要素データをＦＳＭに対応した構造に接続して集積回
路装置の構造を反映した回路構造データを生成するこ
と、この回路構造データが複数の場合に各々の外部バス
のトラヒックを評価すること、このトラヒックの評価が
最低の回路構造データを選択すること、を前記コンピュ
ータに実行させるためのプログラムが格納されている。
【００４３】従って、本発明の情報記憶媒体のプログラ
ムをコンピュータに読み取らせて対応する処理動作を実
行させると、このコンピュータは、各種のハードウェア
要素に対応した多数の要素データを保存することがで
き、このような状態で設計する集積回路装置の各種動作
が配列変数などで記述された動作記述言語のデータ入力
を受け付ける。このように動作記述言語がデータ入力さ
れると、この動作記述言語を解析してハードウェア要素
の順序依存関係が表現された制御記述グラフを生成し、
この制御記述グラフから配列変数ごとに被アクセスの局
所性を検出する。また、制御記述グラフを動作ステップ
ごとにスケジューリングし、このスケジューリングされ
る制御記述グラフに各種の要素データを動作ステップご
とに選択的に割り付ける。ただし、このように要素デー
タを制御記述グラフに割り付けるときに、局所性が高い
配列変数の部分を内部メモリの要素データに割り付ける
とともに、局所性が低い配列変数の部分を外部メモリの
要素データに割り付ける。また、スケジューリングされ
た制御記述グラフから集積回路装置の各種状態を順番に
表現したＦＳＭを生成し、要素データが割り付けられた
制御記述グラフから要素データが二次元的に配列された
要素配列データを生成し、この要素配列データの要素デ
ータをＦＳＭに対応した構造に接続して集積回路装置の
構造を反映した回路構造データを生成する。この回路構
造データが複数の場合に各々の外部バスのトラヒックを
評価し、このトラヒックの評価が最低の回路構造データ
を選択する。このように選択されて出力される回路構造
データは膨大な個数のレジスタの要素データが設定され
ることがない。また、このような回路構造データから設
計される集積回路装置では、例えば、一部の回路ブロッ
クのみで利用される変数データは、その回路ブロックの
内部メモリに格納され、多数の回路ブロックで利用され
る変数データは、多数の回路ブロックで共有する外部メ
モリに格納されることになる。特に、複数の回路構造デ
ータから外部バスのトラヒックが最低の一つが選択され
るので、この回路構造データから設計される集積回路装
置では、多数の回路ブロックと外部メモリとを接続する
外部バスの輻輳が防止される。
ムをコンピュータに読み取らせて対応する処理動作を実
行させると、このコンピュータは、各種のハードウェア
要素に対応した多数の要素データを保存することがで
き、このような状態で設計する集積回路装置の各種動作
が配列変数などで記述された動作記述言語のデータ入力
を受け付ける。このように動作記述言語がデータ入力さ
れると、この動作記述言語を解析してハードウェア要素
の順序依存関係が表現された制御記述グラフを生成し、
この制御記述グラフから配列変数ごとに被アクセスの局
所性を検出する。また、制御記述グラフを動作ステップ
ごとにスケジューリングし、このスケジューリングされ
る制御記述グラフに各種の要素データを動作ステップご
とに選択的に割り付ける。ただし、このように要素デー
タを制御記述グラフに割り付けるときに、局所性が高い
配列変数の部分を内部メモリの要素データに割り付ける
とともに、局所性が低い配列変数の部分を外部メモリの
要素データに割り付ける。また、スケジューリングされ
た制御記述グラフから集積回路装置の各種状態を順番に
表現したＦＳＭを生成し、要素データが割り付けられた
制御記述グラフから要素データが二次元的に配列された
要素配列データを生成し、この要素配列データの要素デ
ータをＦＳＭに対応した構造に接続して集積回路装置の
構造を反映した回路構造データを生成する。この回路構
造データが複数の場合に各々の外部バスのトラヒックを
評価し、このトラヒックの評価が最低の回路構造データ
を選択する。このように選択されて出力される回路構造
データは膨大な個数のレジスタの要素データが設定され
ることがない。また、このような回路構造データから設
計される集積回路装置では、例えば、一部の回路ブロッ
クのみで利用される変数データは、その回路ブロックの
内部メモリに格納され、多数の回路ブロックで利用され
る変数データは、多数の回路ブロックで共有する外部メ
モリに格納されることになる。特に、複数の回路構造デ
ータから外部バスのトラヒックが最低の一つが選択され
るので、この回路構造データから設計される集積回路装
置では、多数の回路ブロックと外部メモリとを接続する
外部バスの輻輳が防止される。
【００４４】請求項１５記載の発明は、各種のハードウ
ェア要素に対応した多数の要素データとともに、外部バ
スを使用した外部メモリのアクセスをハードウェア要素
に模擬した外部アクセスの要素データを保存すること、
設計する集積回路装置の各種動作が配列変数などで記述
された動作記述言語のデータ入力を受け付けること、デ
ータ入力された動作記述言語を解析してハードウェア要
素の順序依存関係が表現された制御記述グラフを生成す
ること、この制御記述グラフから配列変数ごとに被アク
セスの局所性を検出すること、制御記述グラフを動作ス
テップごとにスケジューリングすること、このスケジュ
ーリングされる制御記述グラフに各種の要素データを動
作ステップごとに選択的に割り付けること、この要素デ
ータを制御記述グラフに割り付けるときに局所性が高い
配列変数の部分を内部メモリの要素データに割り付ける
とともに局所性が低い配列変数の部分を前記外部アクセ
スの要素データに割り付けること、スケジューリングさ
れた制御記述グラフが複数の場合に要素データが割り付
けられた制御記述グラフの外部アクセスの要素データに
より外部バスのトラヒックを評価すること、この評価さ
れたトラヒックが最低の制御記述グラフを選択するこ
と、を前記コンピュータに実行させるためのプログラム
が格納されている。
ェア要素に対応した多数の要素データとともに、外部バ
スを使用した外部メモリのアクセスをハードウェア要素
に模擬した外部アクセスの要素データを保存すること、
設計する集積回路装置の各種動作が配列変数などで記述
された動作記述言語のデータ入力を受け付けること、デ
ータ入力された動作記述言語を解析してハードウェア要
素の順序依存関係が表現された制御記述グラフを生成す
ること、この制御記述グラフから配列変数ごとに被アク
セスの局所性を検出すること、制御記述グラフを動作ス
テップごとにスケジューリングすること、このスケジュ
ーリングされる制御記述グラフに各種の要素データを動
作ステップごとに選択的に割り付けること、この要素デ
ータを制御記述グラフに割り付けるときに局所性が高い
配列変数の部分を内部メモリの要素データに割り付ける
とともに局所性が低い配列変数の部分を前記外部アクセ
スの要素データに割り付けること、スケジューリングさ
れた制御記述グラフが複数の場合に要素データが割り付
けられた制御記述グラフの外部アクセスの要素データに
より外部バスのトラヒックを評価すること、この評価さ
れたトラヒックが最低の制御記述グラフを選択するこ
と、を前記コンピュータに実行させるためのプログラム
が格納されている。
【００４５】従って、本発明の情報記憶媒体のプログラ
ムをコンピュータに読み取らせて対応する処理動作を実
行させると、このコンピュータは、各種のハードウェア
要素に対応した多数の要素データとともに、外部バスを
使用した外部メモリのアクセスをハードウェア要素に模
擬した外部アクセスの要素データを保存することがで
き、このような状態で設計する集積回路装置の各種動作
が配列変数などで記述された動作記述言語のデータ入力
を受け付ける。このように動作記述言語がデータ入力さ
れると、この動作記述言語を解析してハードウェア要素
の順序依存関係が表現された制御記述グラフを生成し、
この制御記述グラフから配列変数ごとに被アクセスの局
所性を検出する。また、制御記述グラフを動作ステップ
ごとにスケジューリングし、このスケジューリングされ
る制御記述グラフに各種の要素データを動作ステップご
とに選択的に割り付ける。ただし、このように要素デー
タを制御記述グラフに割り付けるときに、局所性が高い
配列変数の部分を内部メモリの要素データに割り付ける
とともに、局所性が低い配列変数の部分を前記外部アク
セスの要素データに割り付ける。また、スケジューリン
グされた制御記述グラフが複数の場合に要素データが割
り付けられた制御記述グラフの外部アクセスの要素デー
タにより外部バスのトラヒックを評価し、この評価され
たトラヒックが最低の制御記述グラフを選択する。この
ように選択される制御記述グラフは膨大な個数のレジス
タの要素データが割り付けられることがない。また、こ
のような制御記述グラフから設計される集積回路装置で
は、例えば、一部の回路ブロックのみで利用される変数
データは、その回路ブロックの内部メモリに格納され、
多数の回路ブロックで利用される変数データは、多数の
回路ブロックで共有する外部メモリに格納されることに
なる。特に、スケジューリングされるとともに要素デー
タが割り付けられた制御記述グラフから、外部バスのト
ラヒックが最低の一つが選択されるので、この制御記述
グラフから設計される集積回路装置では、多数の回路ブ
ロックと外部メモリとを接続する外部バスの輻輳が防止
される。
ムをコンピュータに読み取らせて対応する処理動作を実
行させると、このコンピュータは、各種のハードウェア
要素に対応した多数の要素データとともに、外部バスを
使用した外部メモリのアクセスをハードウェア要素に模
擬した外部アクセスの要素データを保存することがで
き、このような状態で設計する集積回路装置の各種動作
が配列変数などで記述された動作記述言語のデータ入力
を受け付ける。このように動作記述言語がデータ入力さ
れると、この動作記述言語を解析してハードウェア要素
の順序依存関係が表現された制御記述グラフを生成し、
この制御記述グラフから配列変数ごとに被アクセスの局
所性を検出する。また、制御記述グラフを動作ステップ
ごとにスケジューリングし、このスケジューリングされ
る制御記述グラフに各種の要素データを動作ステップご
とに選択的に割り付ける。ただし、このように要素デー
タを制御記述グラフに割り付けるときに、局所性が高い
配列変数の部分を内部メモリの要素データに割り付ける
とともに、局所性が低い配列変数の部分を前記外部アク
セスの要素データに割り付ける。また、スケジューリン
グされた制御記述グラフが複数の場合に要素データが割
り付けられた制御記述グラフの外部アクセスの要素デー
タにより外部バスのトラヒックを評価し、この評価され
たトラヒックが最低の制御記述グラフを選択する。この
ように選択される制御記述グラフは膨大な個数のレジス
タの要素データが割り付けられることがない。また、こ
のような制御記述グラフから設計される集積回路装置で
は、例えば、一部の回路ブロックのみで利用される変数
データは、その回路ブロックの内部メモリに格納され、
多数の回路ブロックで利用される変数データは、多数の
回路ブロックで共有する外部メモリに格納されることに
なる。特に、スケジューリングされるとともに要素デー
タが割り付けられた制御記述グラフから、外部バスのト
ラヒックが最低の一つが選択されるので、この制御記述
グラフから設計される集積回路装置では、多数の回路ブ
ロックと外部メモリとを接続する外部バスの輻輳が防止
される。
【００４６】
【発明の実施の形態】本発明の実施の一形態を図１ない
し図６を参照して以下に説明する。なお、本実施の形態
に関して前述した一従来例と同一の部分は、同一の名称
を使用して詳細な説明は省略する。
し図６を参照して以下に説明する。なお、本実施の形態
に関して前述した一従来例と同一の部分は、同一の名称
を使用して詳細な説明は省略する。
【００４７】図１は本実施の形態の回路設計装置の論理
的構造を示す模式図であり、図２は物理的構造を示すブ
ロック図である。図３は動作記述言語を示す模式図であ
り、図４は第一の制御記述グラフであるＰＡＤを示す模
式図である。図５は回路構造データを示す模式図であ
り、図６は本実施の形態の回路設計方法を示すフローチ
ャートである。
的構造を示す模式図であり、図２は物理的構造を示すブ
ロック図である。図３は動作記述言語を示す模式図であ
り、図４は第一の制御記述グラフであるＰＡＤを示す模
式図である。図５は回路構造データを示す模式図であ
り、図６は本実施の形態の回路設計方法を示すフローチ
ャートである。
【００４８】本実施の形態の回路設計装置１００は、図
２に示すように、コンピュータの主体となるハードウェ
アとしてＣＰＵ１０１を具備しており、このＣＰＵ１０
１には、バスライン１０２により、ＲＯＭ１０３、ＲＡ
Ｍ１０４、ＨＤＤ１０５、ＦＤ１０６が装填されるＦＤ
Ｄ(ＦＤ Ｄrive)１０７、ＣＤ−ＲＯＭ１０８が装填さ
れるＣＤドライブ１０９、キーボード１１０、マウス１
１１、ディスプレイ１１２、通信Ｉ／Ｆ１１３、等が接
続されている。
２に示すように、コンピュータの主体となるハードウェ
アとしてＣＰＵ１０１を具備しており、このＣＰＵ１０
１には、バスライン１０２により、ＲＯＭ１０３、ＲＡ
Ｍ１０４、ＨＤＤ１０５、ＦＤ１０６が装填されるＦＤ
Ｄ(ＦＤ Ｄrive)１０７、ＣＤ−ＲＯＭ１０８が装填さ
れるＣＤドライブ１０９、キーボード１１０、マウス１
１１、ディスプレイ１１２、通信Ｉ／Ｆ１１３、等が接
続されている。
【００４９】本実施の形態の回路設計装置１００では、
ＲＯＭ１０３、ＲＡＭ１０４、ＨＤＤ１０５、ＦＤ１０
６、ＣＤ−ＲＯＭ１０８等が情報記憶媒体に相当し、こ
れらに各種動作に必要なプログラムやデータがソフトウ
ェアとして記憶されている。例えば、ＣＰＵ１０１に各
種の処理動作を実行させる制御プログラムは、ＦＤ１０
６やＣＤ−ＲＯＭ１０８に事前に格納されている。
ＲＯＭ１０３、ＲＡＭ１０４、ＨＤＤ１０５、ＦＤ１０
６、ＣＤ−ＲＯＭ１０８等が情報記憶媒体に相当し、こ
れらに各種動作に必要なプログラムやデータがソフトウ
ェアとして記憶されている。例えば、ＣＰＵ１０１に各
種の処理動作を実行させる制御プログラムは、ＦＤ１０
６やＣＤ−ＲＯＭ１０８に事前に格納されている。
【００５０】このようなソフトウェアはＨＤＤ１０５に
事前にインストールされており、回路設計装置１００の
起動時にＲＡＭ１０４に複写されてＣＰＵ１０１に読み
取られる。このようにＣＰＵ１０１が適正なプログラム
を読み取って各種の処理動作を実行することにより、本
実施の形態の回路設計装置１００には、各種機能が各種
手段として実現されている。
事前にインストールされており、回路設計装置１００の
起動時にＲＡＭ１０４に複写されてＣＰＵ１０１に読み
取られる。このようにＣＰＵ１０１が適正なプログラム
を読み取って各種の処理動作を実行することにより、本
実施の形態の回路設計装置１００には、各種機能が各種
手段として実現されている。
【００５１】つまり、上述のような各種手段として、本
実施の形態の回路設計装置１００は、図１に示すよう
に、データ記憶手段１１、言語入力手段１２、第一のグ
ラフ変換手段であるＰＡＤ生成手段１３、第二のグラフ
変換手段であるＣＤＦＧ生成手段１４、局所性検出手段
１５、グラフスケジューリング手段１６、要素割付手段
１７、割付制御手段１８、ＦＳＭ生成手段１９、配列生
成手段２０、構造生成手段２１、トラヒック評価手段２
２、データ選択手段２３、データ出力手段２４、等を論
理的に具備している。
実施の形態の回路設計装置１００は、図１に示すよう
に、データ記憶手段１１、言語入力手段１２、第一のグ
ラフ変換手段であるＰＡＤ生成手段１３、第二のグラフ
変換手段であるＣＤＦＧ生成手段１４、局所性検出手段
１５、グラフスケジューリング手段１６、要素割付手段
１７、割付制御手段１８、ＦＳＭ生成手段１９、配列生
成手段２０、構造生成手段２１、トラヒック評価手段２
２、データ選択手段２３、データ出力手段２４、等を論
理的に具備している。
【００５２】データ記憶手段１１は、ＲＡＭ１０４やＨ
ＤＤ１０５等のデータ記憶媒体に確保された所定の記憶
エリアなどに相当し、各種のハードウェア要素に対応し
た多数の要素データが事前に登録されている。このよう
に登録される要素データは集積回路装置の設計に利用さ
れるので、例えば、回路設計装置１００を利用するユー
ザにより設計する集積回路装置に対応して登録される。
ＤＤ１０５等のデータ記憶媒体に確保された所定の記憶
エリアなどに相当し、各種のハードウェア要素に対応し
た多数の要素データが事前に登録されている。このよう
に登録される要素データは集積回路装置の設計に利用さ
れるので、例えば、回路設計装置１００を利用するユー
ザにより設計する集積回路装置に対応して登録される。
【００５３】言語入力手段１２は、ＲＡＭ１０４等に設
定された制御プログラムに対応して動作するＣＰＵ１０
１が、キーボード１１０や通信Ｉ／Ｆ１１３によるデー
タ入力、ＨＤＤ１０５やＦＤＤ１０７によるデータ読
込、等を動作制御することにより、図３に示すように、
設計する集積回路装置の各種動作が配列変数などで記述
された動作記述言語３０のデータ入力を受け付ける。
定された制御プログラムに対応して動作するＣＰＵ１０
１が、キーボード１１０や通信Ｉ／Ｆ１１３によるデー
タ入力、ＨＤＤ１０５やＦＤＤ１０７によるデータ読
込、等を動作制御することにより、図３に示すように、
設計する集積回路装置の各種動作が配列変数などで記述
された動作記述言語３０のデータ入力を受け付ける。
【００５４】ＰＡＤ生成手段１３は、ＲＡＭ１０４等に
設定された制御プログラムに対応してＣＰＵ１０１が所
定のデータ処理を実行することにより、言語入力手段１
２にデータ入力された動作記述言語３０を構文解析し、
ハードウェア要素の順序依存関係が表現された第一の制
御記述グラフとして、図４に示すように、配列変数の順
序依存関係が木構造で表現されたＰＡＤ３１を生成す
る。
設定された制御プログラムに対応してＣＰＵ１０１が所
定のデータ処理を実行することにより、言語入力手段１
２にデータ入力された動作記述言語３０を構文解析し、
ハードウェア要素の順序依存関係が表現された第一の制
御記述グラフとして、図４に示すように、配列変数の順
序依存関係が木構造で表現されたＰＡＤ３１を生成す
る。
【００５５】以下同様に、ＲＡＭ１０４等に設定された
制御プログラムに対応してＣＰＵ１０１が所定のデータ
処理を実行することにより、ＣＤＦＧ生成手段１４は、
ＰＡＤ生成手段１３により生成されたＰＡＤ３１を整理
し、ハードウェア要素の順序依存関係が二次元的に表現
された第二の制御記述グラフとしてＣＤＦＧを生成す
る。
制御プログラムに対応してＣＰＵ１０１が所定のデータ
処理を実行することにより、ＣＤＦＧ生成手段１４は、
ＰＡＤ生成手段１３により生成されたＰＡＤ３１を整理
し、ハードウェア要素の順序依存関係が二次元的に表現
された第二の制御記述グラフとしてＣＤＦＧを生成す
る。
【００５６】局所性検出手段１５は、ＰＡＤ生成手段１
３により生成されたＰＡＤ３１から配列宣言ごとに配列
変数を個々に検索し、これらの配列変数の各々で関数に
使用される回数を積算することにより、配列変数ごとに
被アクセスの局所性を検出する。
３により生成されたＰＡＤ３１から配列宣言ごとに配列
変数を個々に検索し、これらの配列変数の各々で関数に
使用される回数を積算することにより、配列変数ごとに
被アクセスの局所性を検出する。
【００５７】グラフスケジューリング手段１６は、ＣＤ
ＦＧ生成手段１４により生成されたＣＤＦＧ（図示せ
ず）を動作ステップごとにスケジューリングし、要素割
付手段１７は、グラフスケジューリング手段１６により
スケジューリングされる制御記述グラフに、データ記憶
手段１１に登録されている各種の要素データを動作ステ
ップごとに選択的にバインディング(割り付け)される。
なお、これらの手段１６，１７によるスケジューリング
処理とバインディングとは、本実施の形態では相互に関
連しながら同時に実行される。
ＦＧ生成手段１４により生成されたＣＤＦＧ（図示せ
ず）を動作ステップごとにスケジューリングし、要素割
付手段１７は、グラフスケジューリング手段１６により
スケジューリングされる制御記述グラフに、データ記憶
手段１１に登録されている各種の要素データを動作ステ
ップごとに選択的にバインディング(割り付け)される。
なお、これらの手段１６，１７によるスケジューリング
処理とバインディングとは、本実施の形態では相互に関
連しながら同時に実行される。
【００５８】割付制御手段１８は、上述のように制御記
述グラフに要素データがバインディングされるときに要
素割付手段１７を動作制御し、局所性検出手段１５によ
り検出された被アクセスの局所性が高い配列変数の部分
が内部メモリの要素データにバインディングされるとと
もに、局所性が低い配列変数の部分が外部メモリの要素
データにバインディングされるようにする。
述グラフに要素データがバインディングされるときに要
素割付手段１７を動作制御し、局所性検出手段１５によ
り検出された被アクセスの局所性が高い配列変数の部分
が内部メモリの要素データにバインディングされるとと
もに、局所性が低い配列変数の部分が外部メモリの要素
データにバインディングされるようにする。
【００５９】なお、このように被アクセスの局所性の高
低で配列変数を区別するとき、この区別の手法は各種に
設定することが可能である。例えば、事前に各種条件を
考慮して作業者が所望の閾値を設定することも可能であ
り、一つの動作記述言語から抽出された多数の被アクセ
スの局所性の平均値を閾値として設定することも可能で
あり、内部メモリや外部メモリの容量に対応して局所性
の上位や下位から所定数を選択することも可能である。
低で配列変数を区別するとき、この区別の手法は各種に
設定することが可能である。例えば、事前に各種条件を
考慮して作業者が所望の閾値を設定することも可能であ
り、一つの動作記述言語から抽出された多数の被アクセ
スの局所性の平均値を閾値として設定することも可能で
あり、内部メモリや外部メモリの容量に対応して局所性
の上位や下位から所定数を選択することも可能である。
【００６０】ＦＳＭ生成手段１９は、グラフスケジュー
リング手段１６によりスケジューリングされるとともに
要素割付手段１７により要素データがバインディングさ
れた制御記述グラフから、集積回路装置の各種状態を順
番に表現したＦＳＭを生成する。配列生成手段２０は、
グラフスケジューリング手段１６によりスケジューリン
グされるとともに要素割付手段１７により要素データが
バインディングされた制御記述グラフから、要素データ
が二次元的に配列された要素配列データを生成する。
リング手段１６によりスケジューリングされるとともに
要素割付手段１７により要素データがバインディングさ
れた制御記述グラフから、集積回路装置の各種状態を順
番に表現したＦＳＭを生成する。配列生成手段２０は、
グラフスケジューリング手段１６によりスケジューリン
グされるとともに要素割付手段１７により要素データが
バインディングされた制御記述グラフから、要素データ
が二次元的に配列された要素配列データを生成する。
【００６１】構造生成手段２１は、配列生成手段２０に
より生成された要素配列データの要素データを、ＦＳＭ
生成手段１９により生成されたＦＳＭに対応した構造に
接続し、図５に示すように、集積回路装置の構造を反映
した回路構造データ３２を生成する。
より生成された要素配列データの要素データを、ＦＳＭ
生成手段１９により生成されたＦＳＭに対応した構造に
接続し、図５に示すように、集積回路装置の構造を反映
した回路構造データ３２を生成する。
【００６２】なお、本実施の形態で例示する回路構造デ
ータ３２は、三つの回路ブロック３３〜３５と一つの外
部メモリである外部ＲＡＭ３６とが一つの外部バス３７
で接続されており、回路ブロック３３，３５に内部メモ
リである内部メモリ３８，３９が内蔵されている。
ータ３２は、三つの回路ブロック３３〜３５と一つの外
部メモリである外部ＲＡＭ３６とが一つの外部バス３７
で接続されており、回路ブロック３３，３５に内部メモ
リである内部メモリ３８，３９が内蔵されている。
【００６３】トラヒック評価手段２２は、同図(ａ)(ｂ)
に示すように、構造生成手段２１により生成された回路
構造データ３２が複数の場合に、各々の外部バス３７の
トラヒックを評価する。なお、一つの回路構造データ３
２は一つのスケジューリング結果から一対一に生成され
るので、回路構造データ３２が複数となる場合とはスケ
ジューリング結果が複数の場合であり、一つのスケジュ
ーリング結果から複数の回路構造データ３２が生成され
るわけではない。
に示すように、構造生成手段２１により生成された回路
構造データ３２が複数の場合に、各々の外部バス３７の
トラヒックを評価する。なお、一つの回路構造データ３
２は一つのスケジューリング結果から一対一に生成され
るので、回路構造データ３２が複数となる場合とはスケ
ジューリング結果が複数の場合であり、一つのスケジュ
ーリング結果から複数の回路構造データ３２が生成され
るわけではない。
【００６４】データ選択手段２３は、上述のようにトラ
ヒック評価手段２２により複数の回路構造データ３２の
トラヒックが評価されると、これが最低の回路構造デー
タ３２を選択する。なお、構造生成手段２１により生成
された回路構造データ３２が一つの場合には、必然的に
トラヒック評価手段２２による評価処理は省略されてデ
ータ選択手段２３は一つの回路構造データ３２をスルー
する。
ヒック評価手段２２により複数の回路構造データ３２の
トラヒックが評価されると、これが最低の回路構造デー
タ３２を選択する。なお、構造生成手段２１により生成
された回路構造データ３２が一つの場合には、必然的に
トラヒック評価手段２２による評価処理は省略されてデ
ータ選択手段２３は一つの回路構造データ３２をスルー
する。
【００６５】データ出力手段２４は、ＲＡＭ１０４等に
設定された制御プログラムに対応して動作するＣＰＵ１
０１が、ディスプレイ１１２や通信Ｉ／Ｆ１１３による
データ出力、ＨＤＤ１０５やＦＤＤ１０７によるデータ
書込、などを動作制御することにより、構造生成手段２
１により生成されてデータ選択手段２３により選択され
た回路構造データ３２を出力する。
設定された制御プログラムに対応して動作するＣＰＵ１
０１が、ディスプレイ１１２や通信Ｉ／Ｆ１１３による
データ出力、ＨＤＤ１０５やＦＤＤ１０７によるデータ
書込、などを動作制御することにより、構造生成手段２
１により生成されてデータ選択手段２３により選択され
た回路構造データ３２を出力する。
【００６６】上述のような各種手段１１〜２４は、必要
により通信Ｉ／Ｆ１１３やＦＤＤ１０７等のハードウェ
アを利用して実現されるが、その主体はＲＡＭ１０４等
の情報記憶媒体に格納されたソフトウェアに対応して、
ハードウェアからなるコンピュータであるＣＰＵ１０１
が動作することにより実現されている。
により通信Ｉ／Ｆ１１３やＦＤＤ１０７等のハードウェ
アを利用して実現されるが、その主体はＲＡＭ１０４等
の情報記憶媒体に格納されたソフトウェアに対応して、
ハードウェアからなるコンピュータであるＣＰＵ１０１
が動作することにより実現されている。
【００６７】このようなソフトウェアは、例えば、ＦＤ
Ｄ１０７やキーボード１１０等から入力される多数の要
素データをＨＤＤ１０５やＲＡＭ１０４等に保存するこ
と、ＦＤＤ１０７やキーボード１１０等による動作記述
言語３０のデータ入力を受け付けること、データ入力さ
れた動作記述言語３０を構文解析してＰＡＤ３１を生成
すること、ＰＡＤ３１を整理してＣＤＦＧを生成するこ
と、ＰＡＤ３１から配列宣言ごとに配列変数を個々に検
索して被アクセスの局所性を検出すること、ＣＤＦＧを
動作ステップごとにスケジューリングするとともに、ス
ケジューリングされる制御記述グラフに各種の要素デー
タを動作ステップごとに選択的にバインディングするこ
と、このように制御記述グラフに要素データをバインデ
ィングするときに、被アクセスの局所性が高い配列変数
の部分が内部ＲＡＭ３８，３９の要素データにバインデ
ィングされるとともに、局所性が低い配列変数の部分が
外部ＲＡＭ３６の要素データにバインディングされるよ
うにすること、スケジューリングされるとともに要素デ
ータがバインディングされた制御記述グラフから、ＦＳ
Ｍを生成するとともに要素配列データを生成すること、
要素配列データの要素データをＦＳＭに対応した構造に
接続して回路構造データ３２を生成すること、このよう
に生成された回路構造データ３２が複数の場合に各々の
外部バス３７のトラヒックを評価すること、このように
評価されたトラヒックが最低の回路構造データ３２を選
択すること、選択された回路構造データ３２を通信Ｉ／
Ｆ１１３やＦＤＤ１０７等によりデータ出力すること、
等の処理動作をＣＰＵ１０１等に実行させるための制御
プログラムとしてＲＡＭ１０４等の情報記憶媒体に格納
されている。
Ｄ１０７やキーボード１１０等から入力される多数の要
素データをＨＤＤ１０５やＲＡＭ１０４等に保存するこ
と、ＦＤＤ１０７やキーボード１１０等による動作記述
言語３０のデータ入力を受け付けること、データ入力さ
れた動作記述言語３０を構文解析してＰＡＤ３１を生成
すること、ＰＡＤ３１を整理してＣＤＦＧを生成するこ
と、ＰＡＤ３１から配列宣言ごとに配列変数を個々に検
索して被アクセスの局所性を検出すること、ＣＤＦＧを
動作ステップごとにスケジューリングするとともに、ス
ケジューリングされる制御記述グラフに各種の要素デー
タを動作ステップごとに選択的にバインディングするこ
と、このように制御記述グラフに要素データをバインデ
ィングするときに、被アクセスの局所性が高い配列変数
の部分が内部ＲＡＭ３８，３９の要素データにバインデ
ィングされるとともに、局所性が低い配列変数の部分が
外部ＲＡＭ３６の要素データにバインディングされるよ
うにすること、スケジューリングされるとともに要素デ
ータがバインディングされた制御記述グラフから、ＦＳ
Ｍを生成するとともに要素配列データを生成すること、
要素配列データの要素データをＦＳＭに対応した構造に
接続して回路構造データ３２を生成すること、このよう
に生成された回路構造データ３２が複数の場合に各々の
外部バス３７のトラヒックを評価すること、このように
評価されたトラヒックが最低の回路構造データ３２を選
択すること、選択された回路構造データ３２を通信Ｉ／
Ｆ１１３やＦＤＤ１０７等によりデータ出力すること、
等の処理動作をＣＰＵ１０１等に実行させるための制御
プログラムとしてＲＡＭ１０４等の情報記憶媒体に格納
されている。
【００６８】上述のような構成において、本実施の形態
の回路設計装置１００による回路設計方法を、図６のフ
ローチャートを参照して以下に順番に説明する。まず、
本実施の形態の回路設計装置１００は集積回路装置の設
計に利用されるので、作業者は設計する集積回路装置の
各種のハードウェア要素に対応した多数の要素データ
を、データ記憶手段１１に事前に登録しておく。
の回路設計装置１００による回路設計方法を、図６のフ
ローチャートを参照して以下に順番に説明する。まず、
本実施の形態の回路設計装置１００は集積回路装置の設
計に利用されるので、作業者は設計する集積回路装置の
各種のハードウェア要素に対応した多数の要素データ
を、データ記憶手段１１に事前に登録しておく。
【００６９】このような状態で、図３に示すように、作
業者は設計する集積回路装置の各種動作が配列変数など
で記述された動作記述言語３０を手作業で作成し、この
動作記述言語３０を回路設計装置１００のキーボード１
１０やＦＤＤ１０７により言語入力手段１２にデータ入
力する(ステップＳ１)。
業者は設計する集積回路装置の各種動作が配列変数など
で記述された動作記述言語３０を手作業で作成し、この
動作記述言語３０を回路設計装置１００のキーボード１
１０やＦＤＤ１０７により言語入力手段１２にデータ入
力する(ステップＳ１)。
【００７０】すると、この回路設計装置１００では、デ
ータ入力された動作記述言語３０がＰＡＤ生成手段１３
により解析され、ハードウェア要素の順序依存関係が木
構造で表現された第一の制御記述グラフとしてＰＡＤ３
１が生成され(ステップＳ２)、このＰＡＤ３１から局所
性検出手段１５により配列宣言ごとに配列変数が個々に
検索され、これらの配列変数の各々で関数に使用される
回数が積算されて被アクセスの局所性が検出される(ス
テップＳ３)。
ータ入力された動作記述言語３０がＰＡＤ生成手段１３
により解析され、ハードウェア要素の順序依存関係が木
構造で表現された第一の制御記述グラフとしてＰＡＤ３
１が生成され(ステップＳ２)、このＰＡＤ３１から局所
性検出手段１５により配列宣言ごとに配列変数が個々に
検索され、これらの配列変数の各々で関数に使用される
回数が積算されて被アクセスの局所性が検出される(ス
テップＳ３)。
【００７１】また、上述のように生成されたＰＡＤ３１
はＣＤＦＧ生成手段１４により整理され、ハードウェア
要素の順序依存関係が二次元的に表現された第二の制御
記述グラフとしてＣＤＦＧが生成される(ステップＳ
４)。なお、本実施の形態では上述のようにＰＡＤ３１
から局所性を検出する処理動作と、ＰＡＤ３１からＣＤ
ＦＧを生成する処理動作とを、この順番で実行すること
を例示しているが、これらの処理動作は順番が反対でも
良く同時に並列処理しても良い。
はＣＤＦＧ生成手段１４により整理され、ハードウェア
要素の順序依存関係が二次元的に表現された第二の制御
記述グラフとしてＣＤＦＧが生成される(ステップＳ
４)。なお、本実施の形態では上述のようにＰＡＤ３１
から局所性を検出する処理動作と、ＰＡＤ３１からＣＤ
ＦＧを生成する処理動作とを、この順番で実行すること
を例示しているが、これらの処理動作は順番が反対でも
良く同時に並列処理しても良い。
【００７２】つぎに、ＣＤＦＧはグラフスケジューリン
グ手段１６により動作ステップごとにスケジューリング
されるとともに、このスケジューリングされるＣＤＦＧ
に要素割付手段１７により各種の要素データが動作ステ
ップごとに選択的にバインディングされる(ステップＳ
５)。
グ手段１６により動作ステップごとにスケジューリング
されるとともに、このスケジューリングされるＣＤＦＧ
に要素割付手段１７により各種の要素データが動作ステ
ップごとに選択的にバインディングされる(ステップＳ
５)。
【００７３】ただし、このようにＣＤＦＧに要素データ
がバインディングされるとき、割付制御手段１８により
要素割付手段１７が動作制御されるので、被アクセスの
局所性が高い配列変数の部分は内部ＲＡＭ３８，３９の
要素データにバインディングされ、局所性が低い配列変
数の部分は外部ＲＡＭ３６の要素データにバインディン
グされる。
がバインディングされるとき、割付制御手段１８により
要素割付手段１７が動作制御されるので、被アクセスの
局所性が高い配列変数の部分は内部ＲＡＭ３８，３９の
要素データにバインディングされ、局所性が低い配列変
数の部分は外部ＲＡＭ３６の要素データにバインディン
グされる。
【００７４】つぎに、スケジューリングされるとともに
要素データがバインディングされたＣＤＦＧから、ＦＳ
Ｍ生成手段１９により集積回路装置の各種状態を順番に
表現したＦＳＭが生成され(ステップＳ６)、配列生成手
段２０により要素データが二次元的に配列された要素配
列データが生成される(ステップＳ７)。なお、これらの
処理動作も順番は反対でも同時でも良い。
要素データがバインディングされたＣＤＦＧから、ＦＳ
Ｍ生成手段１９により集積回路装置の各種状態を順番に
表現したＦＳＭが生成され(ステップＳ６)、配列生成手
段２０により要素データが二次元的に配列された要素配
列データが生成される(ステップＳ７)。なお、これらの
処理動作も順番は反対でも同時でも良い。
【００７５】つぎに、要素配列データの要素データが構
造生成手段２１によりＦＳＭに対応した構造に接続さ
れ、集積回路装置の構造を反映した回路構造データ３２
が生成され(ステップＳ８)、このように生成される回路
構造データ３２が単数か複数かが判定される(ステップ
Ｓ９)。なお、この個数の判定はスケジューリングの処
理段階で実行することも可能である。
造生成手段２１によりＦＳＭに対応した構造に接続さ
れ、集積回路装置の構造を反映した回路構造データ３２
が生成され(ステップＳ８)、このように生成される回路
構造データ３２が単数か複数かが判定される(ステップ
Ｓ９)。なお、この個数の判定はスケジューリングの処
理段階で実行することも可能である。
【００７６】そして、判定された回路構造データ３２の
個数が複数の場合、トラヒック評価手段２２により複数
の回路構造データ３２の各々で外部バス３７のトラヒッ
クが評価され(ステップＳ１０)、この評価されたトラヒ
ックが最低の回路構造データ３２がデータ選択手段２３
により選択される(ステップＳ１１)。
個数が複数の場合、トラヒック評価手段２２により複数
の回路構造データ３２の各々で外部バス３７のトラヒッ
クが評価され(ステップＳ１０)、この評価されたトラヒ
ックが最低の回路構造データ３２がデータ選択手段２３
により選択される(ステップＳ１１)。
【００７７】このようにデータ選択手段２３により選択
された一つの回路構造データ３２や、構造生成手段２１
により生成された時点で一つの回路構造データ３２は、
データ出力手段２４によりディスプレイ１１２やＦＤＤ
１０７にデータ出力される(ステップＳ１２)。
された一つの回路構造データ３２や、構造生成手段２１
により生成された時点で一つの回路構造データ３２は、
データ出力手段２４によりディスプレイ１１２やＦＤＤ
１０７にデータ出力される(ステップＳ１２)。
【００７８】このように回路構造データ３２は作業者に
データ出力されるので、例えば、作業者は回路構造デー
タ３２の内容を確認して所望により手作業で修正するよ
うなこともでき、回路構造データ３２をＣＡＤ(Ｃomput
er Ａidid Ｄesign)データとしてＣＡＭ(Ｃomputer
Ａidid Ｍanufacturing)にデータ供給し、集積回路装
置を製造するようなことも可能である。
データ出力されるので、例えば、作業者は回路構造デー
タ３２の内容を確認して所望により手作業で修正するよ
うなこともでき、回路構造データ３２をＣＡＤ(Ｃomput
er Ａidid Ｄesign)データとしてＣＡＭ(Ｃomputer
Ａidid Ｍanufacturing)にデータ供給し、集積回路装
置を製造するようなことも可能である。
【００７９】本実施の形態の回路設計装置１００の回路
設計方法では、上述のように作業者が手作業で作成した
アルゴリズム的な動作記述言語３０から集積回路装置の
構造を反映した回路構造データ３２を自動的に作成でき
るので、集積回路装置を設計する作業者の負担を軽減す
ることができる。
設計方法では、上述のように作業者が手作業で作成した
アルゴリズム的な動作記述言語３０から集積回路装置の
構造を反映した回路構造データ３２を自動的に作成でき
るので、集積回路装置を設計する作業者の負担を軽減す
ることができる。
【００８０】その場合、本実施の形態の回路設計装置１
００の回路設計方法では、動作記述言語３０から回路構
造データ３２を生成する過程で、従来と同様にＣＤＦＧ
に要素データをバインディングする。しかし、このとき
に配列変数の被アクセスの局所性を検出し、この局所性
が高い配列変数の部分を内部ＲＡＭ３８，３９の要素デ
ータにバインディングし、局所性が低い配列変数の部分
は外部ＲＡＭ３６の要素データにバインディングする。
００の回路設計方法では、動作記述言語３０から回路構
造データ３２を生成する過程で、従来と同様にＣＤＦＧ
に要素データをバインディングする。しかし、このとき
に配列変数の被アクセスの局所性を検出し、この局所性
が高い配列変数の部分を内部ＲＡＭ３８，３９の要素デ
ータにバインディングし、局所性が低い配列変数の部分
は外部ＲＡＭ３６の要素データにバインディングする。
【００８１】このため、本実施の形態の回路設計装置１
００の回路設計方法では、回路構造データ３２に膨大な
個数のレジスタの要素データが設定されることがなく、
データ保存が的確に実行されるように内部ＲＡＭ３８，
３９や外部ＲＡＭ３６の要素データが設定される。
００の回路設計方法では、回路構造データ３２に膨大な
個数のレジスタの要素データが設定されることがなく、
データ保存が的確に実行されるように内部ＲＡＭ３８，
３９や外部ＲＡＭ３６の要素データが設定される。
【００８２】従って、この回路構造データ３２に基づい
て集積回路装置を製造した場合、この集積回路装置は膨
大な個数のレジスタが内蔵されることがなく、各種デー
タが内部ＲＡＭ３８，３９や外部ＲＡＭ３６で的確に保
存されるので、必要最小限の回路規模で製造することが
可能である。
て集積回路装置を製造した場合、この集積回路装置は膨
大な個数のレジスタが内蔵されることがなく、各種デー
タが内部ＲＡＭ３８，３９や外部ＲＡＭ３６で的確に保
存されるので、必要最小限の回路規模で製造することが
可能である。
【００８３】例えば、図１に示すように、データ保持の
配列変数として“arrayＱ，arrayＲ”が存在し、被アク
セスの回数が“arrayＱ＝２，arrayＲ＝１”の場合、図
５(ａ)に示すように、被アクセスの局所性が高い“arra
yＲ”の部分は内部ＲＡＭ３８，３９にバインディング
され、局所性が低い“arrayＱ”の部分は外部ＲＡＭ３
６にバインディングされる。
配列変数として“arrayＱ，arrayＲ”が存在し、被アク
セスの回数が“arrayＱ＝２，arrayＲ＝１”の場合、図
５(ａ)に示すように、被アクセスの局所性が高い“arra
yＲ”の部分は内部ＲＡＭ３８，３９にバインディング
され、局所性が低い“arrayＱ”の部分は外部ＲＡＭ３
６にバインディングされる。
【００８４】さらに、本実施の形態の回路設計装置１０
０の回路設計方法では、回路構造データ３２が複数の場
合には外部バス３７のトラヒックが最低の一つが選択さ
れるので、多数の回路ブロック３３〜３５と外部ＲＡＭ
３６とを接続する外部バス３７の輻輳が防止された構造
の回路構造データ３２を生成することができる。
０の回路設計方法では、回路構造データ３２が複数の場
合には外部バス３７のトラヒックが最低の一つが選択さ
れるので、多数の回路ブロック３３〜３５と外部ＲＡＭ
３６とを接続する外部バス３７の輻輳が防止された構造
の回路構造データ３２を生成することができる。
【００８５】例えば、図１に示すように、データ保持の
配列変数として“arrayＰ，arrayＱ，arrayＲ”が存在
し、被アクセスの回数が“arrayＰ＝１，arrayＱ＝２，
arrayＲ＝１”であり、集積回路装置の制約として内部
ＲＡＭ３８，３９が配列変数の一つ分しか使用できない
場合も想定できる。
配列変数として“arrayＰ，arrayＱ，arrayＲ”が存在
し、被アクセスの回数が“arrayＰ＝１，arrayＱ＝２，
arrayＲ＝１”であり、集積回路装置の制約として内部
ＲＡＭ３８，３９が配列変数の一つ分しか使用できない
場合も想定できる。
【００８６】このような場合、局所性が低い“array
Ｑ”の部分は外部ＲＡＭ３６にバインディングされる
が、図５(ａ)(ｂ)に示すように、局所性のみに着目する
と“arrayＰ，arrayＲ”を内部ＲＡＭ３８，３９と外部
ＲＡＭ３６とに一つずつバインディングした二種類の回
路構造データ３２ａ，３２ｂが生成される。
Ｑ”の部分は外部ＲＡＭ３６にバインディングされる
が、図５(ａ)(ｂ)に示すように、局所性のみに着目する
と“arrayＰ，arrayＲ”を内部ＲＡＭ３８，３９と外部
ＲＡＭ３６とに一つずつバインディングした二種類の回
路構造データ３２ａ，３２ｂが生成される。
【００８７】しかし、このような場合でも、本実施の形
態の回路設計装置１００の回路設計方法では、上述のよ
うに回路構造データ３２が複数の場合には外部バス３７
のトラヒックが最低の一つが選択されるので、作業者の
負担を増加させることなく最良の一つの回路構造データ
３２を自動的に生成することができる。
態の回路設計装置１００の回路設計方法では、上述のよ
うに回路構造データ３２が複数の場合には外部バス３７
のトラヒックが最低の一つが選択されるので、作業者の
負担を増加させることなく最良の一つの回路構造データ
３２を自動的に生成することができる。
【００８８】特に、トラヒック評価手段２２は、外部バ
ス３７を使用しないハードウェア要素の個数と外部バス
３７の使用の待機時間とからトラヒックを評価するの
で、外部バス３７のトラヒックを簡単な処理で的確に評
価することができ、最良の回路構造データ３２を容易に
選出することができる。
ス３７を使用しないハードウェア要素の個数と外部バス
３７の使用の待機時間とからトラヒックを評価するの
で、外部バス３７のトラヒックを簡単な処理で的確に評
価することができ、最良の回路構造データ３２を容易に
選出することができる。
【００８９】また、本実施の形態の回路設計装置１００
の回路設計方法では、上述のように動作記述言語３０か
ら第一第二の制御記述グラフとしてＰＡＤ３１とＣＤＦ
Ｇとを順番に生成し、ＰＡＤ３１から配列変数の被アク
セスの局所性を検出し、ＣＤＦＧに対してスケジューリ
ングやバインディングを実行するので、被アクセスの局
所性の検出やスケジューリングおよびバインディングな
どの処理を簡単かつ的確に実行することができる。
の回路設計方法では、上述のように動作記述言語３０か
ら第一第二の制御記述グラフとしてＰＡＤ３１とＣＤＦ
Ｇとを順番に生成し、ＰＡＤ３１から配列変数の被アク
セスの局所性を検出し、ＣＤＦＧに対してスケジューリ
ングやバインディングを実行するので、被アクセスの局
所性の検出やスケジューリングおよびバインディングな
どの処理を簡単かつ的確に実行することができる。
【００９０】特に、本実施の形態の回路設計装置１００
の回路設計方法では、ＰＡＤ３１から配列宣言ごとに配
列変数を個々に探索し、この配列変数の各々で関数に使
用される回数を積算し、この回数の多少を配列変数の被
アクセスの局所性として検出するので、被アクセスの局
所性を簡単な処理で的確に検出することができる。
の回路設計方法では、ＰＡＤ３１から配列宣言ごとに配
列変数を個々に探索し、この配列変数の各々で関数に使
用される回数を積算し、この回数の多少を配列変数の被
アクセスの局所性として検出するので、被アクセスの局
所性を簡単な処理で的確に検出することができる。
【００９１】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では従来と同様な手法でＣＤ
ＦＧに要素データをバインディングして回路構造データ
３２を生成し、この回路構造データ３２で外部バス３７
のトラヒックを評価することを例示した。
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では従来と同様な手法でＣＤ
ＦＧに要素データをバインディングして回路構造データ
３２を生成し、この回路構造データ３２で外部バス３７
のトラヒックを評価することを例示した。
【００９２】しかし、外部バス３７を使用した外部ＲＡ
Ｍ３６へのデータライトやデータリードなどのアクセス
を、ハードウェア要素に模擬して外部アクセスの要素デ
ータ４０，４１とし、これを一般的なハードウェア要素
に対応した要素データ４２とともにデータ記憶手段１１
に登録しておき、図７に示すように、ＣＤＦＧ４３に要
素データ４０〜４２をバインディングした時点で外部バ
ス３７のトラヒックを評価することも可能である。
Ｍ３６へのデータライトやデータリードなどのアクセス
を、ハードウェア要素に模擬して外部アクセスの要素デ
ータ４０，４１とし、これを一般的なハードウェア要素
に対応した要素データ４２とともにデータ記憶手段１１
に登録しておき、図７に示すように、ＣＤＦＧ４３に要
素データ４０〜４２をバインディングした時点で外部バ
ス３７のトラヒックを評価することも可能である。
【００９３】この場合、回路構造データ３２でトラヒッ
ク評価を実行する場合に比較して、要素データ４０〜４
２の初期設定やバインディング処理の負担の増大は懸念
されるが、回路構造データ３２は一つのみ生成すれば良
いので、この処理の負担を軽減することができる。つま
り、上述した二つの手法は相互に一長一短が存在するの
で、これらは装置の仕様などの各種条件を考慮して所望
の一方を選択することが好ましい。
ク評価を実行する場合に比較して、要素データ４０〜４
２の初期設定やバインディング処理の負担の増大は懸念
されるが、回路構造データ３２は一つのみ生成すれば良
いので、この処理の負担を軽減することができる。つま
り、上述した二つの手法は相互に一長一短が存在するの
で、これらは装置の仕様などの各種条件を考慮して所望
の一方を選択することが好ましい。
【００９４】また、上記形態ではグラフスケジューリン
グ手段１６によるスケジューリング結果が複数の場合
に、構造生成手段２１により複数の回路構造データ３２
を完全な状態に生成し、各々のトラヒックをトラヒック
評価手段２２により評価することを想定した。
グ手段１６によるスケジューリング結果が複数の場合
に、構造生成手段２１により複数の回路構造データ３２
を完全な状態に生成し、各々のトラヒックをトラヒック
評価手段２２により評価することを想定した。
【００９５】しかし、グラフスケジューリング手段１６
によるスケジューリング結果が複数の場合に、構造生成
手段２１により生成する複数の回路構造データ３２を、
トラヒック評価手段２２によるトラヒック評価が可能な
程度に簡略化した形態とし、トラヒック評価が最低とし
て選択された一つの回路構造データ３２を構造生成手段
２１により完全な形態に完成させることも可能である。
によるスケジューリング結果が複数の場合に、構造生成
手段２１により生成する複数の回路構造データ３２を、
トラヒック評価手段２２によるトラヒック評価が可能な
程度に簡略化した形態とし、トラヒック評価が最低とし
て選択された一つの回路構造データ３２を構造生成手段
２１により完全な形態に完成させることも可能である。
【００９６】また、上記形態ではＲＡＭ１０４等にソフ
トウェアとして格納されている制御プログラムに従って
ＣＰＵ１０１が動作することにより、回路設計装置１０
０の各種手段１１〜２４が論理的に実現されることを例
示した。しかし、このような各種手段１１〜２４の各々
を固有のハードウェアとして形成することも可能であ
り、一部をソフトウェアとしてＲＡＭ１０４等に格納す
るとともに一部をハードウェアとして形成することも可
能である。
トウェアとして格納されている制御プログラムに従って
ＣＰＵ１０１が動作することにより、回路設計装置１０
０の各種手段１１〜２４が論理的に実現されることを例
示した。しかし、このような各種手段１１〜２４の各々
を固有のハードウェアとして形成することも可能であ
り、一部をソフトウェアとしてＲＡＭ１０４等に格納す
るとともに一部をハードウェアとして形成することも可
能である。
【００９７】また、上記形態では回路設計装置１００の
起動時にＨＤＤ１０５に事前に格納されているソフトウ
ェアがＲＡＭ１０４に複写され、このようにＲＡＭ１０
４に格納されたソフトウェアをＣＰＵ１０１が読み取る
ことを想定したが、このようなソフトウェアをＨＤＤ１
０５に格納したままＣＰＵ１０１に利用させることや、
ＲＯＭ１０３に事前に固定的に格納しておくことも可能
である。
起動時にＨＤＤ１０５に事前に格納されているソフトウ
ェアがＲＡＭ１０４に複写され、このようにＲＡＭ１０
４に格納されたソフトウェアをＣＰＵ１０１が読み取る
ことを想定したが、このようなソフトウェアをＨＤＤ１
０５に格納したままＣＰＵ１０１に利用させることや、
ＲＯＭ１０３に事前に固定的に格納しておくことも可能
である。
【００９８】さらに、単体で取り扱える情報記憶媒体で
あるＦＤ１０６やＣＤ−ＲＯＭ１０８等にソフトウェア
を格納しておき、このＦＤ１０６等からＲＡＭ１０４等
にソフトウェアをインストールすることも可能である
が、このようなインストールを実行することなくＦＤ１
０６等からＣＰＵ１０１がソフトウェアを直接に読み取
って処理動作を実行することも可能である。
あるＦＤ１０６やＣＤ−ＲＯＭ１０８等にソフトウェア
を格納しておき、このＦＤ１０６等からＲＡＭ１０４等
にソフトウェアをインストールすることも可能である
が、このようなインストールを実行することなくＦＤ１
０６等からＣＰＵ１０１がソフトウェアを直接に読み取
って処理動作を実行することも可能である。
【００９９】つまり、本発明の回路設計装置１００の各
種手段１１〜２４をソフトウェアにより実現する場合、
そのソフトウェアはＣＰＵ１０１が読み取って対応する
動作を実行できる状態に有れば良い。また、上述のよう
な各種手段１１〜２４を実現する制御プログラムを、複
数のソフトウェアの組み合わせで形成することも可能で
あり、その場合、単体の製品となる情報記憶媒体には、
本発明の回路設計装置１００を実現するための必要最小
限のソフトウェアのみを格納しておけば良い。
種手段１１〜２４をソフトウェアにより実現する場合、
そのソフトウェアはＣＰＵ１０１が読み取って対応する
動作を実行できる状態に有れば良い。また、上述のよう
な各種手段１１〜２４を実現する制御プログラムを、複
数のソフトウェアの組み合わせで形成することも可能で
あり、その場合、単体の製品となる情報記憶媒体には、
本発明の回路設計装置１００を実現するための必要最小
限のソフトウェアのみを格納しておけば良い。
【０１００】例えば、既存のオペレーティングシステム
が実装されている回路設計装置１００に、ＣＤ−ＲＯＭ
１０８等の情報記憶媒体によりアプリケーションソフト
を提供するような場合、本発明の回路設計装置１００の
各種手段を実現するソフトウェアは、アプリケーション
ソフトとオペレーティングシステムとの組み合わせで実
現されるので、オペレーティングシステムに依存する部
分のソフトウェアは情報記憶媒体のアプリケーションソ
フトから省略することができる。
が実装されている回路設計装置１００に、ＣＤ−ＲＯＭ
１０８等の情報記憶媒体によりアプリケーションソフト
を提供するような場合、本発明の回路設計装置１００の
各種手段を実現するソフトウェアは、アプリケーション
ソフトとオペレーティングシステムとの組み合わせで実
現されるので、オペレーティングシステムに依存する部
分のソフトウェアは情報記憶媒体のアプリケーションソ
フトから省略することができる。
【０１０１】また、このように情報記憶媒体に記述した
ソフトウェアをＣＰＵ１０１に供給する手法は、その情
報記憶媒体を回路設計装置１００に直接に装填すること
に限定されない。例えば、上述のようなソフトウェアを
ホストコンピュータの情報記憶媒体に格納しておき、こ
のホストコンピュータを通信ネットワークで端末コンピ
ュータに接続し、ホストコンピュータから端末コンピュ
ータにデータ通信でソフトウェアを供給することも可能
である。
ソフトウェアをＣＰＵ１０１に供給する手法は、その情
報記憶媒体を回路設計装置１００に直接に装填すること
に限定されない。例えば、上述のようなソフトウェアを
ホストコンピュータの情報記憶媒体に格納しておき、こ
のホストコンピュータを通信ネットワークで端末コンピ
ュータに接続し、ホストコンピュータから端末コンピュ
ータにデータ通信でソフトウェアを供給することも可能
である。
【０１０２】上述のような場合、端末コンピュータが自
信の情報記憶媒体にソフトウェアをダウンロードした状
態でスタンドアロンの処理動作を実行することも可能で
あるが、ソフトウェアをダウンロードすることなくホス
トコンピュータとのリアルタイムのデータ通信により処
理動作を実行することも可能である。この場合、ホスト
コンピュータと端末コンピュータとを通信ネットワーク
で接続したシステム全体が、本発明の回路設計装置１０
０に相当することになる。
信の情報記憶媒体にソフトウェアをダウンロードした状
態でスタンドアロンの処理動作を実行することも可能で
あるが、ソフトウェアをダウンロードすることなくホス
トコンピュータとのリアルタイムのデータ通信により処
理動作を実行することも可能である。この場合、ホスト
コンピュータと端末コンピュータとを通信ネットワーク
で接続したシステム全体が、本発明の回路設計装置１０
０に相当することになる。
【０１０３】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【０１０４】請求項１記載の発明の回路設計方法は、各
種のハードウェア要素に対応した多数の要素データを事
前に登録しておき、設計する集積回路装置の各種動作が
配列変数などで記述された動作記述言語を解析してハー
ドウェア要素の順序依存関係が表現された制御記述グラ
フを生成し、この制御記述グラフから配列変数ごとに被
アクセスの局所性を検出し、制御記述グラフを動作ステ
ップごとにスケジューリングし、このスケジューリング
される制御記述グラフに各種の要素データを動作ステッ
プごとに選択的に割り付け、この要素データを制御記述
グラフに割り付けるときに局所性が高い配列変数の部分
を内部メモリの要素データに割り付けるとともに局所性
が低い配列変数の部分を外部メモリの要素データに割り
付けるようにしたことにより、動作記述言語の配列変数
の被アクセスの局所性に対応して制御記述グラフに外部
メモリや内部メモリの要素データが割り付けられるの
で、集積回路装置が膨大な個数のレジスタを内蔵するこ
となく必要最小限の回路規模で形成されるように制御記
述グラフを生成することができ、集積回路装置のデータ
保持が回路ブロックの内部や外部のメモリで的確に実行
されるように制御記述グラフを生成することができる。
種のハードウェア要素に対応した多数の要素データを事
前に登録しておき、設計する集積回路装置の各種動作が
配列変数などで記述された動作記述言語を解析してハー
ドウェア要素の順序依存関係が表現された制御記述グラ
フを生成し、この制御記述グラフから配列変数ごとに被
アクセスの局所性を検出し、制御記述グラフを動作ステ
ップごとにスケジューリングし、このスケジューリング
される制御記述グラフに各種の要素データを動作ステッ
プごとに選択的に割り付け、この要素データを制御記述
グラフに割り付けるときに局所性が高い配列変数の部分
を内部メモリの要素データに割り付けるとともに局所性
が低い配列変数の部分を外部メモリの要素データに割り
付けるようにしたことにより、動作記述言語の配列変数
の被アクセスの局所性に対応して制御記述グラフに外部
メモリや内部メモリの要素データが割り付けられるの
で、集積回路装置が膨大な個数のレジスタを内蔵するこ
となく必要最小限の回路規模で形成されるように制御記
述グラフを生成することができ、集積回路装置のデータ
保持が回路ブロックの内部や外部のメモリで的確に実行
されるように制御記述グラフを生成することができる。
【０１０５】請求項２記載の発明の回路設計方法は、各
種のハードウェア要素に対応した多数の要素データを事
前に登録しておき、設計する集積回路装置の各種動作が
配列変数などで記述された動作記述言語を解析してハー
ドウェア要素の順序依存関係が表現された制御記述グラ
フを生成し、この制御記述グラフから配列変数ごとに被
アクセスの局所性を検出し、制御記述グラフを動作ステ
ップごとにスケジューリングし、このスケジューリング
される制御記述グラフに各種の要素データを動作ステッ
プごとに選択的に割り付け、この要素データを制御記述
グラフに割り付けるときに局所性が高い配列変数の部分
を内部メモリの要素データに割り付けるとともに局所性
が低い配列変数の部分を外部メモリの要素データに割り
付け、スケジューリングされた制御記述グラフから集積
回路装置の各種状態を順番に表現したＦＳＭを生成し、
要素データが割り付けられた制御記述グラフから要素デ
ータが二次元的に配列された要素配列データを生成し、
この要素配列データの要素データをＦＳＭに対応した構
造に接続して集積回路装置の構造を反映した回路構造デ
ータを生成するようにしたことにより、動作記述言語の
配列変数の被アクセスの局所性に対応して回路構造デー
タに外部メモリや内部メモリの要素データが設定される
ので、集積回路装置が膨大な個数のレジスタを内蔵する
ことなく必要最小限の回路規模で形成されるように回路
構造データを生成することができ、集積回路装置のデー
タ保持が回路ブロックの内部や外部のメモリで的確に実
行されるように回路構造データを生成することができ
る。
種のハードウェア要素に対応した多数の要素データを事
前に登録しておき、設計する集積回路装置の各種動作が
配列変数などで記述された動作記述言語を解析してハー
ドウェア要素の順序依存関係が表現された制御記述グラ
フを生成し、この制御記述グラフから配列変数ごとに被
アクセスの局所性を検出し、制御記述グラフを動作ステ
ップごとにスケジューリングし、このスケジューリング
される制御記述グラフに各種の要素データを動作ステッ
プごとに選択的に割り付け、この要素データを制御記述
グラフに割り付けるときに局所性が高い配列変数の部分
を内部メモリの要素データに割り付けるとともに局所性
が低い配列変数の部分を外部メモリの要素データに割り
付け、スケジューリングされた制御記述グラフから集積
回路装置の各種状態を順番に表現したＦＳＭを生成し、
要素データが割り付けられた制御記述グラフから要素デ
ータが二次元的に配列された要素配列データを生成し、
この要素配列データの要素データをＦＳＭに対応した構
造に接続して集積回路装置の構造を反映した回路構造デ
ータを生成するようにしたことにより、動作記述言語の
配列変数の被アクセスの局所性に対応して回路構造デー
タに外部メモリや内部メモリの要素データが設定される
ので、集積回路装置が膨大な個数のレジスタを内蔵する
ことなく必要最小限の回路規模で形成されるように回路
構造データを生成することができ、集積回路装置のデー
タ保持が回路ブロックの内部や外部のメモリで的確に実
行されるように回路構造データを生成することができ
る。
【０１０６】請求項３記載の発明の回路設計方法は、各
種のハードウェア要素に対応した多数の要素データを事
前に登録しておき、設計する集積回路装置の各種動作が
配列変数などで記述された動作記述言語を解析してハー
ドウェア要素の順序依存関係が表現された制御記述グラ
フを生成し、この制御記述グラフから配列変数ごとに被
アクセスの局所性を検出し、制御記述グラフを動作ステ
ップごとにスケジューリングし、このスケジューリング
される制御記述グラフに各種の要素データを動作ステッ
プごとに選択的に割り付け、この要素データを制御記述
グラフに割り付けるときに局所性が高い配列変数の部分
を内部メモリの要素データに割り付けるとともに局所性
が低い配列変数の部分を外部メモリの要素データに割り
付け、スケジューリングされた制御記述グラフから集積
回路装置の各種状態を順番に表現したＦＳＭを生成し、
要素データが割り付けられた制御記述グラフから要素デ
ータが二次元的に配列された要素配列データを生成し、
この要素配列データの要素データをＦＳＭに対応した構
造に接続して集積回路装置の構造を反映した回路構造デ
ータを生成し、この回路構造データが複数の場合に各々
の外部バスのトラヒックを評価し、このトラヒックの評
価が最低の回路構造データを選択するようにしたことに
より、動作記述言語の配列変数の被アクセスの局所性に
対応して回路構造データに外部メモリや内部メモリの要
素データが設定されるので、集積回路装置が膨大な個数
のレジスタを内蔵することなく必要最小限の回路規模で
形成されるように回路構造データを生成することがで
き、集積回路装置のデータ保持が回路ブロックの内部や
外部のメモリで的確に実行されるように回路構造データ
を生成することができ、特に、複数の回路構造データか
ら外部バスのトラヒックが最低の一つが選択されるの
で、集積回路装置の外部バスの輻輳が防止されるように
回路構造データを生成することができる。
種のハードウェア要素に対応した多数の要素データを事
前に登録しておき、設計する集積回路装置の各種動作が
配列変数などで記述された動作記述言語を解析してハー
ドウェア要素の順序依存関係が表現された制御記述グラ
フを生成し、この制御記述グラフから配列変数ごとに被
アクセスの局所性を検出し、制御記述グラフを動作ステ
ップごとにスケジューリングし、このスケジューリング
される制御記述グラフに各種の要素データを動作ステッ
プごとに選択的に割り付け、この要素データを制御記述
グラフに割り付けるときに局所性が高い配列変数の部分
を内部メモリの要素データに割り付けるとともに局所性
が低い配列変数の部分を外部メモリの要素データに割り
付け、スケジューリングされた制御記述グラフから集積
回路装置の各種状態を順番に表現したＦＳＭを生成し、
要素データが割り付けられた制御記述グラフから要素デ
ータが二次元的に配列された要素配列データを生成し、
この要素配列データの要素データをＦＳＭに対応した構
造に接続して集積回路装置の構造を反映した回路構造デ
ータを生成し、この回路構造データが複数の場合に各々
の外部バスのトラヒックを評価し、このトラヒックの評
価が最低の回路構造データを選択するようにしたことに
より、動作記述言語の配列変数の被アクセスの局所性に
対応して回路構造データに外部メモリや内部メモリの要
素データが設定されるので、集積回路装置が膨大な個数
のレジスタを内蔵することなく必要最小限の回路規模で
形成されるように回路構造データを生成することがで
き、集積回路装置のデータ保持が回路ブロックの内部や
外部のメモリで的確に実行されるように回路構造データ
を生成することができ、特に、複数の回路構造データか
ら外部バスのトラヒックが最低の一つが選択されるの
で、集積回路装置の外部バスの輻輳が防止されるように
回路構造データを生成することができる。
【０１０７】請求項４記載の発明の回路設計方法は、各
種のハードウェア要素に対応した多数の要素データとと
もに、外部バスを使用した外部メモリのアクセスをハー
ドウェア要素に模擬した外部アクセスの要素データを事
前に登録しておき、設計する集積回路装置の各種動作が
配列変数などで記述された動作記述言語を解析してハー
ドウェア要素の順序依存関係が表現された制御記述グラ
フを生成し、この制御記述グラフから配列変数ごとに被
アクセスの局所性を検出し、制御記述グラフを動作ステ
ップごとにスケジューリングし、このスケジューリング
される制御記述グラフに各種の要素データを動作ステッ
プごとに選択的に割り付け、この要素データを制御記述
グラフに割り付けるときに局所性が高い配列変数の部分
を内部メモリの要素データに割り付けるとともに局所性
が低い配列変数の部分を前記外部アクセスの要素データ
に割り付け、スケジューリングされた制御記述グラフが
複数の場合に要素データが割り付けられた制御記述グラ
フの外部アクセスの要素データにより外部バスのトラヒ
ックを評価し、このトラヒックが最低の制御記述グラフ
を選択するようにしたことにより、動作記述言語の配列
変数の被アクセスの局所性に対応して制御記述グラフに
外部メモリや内部メモリの要素データが設定されるの
で、集積回路装置が膨大な個数のレジスタを内蔵するこ
となく必要最小限の回路規模で形成されるように制御記
述グラフを生成することができ、集積回路装置のデータ
保持が回路ブロックの内部や外部のメモリで的確に実行
されるように制御記述グラフを生成することができ、特
に、複数の制御記述グラフから外部バスのトラヒックが
最低の一つが選択されるので、集積回路装置の外部バス
の輻輳が防止されるように制御記述グラフを生成するこ
とができる。
種のハードウェア要素に対応した多数の要素データとと
もに、外部バスを使用した外部メモリのアクセスをハー
ドウェア要素に模擬した外部アクセスの要素データを事
前に登録しておき、設計する集積回路装置の各種動作が
配列変数などで記述された動作記述言語を解析してハー
ドウェア要素の順序依存関係が表現された制御記述グラ
フを生成し、この制御記述グラフから配列変数ごとに被
アクセスの局所性を検出し、制御記述グラフを動作ステ
ップごとにスケジューリングし、このスケジューリング
される制御記述グラフに各種の要素データを動作ステッ
プごとに選択的に割り付け、この要素データを制御記述
グラフに割り付けるときに局所性が高い配列変数の部分
を内部メモリの要素データに割り付けるとともに局所性
が低い配列変数の部分を前記外部アクセスの要素データ
に割り付け、スケジューリングされた制御記述グラフが
複数の場合に要素データが割り付けられた制御記述グラ
フの外部アクセスの要素データにより外部バスのトラヒ
ックを評価し、このトラヒックが最低の制御記述グラフ
を選択するようにしたことにより、動作記述言語の配列
変数の被アクセスの局所性に対応して制御記述グラフに
外部メモリや内部メモリの要素データが設定されるの
で、集積回路装置が膨大な個数のレジスタを内蔵するこ
となく必要最小限の回路規模で形成されるように制御記
述グラフを生成することができ、集積回路装置のデータ
保持が回路ブロックの内部や外部のメモリで的確に実行
されるように制御記述グラフを生成することができ、特
に、複数の制御記述グラフから外部バスのトラヒックが
最低の一つが選択されるので、集積回路装置の外部バス
の輻輳が防止されるように制御記述グラフを生成するこ
とができる。
【０１０８】請求項５記載の発明の回路設計装置は、各
種のハードウェア要素に対応した多数の要素データが事
前に登録されているデータ記憶手段と、設計する集積回
路装置の各種動作が配列変数などで記述された動作記述
言語がデータ入力される言語入力手段と、該言語入力手
段にデータ入力された動作記述言語を解析してハードウ
ェア要素の順序依存関係が表現された制御記述グラフを
生成するグラフ変換手段と、該グラフ変換手段により生
成された制御記述グラフから配列変数ごとに被アクセス
の局所性を検出する局所性検出手段と、前記グラフ変換
手段により生成された制御記述グラフを動作ステップご
とにスケジューリングするグラフスケジューリング手段
と、該グラフスケジューリング手段によりスケジューリ
ングされる制御記述グラフに前記データ記憶手段に登録
されている各種の要素データを動作ステップごとに選択
的に割り付ける要素割付手段と、制御記述グラフに要素
データが割り付けられるときに前記局所性検出手段によ
り検出された局所性が高い配列変数の部分が内部メモリ
の要素データに割り付けられるとともに局所性が低い配
列変数の部分が外部メモリの要素データに割り付けられ
るように前記要素割付手段を動作制御する割付制御手段
と、を具備していることにより、動作記述言語の配列変
数の被アクセスの局所性に対応して制御記述グラフに外
部メモリや内部メモリの要素データが割り付けられるの
で、集積回路装置が膨大な個数のレジスタを内蔵するこ
となく必要最小限の回路規模で形成されるように制御記
述グラフを生成することができ、集積回路装置のデータ
保持が回路ブロックの内部や外部のメモリで的確に実行
されるように制御記述グラフを生成することができる。
種のハードウェア要素に対応した多数の要素データが事
前に登録されているデータ記憶手段と、設計する集積回
路装置の各種動作が配列変数などで記述された動作記述
言語がデータ入力される言語入力手段と、該言語入力手
段にデータ入力された動作記述言語を解析してハードウ
ェア要素の順序依存関係が表現された制御記述グラフを
生成するグラフ変換手段と、該グラフ変換手段により生
成された制御記述グラフから配列変数ごとに被アクセス
の局所性を検出する局所性検出手段と、前記グラフ変換
手段により生成された制御記述グラフを動作ステップご
とにスケジューリングするグラフスケジューリング手段
と、該グラフスケジューリング手段によりスケジューリ
ングされる制御記述グラフに前記データ記憶手段に登録
されている各種の要素データを動作ステップごとに選択
的に割り付ける要素割付手段と、制御記述グラフに要素
データが割り付けられるときに前記局所性検出手段によ
り検出された局所性が高い配列変数の部分が内部メモリ
の要素データに割り付けられるとともに局所性が低い配
列変数の部分が外部メモリの要素データに割り付けられ
るように前記要素割付手段を動作制御する割付制御手段
と、を具備していることにより、動作記述言語の配列変
数の被アクセスの局所性に対応して制御記述グラフに外
部メモリや内部メモリの要素データが割り付けられるの
で、集積回路装置が膨大な個数のレジスタを内蔵するこ
となく必要最小限の回路規模で形成されるように制御記
述グラフを生成することができ、集積回路装置のデータ
保持が回路ブロックの内部や外部のメモリで的確に実行
されるように制御記述グラフを生成することができる。
【０１０９】請求項６記載の発明の回路設計装置は、各
種のハードウェア要素に対応した多数の要素データが事
前に登録されているデータ記憶手段と、設計する集積回
路装置の各種動作が配列変数などで記述された動作記述
言語がデータ入力される言語入力手段と、該言語入力手
段にデータ入力された動作記述言語を解析してハードウ
ェア要素の順序依存関係が表現された制御記述グラフを
生成するグラフ変換手段と、該グラフ変換手段により生
成された制御記述グラフから配列変数ごとに被アクセス
の局所性を検出する局所性検出手段と、前記グラフ変換
手段により生成された制御記述グラフを動作ステップご
とにスケジューリングするグラフスケジューリング手段
と、該グラフスケジューリング手段によりスケジューリ
ングされる制御記述グラフに前記データ記憶手段に登録
されている各種の要素データを動作ステップごとに選択
的に割り付ける要素割付手段と、制御記述グラフに要素
データが割り付けられるときに前記局所性検出手段によ
り検出された局所性が高い配列変数の部分が内部メモリ
の要素データに割り付けられるとともに局所性が低い配
列変数の部分が外部メモリの要素データに割り付けられ
るように前記要素割付手段を動作制御する割付制御手段
と、前記グラフスケジューリング手段によりスケジュー
リングされた制御記述グラフから集積回路装置の各種状
態を順番に表現したＦＳＭを生成するＦＳＭ生成手段
と、前記割付制御手段により動作制御された前記要素割
付手段により要素データが割り付けられた制御記述グラ
フから要素データが二次元的に配列された要素配列デー
タを生成する配列生成手段と、該配列生成手段により生
成された要素配列データの要素データを前記ＦＳＭ生成
手段により生成されたＦＳＭに対応した構造に接続して
集積回路装置の構造を反映した回路構造データを生成す
る構造生成手段と、を具備していることにより、動作記
述言語の配列変数の被アクセスの局所性に対応して回路
構造データに外部メモリや内部メモリの要素データが設
定されるので、集積回路装置が膨大な個数のレジスタを
内蔵することなく必要最小限の回路規模で形成されるよ
うに回路構造データを生成することができ、集積回路装
置のデータ保持が回路ブロックの内部や外部のメモリで
的確に実行されるように回路構造データを生成すること
ができる。
種のハードウェア要素に対応した多数の要素データが事
前に登録されているデータ記憶手段と、設計する集積回
路装置の各種動作が配列変数などで記述された動作記述
言語がデータ入力される言語入力手段と、該言語入力手
段にデータ入力された動作記述言語を解析してハードウ
ェア要素の順序依存関係が表現された制御記述グラフを
生成するグラフ変換手段と、該グラフ変換手段により生
成された制御記述グラフから配列変数ごとに被アクセス
の局所性を検出する局所性検出手段と、前記グラフ変換
手段により生成された制御記述グラフを動作ステップご
とにスケジューリングするグラフスケジューリング手段
と、該グラフスケジューリング手段によりスケジューリ
ングされる制御記述グラフに前記データ記憶手段に登録
されている各種の要素データを動作ステップごとに選択
的に割り付ける要素割付手段と、制御記述グラフに要素
データが割り付けられるときに前記局所性検出手段によ
り検出された局所性が高い配列変数の部分が内部メモリ
の要素データに割り付けられるとともに局所性が低い配
列変数の部分が外部メモリの要素データに割り付けられ
るように前記要素割付手段を動作制御する割付制御手段
と、前記グラフスケジューリング手段によりスケジュー
リングされた制御記述グラフから集積回路装置の各種状
態を順番に表現したＦＳＭを生成するＦＳＭ生成手段
と、前記割付制御手段により動作制御された前記要素割
付手段により要素データが割り付けられた制御記述グラ
フから要素データが二次元的に配列された要素配列デー
タを生成する配列生成手段と、該配列生成手段により生
成された要素配列データの要素データを前記ＦＳＭ生成
手段により生成されたＦＳＭに対応した構造に接続して
集積回路装置の構造を反映した回路構造データを生成す
る構造生成手段と、を具備していることにより、動作記
述言語の配列変数の被アクセスの局所性に対応して回路
構造データに外部メモリや内部メモリの要素データが設
定されるので、集積回路装置が膨大な個数のレジスタを
内蔵することなく必要最小限の回路規模で形成されるよ
うに回路構造データを生成することができ、集積回路装
置のデータ保持が回路ブロックの内部や外部のメモリで
的確に実行されるように回路構造データを生成すること
ができる。
【０１１０】請求項７記載の発明の回路設計装置は、各
種のハードウェア要素に対応した多数の要素データが事
前に登録されているデータ記憶手段と、設計する集積回
路装置の各種動作が配列変数などで記述された動作記述
言語がデータ入力される言語入力手段と、該言語入力手
段にデータ入力された動作記述言語を解析してハードウ
ェア要素の順序依存関係が表現された制御記述グラフを
生成するグラフ変換手段と、該グラフ変換手段により生
成された制御記述グラフから配列変数ごとに被アクセス
の局所性を検出する局所性検出手段と、前記グラフ変換
手段により生成された制御記述グラフを動作ステップご
とにスケジューリングするグラフスケジューリング手段
と、該グラフスケジューリング手段によりスケジューリ
ングされる制御記述グラフに前記データ記憶手段に登録
されている各種の要素データを動作ステップごとに選択
的に割り付ける要素割付手段と、制御記述グラフに要素
データが割り付けられるときに前記局所性検出手段によ
り検出された局所性が高い配列変数の部分が内部メモリ
の要素データに割り付けられるとともに局所性が低い配
列変数の部分が外部メモリの要素データに割り付けられ
るように前記要素割付手段を動作制御する割付制御手段
と、前記グラフスケジューリング手段によりスケジュー
リングされた制御記述グラフから集積回路装置の各種状
態を順番に表現したＦＳＭを生成するＦＳＭ生成手段
と、前記割付制御手段により動作制御された前記要素割
付手段により要素データが割り付けられた制御記述グラ
フから要素データが二次元的に配列された要素配列デー
タを生成する配列生成手段と、該配列生成手段により生
成された要素配列データの要素データを前記ＦＳＭ生成
手段により生成されたＦＳＭに対応した構造に接続して
集積回路装置の構造を反映した回路構造データを生成す
る構造生成手段と、該構造生成手段により生成された回
路構造データが複数の場合に各々の外部バスのトラヒッ
クを評価するトラヒック評価手段と、該トラヒック評価
手段により評価されたトラヒックが最低の回路構造デー
タを選択するデータ選択手段と、を具備していることに
より、動作記述言語の配列変数の被アクセスの局所性に
対応して回路構造データに外部メモリや内部メモリの要
素データが設定されるので、集積回路装置が膨大な個数
のレジスタを内蔵することなく必要最小限の回路規模で
形成されるように回路構造データを生成することがで
き、集積回路装置のデータ保持が回路ブロックの内部や
外部のメモリで的確に実行されるように回路構造データ
を生成することができ、特に、複数の回路構造データか
ら外部バスのトラヒックが最低の一つが選択されるの
で、集積回路装置の外部バスの輻輳が防止されるように
回路構造データを生成することができる。
種のハードウェア要素に対応した多数の要素データが事
前に登録されているデータ記憶手段と、設計する集積回
路装置の各種動作が配列変数などで記述された動作記述
言語がデータ入力される言語入力手段と、該言語入力手
段にデータ入力された動作記述言語を解析してハードウ
ェア要素の順序依存関係が表現された制御記述グラフを
生成するグラフ変換手段と、該グラフ変換手段により生
成された制御記述グラフから配列変数ごとに被アクセス
の局所性を検出する局所性検出手段と、前記グラフ変換
手段により生成された制御記述グラフを動作ステップご
とにスケジューリングするグラフスケジューリング手段
と、該グラフスケジューリング手段によりスケジューリ
ングされる制御記述グラフに前記データ記憶手段に登録
されている各種の要素データを動作ステップごとに選択
的に割り付ける要素割付手段と、制御記述グラフに要素
データが割り付けられるときに前記局所性検出手段によ
り検出された局所性が高い配列変数の部分が内部メモリ
の要素データに割り付けられるとともに局所性が低い配
列変数の部分が外部メモリの要素データに割り付けられ
るように前記要素割付手段を動作制御する割付制御手段
と、前記グラフスケジューリング手段によりスケジュー
リングされた制御記述グラフから集積回路装置の各種状
態を順番に表現したＦＳＭを生成するＦＳＭ生成手段
と、前記割付制御手段により動作制御された前記要素割
付手段により要素データが割り付けられた制御記述グラ
フから要素データが二次元的に配列された要素配列デー
タを生成する配列生成手段と、該配列生成手段により生
成された要素配列データの要素データを前記ＦＳＭ生成
手段により生成されたＦＳＭに対応した構造に接続して
集積回路装置の構造を反映した回路構造データを生成す
る構造生成手段と、該構造生成手段により生成された回
路構造データが複数の場合に各々の外部バスのトラヒッ
クを評価するトラヒック評価手段と、該トラヒック評価
手段により評価されたトラヒックが最低の回路構造デー
タを選択するデータ選択手段と、を具備していることに
より、動作記述言語の配列変数の被アクセスの局所性に
対応して回路構造データに外部メモリや内部メモリの要
素データが設定されるので、集積回路装置が膨大な個数
のレジスタを内蔵することなく必要最小限の回路規模で
形成されるように回路構造データを生成することがで
き、集積回路装置のデータ保持が回路ブロックの内部や
外部のメモリで的確に実行されるように回路構造データ
を生成することができ、特に、複数の回路構造データか
ら外部バスのトラヒックが最低の一つが選択されるの
で、集積回路装置の外部バスの輻輳が防止されるように
回路構造データを生成することができる。
【０１１１】請求項８記載の発明の回路設計装置は、各
種のハードウェア要素に対応した多数の要素データとと
もに、外部バスを使用した外部メモリのアクセスをハー
ドウェア要素に模擬した外部アクセスの要素データが事
前に登録されているデータ記憶手段と、設計する集積回
路装置の各種動作が配列変数などで記述された動作記述
言語がデータ入力される言語入力手段と、該言語入力手
段にデータ入力された動作記述言語を解析してハードウ
ェア要素の順序依存関係が表現された制御記述グラフを
生成するグラフ変換手段と、該グラフ変換手段により生
成された制御記述グラフから配列変数ごとに被アクセス
の局所性を検出する局所性検出手段と、前記グラフ変換
手段により生成された制御記述グラフを動作ステップご
とにスケジューリングするグラフスケジューリング手段
と、該グラフスケジューリング手段によりスケジューリ
ングされる制御記述グラフに前記データ記憶手段に登録
されている各種の要素データを動作ステップごとに選択
的に割り付ける要素割付手段と、制御記述グラフに要素
データが割り付けられるときに前記局所性検出手段によ
り検出された局所性が高い配列変数の部分が内部メモリ
の要素データに割り付けられるとともに局所性が低い配
列変数の部分が前記外部アクセスの要素データに割り付
けられるように前記要素割付手段を動作制御する割付制
御手段と、前記グラフスケジューリング手段によりスケ
ジューリングされた制御記述グラフが複数の場合に前記
割付制御手段により動作制御された前記要素割付手段に
より要素データが割り付けられた制御記述グラフの外部
アクセスの要素データにより外部バスのトラヒックを評
価するトラヒック評価手段と、該トラヒック評価手段に
より評価されたトラヒックが最低の回路構造データを選
択するデータ選択手段と、を具備していることにより、
動作記述言語の配列変数の被アクセスの局所性に対応し
て制御記述グラフに外部メモリや内部メモリの要素デー
タが割り付けられるので、集積回路装置が膨大な個数の
レジスタを内蔵することなく必要最小限の回路規模で形
成されるように制御記述グラフを生成することができ、
集積回路装置のデータ保持が回路ブロックの内部や外部
のメモリで的確に実行されるように制御記述グラフを生
成することができ、特に、複数の制御記述グラフから外
部バスのトラヒックが最低の一つが選択されるので、集
積回路装置の外部バスの輻輳が防止されるように制御記
述グラフを生成することができる。
種のハードウェア要素に対応した多数の要素データとと
もに、外部バスを使用した外部メモリのアクセスをハー
ドウェア要素に模擬した外部アクセスの要素データが事
前に登録されているデータ記憶手段と、設計する集積回
路装置の各種動作が配列変数などで記述された動作記述
言語がデータ入力される言語入力手段と、該言語入力手
段にデータ入力された動作記述言語を解析してハードウ
ェア要素の順序依存関係が表現された制御記述グラフを
生成するグラフ変換手段と、該グラフ変換手段により生
成された制御記述グラフから配列変数ごとに被アクセス
の局所性を検出する局所性検出手段と、前記グラフ変換
手段により生成された制御記述グラフを動作ステップご
とにスケジューリングするグラフスケジューリング手段
と、該グラフスケジューリング手段によりスケジューリ
ングされる制御記述グラフに前記データ記憶手段に登録
されている各種の要素データを動作ステップごとに選択
的に割り付ける要素割付手段と、制御記述グラフに要素
データが割り付けられるときに前記局所性検出手段によ
り検出された局所性が高い配列変数の部分が内部メモリ
の要素データに割り付けられるとともに局所性が低い配
列変数の部分が前記外部アクセスの要素データに割り付
けられるように前記要素割付手段を動作制御する割付制
御手段と、前記グラフスケジューリング手段によりスケ
ジューリングされた制御記述グラフが複数の場合に前記
割付制御手段により動作制御された前記要素割付手段に
より要素データが割り付けられた制御記述グラフの外部
アクセスの要素データにより外部バスのトラヒックを評
価するトラヒック評価手段と、該トラヒック評価手段に
より評価されたトラヒックが最低の回路構造データを選
択するデータ選択手段と、を具備していることにより、
動作記述言語の配列変数の被アクセスの局所性に対応し
て制御記述グラフに外部メモリや内部メモリの要素デー
タが割り付けられるので、集積回路装置が膨大な個数の
レジスタを内蔵することなく必要最小限の回路規模で形
成されるように制御記述グラフを生成することができ、
集積回路装置のデータ保持が回路ブロックの内部や外部
のメモリで的確に実行されるように制御記述グラフを生
成することができ、特に、複数の制御記述グラフから外
部バスのトラヒックが最低の一つが選択されるので、集
積回路装置の外部バスの輻輳が防止されるように制御記
述グラフを生成することができる。
【０１１２】請求項９記載の発明は、請求項７記載の回
路設計装置であって、前記トラヒック評価手段は、外部
バスを使用しないハードウェア要素の個数と外部バスの
使用の待機時間とからトラヒックを評価することによ
り、外部バスのトラヒックを簡単な処理で的確に評価す
ることができる。
路設計装置であって、前記トラヒック評価手段は、外部
バスを使用しないハードウェア要素の個数と外部バスの
使用の待機時間とからトラヒックを評価することによ
り、外部バスのトラヒックを簡単な処理で的確に評価す
ることができる。
【０１１３】請求項１０記載の発明は、請求項５ないし
９の何れか一記載の回路設計装置であって、前記グラフ
変換手段は、動作記述言語を構文解析して配列変数の順
序依存関係が木構造で表現された第一の制御記述グラフ
であるＰＡＤを生成してから、このＰＡＤを整理してハ
ードウェア要素の順序依存関係が二次元的に表現された
第二の制御記述グラフであるＣＤＦＧを生成し、前記局
所性検出手段は、前記グラフ変換手段により生成された
ＰＡＤから配列変数ごとに被アクセスの局所性を検出
し、前記グラフスケジューリング手段は、前記グラフ変
換手段により生成されたＣＤＦＧを動作ステップごとに
スケジューリングすることにより、被アクセスの局所性
の検出やスケジューリングを簡単な処理で的確に実行す
ることができる。
９の何れか一記載の回路設計装置であって、前記グラフ
変換手段は、動作記述言語を構文解析して配列変数の順
序依存関係が木構造で表現された第一の制御記述グラフ
であるＰＡＤを生成してから、このＰＡＤを整理してハ
ードウェア要素の順序依存関係が二次元的に表現された
第二の制御記述グラフであるＣＤＦＧを生成し、前記局
所性検出手段は、前記グラフ変換手段により生成された
ＰＡＤから配列変数ごとに被アクセスの局所性を検出
し、前記グラフスケジューリング手段は、前記グラフ変
換手段により生成されたＣＤＦＧを動作ステップごとに
スケジューリングすることにより、被アクセスの局所性
の検出やスケジューリングを簡単な処理で的確に実行す
ることができる。
【０１１４】請求項１１記載の発明は、請求項１０記載
の回路設計装置であって、前記局所性検出手段は、ＰＡ
Ｄから配列宣言ごとに配列変数を個々に探索し、この配
列変数の各々で関数に使用される回数を積算し、この回
数の多少を配列変数の被アクセスの局所性として検出す
ることにより、動作記述言語の配列変数の局所性を簡単
な処理で的確に検出することができる。
の回路設計装置であって、前記局所性検出手段は、ＰＡ
Ｄから配列宣言ごとに配列変数を個々に探索し、この配
列変数の各々で関数に使用される回数を積算し、この回
数の多少を配列変数の被アクセスの局所性として検出す
ることにより、動作記述言語の配列変数の局所性を簡単
な処理で的確に検出することができる。
【０１１５】請求項１２記載の発明の情報記憶媒体は、
各種のハードウェア要素に対応した多数の要素データを
保存すること、設計する集積回路装置の各種動作が配列
変数などで記述された動作記述言語のデータ入力を受け
付けること、データ入力された動作記述言語を解析して
ハードウェア要素の順序依存関係が表現された制御記述
グラフを生成すること、この制御記述グラフから配列変
数ごとに被アクセスの局所性を検出すること、制御記述
グラフを動作ステップごとにスケジューリングするこ
と、このスケジューリングされる制御記述グラフに各種
の要素データを動作ステップごとに選択的に割り付ける
こと、この要素データを制御記述グラフに割り付けると
きに局所性が高い配列変数の部分を内部メモリの要素デ
ータに割り付けるとともに局所性が低い配列変数の部分
を外部メモリの要素データに割り付けること、を前記コ
ンピュータに実行させるためのプログラムが格納されて
いることにより、本発明の情報記憶媒体のプログラムを
コンピュータに読み取らせて対応する処理動作を実行さ
せると、動作記述言語の配列変数の被アクセスの局所性
に対応して制御記述グラフに外部メモリや内部メモリの
要素データが割り付けられるので、集積回路装置が膨大
な個数のレジスタを内蔵することなく必要最小限の回路
規模で形成されるように制御記述グラフを生成すること
ができ、集積回路装置のデータ保持が回路ブロックの内
部や外部のメモリで的確に実行されるように制御記述グ
ラフを生成することができる。
各種のハードウェア要素に対応した多数の要素データを
保存すること、設計する集積回路装置の各種動作が配列
変数などで記述された動作記述言語のデータ入力を受け
付けること、データ入力された動作記述言語を解析して
ハードウェア要素の順序依存関係が表現された制御記述
グラフを生成すること、この制御記述グラフから配列変
数ごとに被アクセスの局所性を検出すること、制御記述
グラフを動作ステップごとにスケジューリングするこ
と、このスケジューリングされる制御記述グラフに各種
の要素データを動作ステップごとに選択的に割り付ける
こと、この要素データを制御記述グラフに割り付けると
きに局所性が高い配列変数の部分を内部メモリの要素デ
ータに割り付けるとともに局所性が低い配列変数の部分
を外部メモリの要素データに割り付けること、を前記コ
ンピュータに実行させるためのプログラムが格納されて
いることにより、本発明の情報記憶媒体のプログラムを
コンピュータに読み取らせて対応する処理動作を実行さ
せると、動作記述言語の配列変数の被アクセスの局所性
に対応して制御記述グラフに外部メモリや内部メモリの
要素データが割り付けられるので、集積回路装置が膨大
な個数のレジスタを内蔵することなく必要最小限の回路
規模で形成されるように制御記述グラフを生成すること
ができ、集積回路装置のデータ保持が回路ブロックの内
部や外部のメモリで的確に実行されるように制御記述グ
ラフを生成することができる。
【０１１６】請求項１３記載の発明の情報記憶媒体は、
各種のハードウェア要素に対応した多数の要素データを
保存すること、設計する集積回路装置の各種動作が配列
変数などで記述された動作記述言語のデータ入力を受け
付けること、データ入力された動作記述言語を解析して
ハードウェア要素の順序依存関係が表現された制御記述
グラフを生成すること、この制御記述グラフから配列変
数ごとに被アクセスの局所性を検出すること、制御記述
グラフを動作ステップごとにスケジューリングするこ
と、このスケジューリングされる制御記述グラフに各種
の要素データを動作ステップごとに選択的に割り付ける
こと、この要素データを制御記述グラフに割り付けると
きに局所性が高い配列変数の部分を内部メモリの要素デ
ータに割り付けるとともに局所性が低い配列変数の部分
を外部メモリの要素データに割り付けること、スケジュ
ーリングされた制御記述グラフから集積回路装置の各種
状態を順番に表現したＦＳＭを生成すること、要素デー
タが割り付けられた制御記述グラフから要素データが二
次元的に配列された要素配列データを生成すること、こ
の要素配列データの要素データをＦＳＭに対応した構造
に接続して集積回路装置の構造を反映した回路構造デー
タを生成すること、を前記コンピュータに実行させるた
めのプログラムが格納されていることにより、本発明の
情報記憶媒体のプログラムをコンピュータに読み取らせ
て対応する処理動作を実行させると、動作記述言語の配
列変数の被アクセスの局所性に対応して回路構造データ
に外部メモリや内部メモリの要素データが設定されるの
で、集積回路装置が膨大な個数のレジスタを内蔵するこ
となく必要最小限の回路規模で形成されるように回路構
造データを生成することができ、集積回路装置のデータ
保持が回路ブロックの内部や外部のメモリで的確に実行
されるように回路構造データを生成することができる。
各種のハードウェア要素に対応した多数の要素データを
保存すること、設計する集積回路装置の各種動作が配列
変数などで記述された動作記述言語のデータ入力を受け
付けること、データ入力された動作記述言語を解析して
ハードウェア要素の順序依存関係が表現された制御記述
グラフを生成すること、この制御記述グラフから配列変
数ごとに被アクセスの局所性を検出すること、制御記述
グラフを動作ステップごとにスケジューリングするこ
と、このスケジューリングされる制御記述グラフに各種
の要素データを動作ステップごとに選択的に割り付ける
こと、この要素データを制御記述グラフに割り付けると
きに局所性が高い配列変数の部分を内部メモリの要素デ
ータに割り付けるとともに局所性が低い配列変数の部分
を外部メモリの要素データに割り付けること、スケジュ
ーリングされた制御記述グラフから集積回路装置の各種
状態を順番に表現したＦＳＭを生成すること、要素デー
タが割り付けられた制御記述グラフから要素データが二
次元的に配列された要素配列データを生成すること、こ
の要素配列データの要素データをＦＳＭに対応した構造
に接続して集積回路装置の構造を反映した回路構造デー
タを生成すること、を前記コンピュータに実行させるた
めのプログラムが格納されていることにより、本発明の
情報記憶媒体のプログラムをコンピュータに読み取らせ
て対応する処理動作を実行させると、動作記述言語の配
列変数の被アクセスの局所性に対応して回路構造データ
に外部メモリや内部メモリの要素データが設定されるの
で、集積回路装置が膨大な個数のレジスタを内蔵するこ
となく必要最小限の回路規模で形成されるように回路構
造データを生成することができ、集積回路装置のデータ
保持が回路ブロックの内部や外部のメモリで的確に実行
されるように回路構造データを生成することができる。
【０１１７】請求項１４記載の発明の情報記憶媒体は、
各種のハードウェア要素に対応した多数の要素データを
保存すること、設計する集積回路装置の各種動作が配列
変数などで記述された動作記述言語のデータ入力を受け
付けること、データ入力された動作記述言語を解析して
ハードウェア要素の順序依存関係が表現された制御記述
グラフを生成すること、この制御記述グラフから配列変
数ごとに被アクセスの局所性を検出すること、制御記述
グラフを動作ステップごとにスケジューリングするこ
と、このスケジューリングされる制御記述グラフに各種
の要素データを動作ステップごとに選択的に割り付ける
こと、この要素データを制御記述グラフに割り付けると
きに局所性が高い配列変数の部分を内部メモリの要素デ
ータに割り付けるとともに局所性が低い配列変数の部分
を外部メモリの要素データに割り付けること、スケジュ
ーリングされた制御記述グラフから集積回路装置の各種
状態を順番に表現したＦＳＭを生成すること、要素デー
タが割り付けられた制御記述グラフから要素データが二
次元的に配列された要素配列データを生成すること、こ
の要素配列データの要素データをＦＳＭに対応した構造
に接続して集積回路装置の構造を反映した回路構造デー
タを生成すること、この回路構造データが複数の場合に
各々の外部バスのトラヒックを評価すること、このトラ
ヒックの評価が最低の回路構造データを選択すること、
を前記コンピュータに実行させるためのプログラムが格
納されていることにより、本発明の情報記憶媒体のプロ
グラムをコンピュータに読み取らせて対応する処理動作
を実行させると、動作記述言語の配列変数の被アクセス
の局所性に対応して回路構造データに外部メモリや内部
メモリの要素データが設定されるので、集積回路装置が
膨大な個数のレジスタを内蔵することなく必要最小限の
回路規模で形成されるように回路構造データを生成する
ことができ、集積回路装置のデータ保持が回路ブロック
の内部や外部のメモリで的確に実行されるように回路構
造データを生成することができ、特に、複数の回路構造
データから外部バスのトラヒックが最低の一つが選択さ
れるので、集積回路装置の外部バスの輻輳が防止される
ように回路構造データを生成することができる。
各種のハードウェア要素に対応した多数の要素データを
保存すること、設計する集積回路装置の各種動作が配列
変数などで記述された動作記述言語のデータ入力を受け
付けること、データ入力された動作記述言語を解析して
ハードウェア要素の順序依存関係が表現された制御記述
グラフを生成すること、この制御記述グラフから配列変
数ごとに被アクセスの局所性を検出すること、制御記述
グラフを動作ステップごとにスケジューリングするこ
と、このスケジューリングされる制御記述グラフに各種
の要素データを動作ステップごとに選択的に割り付ける
こと、この要素データを制御記述グラフに割り付けると
きに局所性が高い配列変数の部分を内部メモリの要素デ
ータに割り付けるとともに局所性が低い配列変数の部分
を外部メモリの要素データに割り付けること、スケジュ
ーリングされた制御記述グラフから集積回路装置の各種
状態を順番に表現したＦＳＭを生成すること、要素デー
タが割り付けられた制御記述グラフから要素データが二
次元的に配列された要素配列データを生成すること、こ
の要素配列データの要素データをＦＳＭに対応した構造
に接続して集積回路装置の構造を反映した回路構造デー
タを生成すること、この回路構造データが複数の場合に
各々の外部バスのトラヒックを評価すること、このトラ
ヒックの評価が最低の回路構造データを選択すること、
を前記コンピュータに実行させるためのプログラムが格
納されていることにより、本発明の情報記憶媒体のプロ
グラムをコンピュータに読み取らせて対応する処理動作
を実行させると、動作記述言語の配列変数の被アクセス
の局所性に対応して回路構造データに外部メモリや内部
メモリの要素データが設定されるので、集積回路装置が
膨大な個数のレジスタを内蔵することなく必要最小限の
回路規模で形成されるように回路構造データを生成する
ことができ、集積回路装置のデータ保持が回路ブロック
の内部や外部のメモリで的確に実行されるように回路構
造データを生成することができ、特に、複数の回路構造
データから外部バスのトラヒックが最低の一つが選択さ
れるので、集積回路装置の外部バスの輻輳が防止される
ように回路構造データを生成することができる。
【０１１８】請求項１５記載の発明の情報記憶媒体は、
各種のハードウェア要素に対応した多数の要素データと
ともに、外部バスを使用した外部メモリのアクセスをハ
ードウェア要素に模擬した外部アクセスの要素データを
保存すること、設計する集積回路装置の各種動作が配列
変数などで記述された動作記述言語のデータ入力を受け
付けること、データ入力された動作記述言語を解析して
ハードウェア要素の順序依存関係が表現された制御記述
グラフを生成すること、この制御記述グラフから配列変
数ごとに被アクセスの局所性を検出すること、制御記述
グラフを動作ステップごとにスケジューリングするこ
と、このスケジューリングされる制御記述グラフに各種
の要素データを動作ステップごとに選択的に割り付ける
こと、この要素データを制御記述グラフに割り付けると
きに局所性が高い配列変数の部分を内部メモリの要素デ
ータに割り付けるとともに局所性が低い配列変数の部分
を前記外部アクセスの要素データに割り付けること、ス
ケジューリングされた制御記述グラフが複数の場合に要
素データが割り付けられた制御記述グラフの外部アクセ
スの要素データにより外部バスのトラヒックを評価する
こと、この評価されたトラヒックが最低の制御記述グラ
フを選択すること、を前記コンピュータに実行させるた
めのプログラムが格納されていることにより、本発明の
情報記憶媒体のプログラムをコンピュータに読み取らせ
て対応する処理動作を実行させると、動作記述言語の配
列変数の被アクセスの局所性に対応して制御記述グラフ
に外部メモリや内部メモリの要素データが設定されるの
で、集積回路装置が膨大な個数のレジスタを内蔵するこ
となく必要最小限の回路規模で形成されるように制御記
述グラフを生成することができ、集積回路装置のデータ
保持が回路ブロックの内部や外部のメモリで的確に実行
されるように制御記述グラフを生成することができ、特
に、複数の制御記述グラフから外部バスのトラヒックが
最低の一つが選択されるので、集積回路装置の外部バス
の輻輳が防止されるように制御記述グラフを生成するこ
とができる。
各種のハードウェア要素に対応した多数の要素データと
ともに、外部バスを使用した外部メモリのアクセスをハ
ードウェア要素に模擬した外部アクセスの要素データを
保存すること、設計する集積回路装置の各種動作が配列
変数などで記述された動作記述言語のデータ入力を受け
付けること、データ入力された動作記述言語を解析して
ハードウェア要素の順序依存関係が表現された制御記述
グラフを生成すること、この制御記述グラフから配列変
数ごとに被アクセスの局所性を検出すること、制御記述
グラフを動作ステップごとにスケジューリングするこ
と、このスケジューリングされる制御記述グラフに各種
の要素データを動作ステップごとに選択的に割り付ける
こと、この要素データを制御記述グラフに割り付けると
きに局所性が高い配列変数の部分を内部メモリの要素デ
ータに割り付けるとともに局所性が低い配列変数の部分
を前記外部アクセスの要素データに割り付けること、ス
ケジューリングされた制御記述グラフが複数の場合に要
素データが割り付けられた制御記述グラフの外部アクセ
スの要素データにより外部バスのトラヒックを評価する
こと、この評価されたトラヒックが最低の制御記述グラ
フを選択すること、を前記コンピュータに実行させるた
めのプログラムが格納されていることにより、本発明の
情報記憶媒体のプログラムをコンピュータに読み取らせ
て対応する処理動作を実行させると、動作記述言語の配
列変数の被アクセスの局所性に対応して制御記述グラフ
に外部メモリや内部メモリの要素データが設定されるの
で、集積回路装置が膨大な個数のレジスタを内蔵するこ
となく必要最小限の回路規模で形成されるように制御記
述グラフを生成することができ、集積回路装置のデータ
保持が回路ブロックの内部や外部のメモリで的確に実行
されるように制御記述グラフを生成することができ、特
に、複数の制御記述グラフから外部バスのトラヒックが
最低の一つが選択されるので、集積回路装置の外部バス
の輻輳が防止されるように制御記述グラフを生成するこ
とができる。
【図１】本発明の実施の一形態の回路設計装置の論理的
構造を示す模式図である。
構造を示す模式図である。
【図２】回路設計装置の物理的構造を示すブロック図で
ある。
ある。
【図３】動作記述言語を示す模式図である。
【図４】第一の制御記述グラフであるＰＡＤを示す模式
図である。
図である。
【図５】回路構造データを示す模式図である。
【図６】回路設計装置による回路設計方法を示すフロー
チャートである。
チャートである。
【図７】一変形例の回路設計装置の回路設計方法による
第二の制御記述グラフであるＣＤＦＧを示す模式図であ
る。
第二の制御記述グラフであるＣＤＦＧを示す模式図であ
る。
【図８】一従来例での動作記述言語を示す模式図であ
る。
る。
【図９】ＣＤＦＧを示す模式図である。
【図１０】スケジューリングされてバインディングされ
たＣＤＦＧを示す模式図である。
たＣＤＦＧを示す模式図である。
【図１１】回路構造データを示す模式図である。
１１ データ記憶手段 １２ 言語入力手段 １３ 第一のグラフ生成手段であるＰＡＤ生成手段 １４ 第二のグラフ生成手段であるＣＤＦＧ生成手段 １５ 局所性検出手段 １６ グラフスケジューリング手段 １７ 要素割付手段 １８ 割付制御手段 １９ ＦＳＭ生成手段 ２０ 配列生成手段 ２１ 構造生成手段 ２２ トラヒック評価手段 ２３ データ選択手段 ２４ データ出力手段 ３０ 動作記述言語 ３１ 第一の制御記述グラフであるＰＡＤ ３２ 回路構造データ ３３〜３５ 回路ブロック ３６ 外部メモリ ３７ 外部バス ３８，３９ 内部メモリ ４０，４１ 外部アクセスの要素データ ４２ ハードウェアの要素データ ４３ 第二の制御記述グラフであるＣＤＦＧ １００ 回路設計装置 １０１ コンピュータであるＣＰＵ １０３ 情報記憶媒体であるＲＯＭ １０４ 情報記憶媒体であるＲＡＭ １０５ 情報記憶媒体であるＨＤＤ １０６ 情報記憶媒体であるＦＤ １０８ 情報記憶媒体であるＣＤ−ＲＯＭ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 G06F 9/44
Claims (15)
- 【請求項１】 少なくとも一つが内部メモリである各種
のハードウェア要素が内部バスで相互に接続された内部
構造の回路ブロックが、ハードウェア要素の一つである
外部メモリと外部バスで相互に接続された集積回路装置
を設計する回路設計方法であって、 各種のハードウェア要素に対応した多数の要素データを
事前に登録しておき、 設計する集積回路装置の各種動作が配列変数などで記述
された動作記述言語を解析してハードウェア要素の順序
依存関係が表現された制御記述グラフを生成し、 この制御記述グラフから配列変数ごとに被アクセスの局
所性を検出し、 制御記述グラフを動作ステップごとにスケジューリング
し、 このスケジューリングされる制御記述グラフに各種の要
素データを動作ステップごとに選択的に割り付け、 この要素データを制御記述グラフに割り付けるときに局
所性が高い配列変数の部分を内部メモリの要素データに
割り付けるとともに局所性が低い配列変数の部分を外部
メモリの要素データに割り付けるようにした回路設計方
法。 - 【請求項２】 少なくとも一つが内部メモリである各種
のハードウェア要素が内部バスで相互に接続された内部
構造の回路ブロックが、ハードウェア要素の一つである
外部メモリと外部バスで相互に接続された集積回路装置
を設計する回路設計方法であって、 各種のハードウェア要素に対応した多数の要素データを
事前に登録しておき、 設計する集積回路装置の各種動作が配列変数などで記述
された動作記述言語を解析してハードウェア要素の順序
依存関係が表現された制御記述グラフを生成し、 この制御記述グラフから配列変数ごとに被アクセスの局
所性を検出し、 制御記述グラフを動作ステップごとにスケジューリング
し、 このスケジューリングされる制御記述グラフに各種の要
素データを動作ステップごとに選択的に割り付け、 この要素データを制御記述グラフに割り付けるときに局
所性が高い配列変数の部分を内部メモリの要素データに
割り付けるとともに局所性が低い配列変数の部分を外部
メモリの要素データに割り付け、 スケジューリングされた制御記述グラフから集積回路装
置の各種状態を順番に表現したＦＳＭ(Ｆinite Ｓtate
Ｍachine)を生成し、 要素データが割り付けられた制御記述グラフから要素デ
ータが二次元的に配列された要素配列データを生成し、 この要素配列データの要素データをＦＳＭに対応した構
造に接続して集積回路装置の構造を反映した回路構造デ
ータを生成するようにした回路設計方法。 - 【請求項３】 少なくとも一つが内部メモリである各種
のハードウェア要素が内部バスで相互に接続された内部
構造の回路ブロックが、ハードウェア要素の一つである
外部メモリと外部バスで相互に接続された集積回路装置
を設計する回路設計方法であって、 各種のハードウェア要素に対応した多数の要素データを
事前に登録しておき、 設計する集積回路装置の各種動作が配列変数などで記述
された動作記述言語を解析してハードウェア要素の順序
依存関係が表現された制御記述グラフを生成し、 この制御記述グラフから配列変数ごとに被アクセスの局
所性を検出し、 制御記述グラフを動作ステップごとにスケジューリング
し、 このスケジューリングされる制御記述グラフに各種の要
素データを動作ステップごとに選択的に割り付け、 この要素データを制御記述グラフに割り付けるときに局
所性が高い配列変数の部分を内部メモリの要素データに
割り付けるとともに局所性が低い配列変数の部分を外部
メモリの要素データに割り付け、 スケジューリングされた制御記述グラフから集積回路装
置の各種状態を順番に表現したＦＳＭを生成し、 要素データが割り付けられた制御記述グラフから要素デ
ータが二次元的に配列された要素配列データを生成し、 この要素配列データの要素データをＦＳＭに対応した構
造に接続して集積回路装置の構造を反映した回路構造デ
ータを生成し、 この回路構造データが複数の場合に各々の外部バスのト
ラヒックを評価し、 このトラヒックの評価が最低の回路構造データを選択す
るようにした回路設計方法。 - 【請求項４】 少なくとも一つが内部メモリである各種
のハードウェア要素が内部バスで相互に接続された内部
構造の回路ブロックが、ハードウェア要素の一つである
外部メモリと外部バスで相互に接続された集積回路装置
を設計する回路設計方法であって、 各種のハードウェア要素に対応した多数の要素データと
ともに、外部バスを使用した外部メモリのアクセスをハ
ードウェア要素に模擬した外部アクセスの要素データを
事前に登録しておき、 設計する集積回路装置の各種動作が配列変数などで記述
された動作記述言語を解析してハードウェア要素の順序
依存関係が表現された制御記述グラフを生成し、 この制御記述グラフから配列変数ごとに被アクセスの局
所性を検出し、 制御記述グラフを動作ステップごとにスケジューリング
し、 このスケジューリングされる制御記述グラフに各種の要
素データを動作ステップごとに選択的に割り付け、 この要素データを制御記述グラフに割り付けるときに局
所性が高い配列変数の部分を内部メモリの要素データに
割り付けるとともに局所性が低い配列変数の部分を前記
外部アクセスの要素データに割り付け、 スケジューリングされた制御記述グラフが複数の場合に
要素データが割り付けられた制御記述グラフの外部アク
セスの要素データにより外部バスのトラヒックを評価
し、 この評価されたトラヒックが最低の制御記述グラフを選
択するようにした回路設計方法。 - 【請求項５】 少なくとも一つが内部メモリである各種
のハードウェア要素が内部バスで相互に接続された内部
構造の回路ブロックが、ハードウェア要素の一つである
外部メモリと外部バスで相互に接続された集積回路装置
を設計する回路設計装置であって、 各種のハードウェア要素に対応した多数の要素データが
事前に登録されているデータ記憶手段と、 設計する集積回路装置の各種動作が配列変数などで記述
された動作記述言語がデータ入力される言語入力手段
と、 該言語入力手段にデータ入力された動作記述言語を解析
してハードウェア要素の順序依存関係が表現された制御
記述グラフを生成するグラフ変換手段と、 該グラフ変換手段により生成された制御記述グラフから
配列変数ごとに被アクセスの局所性を検出する局所性検
出手段と、 前記グラフ変換手段により生成された制御記述グラフを
動作ステップごとにスケジューリングするグラフスケジ
ューリング手段と、 該グラフスケジューリング手段によりスケジューリング
される制御記述グラフに前記データ記憶手段に登録され
ている各種の要素データを動作ステップごとに選択的に
割り付ける要素割付手段と、 制御記述グラフに要素データが割り付けられるときに前
記局所性検出手段により検出された局所性が高い配列変
数の部分が内部メモリの要素データに割り付けられると
ともに局所性が低い配列変数の部分が外部メモリの要素
データに割り付けられるように前記要素割付手段を動作
制御する割付制御手段と、を具備している回路設計装
置。 - 【請求項６】 少なくとも一つが内部メモリである各種
のハードウェア要素が内部バスで相互に接続された内部
構造の回路ブロックが、ハードウェア要素の一つである
外部メモリと外部バスで相互に接続された集積回路装置
を設計する回路設計装置であって、 各種のハードウェア要素に対応した多数の要素データが
事前に登録されているデータ記憶手段と、 設計する集積回路装置の各種動作が配列変数などで記述
された動作記述言語がデータ入力される言語入力手段
と、 該言語入力手段にデータ入力された動作記述言語を解析
してハードウェア要素の順序依存関係が表現された制御
記述グラフを生成するグラフ変換手段と、 該グラフ変換手段により生成された制御記述グラフから
配列変数ごとに被アクセスの局所性を検出する局所性検
出手段と、 前記グラフ変換手段により生成された制御記述グラフを
動作ステップごとにスケジューリングするグラフスケジ
ューリング手段と、 該グラフスケジューリング手段によりスケジューリング
される制御記述グラフに前記データ記憶手段に登録され
ている各種の要素データを動作ステップごとに選択的に
割り付ける要素割付手段と、 制御記述グラフに要素データが割り付けられるときに前
記局所性検出手段により検出された局所性が高い配列変
数の部分が内部メモリの要素データに割り付けられると
ともに局所性が低い配列変数の部分が外部メモリの要素
データに割り付けられるように前記要素割付手段を動作
制御する割付制御手段と、 前記グラフスケジューリング手段によりスケジューリン
グされた制御記述グラフから集積回路装置の各種状態を
順番に表現したＦＳＭを生成するＦＳＭ生成手段と、 前記割付制御手段により動作制御された前記要素割付手
段により要素データが割り付けられた制御記述グラフか
ら要素データが二次元的に配列された要素配列データを
生成する配列生成手段と、 該配列生成手段により生成された要素配列データの要素
データを前記ＦＳＭ生成手段により生成されたＦＳＭに
対応した構造に接続して集積回路装置の構造を反映した
回路構造データを生成する構造生成手段と、 を具備している回路設計装置。 - 【請求項７】 少なくとも一つが内部メモリである各種
のハードウェア要素が内部バスで相互に接続された内部
構造の回路ブロックが、ハードウェア要素の一つである
外部メモリと外部バスで相互に接続された集積回路装置
を設計する回路設計装置であって、 各種のハードウェア要素に対応した多数の要素データが
事前に登録されているデータ記憶手段と、 設計する集積回路装置の各種動作が配列変数などで記述
された動作記述言語がデータ入力される言語入力手段
と、 該言語入力手段にデータ入力された動作記述言語を解析
してハードウェア要素の順序依存関係が表現された制御
記述グラフを生成するグラフ変換手段と、 該グラフ変換手段により生成された制御記述グラフから
配列変数ごとに被アクセスの局所性を検出する局所性検
出手段と、 前記グラフ変換手段により生成された制御記述グラフを
動作ステップごとにスケジューリングするグラフスケジ
ューリング手段と、 該グラフスケジューリング手段によりスケジューリング
される制御記述グラフに前記データ記憶手段に登録され
ている各種の要素データを動作ステップごとに選択的に
割り付ける要素割付手段と、 制御記述グラフに要素データが割り付けられるときに前
記局所性検出手段により検出された局所性が高い配列変
数の部分が内部メモリの要素データに割り付けられると
ともに局所性が低い配列変数の部分が外部メモリの要素
データに割り付けられるように前記要素割付手段を動作
制御する割付制御手段と、 前記グラフスケジューリング手段によりスケジューリン
グされた制御記述グラフから集積回路装置の各種状態を
順番に表現したＦＳＭを生成するＦＳＭ生成手段と、 前記割付制御手段により動作制御された前記要素割付手
段により要素データが割り付けられた制御記述グラフか
ら要素データが二次元的に配列された要素配列データを
生成する配列生成手段と、 該配列生成手段により生成された要素配列データの要素
データを前記ＦＳＭ生成手段により生成されたＦＳＭに
対応した構造に接続して集積回路装置の構造を反映した
回路構造データを生成する構造生成手段と、 該構造生成手段により生成された回路構造データが複数
の場合に各々の外部バスのトラヒックを評価するトラヒ
ック評価手段と、 該トラヒック評価手段により評価されたトラヒックが最
低の回路構造データを選択するデータ選択手段と、を具
備している回路設計装置。 - 【請求項８】 少なくとも一つが内部メモリである各種
のハードウェア要素が内部バスで相互に接続された内部
構造の回路ブロックが、ハードウェア要素の一つである
外部メモリと外部バスで相互に接続された集積回路装置
を設計する回路設計装置であって、各種のハードウェア
要素に対応した多数の要素データとともに、外部バスを
使用した外部メモリのアクセスをハードウェア要素に模
擬した外部アクセスの要素データが事前に登録されてい
るデータ記憶手段と、設計する集積回路装置の各種動作
が配列変数などで記述された動作記述言語がデータ入力
される言語入力手段と、該言語入力手段にデータ入力さ
れた動作記述言語を解析してハードウェア要素の順序依
存関係が表現された制御記述グラフを生成するグラフ変
換手段と、該グラフ変換手段により生成された制御記述
グラフから配列変数ごとに被アクセスの局所性を検出す
る局所性検出手段と、前記グラフ変換手段により生成さ
れた制御記述グラフを動作ステップごとにスケジューリ
ングするグラフスケジューリング手段と、該グラフスケ
ジューリング手段によりスケジューリングされる制御記
述グラフに前記データ記憶手段に登録されている各種の
要素データを動作ステップごとに選択的に割り付ける要
素割付手段と、制御記述グラフに要素データが割り付け
られるときに前記局所性検出手段により検出された局所
性が高い配列変数の部分が内部メモリの要素データに割
り付けられるとともに局所性が低い配列変数の部分が前
記外部アクセスの要素データに割り付けられるように前
記要素割付手段を動作制御する割付制御手段と、前記グ
ラフスケジューリング手段によりスケジューリングされ
た制御記述グラフが複数の場合に前記割付制御手段によ
り動作制御された前記要素割付手段により要素データが
割り付けられた制御記述グラフの外部アクセスの要素デ
ータにより外部バスのトラヒックを評価するトラヒック
評価手段と、該トラヒック評価手段により評価されたト
ラヒックが最低の制御記述グラフを選択するデータ選択
手段と、を具備している回路設計装置。 - 【請求項９】 前記トラヒック評価手段は、外部バスを
使用しないハードウェア要素の個数と外部バスの使用の
待機時間とからトラヒックを評価する請求項７記載の回
路設計装置。 - 【請求項１０】 前記グラフ変換手段は、動作記述言語
を構文解析して配列変数の順序依存関係が木構造で表現
された第一の制御記述グラフであるＰＡＤ(Ｐrogram
Ａnalysis Ｄiagram)を生成してから、このＰＡＤを整
理してハードウェア要素の順序依存関係が二次元的に表
現された第二の制御記述グラフであるＣＤＦＧ(Ｃontro
l Ｄata Ｆlor Ｇraph)を生成し、 前記局所性検出手段は、前記グラフ変換手段により生成
されたＰＡＤから配列変数ごとに被アクセスの局所性を
検出し、 前記グラフスケジューリング手段は、前記グラフ変換手
段により生成されたＣＤＦＧを動作ステップごとにスケ
ジューリングする請求項５ないし９の何れか一記載の回
路設計装置。 - 【請求項１１】 前記局所性検出手段は、ＰＡＤから配
列宣言ごとに配列変数を個々に探索し、この配列変数の
各々で関数に使用される回数を積算し、この回数の多少
を配列変数の被アクセスの局所性として検出する請求項
１０記載の回路設計装置。 - 【請求項１２】 コンピュータが読取自在なソフトウェ
アが格納されている情報記憶媒体において、 各種のハードウェア要素に対応した多数の要素データを
保存すること、 設計する集積回路装置の各種動作が配列変数などで記述
された動作記述言語のデータ入力を受け付けること、 データ入力された動作記述言語を解析してハードウェア
要素の順序依存関係が表現された制御記述グラフを生成
すること、 この制御記述グラフから配列変数ごとに被アクセスの局
所性を検出すること、 制御記述グラフを動作ステップごとにスケジューリング
すること、 このスケジューリングされる制御記述グラフに各種の要
素データを動作ステップごとに選択的に割り付けるこ
と、 この要素データを制御記述グラフに割り付けるときに局
所性が高い配列変数の部分を内部メモリの要素データに
割り付けるとともに局所性が低い配列変数の部分を外部
メモリの要素データに割り付けること、を前記コンピュ
ータに実行させるためのプログラムが格納されているこ
とを特徴とする情報記憶媒体。 - 【請求項１３】 コンピュータが読取自在なソフトウェ
アが格納されている情報記憶媒体において、 各種のハードウェア要素に対応した多数の要素データを
保存すること、 設計する集積回路装置の各種動作が配列変数などで記述
された動作記述言語のデータ入力を受け付けること、 データ入力された動作記述言語を解析してハードウェア
要素の順序依存関係が表現された制御記述グラフを生成
すること、 この制御記述グラフから配列変数ごとに被アクセスの局
所性を検出すること、 制御記述グラフを動作ステップごとにスケジューリング
すること、 このスケジューリングされる制御記述グラフに各種の要
素データを動作ステップごとに選択的に割り付けるこ
と、 この要素データを制御記述グラフに割り付けるときに局
所性が高い配列変数の部分を内部メモリの要素データに
割り付けるとともに局所性が低い配列変数の部分を外部
メモリの要素データに割り付けること、 スケジューリングされた制御記述グラフから集積回路装
置の各種状態を順番に表現したＦＳＭを生成すること、 要素データが割り付けられた制御記述グラフから要素デ
ータが二次元的に配列された要素配列データを生成する
こと、 この要素配列データの要素データをＦＳＭに対応した構
造に接続して集積回路装置の構造を反映した回路構造デ
ータを生成すること、 を前記コンピュータに実行させるためのプログラムが格
納されていることを特徴とする情報記憶媒体。 - 【請求項１４】 コンピュータが読取自在なソフトウェ
アが格納されている情報記憶媒体において、 各種のハードウェア要素に対応した多数の要素データを
保存すること、 設計する集積回路装置の各種動作が配列変数などで記述
された動作記述言語のデータ入力を受け付けること、 データ入力された動作記述言語を解析してハードウェア
要素の順序依存関係が表現された制御記述グラフを生成
すること、 この制御記述グラフから配列変数ごとに被アクセスの局
所性を検出すること、 制御記述グラフを動作ステップごとにスケジューリング
すること、 このスケジューリングされる制御記述グラフに各種の要
素データを動作ステップごとに選択的に割り付けるこ
と、 この要素データを制御記述グラフに割り付けるときに局
所性が高い配列変数の部分を内部メモリの要素データに
割り付けるとともに局所性が低い配列変数の部分を外部
メモリの要素データに割り付けること、 スケジューリングされた制御記述グラフから集積回路装
置の各種状態を順番に表現したＦＳＭを生成すること、 要素データが割り付けられた制御記述グラフから要素デ
ータが二次元的に配列された要素配列データを生成する
こと、 この要素配列データの要素データをＦＳＭに対応した構
造に接続して集積回路装置の構造を反映した回路構造デ
ータを生成すること、 この回路構造データが複数の場合に各々の外部バスのト
ラヒックを評価すること、 このトラヒックの評価が最低の回路構造データを選択す
ること、 を前記コンピュータに実行させるためのプログラムが格
納されていることを特徴とする情報記憶媒体。 - 【請求項１５】 コンピュータが読取自在なソフトウェ
アが格納されている情報記憶媒体において、 各種のハードウェア要素に対応した多数の要素データと
ともに、外部バスを使用した外部メモリのアクセスをハ
ードウェア要素に模擬した外部アクセスの要素データを
保存すること、 設計する集積回路装置の各種動作が配列変数などで記述
された動作記述言語のデータ入力を受け付けること、 データ入力された動作記述言語を解析してハードウェア
要素の順序依存関係が表現された制御記述グラフを生成
すること、 この制御記述グラフから配列変数ごとに被アクセスの局
所性を検出すること、 制御記述グラフを動作ステップごとにスケジューリング
すること、 このスケジューリングされる制御記述グラフに各種の要
素データを動作ステップごとに選択的に割り付けるこ
と、 この要素データを制御記述グラフに割り付けるときに局
所性が高い配列変数の部分を内部メモリの要素データに
割り付けるとともに局所性が低い配列変数の部分を前記
外部アクセスの要素データに割り付けること、 スケジューリングされた制御記述グラフが複数の場合に
要素データが割り付けられた制御記述グラフの外部アク
セスの要素データにより外部バスのトラヒックを評価す
ること、 この評価されたトラヒックが最低の制御記述グラフを選
択すること、を前記コンピュータに実行させるためのプ
ログラムが格納されていることを特徴とする情報記憶媒
体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9351192A JP3045286B2 (ja) | 1997-12-19 | 1997-12-19 | 回路設計方法および装置、情報記憶媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9351192A JP3045286B2 (ja) | 1997-12-19 | 1997-12-19 | 回路設計方法および装置、情報記憶媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11184895A JPH11184895A (ja) | 1999-07-09 |
| JP3045286B2 true JP3045286B2 (ja) | 2000-05-29 |
Family
ID=18415683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9351192A Expired - Fee Related JP3045286B2 (ja) | 1997-12-19 | 1997-12-19 | 回路設計方法および装置、情報記憶媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3045286B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10303832B2 (en) | 2015-09-18 | 2019-05-28 | Mitsubishi Electric Corporation | Architecture generating device |
Families Citing this family (6)
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|---|---|---|---|---|
| JP5396923B2 (ja) * | 2009-03-06 | 2014-01-22 | 株式会社リコー | 組み込み用プログラム開発システム |
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| JP5979966B2 (ja) | 2012-05-10 | 2016-08-31 | 三菱電機株式会社 | 回路設計支援装置及び回路設計支援方法及びプログラム |
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| JP2014225201A (ja) * | 2013-05-17 | 2014-12-04 | 株式会社半導体理工学研究センター | 半導体装置の設計装置、設計方法、設計プログラム |
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-
1997
- 1997-12-19 JP JP9351192A patent/JP3045286B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10303832B2 (en) | 2015-09-18 | 2019-05-28 | Mitsubishi Electric Corporation | Architecture generating device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11184895A (ja) | 1999-07-09 |
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