New! View global litigation for patent families

JP3016998B2 - A semiconductor memory device - Google Patents

A semiconductor memory device

Info

Publication number
JP3016998B2
JP3016998B2 JP26185693A JP26185693A JP3016998B2 JP 3016998 B2 JP3016998 B2 JP 3016998B2 JP 26185693 A JP26185693 A JP 26185693A JP 26185693 A JP26185693 A JP 26185693A JP 3016998 B2 JP3016998 B2 JP 3016998B2
Authority
JP
Grant status
Grant
Patent type
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP26185693A
Other languages
Japanese (ja)
Other versions
JPH0793995A (en )
Inventor
和孝 宮野
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Grant date
Family has litigation

Links

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、半導体記憶装置に関し、特に、通常時より高い電圧を印加する加速試験時におけるワード線電位の制御回路に関する。 The present invention relates to relates to a semiconductor memory device, and more particularly, to a control circuit of the word line potential at the time of acceleration test by applying a normal voltage higher than during.

【0002】 [0002]

【従来の技術】半導体記憶装置の選別では、初期不良を起こす可能性のある製品を除くため、加速試験(BT試験とも呼ばれる。BT:burn-in test)を行う。 The selection of a semiconductor memory device, in order to remove the product that might cause initial failure, (.BT also called BT test: burn-in test) accelerated test performs. その際、加速状態を作り出す手段としては通常高温、高電圧が使われるが、本明細書においては、高電圧印加の意味である。 At that time, usually high temperature as a means to produce an acceleration state, the high voltage is used, in the present specification, is meant a high voltage application. 而して、半導体記憶装置の加速試験においては、電源端子に高電圧を与えてもメモリセル上のワード線では選択されたもののみに高電圧がかけられるだけである。 And Thus, in the acceleration test of the semiconductor memory device is only a high voltage is applied only to those selected by the word line on the memory cell even if a high voltage is applied to the power supply terminal.

【0003】図4は、半導体記憶装置のワード線駆動回路の一般的構成を示すブロック図である。 [0003] Figure 4 is a block diagram showing a general configuration of the word line driving circuit of the semiconductor memory device. 同図において、1は、高電圧イネーブル信号RAEを受けてロウアドレス高電圧信号RAVを発生する高電圧発生回路、2 In the figure, 1 is a high-voltage generating circuit for generating a row address high voltage signals RAV receives a high voltage enable signal RAE, 2
は、第1ロウデコーダ信号WPE1〜WPEjを受けて、ロウアドレス高電圧信号RAVから前段ワード線駆動信号WPL1〜WPLjを作成する前段ワード線駆動回路、3aは、第2ロウデコーダ信号WLE1〜WLE Receives a first row decoder signal WPE1~WPEj, front word line drive circuit for generating a preceding word line drive signal WPL1~WPLj from the row address high voltage signals RAV, 3a, the second row decoder signal WLE1~WLE
iを受けて、前段ワード線駆動信号WPL1からワード線駆動信号WL1〜WLi(本明細書において、WPL In response to i, in the word line drive signal WL1~WLi (herein from the preceding word line drive signal WPL1, WPL
1〜WPLjは初段ワード線をも意味し、また、WL1 1~WPLj means also the first-stage word line, also, WL1
〜WLiはワード線をも示している)を作成する後段ワード線駆動回路である(他の前段ワード線駆動信号WP ~WLi is subsequent word line drive circuit for generating a also shows) word lines (other preceding word line drive signal WP
L2〜WPLjも、同様に他の後段ワード線駆動回路に入力され、ワード線駆動信号に加工されるが、他の後段ワード線駆動回路の図示およびその説明は省略する。 L2~WPLj is similarly inputted to the other of the subsequent word line drive circuit, but is processed to the word line drive signal, the illustrated and described other subsequent word line drive circuit is omitted. )。 ).

【0004】前段ワード線駆動回路2および後段ワード線駆動回路3aは、ロウアドレス信号をデコードするロウデコーダに接続され、その出力信号を受けるように構成されている。 [0004] preceding the word line drive circuit 2 and the subsequent word line drive circuit 3a is connected to a row decoder for decoding a row address signal, and is configured to receive the output signal. その際、前段ワード線駆動回路に接続されたロウデコーダはロウアドレスの上位のビットをデコードし、後段ワード線駆動回路3aに接続されたロウデコーダはロウアドレスの下位のビットをデコードする。 At that time, the row decoder connected to the previous stage word line driver circuit decodes the most significant bits of the row address, row decoder connected to a subsequent stage word line drive circuit 3a decodes the low order bits of the row address.
そして、後段ワード線駆動回路3aには、メモリアレイのワード線WL1〜WLiが接続されており、各ワード線に接続されたメモリセル(図示なし)はワード線を介して後段ワード線駆動回路3aにより駆動される。 Then, in the subsequent word line drive circuit 3a, the word line WL1~WLi of the memory array are connected, the memory cells connected to each word line (not shown) is subsequent word line drive circuit via the word line 3a It is driven by.

【0005】図5は、図4における後段ワード線駆動回路3aの構成を示す回路図である。 [0005] Figure 5 is a circuit diagram showing a configuration of a subsequent word line drive circuit 3a in Fig. 図5に示すように、 As shown in FIG. 5,
第2ロウデコーダ出力信号WLEk(k=1、2、…、 Second row decoder output signal WLEk (k = 1,2, ...,
i)は、インバータIVkと、ゲートがV CC電源に接続されたnチャネルMOSトランジスタNkaの一端に入力される。 i) is input and an inverter IVk, to one end of the n-channel MOS transistor Nka having a gate connected to V CC supply. トランジスタNkaの他端は、nチャネルM The other end of the transistor Nka is, n-channel M
OSトランジスタNkbのゲートに接続され、インバータIVkの出力端子は、nチャネルMOSトランジスタNkcのゲートに接続されており、トランジスタNkb Is connected to the gate of the OS transistor NKB, the output terminal of the inverter IVk is connected to the gate of n-channel MOS transistor Nkc, transistor NKB
とトランジスタNkcとは前段ワード線WPL1と接地との間に直列に接続されており、両トランジスタの接続点にワード線WLkが接続されている。 Are connected in series between the ground and the front word line WPL1, the word line WLk to a connection point of the two transistors are connected and the transistor Nkc. なお、図4に示す前段ワード線駆動回路2も後段ワード線駆動回路3a Even subsequent word line drive circuit 3a preceding the word line driving circuit 2 shown in FIG. 4
と同様の回路構成を持つ。 It has a circuit configuration similar to that of the.

【0006】次に、図4、図5に示したワード線駆動回路の動作について説明する。 [0006] Next, FIG. 4, the operation of the word line driver circuit shown in FIG. 5 will be described. 回路の電源電圧V CCを5V 5V power supply voltage V CC of the circuit
であるものとする。 And those which are. ワード線選択に先立って、高電圧発生イネーブル信号RAEが活性化されると高電圧発生回路1は、7.5Vのロウアドレス高電圧信号RAVを発生する。 Prior to the word line selected, a high voltage generating enable signal RAE is activated high voltage generating circuit 1 generates a row address high voltage signals RAV of 7.5V. 前段ワード線駆動回路2は、第1ロウデコーダ出力信号WPE1〜WPEjによって選択された前段ワード線WPLm(m=1、2、…、j)にRAVを伝達する。 Preceding word line drive circuit 2, front word line selected by the first row decoder output signal WPE1~WPEj WPLm (m = 1,2, ..., j) to transmit the RAV. いま、WPL1が選択されたものとすると(第1 Now, assuming that WPL1 is selected (first
ロウデコーダ出力信号WPE1がハイレベルになったものとすると)、前段ワード線WPL1にはほぼ7.5V The row decoder output signal WPE1 it is assumed that a high level when), approximately 7.5V to the front word line WPL1
が現れる。 It appears. 後段ワード線駆動回路3aは、第2ロウデコーダ出力信号WLE1〜WLEiによって選択されたワード線WLk(k=1、2、…、i)に前段ワード線駆動信号WPL1を伝達する。 Subsequent word line drive circuit 3a, the word line selected by the second row decoder output signal WLE1~WLEi WLk (k = 1,2, ...,) to transmit a preceding word line drive signal WPL1. いま、ワード線WL1が選択されたものとすると(第2ロウデコーダ出力信号WL Now, assuming that the word line WL1 is selected (second row decoder output signal WL
E1がハイレベルになったものとすると)、ワード線W E1 it is assumed that a high level and), the word line W
L1にはほぼ7.5Vが現れ、このワード線に接続されたメモリセルのゲートは一斉に開かれる。 Approximately 7.5V appears to L1, the gate of the memory cells connected to the word line is opened simultaneously. 第2ロウデコーダ出力信号WLE1がローレベルに下がると、トランジスタN1bがオフし、インバータIV1の出力信号がハイレベルになることによりトランジスタN1cがオンする。 When the second row decoder output signal WLE1 falls to a low level, the transistor N1b is turned off, the output signal of the inverter IV1 is on the transistor N1c is by a high level. よって、ワード線WL1の電位は接地電位にまで下げられる。 Thus, the potential of the word line WL1 is lowered to the ground potential. これと同期して高電圧信号RAV、前段ワード線駆動信号WPL1も接地電位にまで低下する。 This synchronization with the high voltage signal RAV, even preceding the word line drive signal WPL1 drops to the ground potential.

【0007】加速試験時においても、ワード線駆動回路2、3aはほぼ同様の動作を行う。 [0007] Also in the acceleration test, the word line drive circuit 2,3a performs substantially the same operation. 加速試験時には、高電圧発生回路1に入力される加速試験信号BTがハイレベルとなる。 During acceleration test, acceleration test signal BT becomes high level input to the high voltage generating circuit 1. これにより、高電圧発生回路1は、イネーブル信号RAEが活性化されたときに12Vの高電圧R Thus, the high voltage generating circuit 1, a high voltage of 12V when the enable signal RAE is activated R
AVを発生する。 To generate an AV. この高電圧RAVは、前段ワード線駆動回路2、後段ワード線駆動回路3aを介して前段ワード線WPLm、ワード線WLkに伝達されるが、高電圧RAVが12Vまで高められたときにはMOSトランジスタのソース・ドレイン拡散層とpウェルとの間にブレークダウンが起こることにより、前段ワード線駆動信号WPL1〜WPLjは10.5Vまでしか上昇しない。 This high voltage RAV are front word line drive circuit 2, front word line WPLm through the subsequent word line drive circuit 3a, it is transmitted to the word line WLk, the source of the MOS transistor when the high voltage RAV was raised to 12V · by breakdown occurs between the drain diffusion layer and the p-well, preceding the word line drive signal WPL1~WPLj is only increased to 10.5V.
そして、ワード線駆動信号WL1〜WLiのハイレベルも10.5Vに留まる。 Then, the high level of the word line drive signal WL1~WLi also stay 10.5V. すなわち、加速試験時にはワード線には加速電圧10.5Vが印加される。 That is, during the accelerated test to the word line accelerating voltage 10.5V is applied. そして、通常動作時と同様に、デコーダ出力信号WPE1〜WPE Then, as in normal operation, the decoder output signal WPE1~WPE
j、WLE1〜WLEiが非選択となったときにワード線の電位は接地電位にまで低下する。 j, the potential of the word line when the WLE1~WLEi becomes unselected drops to the ground potential.

【0008】従来の半導体記憶装置における加速試験時の前段ワード線とワード線の電位推移を図6に示す。 [0008] The potential changes of the conventional front word lines at the time of acceleration test in the semiconductor memory device and a word line shown in FIG. ここでは、ワード線WL1から順に、WL2、WL3、… Here, in order from the word line WL1, WL2, WL3, ...
と活性化されるものとする。 Shall to be activated. まず、前段ワード線WPL First, the preceding word line WPL
1の電位が加速試験電位V CC +α(10.5V)に高められる。 1 potential is increased to the acceleration test potential V CC + α (10.5V). 次いで、ワード線WL1の電位がV CC +αに高められ、一定時間経過後に、前段ワード線WPL1、ワード線WL1の電位は接地電位となる。 Then, the potential of the word line WL1 is raised to V CC + alpha, after a predetermined time has elapsed, the potential of the previous word line WPL1, the word line WL1 to the ground potential. このとき高電圧発生回路1の発生するRAVも接地電位にまで低下する。 At this time RAV generated by the high voltage generating circuit 1 is also lowered to the ground potential. 以下、同様にワード線WL2、WL3が順次加速試験電位にまで高められ、接地電位に戻される。 Hereinafter, likewise the word lines WL2, WL3 is raised to sequentially accelerated test potential, is returned to the ground potential.

【0009】 [0009]

【発明が解決しようとする課題】上述した従来の加速試験では、各ワード線に印加される加速電圧は、ワード線が選択される一時期に限定されるため、1本当たりの高電圧印加時間は短時間に留まる。 In the [0005] above-described conventional acceleration test, an acceleration voltage applied to the word line, because it is limited to one time the word line is selected, the high voltage application time per one is a short period of time to stay. 而して、加速試験における加速状態はΔV×T(但し、ΔVは加速電圧と通常印加電圧との差、Tは加速電圧印加時間)に比例すると予測されるところ、半導体記憶装置の加速試験では、1 And Thus, the acceleration state in the acceleration test [Delta] V × T (provided that the difference between [Delta] V is the accelerating voltage and the normal voltage applied, T is the acceleration voltage application time) where it is predicted to be proportional to, an acceleration test of the semiconductor memory device , 1
本のワード線当たりTが極めて短くなるので有効に加速を行わせるには、長時間をかけて加速を行わせるかΔV Or to carry out effectively accelerated because the word line per T of this is extremely short, it causes the acceleration over a long time ΔV
を高くしなければならないことになる。 It would have to be a higher. しかし、上記したように、ジャンクション・ブレークダウンが起こるためワード線の電位を一定以上に上げることは不可能である。 However, as described above, it is not possible to raise the potential of the word line for junction breakdown occurs above a certain level. もっともこれに対し、通常は負に印加されているp p However the other hand, being applied is usually in negative
ウェルを加速試験時には0電位としてジャンクション・ At the time of acceleration test the well junction as zero potential
ブレークダウン電圧を高めることも行われているがこれにも限界がある。 Is also being done to increase the breakdown voltage is also limited to this. また、加速試験の電圧を一定以上に高くすることは加速試験の範囲を超えてしまい、ΔV×T Also, increasing the voltage of the acceleration test at a constant above exceeds the range of the accelerated test, [Delta] V × T
により加速の程度を予測することができなくなるため好ましくない。 Undesirably it becomes impossible to predict the degree of acceleration by.

【0010】したがって、この発明の目的とするところは、各ワード線に高電圧の印加される時間を長くすることであり、これにより、半導体記憶装置の加速試験を短時間で行いうるようにすることである。 Accordingly, it is an object of the invention is to increase the the applied time of the high voltage to each word line, thereby to be carried out in a short time an acceleration test of a semiconductor memory device it is. また、過度に高電圧を印加することを避けうるようにして、加速を安定して行わせることができるようにすると共に加速の程度を定量的に判断できるようにすることである。 Also, so as to be prevented from being excessively applying a high voltage, it is to be able quantitatively determine the degree of acceleration as well as to be able to stably perform the acceleration.

【0011】 [0011]

【課題を解決するための手段】上記目的を達成するため、本発明によれば、通常動作時においては、選択ワード線の電位を第1のレベルとし、選択の終了した時点で該ワード線の電荷を引き抜いてその電位を第2のレベルとする半導体記憶装置において、加速試験における高電圧印加時には、内部に設けられた高電圧発生回路により形成された、第1のレベルより高い第3のレベルの電位を選択ワード線に印加し、該ワード線の非選択時には通常動作時に行われる該ワード線に対する電荷引き抜き動作を中止させて該ワード線をフローティング状態とし、 Means for Solving the Problems] To achieve the above object, according to the present invention, in the normal operation, the potential of the selected word line and the first level, of the word line at the time of the end of the selection in the semiconductor memory device to its potential as a second-level pull the charge, when a high voltage is applied in the acceleration test was formed by the high voltage generating circuit provided therein, higher than the first level third level of applying a potential to the selected word line, at the time of non-selection of the word line stops the charge pull-out operation for said word lines to be performed during normal operation in a floating state the word lines,
該ワード線を高電位に維持することを特徴とする半導体記憶装置、が提供される。 The semiconductor memory device characterized by maintaining the word line at a high potential, is provided. 具体的には、本発明による半導体記憶装置は、通常動作時に通常動作時ワード線駆動電圧、加速試験時に高電圧発生回路(1)により形成された、通常動作時ワード線駆動電圧より高い加速試験時ワード線駆動電圧が印加されるワード線駆動信号線(W Specifically, the semiconductor memory device according to the present invention is usually normal operation word line drive voltage during operation, is formed by a high voltage generating circuit (1) during the accelerated test, higher acceleration test than during normal operation word line drive voltage when the word line drive signal line where the word line driving voltage is applied (W
PL1、WPL2、…、WPLi)と接地間に第1のM PL1, WPL2, ..., WPLi) and the first of M between the ground
OSトランジスタ(N1b、N2b、…、Nib)と第2のMOSトランジスタ(N1c、N2c、…、Ni OS transistor (N1b, N2b, ..., Nib) and a second MOS transistor (N1c, N2c, ..., Ni
c)とが第1のMOSトランジスタを前記ワード線駆動信号線側として直列に接続され、両トランジスタの接続点がワード線(WL1、WL2、…、WLi)に接続され、ロウデコーダ出力信号(WLE1、WLE2、…、 c) and are connected in series to the first MOS transistor as the word line drive signal line side, the connection point of both transistors word lines (WL1, WL2, ..., are connected to WLi), the row decoder output signal (WLE1 , WLE2, ...,
WLEi)が第1のMOSトランジスタのゲートに接続され、ロウデコーダ出力信号(WLE1、WLE2、 WLEi) is connected to the gate of the first MOS transistor, the row decoder output signal (WLE1, WLE2,
…、WLEi)と加速試験信号(BT)とが入力されるNORゲート(NR1、NR2、…、NRi)の出力信号が第2のMOSトランジスタのゲートに接続されてなるワード線駆動回路(3)を有し、前記第1のMOSトランジスタは前記ロウデコーダ出力信号の活性時に導通状態になされ、前記第2のMOSトランジスタは前記ロウデコーダ出力信号または前記加速試験信号の活性時に非導通状態になされる。 ..., NOR gates (NR1, NR2 of WLEi) and accelerated test signal and (BT) is input, ..., word-line driving circuit formed by connecting the gate of the output signal is a second MOS transistor of NRi) (3) has the first MOS transistor is made in a conductive state when activity of the row decoder output signal, the second MOS transistor is made non-conductive state when activity of the row decoder output signal or the accelerated test signal .

【0012】 [0012]

【実施例】次に、本発明の実施例について図面を参照して説明する。 EXAMPLES will be described with reference to the accompanying drawings embodiments of the present invention. 図1は、本発明の一実施例のワード線駆動回路のブロック図であり、図2は、図1における後段ワード線駆動回路3の構成を示す回路図である。 Figure 1 is a block diagram of a word line driving circuit of an embodiment of the present invention, FIG. 2 is a circuit diagram showing a configuration of a subsequent word line drive circuit 3 in FIG. 1. 図1において、図4の従来例の部分と共通する部分には同一の参照番号が付せられているので重複する説明は省略するが、本実施例においては、後段ワード線駆動回路3には加速試験信号BTが入力されている。 1, the parts corresponding to those in the conventional example portion of FIG. 4 is duplicated description thereof is omitted because it is face down with the same reference numbers, in this embodiment, the subsequent word line drive circuit 3 accelerated test signal BT is input. 後段ワード線駆動回路の詳細については図2を参照して説明する。 For details of the subsequent word line driver circuit is described with reference to FIG.

【0013】図2に示すように、第2ロウデコーダ出力信号WLEk(k=1、2、…、i)は、ゲートがV CC [0013] As shown in FIG. 2, the second row decoder output signal WLEk (k = 1,2, ..., i) has a gate V CC
電源に接続されたnチャネルMOSトランジスタNka n-channel MOS transistor Nka connected to a power source
の一端と、ノアゲートNRkの一方の入力端子に入力される。 One end of, and is input to one input terminal of the NOR gate NRK. ノアゲートNRkの他方の入力端子には加速試験信号BTが共通に入力されている。 Accelerated test signal BT is commonly input to the other input terminal of the NOR gate NRK. トランジスタNka Transistor Nka
の他端は、nチャネルMOSトランジスタNkbのゲートに接続され、ノアゲートNRkの出力端子は、nチャネルMOSトランジスタNkcのゲートに接続されている。 The other end is connected to the gate of n-channel MOS transistor NKB, the output terminal of the NOR gate NRk is connected to the gate of n-channel MOS transistor Nkc. トランジスタNkbとトランジスタNkcとは前段ワード線WPL1と接地との間に直列に接続され、両トランジスタの接続点にワード線WLkが接続されている。 The transistor Nkb and the transistor Nkc connected in series between the ground and the front word line WPL1, the word line WLk is connected to a connection point of the two transistors.

【0014】加速試験信号BTは、通常時ローレベル、 [0014] The accelerated test signal BT is usually the time of low level,
加速試験時にハイレベルとなる信号である。 A signal which becomes a high level during the accelerated test. 通常動作時、すなわち、BTがローレベルであるとき、各ノアゲートはインバータとして動作するので、図2に示した後段ワード線駆動回路の動作は図4に示す従来例のそれと変わるところはない。 During normal operation, i.e., when BT is at the low level, since the NOR gate operates as an inverter, the operation of the subsequent word line driver circuit shown in FIG. 2 is not the place to change from that of the conventional example shown in FIG. 加速試験時にBTがハイレベルとなると、各ノアゲートNR1〜NRiの出力信号は第2 When BT becomes high level at the time of acceleration test, the output signal of the NOR gate NR1~NRi second
ロウデコーダ出力信号WLEkの値によらずローレベルとなる。 A low level regardless of the value of the row decoder output signal WLEk. したがって、トランジスタN1c〜Nicは常時オフとなり、各ワード線は非選択時にはフローティング状態となる。 Thus, the transistor N1c~Nic becomes normally off, each word line enters a floating state during the non-selection.

【0015】いま、図2の後段ワード線駆動回路において、ワード線WL1から順にWL2、WL3と選択されるものとすると、図3に示すように、前段ワード線WP [0015] Now, in the subsequent word line driver circuit in FIG. 2, assuming that the selection and WL2, WL3 from the word line WL1 in this order, as shown in FIG. 3, front wordline WP
L1の電位がV CC +α(10.5V)となり、それに続けてワード線WL1の電位もV CC +αとなる。 Potential of L1 is V CC + α (10.5V) next, it is V CC + alpha potential of the word line WL1 followed it. 一定時間後、ワード線WL1は非選択となり、前段ワード線WP After a certain period of time, the word line WL1 becomes a non-selected, pre-stage word line WP
L1のレベルもローレベルとなるが、ワード線の充電電荷を接地に引き抜くトランジスタN1cがオフされているため、ワード線WL1はV CC +αの電位を保持し続ける。 Although L1 level also becomes low level, the transistor N1c pulling out the electric charge of the word line to ground is turned off, the word line WL1 continues to hold the potential of V CC + alpha. 次に、ワード線WL2が選択され、加速試験電圧(V CC +α)が印加され、その後非選択となるが高電圧を保持し続ける。 Next, the word line WL2 is selected, an acceleration test voltage (V CC + α) is applied, but then is not selected continues to hold the high voltage. 以下、同様に順次ワード線が選択され、非選択後も高電圧を保持し続ける。 Hereinafter, similarly sequentially word line selection, after the non-selected even continues to hold a high voltage. この一連の動作を続けることにより複数のワード線を同時に高電位に保持することができる。 It can be held at the same time a high potential to a plurality of word lines by continuing the series of operations.

【0016】以上の動作を特定のブロックについてあるいはメモリ装置の全てのメモリセルアレイについて実施する。 [0016] performed for all the memory cell arrays or memory device for a particular block above operations. ところで、ワード線は非選択となった後はフローティング状態に放置されるため、リーク電流によりその保持電圧は徐々に低下する。 Incidentally, the word line for after the non-selection is left in a floating state, the holding voltage by a leak current gradually decreases. これを避けるには、所定のワード線を全て選択した後、さらに始めのワード線から選択し直し、これを必要回数繰り返すようにすることが望ましい。 To avoid this, select all the predetermined word line, reselect further from the beginning of the word line, it is desirable to repeat a required number of times this. これによって、加速試験中常に所定の複数のワード線あるいは全てのワード線を高電圧に維持することができる。 This makes it possible to always in an acceleration test maintains a predetermined plurality of word lines or all of the word lines to a high voltage.

【0017】以上好ましい実施例について説明したが、 [0017] Having described preferred embodiments above,
本発明は上記実施例に限定されるされるものではなく、 The present invention is not intended to be limited to the above-
特許請求の範囲に記載された本願発明の要旨内において各種の変更が可能である。 Are possible various changes within the gist of the present invention described in the appended claims. 例えば、実施例では、ワード線駆動回路を前段、後段の2段に分けていたが、これを1段のものにあるいは3段以上の駆動回路に変更することができる。 For example, in the embodiment, the word line drive circuit preceding, had in two stages in the subsequent stage, which can be changed or in three or more stages of the drive circuit as the first stage.

【0018】 [0018]

【発明の効果】以上説明したように、本発明の半導体記憶装置は、通常動作時においてワード線が非選択となったときそのワード線の電位を接地レベルに下げるトランジスタを、加速試験時にはフローティング状態とするようにしたものであるので、本発明によれば、各ワード線は非選択とされた後にも選択時の高電圧を保持することが可能となり、同時に複数のワード線を高電位とすることができるようになる。 As described above, according to the present invention, the semiconductor memory device of the present invention, a floating state transistors to lower the potential of the word line to the ground level when the word line becomes non-selective in the normal operation, during acceleration test since is obtained as a, according to the present invention, each word line becomes possible to hold a high voltage during selection even after being deselected, a plurality of word lines and a high potential simultaneously it becomes possible. したがって、本発明によれば、 Therefore, according to the present invention,
半導体記憶装置全体としてワード線に加速電圧をかける時間を短縮することができる。 It is possible to shorten the time spent accelerating voltage to the word line as a whole semiconductor memory device. 例えば、128本のワード線の電位を同時に高電位に上げるならばワード線にストレスをかける時間を128分の1に短縮することができる。 For example, it is possible to shorten time stressing to 1 128 minute if it wordline raised simultaneously high potential the potential of the 128 word lines.

【0019】また、本発明によれば、有効な加速試験を行うのに過度に高い電圧を印加する必要がなくなり、そして加速試験時間を任意に設定することが可能となったので、加速の加わり方の予測が容易となり、また加速の程度のコントロールが容易となる。 Further, according to the present invention, it is not necessary to apply an excessively high voltage to perform effective accelerated test, and since the accelerated test time has become possible to arbitrarily set, joined acceleration square prediction is facilitated, also controls the degree of acceleration is facilitated. さらに、本発明によ In addition, the present invention
れば、加速試験中もワード線の選択が可能であるので、 Lever, since during accelerated testing are possible even selection of the word line,
ワード線単位あるいはブロック単位で加速試験を行うこ This performing an acceleration test in units of word lines or blocks
とができる。 Door can be.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の一実施例のワード線駆動回路のブロック図。 1 is a block diagram of a word line driving circuit of an embodiment of the present invention.

【図2】 図1の実施例における後段ワード線駆動回路の回路図。 Figure 2 is a circuit diagram of a subsequent word line driving circuit in the embodiment of FIG.

【図3】 図2に示す実施例回路の動作説明図。 [3] Operation schematic view of another preferred embodiment circuit shown in FIG.

【図4】 従来例のワード線駆動回路のブロック図。 4 is a block diagram of a word line driving circuit of a conventional example.

【図5】 従来例における後段ワード線駆動回路の回路図。 Figure 5 is a circuit diagram of a subsequent word line drive circuit in a conventional example.

【図6】 図5に示す従来例回路の動作説明図。 [6] Operation diagram of a conventional example circuit shown in FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 高電圧発生回路 2 前段ワード線駆動回路 3、3a 後段ワード線駆動回路 BT 加速試験信号 RAE 高電圧発生イネーブル信号 RAV ロウアドレス高電圧信号 WPE1〜WPEj 第1ロウデコーダ出力信号 WLE1〜WLEi 第2ロウデコーダ出力信号 WPL1〜WPLj 前段ワード線または前段ワード線駆動信号 WL1〜WLi ワード線またはワード線駆動信号 1 high-voltage generating circuit 2 preceding the word line driver circuit 3,3a subsequent word line drive circuit BT accelerated test signal RAE high voltage generating enable signal RAV row address high voltage signals WPE1~WPEj first row decoder output signal WLE1~WLEi second row decoder output signal WPL1~WPLj preceding word or preceding a word line drive signal WL1~WLi word line or a word line drive signal

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl. 7 ,DB名) G11C 29/00 ────────────────────────────────────────────────── ─── of the front page continued (58) investigated the field (Int.Cl. 7, DB name) G11C 29/00

Claims (3)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 通常動作時においては、選択ワード線の電位を第1のレベルとし、選択の終了した時点で該ワード線の電荷を引き抜いてその電位を第2のレベルとする半導体記憶装置において、加速試験における高電圧印加時には、内部に設けられた高電圧発生回路により形成された、第1のレベルより高い第3のレベルの電位を選択ワード線に印加し、該ワード線の非選択時には通常動作時に行われる該ワード線に対する電荷引き抜き動作を中止させて該ワード線をフローティング状態とし、該ワー In 1. A normal operation, the potential of the selected word line and the first level, the semiconductor memory device for the electric potential and the second level Pull the charge of the word line at the time of the end of the selection , when a high voltage is applied in the acceleration test was formed by the high voltage generating circuit provided inside, higher than the first level third level potential is applied to the selected word line, at the time of non-selection of the word line the word line and floating state stops the charge pull-out operation for said word lines to be performed during normal operation, the word
    ド線を高電位に維持することを特徴とする半導体記憶装置。 The semiconductor memory device characterized by maintaining the word line at a high potential.
  2. 【請求項2】 通常動作時に第1のレベル、加速試験時に第1のレベルより高い第3のレベルの電位が印加されるワード線駆動信号線と第2のレベルの電位が印加される点との間に第1のMOSトランジスタと第2のMOS 2. A normal first level during operation, and that the potential of the first higher-level third-level word line driving signal lines and a second level of potential is applied is applied to the acceleration test the first MOS transistor and a second MOS between
    トランジスタとが第1のMOSトランジスタを前記ワード線駆動信号線側として直列に接続され、両トランジスタの接続点がワード線に接続され、ロウデコーダ出力信号が第1のMOSトランジスタのゲートに入力され、ロウデコーダ出力信号と加速試験信号とが入力されるNO And a transistor connected in series to the first MOS transistor as the word line drive signal line, a connection point of the two transistors is connected to the word line, the row decoder output signal is input to the gate of the first MOS transistor, NO to a row decoder output signal and the acceleration test signal is input
    Rゲートの出力信号が第2のMOSトランジスタのゲートに入力されているワード線駆動回路を有し、前記第1 Has a word line drive circuit to which an output signal of the R gate is input to the gate of the second MOS transistor, said first
    のMOSトランジスタは前記ロウデコーダ出力信号の活性時に導通状態になされ、前記第2のMOSトランジスタは前記ロウデコーダ出力信号または前記加速試験信号の活性時に非導通状態になされることを特徴とする半導体記憶装置。 The MOS transistor is made in a conductive state when activity of the row decoder output signal, a semiconductor memory and the second MOS transistor, characterized in that it is made non-conductive state when activity of the row decoder output signal or the accelerated test signal apparatus.
  3. 【請求項3】 加速試験の高電圧印加時において、一部または全てのワード線が一定の周期で繰り返し選択されることを特徴とする請求項1または2記載の半導体記憶装置。 3. A acceleration high voltage test, the semiconductor memory device according to claim 1 or 2 wherein some or all of the word line is being selected repeatedly at a constant cycle.
JP26185693A 1993-09-24 1993-09-24 A semiconductor memory device Expired - Fee Related JP3016998B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP26185693A JP3016998B2 (en) 1993-09-24 1993-09-24 A semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP26185693A JP3016998B2 (en) 1993-09-24 1993-09-24 A semiconductor memory device

Publications (2)

Publication Number Publication Date
JPH0793995A true JPH0793995A (en) 1995-04-07
JP3016998B2 true JP3016998B2 (en) 2000-03-06

Family

ID=17367706

Family Applications (1)

Application Number Title Priority Date Filing Date
JP26185693A Expired - Fee Related JP3016998B2 (en) 1993-09-24 1993-09-24 A semiconductor memory device

Country Status (1)

Country Link
JP (1) JP3016998B2 (en)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0122100B1 (en) * 1994-03-10 1997-11-26 김광호 Semiconductor integrated circuit and stress voltage supply method having stress circuit
KR0135108B1 (en) * 1994-12-13 1998-04-25 김광호 Semiconductor memory apparatus including stress test circuit
JP2003109398A (en) 2001-09-28 2003-04-11 Mitsubishi Electric Corp Semiconductor memory
KR100521376B1 (en) * 2003-02-14 2005-10-12 삼성전자주식회사 Semiconductor memory device for screening defect wordline and for preventing increasing refresh current and standby current caused by bridge phenomena and wordline deriving method thereof
JP2010002194A (en) * 2008-06-18 2010-01-07 Shibasoku:Kk Testing device and testing method

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4738939A (en) * 1987-06-29 1988-04-19 Exxon Research And Engineering Company Regeneration and reactivation of reforming catalysts while passivating iron scale carryover from the regenerator circuit to the reactors
JPS6452300A (en) * 1987-08-24 1989-02-28 Hitachi Ltd Semiconductor memory device
JPH07105160B2 (en) * 1989-05-20 1995-11-13 東芝マイクロエレクトロニクス株式会社 A semiconductor memory device
JP2558881B2 (en) * 1989-06-30 1996-11-27 株式会社東芝 Semiconductor memory device
JPH04225182A (en) * 1990-12-26 1992-08-14 Toshiba Corp Semiconductor memory

Also Published As

Publication number Publication date Type
JPH0793995A (en) 1995-04-07 application

Similar Documents

Publication Publication Date Title
US5627780A (en) Testing a non-volatile memory
US5452251A (en) Semiconductor memory device for selecting and deselecting blocks of word lines
US5434815A (en) Stress reduction for non-volatile memory cell
US5642316A (en) Method and apparatus of redundancy for non-volatile memory integrated circuits
US6614691B2 (en) Flash memory having separate read and write paths
US5355347A (en) Single transistor per cell EEPROM memory device with bit line sector page programming
US5617364A (en) Semiconductor memory device
US6181606B1 (en) Nonvolatile integrated circuit memory devices having improved word line driving capability and methods of operating same
US5959882A (en) Nonvolatile semiconductor memory device and data writing method therefor
US5659519A (en) Boosting voltage generator of semiconductor memory device
US5274597A (en) Semiconductor memory device capable of driving divided word lines at high speed
US5287312A (en) Dynamic random access memory
US6735727B1 (en) Flash memory device with a novel redundancy selection circuit and method of using the same
US6587375B2 (en) Row decoder for a nonvolatile memory device
US6185137B1 (en) Semiconductor memory device with decreased current consumption
US6021083A (en) Block decoded wordline driver with positive and negative voltage modes
US4751679A (en) Gate stress test of a MOS memory
US5311481A (en) Wordline driver circuit having a directly gated pull-down device
US5615164A (en) Latched row decoder for a random access memory
US20060250885A1 (en) Initial firing method and phase change memory device for performing firing effectively
US6222773B1 (en) Nonvolatile semiconductor memory in which the number of programming or erasing bits increases with the progress of programming or erasing
US6044020A (en) Nonvolatile semiconductor memory device with a row decoder circuit
US5619460A (en) Method of testing a random access memory
US5258954A (en) Semiconductor memory including circuitry for driving plural word lines in a test mode
US6147910A (en) Parallel read and verify for floating gate memory device

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19971209

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071224

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081224

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091224

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091224

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101224

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees