JP3006981B2 - Amplifier circuit - Google Patents

Amplifier circuit

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JP3006981B2
JP3006981B2 JP5212612A JP21261293A JP3006981B2 JP 3006981 B2 JP3006981 B2 JP 3006981B2 JP 5212612 A JP5212612 A JP 5212612A JP 21261293 A JP21261293 A JP 21261293A JP 3006981 B2 JP3006981 B2 JP 3006981B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】この発明は、ワイヤボンディング
のみでゲインの調整ができる交流信号の増幅回路に関す
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an AC signal amplifying circuit whose gain can be adjusted only by wire bonding.

【0002】[0002]

【従来の技術】従来、図7に示すような、集積回路の外
に抵抗を付加することによってゲインの調整ができる増
幅回路がある。図7において、差動増幅器A101は二つ
の入力端子a,bと一つの出力端子cを有すると共に、
ゲイン調整端子P101を有している。図8は、上記増幅
回路の具体的回路図である。以下、図8に従って、上記
増幅回路の動作を簡単に説明する。
2. Description of the Related Art Conventionally, as shown in FIG. 7, there is an amplifier circuit which can adjust a gain by adding a resistor outside the integrated circuit. In FIG. 7, a differential amplifier A101 has two input terminals a and b and one output terminal c.
It has a gain adjustment terminal P101. FIG. 8 is a specific circuit diagram of the amplifier circuit. Hereinafter, the operation of the amplifier circuit will be briefly described with reference to FIG.

【0003】上記入力端子a,bの差電圧がトランジス
タQ101,Q102によって変化電流iに変換され、上記ゲ
イン調整端子P101に接続された外付け抵抗R101によっ
て再び電圧に変換される。
The voltage difference between the input terminals a and b is converted into a change current i by transistors Q101 and Q102, and is converted into a voltage again by an external resistor R101 connected to the gain adjustment terminal P101.

【0004】したがって、上記出力端子cから出力され
る出力電圧vcは、 vc=i×R101 …(1) となり、外付け抵抗R101によってゲイン調整が可能で
あることがわかる。
[0004] Thus, the output voltage v c output from the output terminal c is, v c = i × R101 ... (1) becomes, it is understood that it is possible to gain adjustment by an external resistor R101.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、上記従
来のゲイン調整可能な増幅器においては、ゲインを調整
するために外付け抵抗R101が必要である。したがっ
て、その外付け抵抗R101を付加するためのゲイン調整
端子P101および空間が必要である。さらに、外付け抵
抗R101の価格分のコストアップを招く等の問題があ
る。
However, the conventional gain-adjustable amplifier requires an external resistor R101 to adjust the gain. Therefore, a gain adjustment terminal P101 for adding the external resistor R101 and a space are required. Further, there is a problem that the cost of the external resistor R101 is increased.

【0006】特に、端子数の少ない素子、例えば電源,
GNDおよび出力の3端子しかない小型の素子に設けら
れる増幅回路の場合には、外付け抵抗R101によってゲ
インを調整することができないという問題がある。
Particularly, an element having a small number of terminals, for example, a power supply,
In the case of an amplifier circuit provided in a small element having only three terminals of GND and output, there is a problem that the gain cannot be adjusted by the external resistor R101.

【0007】そこで、この発明の目的は、外付け抵抗を
必要とせず、且つ端子数や空間を増大することなくゲイ
ン調整が可能な増幅回路を提供することにある。
SUMMARY OF THE INVENTION It is an object of the present invention to provide an amplifier circuit that does not require an external resistor and that can adjust the gain without increasing the number of terminals or space.

【0008】[0008]

【課題を解決するための手段】上記目的を達成するた
め、請求項1に係る発明は、モノリシック集積回路技術
によって形成されると共に,2以上の差動増幅器を交流
結合によって縦続接続してなる増幅回路において、上記
各差動増幅器における次段の差動増幅器に出力信号を送
出するための二つの出力端子のうちの何れか一方にパッ
ドを接続して、電源もしくは接地端子と同電位のフレー
ムもしくは基板パターンに上記パッドをワイヤボンディ
ングすることによってゲインが調整されることを特徴と
している。また、請求項2に係る発明は、モノリシック
集積回路技術によって形成されると共に,2以上の差動
増幅器を交流結合によって縦続接続してなる増幅回路に
おいて、上記各差動増幅器内に在って当該差動増幅器の
二つの出力端子に供給する出力信号を生成する出力回路
における二つの入力端子のうちの何れか一方にパッドを
接続して、電源もしくは接地端子と同電位のフレームも
しくは基板パターンに上記パッドをワイヤボンディング
することによってゲインが調整されることを特徴として
いる。
In order to achieve the above object, an invention according to claim 1 is an amplifier formed by monolithic integrated circuit technology and formed by cascading two or more differential amplifiers by AC coupling. In the circuit, a pad is connected to one of two output terminals for sending an output signal to the next-stage differential amplifier in each of the differential amplifiers, and a frame or a frame having the same potential as a power supply or a ground terminal is connected. The gain is adjusted by wire bonding the pad to the substrate pattern. According to a second aspect of the present invention, there is provided an amplifier circuit formed by monolithic integrated circuit technology and cascaded by two or more differential amplifiers by AC coupling. A pad is connected to one of two input terminals in an output circuit for generating an output signal to be supplied to two output terminals of the differential amplifier, and the above-mentioned is connected to a frame or substrate pattern having the same potential as a power supply or a ground terminal The gain is adjusted by wire bonding the pad.

【0009】また、請求項3に係る発明は、請求項1あ
るいは請求項2に係る発明の増幅回路において、上記差
動増幅器内に在って上記二つの出力端子に供給する出力
信号を生成する出力回路は、NPNトランジスタによる
エミッタフォロア回路で構成されていることを特徴とし
ている。
According to a third aspect of the present invention, in the amplifier circuit according to the first or second aspect, an output signal is provided in the differential amplifier and supplied to the two output terminals. The output circuit is characterized by being constituted by an emitter follower circuit using an NPN transistor.

【0010】また、請求項4に係る発明は、請求項1あ
るいは請求項2に係る発明の増幅回路において、上記差
動増幅器内に在って上記二つの出力端子に供給する出力
信号を生成する出力回路は、PNPトランジスタによる
エミッタフォロア回路で構成されていることを特徴とし
ている。
According to a fourth aspect of the present invention, in the amplifier circuit of the first or second aspect of the present invention, an output signal is provided in the differential amplifier and supplied to the two output terminals. The output circuit is characterized by being constituted by an emitter follower circuit using a PNP transistor.

【0011】また、請求項5に係る発明は、請求項1乃
至請求項4の何れか一つに係る発明の増幅回路におい
て、上記交流結合によって縦続接続されている差動増幅
器の数はn個であり、上記パッドが設けられている差動
増幅器は1段目乃至(n−1)段目の差動増幅器であり、
上記(n−1)個の差動増幅器の夫々に設けられた(n−
1)個のパッドのうちのM個のパッドを上記ワイヤボン
ディングすることによって、ゲインを(1/2)M倍に低減
することを特徴としている。
According to a fifth aspect of the present invention, in the amplifier circuit according to any one of the first to fourth aspects, the number of differential amplifiers cascaded by the AC coupling is n. And the differential amplifier provided with the pad is a first to (n−1) -th differential amplifier,
Each of the (n-1) differential amplifiers is provided with (n-
1) The gain is reduced to (1) M times by performing the wire bonding on M pads of the 1 pads.

【0012】また、請求項6に係る発明は、請求項1お
よび請求項3乃至請求項5の何れか一つに記載の増幅回
路において、上記差動増幅器を縦続接続させる交流結合
には絶縁膜容量を用い、上記パッドは、上記絶縁膜容量
における上記出力端子に接続される方の電極を形成する
メタル部分に絶縁膜窓を開けることによって上記絶縁膜
容量上に形成したことを特徴としている。
According to a sixth aspect of the present invention, in the amplifying circuit according to any one of the first to third aspects, an insulating film is used for an AC coupling for cascading the differential amplifiers. A capacitor is used, and the pad is formed on the insulating film capacitor by opening an insulating film window in a metal portion forming an electrode connected to the output terminal in the insulating film capacitor.

【0013】また、請求項7に係る発明は、請求項2乃
至請求項5の何れか一つに記載の増幅回路において、上
記差動増幅器内における上記出力回路の二つの入力端子
間には絶縁膜容量から成る周波数帯域制限用容量もしく
は位相補償用容量が設けられて、上記パッドは、上記絶
縁膜容量における何れか一方の電極を形成するメタル部
分に絶縁膜窓を開けることによって上記絶縁膜容量上に
形成したことを特徴としている。
According to a seventh aspect of the present invention, in the amplifier circuit according to any one of the second to fifth aspects, an insulation is provided between two input terminals of the output circuit in the differential amplifier. A frequency band limiting capacitor or a phase compensating capacitor composed of a film capacitor is provided, and the pad is provided with an insulating film window by opening an insulating film window in a metal portion forming one of the electrodes in the insulating film capacitor. It is characterized by being formed above.

【0014】[0014]

【作用】請求項1に係る発明では、交流結合によって縦
続接続されている2以上の差動増幅器列の各差動増幅器
における二つの出力端子の何れか一方に接続されたパッ
ドが、電源もしくは接地端子と同電位のフレームもしく
は基板パターンにワイヤボンディングされることによっ
て、上記縦続接続された差動増幅器によって形成された
増幅回路のゲインが調整される。
According to the first aspect of the present invention, the pad connected to one of the two output terminals in each of the differential amplifiers of the two or more differential amplifier rows cascaded by AC coupling is connected to the power supply or the ground. By wire bonding to a frame or substrate pattern having the same potential as the terminal, the gain of the amplifier circuit formed by the cascaded differential amplifiers is adjusted.

【0015】また、請求項2に係る発明では、交流結合
によって縦続接続されている2以上の差動増幅器列の各
差動増幅器内に在る出力回路における二つの入力端子の
何れか一方に接続されたパッドが、電源もしくは接地端
子と同電位のフレームもしくは基板パターンにワイヤボ
ンディングされることによって、上記縦続接続された差
動増幅器によって形成された増幅回路のゲインが調整さ
れる。
According to the second aspect of the present invention, a connection is made to one of two input terminals of an output circuit in each differential amplifier of two or more differential amplifier rows cascaded by AC coupling. The resulting pad is wire-bonded to a frame or substrate pattern at the same potential as the power supply or ground terminal, so that the gain of the amplifier circuit formed by the cascaded differential amplifiers is adjusted.

【0016】また、請求項3に係る発明では、上記差動
増幅器内に在って上記二つの出力端子に出力信号を供給
する出力回路はNPNトランジスタによるエミッタフォ
ロア回路で構成されている。したがって、上記パッドが
ワイヤボンディングによって電源と同電位のフレームも
しくは基板パターンにショートされても、上記NPNト
ランジスタのPN接合が逆方向にバイアスされた状態に
なるだけであって、回路動作に影響はない。
Further, in the invention according to claim 3, the output circuit in the differential amplifier for supplying an output signal to the two output terminals is constituted by an emitter follower circuit using an NPN transistor. Therefore, even if the pad is short-circuited to a frame or substrate pattern having the same potential as the power supply by wire bonding, the PN junction of the NPN transistor is merely biased in the reverse direction, and does not affect the circuit operation. .

【0017】また、請求項4に係る発明においても、上
記パッドがワイヤボンディングによって接地端子と同電
位のフレームもしくは基板パターンにショートされて
も、PNPトランジスタのPN接合が逆方向にバイアス
された状態になるだけであって、回路動作に影響はな
い。
Also in the invention according to claim 4, even if the pad is short-circuited to a frame or substrate pattern having the same potential as the ground terminal by wire bonding, the PN junction of the PNP transistor is biased in the reverse direction. It does not affect the circuit operation.

【0018】また、請求項5に係る発明では、上記交流
結合によって縦続接続されているn個の差動増幅器のう
ち上記パッドが設けられている差動増幅器は1段目乃至
(n−1)段目の差動増幅器であり、上記(n−1)個の差
動増幅器の夫々に設けられた(n−1)個のパッドのうち
のM個のパッドが上述のようにワイヤボンディングされ
て、増幅回路のゲインが(1/2)M倍に低減される。
In the invention according to claim 5, among the n differential amplifiers cascaded by the AC coupling, the differential amplifiers provided with the pads are the first to the second stages.
The (n-1) -th stage differential amplifier, and M pads of the (n-1) pads provided in each of the (n-1) differential amplifiers are as described above. And the gain of the amplifier circuit is reduced to (1) M times.

【0019】また、請求項6に係る発明では、上記パッ
ドは、上記差動増幅器の交流結合に用いられている絶縁
膜容量における上記出力端子に接続される方の電極を形
成するメタル部分に絶縁膜窓を開けることによって形成
されている。こうして、特別の面積を設けることなく上
記絶縁膜容量上に形成されたパッドが上記ワイヤボンデ
ィングされて、増幅回路のゲインが調整される。
Further, in the invention according to claim 6, the pad is insulated from a metal portion forming an electrode connected to the output terminal in an insulating film capacitor used for AC coupling of the differential amplifier. It is formed by opening the membrane window. Thus, the pad formed on the insulating film capacitor is wire-bonded without providing a special area, and the gain of the amplifier circuit is adjusted.

【0020】また、請求項7に係る発明では、上記パッ
ドは、上記出力回路の二つの入力端子間に設けられる周
波数帯域制限用容量もしくは位相補償用容量として用い
られる絶縁膜容量における何れか一方の電極を形成する
メタル部分に、絶縁膜窓を開けることによって形成され
ている。こうして、特別の面積を設けることなく上記絶
縁膜容量上に形成されたパッドが上記ワイヤボンディン
グされて、増幅回路のゲインが調整される。
Further, in the invention according to claim 7, the pad is one of a frequency band limiting capacitor provided between the two input terminals of the output circuit and an insulating film capacitor used as a phase compensating capacitor. It is formed by opening an insulating film window in a metal part forming an electrode. Thus, the pad formed on the insulating film capacitor is wire-bonded without providing a special area, and the gain of the amplifier circuit is adjusted.

【0021】[0021]

【実施例】以下、この発明を図示の実施例により詳細に
説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.

【0022】図1は本実施例の増幅回路における等価回
路図である。
FIG. 1 is an equivalent circuit diagram of the amplifier circuit of this embodiment.

【0023】上記増幅回路は、2つの差動増幅器1,2
を容量C1,C2を介した交流結合によって縦続接続して
構成されている。ここで、A1,A2は差動増幅器1,2夫
々のゲインであり、a,bは差動増幅器1の入力端子で
あり、c,dは差動増幅器1の出力端子である。
The amplifying circuit comprises two differential amplifiers 1, 2
Are cascaded by AC coupling via capacitors C1 and C2. Here, A1 and A2 are gains of the differential amplifiers 1 and 2, a and b are input terminals of the differential amplifier 1, and c and d are output terminals of the differential amplifier 1.

【0024】上記構成において、上記入力端子a,bに
おける電位差をゲインA1でA1倍に増幅し、その電圧が
出力端子c,dの電位差として出力される。すなわち、 Vc−Vd=(Va−Vb)×A1 …(2) となる。ここで、VcとVdとは逆位相であり、簡単のた
めにVcとVdの電圧変化量が等しいと仮定する。そうす
ると、式(2)は、 2×Vc=(Va−Vb)×A1 …(3) Vc=(Va−Vb)×A1/2 …(4) と表せる。
In the above configuration, the potential difference between the input terminals a and b is amplified by A1 times with the gain A1, and the voltage is output as the potential difference between the output terminals c and d. That is, Vc−Vd = (Va−Vb) × A1 (2) Here, it is assumed that Vc and Vd have opposite phases, and for the sake of simplicity, the voltage change amounts of Vc and Vd are assumed to be equal. Then, equation (2) can be expressed as follows: 2 × Vc = (Va−Vb) × A1 (3) Vc = (Va−Vb) × A1 / 2 (4)

【0025】上記出力端子c,dからの出力信号は、容
量C1,C2によって交流結合されている次段の差動増幅
器2に入力される。そして、差動増幅器2によってA2
倍されて出力電圧v2が得られる。
The output signals from the output terminals c and d are input to the next-stage differential amplifier 2 which is AC-coupled by the capacitors C1 and C2. Then, A2
The output voltage v2 is obtained by multiplication.

【0026】但し、本実施例においては、容量C1,C2
の値が十分大きく、出力端子c,dの電圧Vc,Vdは減衰
することなく全て差動増幅器2に伝わるものと仮定す
る。したがって、出力電圧v2は、式(2)を考慮して、 v2=(Vc−Vd)×A2 =(Va−Vb)×A1×A2 …(5) となる。
However, in this embodiment, the capacitances C1, C2
Is sufficiently large, and the voltages Vc and Vd of the output terminals c and d are all transmitted to the differential amplifier 2 without attenuation. Therefore, the output voltage v2 is given by: v2 = (Vc−Vd) × A2 = (Va−Vb) × A1 × A2 (5) in consideration of the equation (2).

【0027】ここで、上記出力端子dに接続されたパッ
ドP1を電源電位またはGND電位にショートさせて出
力端子dが動作しないようにすると、式(5)の端子電圧
Vdは“0"となるので、式(5)より、 v2=Vc×A2 …(6) となる。得られた式(6)に式(4)を代入すると、 v2=(Va−Vb)×A1×A2/2 …(7) となり、結果として、ゲインを“1/2"にすることがで
きる。
Here, when the pad P1 connected to the output terminal d is short-circuited to the power supply potential or the GND potential so that the output terminal d does not operate, the terminal voltage Vd of the equation (5) becomes "0". Therefore, from equation (5), v2 = Vc × A2 (6). By substituting the equation (4) into the obtained equation (6), v2 = (Va−Vb) × A1 × A2 / 2 (7) As a result, the gain can be reduced to “1”. .

【0028】但し、上記増幅回路は、パッドP1を電源
電位もしくはGND電位にショートさせても、回路動作
に何等影響を及ぼさないような出力回路を有している必
要がある。そこで、以下上述のような出力回路側につい
て説明する。
However, the amplifier circuit needs to have an output circuit that does not affect the circuit operation even if the pad P1 is short-circuited to the power supply potential or the GND potential. Therefore, the output circuit described above will be described below.

【0029】図2および図3は、図1における破線内部
の具体的回路例である。
FIGS. 2 and 3 are specific circuit examples inside the broken line in FIG.

【0030】図2は、エミッタ端子が定電流でバイアス
されたNPNトランジスタのエミッタフォロア回路を上
記出力回路に使用した実施例である。本実施例の場合に
は、NPNトランジスタQ4のエミッタに接続されたパ
ッドP1を電源VCCと同電位のフレームあるいは基板パ
ターンにワイヤボンディング等によってショートさせる
のである。
FIG. 2 shows an embodiment in which an emitter follower circuit of an NPN transistor whose emitter terminal is biased with a constant current is used for the output circuit. In the case of the present embodiment is of shorting the pad P1 connected to the emitter of NPN transistor Q4 to the frame or board pattern of the power supply V CC and the same potential by wire bonding or the like.

【0031】その場合には、上記NPNトランジスタQ
4のエミッタ端子がコレクタ端子とショートされるの
で、コレクタ電位がベース電位よりも高い電位となる。
その結果、PN接合が逆方向にバイアスされた状態にな
って出力端子dが動作しないだけであり、増幅回路の回
路動作にはほとんど影響はない。
In that case, the NPN transistor Q
Since the emitter terminal of No. 4 is short-circuited with the collector terminal, the collector potential becomes higher than the base potential.
As a result, the output terminal d does not operate because the PN junction is biased in the reverse direction, and the circuit operation of the amplifier circuit is hardly affected.

【0032】尚、本実施例の場合には、上記NPNトラ
ンジスタQ4のベース(すなわち、上記出力回路における
一方の入力端子)にパッドP1'を設けて、パッドP1'を
電源VCCと同電位にショートさせても大略同じ効果が得
られる。
In this embodiment, a pad P1 'is provided at the base of the NPN transistor Q4 (that is, one input terminal of the output circuit), and the pad P1' is set to the same potential as the power supply Vcc. Almost the same effects can be obtained by short-circuiting.

【0033】図3は、エミッタ端子が定電流でバイアス
されたPNPトランジスタのエミッタフォロア回路を上
記出力回路に使用した実施例である。本実施例の場合に
は、PNPトランジスタQ8のエミッタに接続されたパ
ッドP1をGND端子と同電位にショートさせるのであ
る。
FIG. 3 shows an embodiment in which an emitter follower circuit of a PNP transistor whose emitter terminal is biased with a constant current is used for the output circuit. In the case of this embodiment, the pad P1 connected to the emitter of the PNP transistor Q8 is short-circuited to the same potential as the GND terminal.

【0034】その場合には、上記PNPトランジスタQ
8のエミッタ端子がコレクタ端子とショートされるの
で、エミッタ電位がベース電位よりも低い電位となる。
その結果、上述の実施例の場合と同様に、PN接合が逆
方向にバイアスされた状態になって出力端子dが動作し
ないだけであり、増幅回路の回路動作にはほとんど影響
はない。
In that case, the PNP transistor Q
Since the emitter terminal 8 is short-circuited to the collector terminal, the emitter potential becomes lower than the base potential.
As a result, as in the case of the above-described embodiment, the output terminal d does not operate because the PN junction is biased in the reverse direction, and the circuit operation of the amplifier circuit is hardly affected.

【0035】尚、本実施例の場合には、上記PNPトラ
ンジスタQ8のベース(すなわち、上記出力回路における
一方の入力端子)にパッドP1'を設けて、パッドP1'を
GND端子と同電位にショートさせても大略同じ効果が
得られる。
In this embodiment, a pad P1 'is provided at the base of the PNP transistor Q8 (that is, one input terminal in the output circuit), and the pad P1' is short-circuited to the same potential as the GND terminal. Almost the same effect can be obtained by doing so.

【0036】図4は、図1に示すような回路構成におい
て、差動増幅器をn個縦続接続して成る増幅回路の実施
例である。1段目の差動増幅器1から(n−1)段目の差
動増幅器(図示せず)までの(n−1)個の差動増幅器1,
2,3,…夫々における一方の出力端子にパッドP1,…,
P(n-1)を設けて、各パッドP1,…,P(n-1)を電源電位
もしくはGND電位にショートさせることによってゲイ
ンを調整できるようにしている。
FIG. 4 shows an embodiment of an amplifier circuit in which n differential amplifiers are cascaded in the circuit configuration shown in FIG. (N-1) differential amplifiers 1, from a first stage differential amplifier 1 to a (n-1) th stage differential amplifier (not shown),
One of the output terminals of each of the pads 2, 3,.
By providing P (n-1), the gain can be adjusted by short-circuiting each of the pads P1,..., P (n-1) to the power supply potential or the GND potential.

【0037】上述のように、上記(n−1)個のパッドP
1,…,P(n-1)のうちの1つを電源電位もしくはGND電
位とショートさせて上記一方の出力端子が動作しないよ
うにすることによって、本増幅回路のゲインを1/2に
することができる。したがって、M個のパッドを電源電
位もしくはGND電位とショートさせた場合には、本増
幅回路のゲインをGとすると、 G=A1×A2×…×An×(1/2)M …(8) 但し、M≦(n−1)となる。
As described above, the (n-1) pads P
One of the 1,..., P (n-1) is short-circuited to the power supply potential or the GND potential so that the one output terminal does not operate, thereby reducing the gain of the amplifier circuit to 1/2. be able to. Therefore, when the M pads are short-circuited to the power supply potential or the GND potential, and the gain of the amplifier circuit is G, G = A1 × A2 ×... An × (1/2) M (8) However, M ≦ (n−1).

【0038】また、図2あるいは図3に示す実施例にお
いて、交流結合に使用している容量C1,C2として集積
回路の絶縁膜容量を使用している場合には、容量C2の
一方の電極に接続されている出力端子dに接続されるパ
ッドP1を容量C2の上に設けることで、パッドに必要な
集積回路内の面積を節約することができる。
In the embodiment shown in FIG. 2 or FIG. 3, when the capacitance of the insulating film of the integrated circuit is used as the capacitances C1 and C2 used for the AC coupling, one electrode of the capacitance C2 is connected. By providing the pad P1 connected to the connected output terminal d on the capacitor C2, the area required for the pad in the integrated circuit can be saved.

【0039】同様に、図2あるいは図3に示す実施例に
おいて、周波数帯域制限に使用している容量Cfとして
集積回路の絶縁膜容量を使用している場合には、容量C
fの一方の電極に接続されているNPNトランジスタQ4
のベース(上記出力回路の一方の入力端子)に接続される
パッドP1'を容量Cfの上に設けることで、パッドに必
要な集積回路内の面積を節約することができる。このこ
とは、位相補償に使用している容量として集積回路の絶
縁膜容量を使用している場合にも言える。
[0039] Similarly, in the case where in the embodiment shown in FIG. 2 or 3, using the insulating film capacitance of the integrated circuit as a capacitance C f using the frequency band limitation, capacitance C
NPN transistor Q4 connected to one electrode of f
Base by providing on the (one input terminal of the output circuit) pad P1 'capacity C f that are connected to, it is possible to save the area of the integrated circuits required for the pad. This is true even when the capacitance of the insulating film of the integrated circuit is used as the capacitance used for the phase compensation.

【0040】図5は、上記集積回路における絶縁膜容量
のひとつである窒化膜容量のパターン例であり、図6は
図5におけるX−X'矢視断面図である。図5および図
6に示すような構造の窒化膜容量においては、窒化膜容
量の一方の電極10のメタル部分に絶縁膜窓12を開け
てパッドP(本実施例においては、パッドP1あるいはパ
ッドP1')とする。こうして、窒化膜容量上にパッドP
を形成することによってパッドP用の面積を集積回路内
に確保することなく上述の効果を奏する増幅回路を構成
することができるのである。
FIG. 5 is a pattern example of a nitride film capacitance, which is one of the insulating film capacitances in the integrated circuit, and FIG. 6 is a cross-sectional view taken along the line XX 'in FIG. In the nitride film capacitor having a structure as shown in FIGS. 5 and 6, an insulating film window 12 is opened in a metal portion of one electrode 10 of the nitride film capacitor to form a pad P (in this embodiment, pad P1 or pad P1). '). Thus, the pad P is formed on the nitride film capacitor.
Is formed, it is possible to configure an amplifier circuit having the above-described effects without securing an area for the pad P in the integrated circuit.

【0041】上記各実施例を実現する具体的回路図は図
2および図3に示す回路図に限定されるものではない。
The specific circuit diagrams for realizing the above embodiments are not limited to the circuit diagrams shown in FIGS.

【0042】[0042]

【発明の効果】以上より明らかなように、請求項1に係
る発明の増幅回路は、交流結合によって縦続接続された
2以上の差動増幅器の各差動増幅器における二つの出力
端子のうちの何れか一方にパッドを接続して、電源もし
くは接地端子と同電位のフレームもしくは基板パターン
に上記パッドをワイヤボンディングすることによってゲ
インを調整可能にしたので、外付け抵抗無しでゲイン調
整ができる。
As is apparent from the above description, the amplifier circuit according to the first aspect of the present invention includes any one of two output terminals of each of two or more differential amplifiers cascaded by AC coupling. The gain can be adjusted by connecting a pad to one of the pads and wire-bonding the pad to a frame or substrate pattern having the same potential as the power supply or ground terminal, so that the gain can be adjusted without an external resistor.

【0043】したがって、上記外付け抵抗用の端子を設
けたり、外付け抵抗用の空間を設けることなくゲイン調
整ができる。その結果、外付け抵抗を取り付けることが
できない端子数の少ない素子用の増幅回路であっても容
易にゲインを調整できる。
Therefore, the gain can be adjusted without providing the terminal for the external resistor or providing a space for the external resistor. As a result, the gain can be easily adjusted even for an amplifier circuit for an element having a small number of terminals to which an external resistor cannot be attached.

【0044】また、請求項2に係る発明の増幅回路は、
交流結合によって縦続接続された2以上の差動増幅器の
各差動増幅器内の出力回路における二つの入力端子のう
ちの何れか一方にパッドを接続して、電源もしくは接地
端子と同電位のフレームもしくは基板パターンに上記パ
ッドをワイヤボンディングすることによってゲインを調
整可能にしたので、外付け抵抗無しでゲイン調整ができ
る。
Further, the amplifier circuit according to the second aspect of the present invention comprises:
A pad is connected to one of two input terminals of an output circuit in each differential amplifier of two or more differential amplifiers cascaded by AC coupling, and a frame or a frame having the same potential as a power supply or a ground terminal is connected. Since the gain can be adjusted by wire bonding the pad to the substrate pattern, the gain can be adjusted without an external resistor.

【0045】したがって、上記外付け抵抗用の端子を設
けたり、外付け抵抗用の空間を設けることなくゲイン調
整ができる。
Therefore, the gain can be adjusted without providing the terminal for the external resistor or providing a space for the external resistor.

【0046】また、請求項3に係る発明の増幅回路は、
上記差動増幅器内の出力回路はNPNトランジスタによ
るエミッタフォロア回路で構成されているので、上記パ
ッドを上述のようにワイヤボンディングによってショー
トさせても、NPNトランジスタのPN接合が逆方向に
バイアスされるだけであって回路動作に影響は生じな
い。
Further, the amplifier circuit according to the third aspect of the present invention comprises:
Since the output circuit in the differential amplifier is constituted by an emitter follower circuit using an NPN transistor, even if the pad is short-circuited by wire bonding as described above, only the PN junction of the NPN transistor is biased in the reverse direction. Therefore, the operation of the circuit is not affected.

【0047】また、請求項4に係る発明の増幅回路は、
請求項3に係る発明の増幅回路の場合と同様に、上記パ
ッドを上述のようにワイヤボンディングによってショー
トさせても、上記出力回路を構成するPNPトランジス
タのPN接合が逆方向にバイアスされるだけであって回
路動作に影響は生じない。
The amplifier circuit of the invention according to claim 4 is:
Similarly to the case of the amplifier circuit according to the third aspect of the present invention, even if the pad is short-circuited by wire bonding as described above, only the PN junction of the PNP transistor constituting the output circuit is biased in the reverse direction. There is no effect on the circuit operation.

【0048】また、請求項5に係る発明の増幅回路は、
上記交流結合によって縦続接続されている差動増幅器の
数はn個であり、上記パッドが設けられている差動増幅
器は1段目乃至(n−1)段目の差動増幅器であり、上記
(n−1)個の差動増幅器の夫々に設けられた(n−1)個
のパッドのうちのM個のパッドを上述のワイヤボンディ
ングするので、ゲインを(1/2)M倍に低減することがで
きる。
Further, the amplifier circuit of the invention according to claim 5 comprises:
The number of the differential amplifiers connected in cascade by the AC coupling is n, and the differential amplifiers provided with the pads are the first to (n−1) -th differential amplifiers.
Since the M pads of the (n-1) pads provided in each of the (n-1) differential amplifiers are wire-bonded, the gain is reduced to (1/2) M times. can do.

【0049】また、請求項6に係る発明の増幅回路は、
上記差動増幅器を縦続接続させる交流結合には絶縁膜容
量を用い、上記パッドは、上記絶縁膜容量における上記
出力端子に接続される方の電極を形成するメタル部分に
絶縁膜窓を開けることによって上記絶縁膜容量上に形成
したので、集積回路内における上記パッド形成用の面積
を節約できる。
The amplifier circuit of the invention according to claim 6 is:
An insulating film capacitor is used for the AC coupling for cascade-connecting the differential amplifier, and the pad is formed by opening an insulating film window in a metal portion forming an electrode connected to the output terminal in the insulating film capacitance. Since it is formed on the insulating film capacitor, the area for forming the pad in the integrated circuit can be saved.

【0050】また、請求項7に係る発明の増幅回路は、
上記差動増幅器内における上記出力回路の二つの入力端
子間には絶縁膜容量から成る周波数帯域制限用容量もし
くは位相補償用容量が設けられて、上記パッドは、上記
絶縁膜容量における何れか一方の電極を形成するメタル
部分に絶縁膜窓を開けることによって上記絶縁膜容量上
に形成したので、集積回路内における上記パッド形成用
の面積を節約できる。
The amplifier circuit of the invention according to claim 7 is:
Between the two input terminals of the output circuit in the differential amplifier, a frequency band limiting capacitor or a phase compensating capacitor composed of an insulating film capacitor is provided, and the pad is any one of the insulating film capacitors. Since an insulating film window is opened in a metal part where an electrode is formed, the insulating film is formed on the insulating film capacitor, so that the area for forming the pad in the integrated circuit can be saved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】この発明の増幅回路における等価回路図であ
る。
FIG. 1 is an equivalent circuit diagram of an amplifier circuit according to the present invention.

【図2】図1における破線内部の具体的回路図である。FIG. 2 is a specific circuit diagram inside a broken line in FIG.

【図3】図1における破線内部の図2とは異なる具体的
回路図である。
FIG. 3 is a specific circuit diagram different from FIG. 2 inside a broken line in FIG. 1;

【図4】図1とは異なる等価回路図である。FIG. 4 is an equivalent circuit diagram different from FIG.

【図5】窒化膜容量のパターンを示す図である。FIG. 5 is a diagram showing a pattern of a nitride film capacitance.

【図6】図5におけるX−X'矢視断面図である。FIG. 6 is a sectional view taken along the line XX ′ in FIG. 5;

【図7】外付け抵抗によってゲインの調整ができる増幅
回路の等価回路図である。
FIG. 7 is an equivalent circuit diagram of an amplifier circuit whose gain can be adjusted by an external resistor.

【図8】図7に示す増幅回路の具体的回路図である。8 is a specific circuit diagram of the amplifier circuit shown in FIG.

【符号の説明】[Explanation of symbols]

1〜4…差動増幅器、 10,11…容量の
電極、12…絶縁膜窓、 a,b…入
力端子、c,d…出力端子、 C1,C2
…容量、P1〜P(n-1),P1'…パッド、 A1〜An
…ゲイン、Q1〜Q4…NPNトランジスタ、 Q5〜
Q8…PNPトランジスタ。
1-4: Differential amplifier, 10, 11: Capacitance electrode, 12: Insulating film window, a, b: Input terminal, c, d: Output terminal, C1, C2
... Capacity, P1 ~ P (n-1), P1 '... Pad, A1 ~ An
... Gain, Q1 ~ Q4 ... NPN transistor, Q5 ~
Q8: PNP transistor.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−53809(JP,A) 特開 昭52−30364(JP,A) 特開 昭58−108810(JP,A) 特開 昭58−197905(JP,A) 特開 昭58−197906(JP,A) 特開 昭54−90954(JP,A) 実開 昭57−36016(JP,U) (58)調査した分野(Int.Cl.7,DB名) H03G 1/00 - 3/18 ──────────────────────────────────────────────────続 き Continuation of front page (56) References JP-A-61-53809 (JP, A) JP-A-52-30364 (JP, A) JP-A-58-108810 (JP, A) JP-A-58-108 197905 (JP, A) JP-A-58-197906 (JP, A) JP-A-54-90954 (JP, A) JP-A-57-36016 (JP, U) (58) Fields investigated (Int. 7 , DB name) H03G 1/00-3/18

Claims (7)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 モノリシック集積回路技術によって形成
されると共に、2以上の差動増幅器を交流結合によって
縦続接続してなる増幅回路において、 上記各差動増幅器における次段の差動増幅器に出力信号
を送出するための二つの出力端子のうちの何れか一方に
パッドを接続して、 電源もしくは接地端子と同電位のフレームもしくは基板
パターンに上記パッドをワイヤボンディングすることに
よってゲインが調整されることを特徴とする増幅回路。
1. An amplifier circuit formed by monolithic integrated circuit technology and formed by cascade-connecting two or more differential amplifiers by AC coupling, wherein an output signal is supplied to a next-stage differential amplifier in each of the differential amplifiers. The gain is adjusted by connecting a pad to one of the two output terminals for transmission and wire bonding the pad to a frame or substrate pattern having the same potential as the power supply or ground terminal. Amplifier circuit.
【請求項2】 モノリシック集積回路技術によって形成
されると共に、2以上の差動増幅器を交流結合によって
縦続接続してなる増幅回路において、 上記各差動増幅器内に在って当該差動増幅器の二つの出
力端子に供給する出力信号を生成する出力回路における
二つの入力端子のうちの何れか一方にパッドを接続し
て、 電源もしくは接地端子と同電位のフレームもしくは基板
パターンに上記パッドをワイヤボンディングすることに
よってゲインが調整されることを特徴とする増幅回路。
2. An amplifier circuit formed by monolithic integrated circuit technology and formed by cascading two or more differential amplifiers by AC coupling. A pad is connected to one of two input terminals in an output circuit for generating an output signal to be supplied to one output terminal, and the pad is wire-bonded to a frame or substrate pattern having the same potential as a power supply or a ground terminal. An amplifier circuit characterized in that the gain is adjusted by changing the gain.
【請求項3】 請求項1あるいは請求項2に記載の増幅
回路において、 上記差動増幅器内に在って上記二つの出力端子に供給す
る出力信号を生成する出力回路は、NPNトランジスタ
によるエミッタフォロア回路で構成されていることを特
徴とする増幅回路。
3. The amplifier circuit according to claim 1, wherein the output circuit in the differential amplifier for generating an output signal to be supplied to the two output terminals is an emitter follower using an NPN transistor. An amplifier circuit comprising a circuit.
【請求項4】 請求項1あるいは請求項2に記載の増幅
回路において、 上記差動増幅器内に在って上記二つの出力端子に供給す
る出力信号を生成する出力回路は、PNPトランジスタ
によるエミッタフォロア回路で構成されていることを特
徴とする増幅回路。
4. The amplifier circuit according to claim 1, wherein the output circuit in the differential amplifier for generating an output signal to be supplied to the two output terminals is an emitter follower using a PNP transistor. An amplifier circuit comprising a circuit.
【請求項5】 請求項1乃至請求項4の何れか一つに記
載の増幅回路において、 上記交流結合によって縦続接続されている差動増幅器の
数はn個であり、 上記パッドが設けられている差動増幅器は1段目乃至
(n−1)段目の差動増幅器であり、 上記(n−1)個の差動増幅器の夫々に設けられた(n−
1)個のパッドのうちのM個のパッドを上記ワイヤボン
ディングすることによって、ゲインを(1/2)M倍に低減
することを特徴とする増幅回路。
5. The amplifier circuit according to claim 1, wherein the number of differential amplifiers cascaded by the AC coupling is n, and the pad is provided. Differential amplifiers are from the first stage
The (n-1) -th differential amplifier is provided in each of the (n-1) differential amplifiers.
1) An amplifier circuit characterized in that the gain is reduced to ( M ) M times by performing wire bonding on M pads of the pads.
【請求項6】 請求項1および請求項3乃至請求項5の
何れか一つに記載の増幅回路において、 上記差動増幅器を縦続接続させる交流結合には絶縁膜容
量を用い、 上記パッドは、上記絶縁膜容量における上記出力端子に
接続される方の電極を形成するメタル部分に絶縁膜窓を
開けることによって上記絶縁膜容量上に形成することを
特徴とする増幅回路。
6. The amplifier circuit according to claim 1, wherein an AC coupling for cascading the differential amplifiers uses an insulating film capacitor, and the pad comprises: An amplifier circuit formed on the insulating film capacitor by opening an insulating film window in a metal portion of the insulating film capacitor which forms an electrode connected to the output terminal.
【請求項7】 請求項2乃至請求項5の何れか一つに記
載の増幅回路において、 上記差動増幅器内における上記出力回路の二つの入力端
子間には、絶縁膜容量から成る周波数帯域制限用容量も
しくは位相補償用容量が設けられて、 上記パッドは、上記絶縁膜容量における何れか一方の電
極を形成するメタル部分に絶縁膜窓を開けることによっ
て上記絶縁膜容量上に形成したことを特徴とする増幅回
路。
7. An amplifier circuit according to claim 2, wherein a frequency band limitation comprising an insulating film capacitance is provided between two input terminals of said output circuit in said differential amplifier. Wherein the pad is formed on the insulating film capacitor by opening an insulating film window in a metal portion forming one of the electrodes in the insulating film capacitor. Amplifier circuit.
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