JP2979513B2 - 通常アクセスを介して不揮発性メモリにおける内部テストモードを制御するためのシステム及び方法 - Google Patents

通常アクセスを介して不揮発性メモリにおける内部テストモードを制御するためのシステム及び方法

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Description

【発明の詳細な説明】
【０００１】
【関連出願】本発明は、１９９６年１０月３０日に出願
され、ラムトロン・インターナショナル・コーポレーシ
ョン（米コロラド州、コロラドスプリグズ）及び日立製
作所（日本、東京）に譲渡された「不揮発性メモリデバ
イスにおける個々のメモリブロックに対して、選択ライ
ト保護を提供するシステム及び方法」に関する、共に出
願中である米国特許出願第８−７４５５８１に関連さ
れ、該出願の開示内容は、本明細書において参照される
ことによって包含される。
【０００２】
【発明の属する技術分野】本発明は、一般には、メモリ
デバイスといった集積回路における内部動作状態および
テストモードを制御するためのシステム及び方法の分野
に関連する。より詳細には、本発明は、多機能又は専用
のデバイス入力ピンに代わり、ＪＥＤＥＣ２１−Ｃ標準
ライト保護ディスエイブルシーケンスの拡張を利用し
て、通常のデバイスのアクセスを通して集積回路（Ｉ
Ｃ）デバイスの様々な内部動作制御又はテストモードへ
のユーザが選択可能なエントリを提供するための技術に
関する。
【０００３】
【従来の技術および発明が解決しようとする課題】集積
回路デバイス内の特別の制御又はテストモードを制御す
る既存の方法には、既存の入力ピンと関連する特定の入
力回路の提供が含まれていた。この特別の回路は、関連
付けされたピン上への通常の電圧より高い電圧の付加、
その検出を通して選択的に活性化され、そのピン上にお
いてデバイス内部の特別の制御又はテストモードが次に
活性化され，或はトグルされ得る。このような従来の方
法における不都合は、まず関連付けられた制御ハードウ
ェアが、多くの場合は望ましくないが、通常の供給電圧
（ＶDD）を越える電圧を供給する能力がなくてはならな
い点において明白である。さらに、特有のデバイスピン
用の静電放電（ＥＳＤ）保護構造が、通常の電圧よりも
高い少なくとも１方向における逸脱（excursion）をク
ランプするよりもむしろ耐えるという必要性のため、妥
協して解決されているだろう。
【０００４】一方、あるＩＣデバイスは、デバイスの特
別の制御又はテストモードを引き起こす（invoke）ため
にのみ利用される専用の、特別のテストモードピンを内
蔵してきた。このピンは、通常動作中に、ＶDDと等しい
電圧に保持されなければならない。追加のピンが容易に
手に入れられるデバイス及びパッケージの型の場合、こ
の方法は容易に実施可能である。それにも係わらず、ピ
ンアウト（pin-out）が厳しく制限され、また予備ピン
がこの特定の、専用の目的のために利用できないデバイ
スが多くある。
【０００５】上で参照された共に出願中の特許出願にお
いて述べたように、米国電子工業会（ＥＩＡ）及び電子
デバイス技術合同協議会（ＪＥＤＥＣ）が、ソリッドス
テート・メモリデバイスに関する所定の構成に関連する
工業規格２１ーＣを発行してきた。この点に関して、読
み出し専用メモリ（ＲＯＭ）、電気的プログラム可能読
み出し専用メモリ（ＥＰＲＯＭ），強誘電体ランダム・
アクセス・メモリ（ＦＲＡＭ、ラムトロンインターナシ
ョナル社の登録商標）等といった、不揮発性メモリデバ
イス用のＪＥＤＥＣ２１−Ｃ規格は、次に来る書き込み
がメモリデバイスアレイに対して全体として排除される
（preclude）メモリデバイス全体に対するライト保護の
設定を考慮している。
【０００６】基本的に、ＪＥＤＥＣ２１−Ｃ規格は７個
のアドレスの特定シーケンスを規定して、そのアドレス
は、適切な順次的な順序でメモリデバイスのアドレスバ
スに適用された場合、デバイスをライト保護（write-pr
otected）モード又は非保護モードのどちらかに置く（p
lace）。電源が上昇されると、デバイスはまずリセット
状態に置かれ、メモリデバイス全体がライト保護にされ
る。以降、アドレスの特定シーケンスがその後何時でも
起こる可能性があるため、デバイスへの引き続くすべて
の個々のアクセスは監視される。シーケンスのある部分
のみが検出される場合、或はアクセスモードが正しくな
い（即ち、「リード」の代わりに「ライト」である）場
合、このシーケンスは無効と判断される。
【０００７】前に参照された特許出願第８−７４５５８
１号では、不揮発性メモリデバイスのための選択的なラ
イト保護のためのシステム及び方法が開示され、これは
本質的に既存のＪＥＤＥＣ２１−Ｃ規格を拡張したもの
（superset）であり、この拡張ではデバイス全体のみで
なく、不揮発性メモリデバイスのユーザ定義可能な部分
またはブロックもライト保護されることができる。上記
の特許出願にて開示されたライト保護の技術は、ユーザ
によって決定されるように、選択的に、動的に動作可能
化（エネイブル化）され、または動作不可能化（ディス
エイブル化）され得る。さらに、上記特許出願にて開示
されたシステム及び方法は、万が一、現在の構成情報が
いくらか失われていた場合その最後の既知のライト保護
状態にデバイスを回復できることのために、不揮発性メ
モリ内にデバイスのライト保護構成を格納することを規
定する。
【０００８】
【課題を解決するための手段】本発明のシステム及び方
法は、前に記述したように７個のアドレスの既存のＪＥ
ＤＥＣ２１−Ｃライト保護ディスエイブルシーケンスに
８個目のアドレスを付加することによって、ＪＥＤＥＣ
２１−Ｃ規格を追加拡張するように便利に実現されるこ
とができる。開示されたように、８個目のアドレスがこ
こで規定されるように「特別」アドレスである場合、集
積回路デバイスのための特有の内部テスト又は制御モー
ドが活性化される。
【０００９】前に述べたように、電力が上昇されると、
ＪＥＤＥＣ２１−Ｃ規格によれば、ライト保護されてい
るメモリアレイ全体を持つ、リセット状態に置かれるべ
きコンプライアント（compliant）メモリデバイスが必
要とされる。そのとき、デバイスのアドレスバス上に置
かれる引き続くどのアドレスも、アドレス及びアクセス
モードの規定されたシーケンスが受け取られるかどうか
を調べるために監視される。一部分のアドレスシーケン
スのみが検出される場合、叉は関連付けられたアクセス
モードが誤っている（即ち、「リード」ではなく「ライ
ト」である）場合、シーケンスは無効と判断されて、特
別テストモードが引き起こされない。一方では、規定さ
れた８個目のアドレスがＪＥＤＥＣ２１−Ｃライト保護
ディスエイブルシーケンスに続いて検出された場合、特
別モードが活性化されたことを示すために内部ラッチが
設定される。一旦、ある特別のテスト又は制御のモード
がエネイブル化されると、その機能は、デバイスのリセ
ットが起こるまで実行されることが継続される。このリ
セットは一部分の電力切断を含む様々な方法で開始され
ることができ、それでリセット状態においてその部分が
再び設定され（bring up）得る。代わりに、特別のテス
ト又は制御のモードは、例えば、８個のアドレスの同一
シーケンスが再び検出される場合、叉は規定された別の
アドレスシーケンスが適用された場合、内部ラッチ状態
をトグルする（toggle）ことによってリセットされ得
る。
【００１０】この技術によって引き起こされる特別のテ
スト又は制御モードは、広範にわたる。ここに開示され
た実施例では、それらはバーンインの目的のためにブー
トストラップされたノード上におけるノード電圧を制限
すること、パワー検出論理が待機（standby）電流をそ
の漏れ（leakage）成分のみに減じることをディスエイ
ブル化すること等を含むことができる。実際には、他の
如何なる形態の内部のテスト・制御の機能は、特殊化さ
れた過大電圧（over-voltage）制御回路及びその関連ハ
ードウェア、叉は以前の設計にあるような専用テストピ
ンを使用すること無く、ここに開示されたシステムおよ
び方法を使用して引き起こされることができる。
【００１１】具体的には、外部アドレスバスに結合され
たそれぞれの行アドレスラッチおよび列アドレスラッチ
に保持されるアドレスに応答して、行デコーダおよび列
デコーダによってアクセス可能なデータを格納するメモ
リアレイを含むメモリデバイスがここに開示される。入
力／出力ラッチが、メモリアレイから読み出し叉はメモ
リアレイに対して書き込みされるデータを格納するため
にメモリアレイと外部入力／出力バスとの間に双方向に
結合される。制御論理ブロックは、外部から供給された
制御信号に応答して、入力／出力ラッチを効力があるよ
うに（operatively）制御して、またアドレスバス上に
置かれる所定のアドレスシーケンスに従って、メモリデ
バイスの所定の動作の特性を選択的にエネイブル化し、
またディスエイブル化するために、テスト回路がアドレ
スバスに結合される。
【００１２】更に、集積回路デバイスの動作特性を制御
するための方法がここに開示され、この制御方法は、集
積回路デバイスの外部アドレスバスに対して、特定のア
ドレスシーケンスを提供するステップと、外部アドレス
バスに対する特定のアドレスシーケンスに少なくとも１
つの所定の追加アドレスを付加するステップと、少なく
とも１つの所定の追加アドレスに対応して、集積回路デ
バイスの動作特性の内の第１の特定の特性を引き起こす
ステップと、を備える。
【００１３】
【発明の実施の形態】図１を参照すれば、機能的な不揮
発性メモリ集積回路１０が示され、ラムトロン・インタ
ーナショナル社から入手できるＦＲＡＭメモリデバイス
集積回路を構成する。ここに開示された実施例では、集
積回路１０は、各リード又はライトサイクルにおいて分
極されることがある強誘電体記憶セルの使用を通して、
従来のダイナミック・ランダム・アクセス・メモリ
（「ＤＲＡＭ］）のリード・ライト特性を不揮発性記憶
特性と結合する、８ビットによる３２Ｋ語として構成さ
れるメモリアレイ１２を含む。強誘電性の誘電体は、ジ
ルコン酸チタン酸鉛（lead zirconate titanate、「Ｐ
ＺＴ」）、ストロンチウム・ビスマス・タンタル酸（st
rontium bismuth tantalate、「ＳＢＴ」）、他の適当
な強誘電性の誘電体を含む。
【００１４】メモリアレイ１２は、アドレスバス１８
（Ａ0-7，Ａ13-14）及びアドレスバス２０（Ａ8-12）上
に現れる外部供給されるアドレスに応答して、行デコー
ダ１４と列デコーダ１６によりアクセスされて、これら
のアドレスバス１８、２０は、そのときそれぞれのアド
レスラッチ２２、２４にラッチされる。アドレスラッチ
２２、２４の出力に加えて、（アドレスラッチ２２、２
４を（エネイブル化する）動作可能にする）アクティブ
・ロウのチップエネイブル線２６（「ＣＥ」）も制御論
理回路２８に供給される。
【００１５】制御論理回路２８は、ライト・エネイブル
線３０（「ＷＥ」）および出力エネイブル線３２（「Ｏ
Ｅ」）上に外部入力を受け、その機能は後で詳述する。
また、制御論理回路２８は、（内部バスを介して列デコ
ーダ１６に双方向に結合される）入力／出力（Ｉ／Ｏ）
ラッチ３６への入力を提供し、このラッチ３６は、次に
入力／出力バス３４（Ｉ／Ｏ0-7）にわたって外部デー
タを受け、また提供する。
【００１６】図２を追加して参照すると、図１の機能的
な集積回路１０の高レベルのブロック図が示される。集
積回路１０は、共通にカプセル化された（encapsulat
e）テスト回路構成部分３７と組み合わせて、内部に含
まれたメモリデバイス４０を含む。好適な実施例では、
集積回路１０は、テスト回路構成部分３７とモノリシッ
クに集積される。テスト回路構成部分３７は、後で詳述
するように、アドレスバス１８（Ａ0-7,13,14）とアド
レスバス２０（Ａ8-12）に結合され、そこに加えられる
アドレスシーケンスを監視する。アドレスバス１８、２
０上において検出されるアドレスシーケンスが、テスト
回路構成部分３７内へプログラム化された１以上の所定
のアドレスシーケンスに対応する場合、テストモード１
信号又はテストモード２信号が、集積回路１０の対応す
る動作状態叉はテストモードをそれぞれに引き起こすた
めに、信号線３８1又は３８2に出力されることができ
る。
【００１７】図３を更に参照すれば、図２に示すメモリ
デバイス４０のための可能なピン構成がＳＯＰパッケー
ジにおいて示される。この図においては、チップエネイ
ブル線２６、ライトエネイブル線３０、出力エネイブル
線３２、アドレスバス１８、２０、入出力（Ｉ／Ｏ）デ
ータバス３４が図示されている。加えて、集積回路１０
が、また示され、供給電圧入力３８（Ｖcc）及び対応す
る回路接地入力３９（ＧＮＤ）を含んでいる。
【００１８】リード（読み出し）動作 チップエネイブル線２６がロウ（low）であり、またラ
イトエネイブル線３０がハイ（high）であるとき、リー
ド動作が例示の不揮発性メモリデバイス４０によって実
行される。チップエネイブル線２６の立ち下がり端（エ
ッジ）において、アドレスバス１８、２０上の全アドレ
スビット（Ａ0−Ａ14）が、アドレスラッチ２２、２４
内へラッチされて、リードサイクルが開始される。ＯＥ
＿がロウである限りにおいて、データがサイクル開始の
後最大アクセス時間（ＴCE）で入出力バス３４上に現れ
る。チップエネイブル線２６の立ち下がりエッジ前のｔ
AS（設定時間）からその後のｔAH（保持時間）におい
て、何らのアドレス遷移があるべきではないことに注目
すべきである。ｔAH後に、アドレスバス１８、２０への
入力は、サイクルの残りの間内、無視される。チップエ
ネイブル線２６上の信号は、任意の持続期間の望ましく
ないグリッチまたはパルスが防止されるように発生され
るべきである。
【００１９】リード動作の完了した後に、チップエネイ
ブル線２６がプリチャージ期間（ｔPC）の間内にハイに
される（bring）。この期間に、データがメモリアレイ
１２の内部メモリセルに回復されて、集積回路１０が次
のリード叉はライトサイクルのために準備される。チッ
プエネイブル線２６は、各アクセスと共に反復しなけれ
ばならない。
【００２０】出力エネイブル線３２は、システムバス上
におけるバス衝突を避けるように使用されて、チップエ
ネイブル線２６と出力エネイブル線３２の両方がロウで
ある場合のみ、集積回路１０がその出力を駆動する。全
ての状況の下で、出力ドライバが高インピーダンス（高
Ｚ）状態に保持される。内部リード動作は、出力エネイ
ブル線３２の状態にかかわらず実行される。
【００２１】ライト（書き込み）動作 ライトエネイブル線３０がロウであるうちにチップエネ
イブル線２６が立ち下がる（或は、チップエネイブル線
２６がロウであるうちにライトエネイブル線３０は立ち
下がる）とき、メモリデバイス４０によってライト動作
が実行される。チップエネイブル線２６のエッジが立ち
下がる際に、上記のリード動作にあるように、アドレス
が、同一の設定（セットアップ）及び保持（ホールド）
の要求をもって、集積回路１０にラッチされる。リード
サイクルにあるように、チップエネイブル線２６は、各
アクセスの間のプリチャージ期間（ｔPC）の間内、ハイ
に保持されなければならない。
【００２２】データは、ライトエネイブル線３０又はチ
ップエネイブル線２６のいずれか速く起こるエッジの立
ち上がりの際にｔDSの最小で設定される必要がある。ラ
イト動作は、出力エネイブル線３２の状態にかかわらず
起こる。しかしながら、出力エネイブル線３２は、バス
衝突を避けるために、サイクルの最初にシステムによっ
てハイに駆動される必要がある場合がある。
【００２３】メモリアレイ１２に格納されたデータは直
ちに不揮発性であり、ライト動作に引き続くプリチャー
ジ期間が終わる際に、メモリデバイス４０の供給電圧入
力３８から電力が除かれてもよい。改善されたノイズ耐
性（noise immunity）のために、１０ｎｓ（標準、typi
cal）グリッチ保護が、ライトエネイブル線３０上のラ
イトエネイブル信号に包含される。
【００２４】低電圧保護 供給電圧入力３８上のＶccが、２．４ボルト（標準）よ
り低いとき、メモリデバイス４０への全てのリード及び
ライト動作が無視される。望ましくない信号遷移がこの
電圧において又は越えてチップエネイブル線２６上に起
こるシステムでは、チップエネイブル線２６が、電源監
視回路を用いてハイに保持される必要がある。代わり
に、電力上昇の後又は低電圧状態のどちらかにおいて、
ＶCCが２．４ボルトを越える場合は如何なる時でも、少
なくともプリチャージ期間（ｔPC）に間内にチップエネ
イブル線２６がハイになる（入力ハイ電圧ＶIHを越え
る）まで、リード動作もライト動作も起こらない。チッ
プエネイブル線２６がロウになると、アクセスが開始さ
れる。
【００２５】ライト保護 メモリデバイス４０は、ソフトウェアのデータ保護に関
するＪＥＤＥＣ２１ーＣ規格の拡張したもの（superse
t）を使用する。この規格は、ソフトウェア制御によっ
て保護にされるべきである叉は非保護にされるべきであ
るメモリアレイ１２の全体を考慮している。電力が上昇
すると、メモリアレイ１２全体が、ＪＥＤＥＣ２１ーＣ
規格に従ってライト保護にされる。望まれるのであれ
ば、メモリアレイ１２全体が、以下の表１に示されるＪ
ＥＤＥＣ２１ーＣディスエイブルシーケンスを実行する
ことによって、非保護にされることができる。この後
に、メモリアレイ１２全体は、以下の表１にも示される
ＪＥＤＥＣ２１ーＣエネイブルシーケンスを実行するこ
とによって、再びライト保護にされることができる。こ
れら２つのシーケンスが実行される時は何時でもそれぞ
れの動作が実行されて、アドレス（および対応するモー
ド）のこれらシーケンスが、メモリデバイス４０に対し
てライト保護をエネイブルあるいはディスエイブルにす
ることを意図して専ら実行されることを確実にするため
に、注意が払われるべきである。
【００２６】
【表１】 表１．ＪＥＤＥＣ２１−Ｃライト保護 エネイブル／デ
ィスエイブル。
【００２７】加えて図４および図５を参照すると、図２
に示されるテスト回路構成部分３７の典型的な実施例が
より詳細に図示される。テスト回路構成部分３７は、上
記ＪＥＤＥＣ２１−Ｃディスエイブルシーケンスの拡張
を利用することによって集積回路の内部テストモードを
引き起こし又は制御動作特性を制御するために本発明の
システム及び方法を実施するために役立つ。
【００２８】テスト回路構成部分３７は、アドレスバス
１８（Ａ0ー7、13、14）及びアドレスバス２０（Ａ8ー12）
に結合され、その上に受けたアドレス信号を格納するた
めのアドレスバッファ４１が内蔵される。アドレスバッ
ファ４１の出力は、アドレスバッファ４１から順次に出
力されるアドレスとの比較のための所定のアドレスシー
ケンスを含む論理ブロック４３からの入力も受けるアド
レス比較回路４２に入力として供給される。図示の実施
例では、論理ブロック４３に格納されたアドレス値が１
つ以上の８個目の追加アドレスを加えたＪＥＤＥＣ標準
ディスエイブルシーケンスに対応して、追加のアドレス
の各々は引き起こされるべき動作状態又はテストモード
に対応することが可能である。
【００２９】アドレス比較回路４２は、７個のＪＥＤＥ
Ｃディスエイブルシーケンスのアドレスに対応して、複
数の比較ブロック４４1〜４４9を含み、またこの典型的
な実施例では、２個の可能な８番目のアドレス（０４０
３Ｈｅｘ、０４０ＣＨｅｘ）を含む。比較ブロック４４
1〜４４9は、アドレスバッファ４１および論理ブロック
４３の出力に結合されて、また比較ブロック４４1〜４
４7は、ディスエイブルシーケンスのためにＪＥＤＥＣ
標準によって必要とされる「リード」動作を示す入力を
受けるように結合される。
【００３０】各々の比較回路４４1〜４４9の出力は、シ
ーケンスラッチ４５の入力に結合される。シーケンスラ
ッチ４５は、同様に複数のラッチ４６1から４６9まで
と、示されるようにラッチ４６1〜４６9の入力および出
力をカスケード結合するある数のＡＮＤゲート４７とを
含む。ラッチ４６8〜４６9の出力は、テストモードラッ
チ４８の入力に結合される。ラッチ４６1〜４６9、テス
トモードラッチ４８は全て、後で詳述するように、アク
ティブロウのパワー・オン・リセット信号を受けラッチ
をクリアする。
【００３１】テストモードラッチ４８は、それぞれテス
トモード１信号又はテストモード２信号に対応して、信
号線３８1及び３８2上に出力信号を提供する一対の個々
のラッチ４９1および４９2を含む。図示の実施例では、
アドレス０４０３Ｈｅｘが後に続くＪＥＤＥＣ標準ディ
スエイブルシーケンスが検出される場合、テストモード
１が実行されて、一方、アドレス０４０ＣＨｅｘが後に
続くＪＥＤＥＣ標準ディスエイブルシーケンスが検出さ
れる場合、テストモード２が実行される。
【００３２】加えて図６を参照すると、集積回路を動作
の制御を提供し叉はその内部テストモードを制御するた
めに本発明のシステム及び方法を実現するための代表的
プロセスフロー５０が示される。前に説明したように、
電力が上昇されると、集積回路１０は、メモリ全体がラ
イト保護モードにあってまた以前に実施されたあらゆる
特別の動作又はテストの機能がリセットされるステップ
５２に示されるようにリセット状態に置かれる。その後
の集積回路１０へのいずれのアクセスは、７個のアドレ
スからなるＪＥＤＥＣ２１−Ｃシーケンスが何時でも起
きる可能性があるので、ステップ５４において監視され
る。一部分のシーケンスのみが検出される場合、或はア
クセスモードが正しくない場合、即ち、「リード」でな
く「ライト」の場合（先の表１参照）、シーケンスは無
効と判断されて、集積回路１０はステップ５６に示され
たＪＥＤＥＣ２１−Ｃディスエイブルシーケンスを完了
しない。
【００３３】しかしながら、７個の指定アドレスが、示
されるように適切なシーケンスにおいてまた適切なモー
ドを用いて受け取られる場合、０４０３Ｈｅｘの８個目
のアドレスを追加することによって、本発明のシステム
及び方法が開始される。ステップ５６の直後に引く続く
８個目のアドレスが０４０３Ｈｅｘであれば、決定ステ
ップ５８において、テストモード１が引き起こされて、
例えば、集積回路１０のブートストラップされたノード
上の電圧が、ステップ６０におけるデバイスのバーンイ
ンのために制限されて、そしてプロセス５０はステップ
５４においてアドレスシーケンスの監視を行うために戻
る。一方では、８個目のアドレスが０４０３Ｈｅｘでな
く０４０ＣＨｅｘである場合、決定ステップ６２におい
て、テストモード２が引き起こされて、例えば、ステッ
プ５４に戻ることが引き続くステップ６４において、パ
ワー検出論理が、集積回路１０の待機（スタンバイ）電
流をその漏れ（リーク）成分まで減少させるようディス
エイブル（動作不可）とされる。８個目のアドレスが、
０４０３Ｈｅｘでも０４０ＣＨｅｘでもない場合、プロ
セス５０はステップ５４に戻り、再びアドレスシーケン
スの監視を行う。
【００３４】具体的には、ステップ６０又はステップ６
４に示される代表的な動作の制御・テストモードを引き
起こすために、追加の８個目のアドレスが上述の及び次
の表２に示すようなアドレス、叉は他の任意の所定アド
レス、若しくはアドレス及びモードの組合せを含む。
【００３５】
【表２】 表２．拡張されたテスト・制御モードのシーケンス。
【００３６】特定の強誘電体メモリデバイスとの関連
で、本発明の原理を以上に説明したが、先行する記述は
本発明を例に従ってなされ、また本発明の範囲に制限を
与えるものとしてなされたものではないことがはっきり
と理解されるべきである。本発明の原理は、とりわけ、
何れの形態の集積回路デバイスにも一般に適用可能であ
り、特にＪＥＤＥＣ２１−Ｃ規格に従うデバイスにも適
用される。特に、先行する開示の教示は、当業者に対し
て、他の修正を示唆する。このような修正は、それ自体
は既知である他の特徴、または、既にここで記述した特
徴に加えて又は代わりに使用されることができる他の特
徴を伴ってもよい。特許請求の範囲は、特徴の特有の組
合せに対してこの応用において作成されたが、ここでの
開示の範囲は、任意の新規な特徴、叉は明確に或いは暗
黙に開示された任意の新規の特徴の組み合わせ、若しく
は、そのようなものが任意の請求項において現在のとこ
ろ請求される同じ発明に関連するか否か、そして本発明
によって突き合わされる同じ技術的な問題の全て叉はい
ずれかを軽減するか否かにかかわらず、関連技術分野に
おける当業者に明らかであるその特徴の任意の修正若し
くは一般化、を含んでいる。この結果として、本出願人
は、本願の手続中においてそのような特徴及び／又はそ
のような特徴の組合せに対して新しい請求項を作成する
権利、叉はこれから派生する更なる出願に関し権利を留
保する。
【図面の簡単な説明】
【図１】 図１は、本発明の内部テストモードを制御す
るためのシステム及び方法の可能な応用および実現を図
示するために有用な、この例では３２Ｋ×８のＦＲＡＭ
−ＩＣにおける、機能的な不揮発性メモリ集積回路の例
示的なブロック図である。
【図２】 図２は、パッケージ化された、つまりカプセ
ル化された（encapsulated）集積回路メモリデバイスを
提供するために、本発明に従うテスト回路と共に集積さ
れた図１の機能的な集積回路を図示する高位のレベルの
ブロック図である。
【図３】 図３は、集積回路メモリデバイスの様々な制
御ピン、アドレスピンおよび入力／出力（Ｉ／Ｏ）ピン
を詳細に図示する図２の集積回路メモリデバイスの対応
するピン配置図である。
【図４】 図４は、１以上の動作制御又はテストモード
への動作のエントリを決定するためにアドレスバス上に
現れるアドレスの所定シーケンスを比較するための図２
に示されたテスト回路構成部分の詳細な論理ブロック図
である。
【図５】 図５は、１以上の動作制御又はテストモード
への動作のエントリを決定するためにアドレスバス上に
現れるアドレスの所定シーケンスを比較するための図２
に示されたテスト回路構成部分の詳細な論理ブロック図
である。
【図６】 図６は、様々な内部動作制御又はテストモー
ドへの集積回路のエントリを選択的に可能化するため
に、追加の２本の内の一方、所定の８番目のアドレスが
後に続く初期の７ステップ標準ＪＥＤＥＣ２１−Ｃライ
トディスエイブル・シーケンスを含む本発明のシステム
および方法を実現するための一技術を図示する代表的な
論理フローチャートである。
【符号の説明】
１０…機能的な不揮発性メモリ集積回路、１２…メモリ
アレイ、１８…アドレスバス（Ａ0-7，Ａ13-14）、２０
…アドレスバス（Ａ8-12）、１４…行デコーダ、１６…
列デコーダ、２２、２４…アドレスラッチ、２６…チッ
プエネイブル線「ＣＥ」、２８…制御論理回路、３０…
ライト・エネイブル線「ＷＥ」、３２…出力エネイブル
線「ＯＥ」、３６…入力／出力（Ｉ／Ｏ）ラッチ、３４
…入出力バス「Ｉ／Ｏ0-7」、３７…テスト回路構成部
分、４０…メモリデバイス、３８1、３８2…テストモー
ド１信号、テストモード２信号、３８…供給電圧入力、
４１…アドレスバッファ、４３…論理ブロック４３、４
２…アドレス比較回路、４４1〜４４9…比較ブロック、
４７…ＡＮＤゲート、４６8〜４６9…ラッチ、４８…テ
ストモードラッチ、４９1、４９2…ラッチ、
フロントページの続き (56)参考文献 特開 平７−29396（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G11C 11/22 G11C 16/06 G01R 31/28

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力として外部アドレスバスを有する行
    アドレスラッチおよび列アドレスラッチのそれぞれに保
    持されるアドレスに応答して、行デコーダおよび列デコ
    ーダによってアクセス可能なデータを格納するメモリア
    レイと、 外部の入力／出力バスと前記メモリアレイとの間に双方
    向に結合され、前記メモリアレイから読み出されるべき
    叉は前記メモリアレイに書き込まれるべき前記データを
    格納するための入力／出力ラッチと、 外部供給される制御信号に応答して、前記入力／出力ラ
    ッチを効力があるように制御する論理ブロックと、 前記アドレスバスに結合され、前記アドレスバス上に置
    かれる所定のアドレスシーケンスに従って、前記メモリ
    アレイの所定の動作特性を選択的にエネイブル化および
    ディスエイブル化するテスト回路と、 を備え、 前記アドレスシーケンスは、ＪＥＤＥＣ２１−Ｃディス
    エイブルシーケンスを含む、メモリデバイス。
  2. 【請求項２】 前記アドレスシーケンスは、前記ＪＥＤ
    ＥＣ２１−Ｃディスエイブルシーケンスに直ちに継続す
    る少なくとも１つの選択された追加アドレスを更に備
    え、前記選択された追加アドレスは前記メモリデバイス
    の前記所定の動作特性の内の第１の特性に対応する、請
    求項１に記載のメモリデバイス。
  3. 【請求項３】 前記アドレスシーケンスは、前記ＪＥＤ
    ＥＣ２１−Ｃディスエイブルシーケンスに直ちに継続す
    る選択された別の追加アドレスを更に備え、前記別の選
    択された追加アドレスは前記メモリデバイスの前記所定
    の動作特性のもう１つの特性に応答する、請求項１に記
    載のメモリデバイス。
  4. 【請求項４】 集積回路メモリデバイスの動作特性を制
    御する方法であって、 前記集積回路メモリデバイスの外部アドレスバスおよび
    制御入力に対して、ＪＥＤＥＣ２１−Ｃ標準ライト保護
    ディスエイブルシーケンスを実行するステップと、 前記外部アドレスバスに対する前記ＪＥＤＥＣ２１−Ｃ
    標準ライト保護ディスエイブルシーケンスに少なくとも
    １つの所定の追加アドレスを付加するステップと、 前記少なくとも１つの所定の追加アドレスに対応して、
    前記集積回路メモリデバイス前記動作特性の内の特定の
    １つを引き起こすステップと、 を備える方法。
  5. 【請求項５】 前記少なくとも１つの所定の追加アドレ
    スの内の別のアドレスに対応して、前記集積回路メモリ
    デバイスの前記動作特性の内のもう１つの特定の特性を
    代わりに引き起こすステップを更に備える、請求項４に
    記載の方法。
  6. 【請求項６】 前記ＪＥＤＥＣ２１−Ｃ標準ライト保護
    ディスエイブルシーケンスのために前記外部アドレスバ
    スを監視するステップを更に備える、請求項４に記載の
    方法。
  7. 【請求項７】 前記少なくとも１つの所定の追加アドレ
    スに対応して前記集積回路メモリデバイスの前記動作特
    性の内の特定の１つを引き起こす前記ステップは、前記
    メモリデバイスのブートストラップされたノード上の電
    圧を制限するステップを備える、請求項４に記載の方
    法。
  8. 【請求項８】 前記少なくとも１つの所定の追加アドレ
    スの内の別のアドレスに対応して前記集積回路メモリデ
    バイスの前記動作特性の内のもう１つの特定の特性を代
    わりに引き起こす前記ステップは、前記メモリデバイス
    内のパワー検出論理をディスエイブル化するステップを
    備える、請求項５に記載の方法。
  9. 【請求項９】 集積回路デバイスの動作特性を制御する
    方法であって、 前記集積回路デバイスの外部アドレスバスに特定のアド
    レスシーケンスを提供するステップと、 前記外部アドレスバスに対する前記特定のアドレスシー
    ケンスに、少なくとも１つの所定の追加アドレスを付加
    するステップと、 前記少なくとも１つの所定の追加アドレスに対応して、
    前記集積回路デバイスの前記動作特性の内の第１の特定
    の特性を引き起こすステップと、 を備え、 前記提供するステップは、前記集積回路デバイスの前記
    外部アドレスバスおよび制御入力に対してＪＥＤＥＣ２
    １−Ｃ標準ライト保護ディスエイブルシーケンスを実行
    するステップにより行なわれる、方法。
  10. 【請求項１０】 集積回路デバイスの動作特性を制御す
    る方法であって、 前記集積回路デバイスの外部アドレスバスに特定のアド
    レスシーケンスを提供するステップと、 前記外部アドレスバスに対する前記特定のアドレスシー
    ケンスに、少なくとも１つの所定の追加アドレスを付加
    するステップと、 前記少なくとも１つの所定の追加アドレスに対応して、
    前記集積回路デバイスの前記動作特性の内の第１の特定
    の特性を引き起こすステップと、 を備え、 前記引き起こすステップは、前記集積回路デバイスのブ
    ートストラップされたノード上の電圧を制限するステッ
    プを有する、方法。
  11. 【請求項１１】 集積回路デバイスの動作特性を制御す
    る方法であって、 前記集積回路デバイスの外部アドレスバスに特定のアド
    レスシーケンスを提供するステップと、 前記外部アドレスバスに対する前記特定のアドレスシー
    ケンスに、少なくとも１つの所定の追加アドレスを付加
    するステップと、 前記少なくとも１つの所定の追加アドレスに対応して、
    前記集積回路デバイスの前記動作特性の内の第１の特定
    の特性を引き起こすステップと、 前記少なくとも１つの所定の追加アドレスの内の別のア
    ドレスに対応して、前記集積回路デバイスの前記動作特
    性の内の第２の特定の特性を代わりに引き起こすステッ
    プと、を備え、 前記少なくとも１つの所定の追加アドレスの内の別のア
    ドレスに対応して前記集積回路デバイスの前記動作特性
    の内の第２の特定の特性を代わりに引き起こす前記ステ
    ップは、前記集積回路デバイス内のパワー検出論理をデ
    ィスエイブル化するステップを有する、方法。
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