JP2976745B2 - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit

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JP2976745B2
JP2976745B2 JP5051881A JP5188193A JP2976745B2 JP 2976745 B2 JP2976745 B2 JP 2976745B2 JP 5051881 A JP5051881 A JP 5051881A JP 5188193 A JP5188193 A JP 5188193A JP 2976745 B2 JP2976745 B2 JP 2976745B2
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俊一 岩成
政志 縣
博仁 菊川
昭弘 澤田
久和 小谷
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は半導体集積回路、特に多
ビット構成メモリLSIにおける冗長回路の効率的使用
に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to an efficient use of a redundant circuit in a multi-bit memory LSI.

【0002】[0002]

【従来の技術】近年、ダイナミックRAM(以下DRA
Mと略す)は3年で4倍のペースで大容量化の道を進ん
できている。この大容量化により、DRAMは各世代間
で(例えば、1Mbitから4Mbit)チップの面積
が1.5倍ずつ増加している。このチップ面積の増加は
DRAMの生産現場における歩留りの向上に対してマイ
ナスの要因となっている。このDRAMの歩留りの向上
を実現する手段として従来から冗長回路を使用するとい
う技術が一般的に用いられている。しかしながら、冗長
回路を使用することによりチップサイズの増大を招き1
ウェハー当りのチップの取れ数が減少するため多数の冗
長回路をチップにのせることはできない。そこで冗長回
路をできるだけ効率良く使用する工夫が近年検討されて
来ている(参考文献、菊川他 ”次世代大容量DRAMに対
する高柔軟性冗長方式” 1992年電子情報通信学会秋季
大会講演論文集分冊5 P152)。
2. Description of the Related Art In recent years, dynamic RAM (hereinafter referred to as DRA)
(Abbreviated as M) has been on the path of increasing capacity at a rate of four times in three years. Due to this increase in capacity, the area of the chip has been increased by 1.5 times between generations (for example, 1 Mbit to 4 Mbit) of the DRAM. This increase in chip area is a negative factor for improving the yield at the DRAM production site. As a means for improving the yield of the DRAM, a technique of using a redundant circuit has been generally used. However, the use of the redundant circuit leads to an increase in chip size.
Since the number of chips per wafer is reduced, a large number of redundant circuits cannot be mounted on the chips. Therefore, in recent years, a method of using a redundant circuit as efficiently as possible has been studied in recent years (references, Kikukawa et al., "Highly Flexible Redundancy Scheme for Next-Generation Large-capacity DRAM", Proc. P152).

【0003】以下図面を参照しながら、従来の多ビット
構成メモリの冗長回路の一例について説明する。
An example of a conventional redundant circuit of a multi-bit memory will be described below with reference to the drawings.

【0004】図8は従来の冗長回路を使用した多ビット
構成のメモリの概略図を示すものである。本従来例は4
ビット構成のメモリである。図8において、1はI/O0の
メモリセルアレイ、2はI/O1のメモリセルアレイ、3はI/
O2のメモリセルアレイ、4はI/O3のメモリセルアレイで
ある。5はI/O0の冗長セルアレイ、6はI/O1の冗長セルア
レイ、7はI/O2の冗長セルアレイ、8はI/O3の冗長セルア
レイである。11はコラムプリデコーダ、12はコラムアド
レスバス、13はコラムプリデコード信号バス、14〜17は
コラムデコーダ、18〜21はコラムデコード信号、22〜29
はコラムアドレス用冗長ヒューズ回路、30〜37は冗長信
号線、38はI/O0の中間アンプ、39はI/O1の中間アンプ、
40はI/O2の中間アンプ、41はI/O3の中間アンプ、42〜45
は各I/Oにおけるメモリセルアレイから中間アンプまで
のデータ線対、46から49は各I/Oにおける中間アンプか
ら出力回路(不図示)までのデータ線対である。50〜89
はコラムスイッチ、91〜98は冗長セルアレイのコラムス
イッチである。191〜194は冗長コラムデコーダ、195〜1
98は冗長コラムデコード信号である。
FIG. 8 is a schematic diagram of a conventional multi-bit memory using a redundant circuit. This conventional example is 4
This is a bit configuration memory. 8, 1 is a memory cell array of I / O0, 2 is a memory cell array of I / O1, and 3 is an I / O1 memory cell array.
O2 memory cell array, 4 is an I / O3 memory cell array. 5 is a redundant cell array of I / O0, 6 is a redundant cell array of I / O1, 7 is a redundant cell array of I / O2, and 8 is a redundant cell array of I / O3. 11 is a column predecoder, 12 is a column address bus, 13 is a column predecode signal bus, 14 to 17 are column decoders, 18 to 21 are column decode signals, 22 to 29
Is a redundant fuse circuit for column address, 30 to 37 are redundant signal lines, 38 is an intermediate amplifier of I / O0, 39 is an intermediate amplifier of I / O1,
40 is an intermediate amplifier for I / O2, 41 is an intermediate amplifier for I / O3, 42 to 45
Is a data line pair from the memory cell array to the intermediate amplifier in each I / O, and 46 to 49 are data line pairs from the intermediate amplifier to the output circuit (not shown) in each I / O. 50-89
Is a column switch, and 91 to 98 are column switches of the redundant cell array. 191 to 194 are redundant column decoders, 195-1
98 is a redundant column decode signal.

【0005】図9は図8におけるメモリセルアレイ1〜4
の中身の概略図であり、図10は図8における冗長ヒュ
ーズ回路22〜29の具体的な回路図である。図9におい
て、101〜105はワード線、106はメモリセル、107〜111
はセンスアンプ、112はメモリセルアレイから中間アン
プまでのデータ線対、113〜122はNMOSトランジスタ、12
3〜132はビット線、133〜137はコラムデコード信号線、
138〜142はコラムスイッチである。図10において、15
0は冗長ヒューズプリチャージ信号入力端子、151は第1
の電源、152、153はPMOSトランジスタ、154はインバー
タ、155は冗長検出信号出力端子、156〜161はアドレス
入力端子、162〜167はNMOSトランジスタ、168〜173はヒ
ューズ素子、174は内部ノードである。
FIG. 9 shows the memory cell arrays 1-4 shown in FIG.
10 is a specific circuit diagram of the redundant fuse circuits 22 to 29 in FIG. 9, 101 to 105 are word lines, 106 is a memory cell, 107 to 111
Is a sense amplifier, 112 is a data line pair from the memory cell array to the intermediate amplifier, 113 to 122 are NMOS transistors, 12
3 to 132 are bit lines, 133 to 137 are column decode signal lines,
138 to 142 are column switches. In FIG. 10, 15
0 is the redundant fuse precharge signal input terminal, 151 is the first
, 152 and 153 are PMOS transistors, 154 is an inverter, 155 is a redundancy detection signal output terminal, 156 to 161 are address input terminals, 162 to 167 are NMOS transistors, 168 to 173 are fuse elements, and 174 is an internal node. .

【0006】以上のように構成された従来の多ビット構
成のメモリについて、以下その動作を説明する。図8に
おいて、まずメモリセルアレイ1〜4が活性化され、メモ
リセルからデータが読みだされ増幅される。増幅された
データは各I/Oにおいてコラムスイッチ50〜89を介して
データ線対42〜45に読みだされ、中間アンプ38〜41でさ
らに増幅された後、データ線対46〜49を通って出力回路
に転送されていく。ここでコラムスイッチ50〜89は各I/
Oにおいてコラムデコーダ14〜17により駆動されるコラ
ムデコード信号18〜21によりその中から1つずつ選択さ
れる。コラムスイッチには図9に示すようにそれぞれビ
ット線が接続されており、選択されたコラムアドレスの
ビット線のデータがデータ線対に読みだされるようにな
っている。コラムアドレスによる選択は図8に示すよう
に、コラムアドレスバス12を介して入力されたコラムア
ドレスをプリデコード回路11でプリデコードし、その出
力信号をコラムプリデコード信号バス13を介してコラム
デコーダ14〜17に伝送することによって行われている。
The operation of the conventional multi-bit memory configured as described above will be described below. In FIG. 8, first, the memory cell arrays 1 to 4 are activated, and data is read from the memory cells and amplified. The amplified data is read out to the data line pairs 42 to 45 via the column switches 50 to 89 in each I / O, further amplified by the intermediate amplifiers 38 to 41, and then passed through the data line pairs 46 to 49. It is transferred to the output circuit. Here, column switches 50 to 89 are
At O, one of them is selected by a column decode signal 18-21 driven by a column decoder 14-17. As shown in FIG. 9, bit lines are respectively connected to the column switches, and data of the bit line of the selected column address is read out to the data line pair. As shown in FIG. 8, selection by a column address is performed by predecoding a column address input via a column address bus 12 by a predecode circuit 11 and outputting an output signal via a column predecode signal bus 13 to a column decoder 14. This is done by transmitting to ~ 17.

【0007】一方、入力されたアドレスが冗長救済を行
っているアドレスの場合には冗長ヒューズ22〜29のうち
何れかで冗長アドレスであることを判定し冗長信号線30
〜37のうち何れかの信号線に冗長アドレス検知信号を出
力する。今、仮に冗長信号線30に冗長アドレス検知信号
が出力されたとすると、これはI/O0用の冗長アドレス検
知信号であるからI/O0の冗長コラムデコーダ191が動作
して冗長コラムデコード信号195を出力し、冗長コラム
スイッチ91もしくは92を開けて冗長セルアレイ5からデ
ータ線対42にデータを読みだす。かつ冗長信号線30に冗
長アドレス検知信号が出力されるとコラムデコーダ14の
動作はとめられ、メモリセルアレイ1からデータを読み
だすことをやめてデータ線対42上でデータがぶつかって
誤動作しないようにする。この時、他のI/O1〜3は通常
の動作をしている。以上の動作を示したのが図11のタ
イミングチャートである。また、冗長ヒューズ22〜29は
図10に示すような冗長アドレス判定のための回路であ
り、アドレス入力端子156〜161がそれぞれ奇数、偶数で
対になって相補のアドレスを入力する様な構成になって
いる。入力されたアドレスがヒューズ素子168〜173にプ
ログラムされたアドレスと一致すると(ヒューズが切断
されていてノード174の電荷がグランドに引き抜かれな
い状態)この回路の出力は『ハイレベル』を出力し、こ
れが冗長アドレスであることを示す冗長アドレス検知信
号となる。
On the other hand, if the input address is an address for which redundancy relief is being performed, one of the redundant fuses 22 to 29 determines that the address is a redundant address, and a redundant signal line 30 is provided.
The redundant address detection signal is output to any one of the signal lines of. Now, suppose that a redundant address detection signal is output to the redundant signal line 30. Since this is a redundant address detection signal for I / O0, the redundant column decoder 191 of I / O0 operates to generate the redundant column decode signal 195. Then, the data is read from the redundant cell array 5 to the data line pair 42 by opening the redundant column switch 91 or 92. When the redundant address detection signal is output to the redundant signal line 30, the operation of the column decoder 14 is stopped to stop reading data from the memory cell array 1 and prevent data from colliding on the data line pair 42 to prevent malfunction. . At this time, the other I / Os 1 to 3 are operating normally. The above operation is shown in the timing chart of FIG. The redundant fuses 22 to 29 are circuits for judging a redundant address as shown in FIG. 10, and the address input terminals 156 to 161 are configured such that odd and even numbers are paired to input complementary addresses. Has become. When the input address matches the address programmed in the fuse elements 168 to 173 (in a state where the fuse is blown and the electric charge of the node 174 is not drawn to the ground), the output of this circuit outputs “high level”, This becomes a redundant address detection signal indicating that this is a redundant address.

【0008】通常、多ビット構成のメモリはビット幅を
広げる分、コラムのアドレスを縮退させており、本従来
例は4ビット構成なので1ビット構成のチップに比べると
コラムアドレスの下位2ビットが縮退されている。縮退
された下位2ビットで分割されているブロックが即ちI/O
の0〜3に相当し、図8に示すようにI/Oごとにメモリセ
ルアレイが分離されている。このような構成のメモリに
おいては各I/Oを区別するための信号(例えばアドレス
など)がチップの外部から与えられることがないため、
冗長セルアレイはI/Oごとに備えることが必要になる。
また冗長の救済効率を上げるために冗長のヒューズに関
しては各I/Oごとに独立に冗長救済を行なう方が望まし
いが、そのためには冗長ヒューズ回路が単なる冗長アド
レス判定の機能しか有していないために図8に示すよう
に冗長ヒューズ回路をI/Oごとに備えなければならな
い。
Usually, in a multi-bit memory, a column address is degenerated by an amount corresponding to an increase in bit width. Since the conventional example has a 4-bit configuration, lower two bits of a column address are degenerated compared to a 1-bit chip. Have been. Blocks divided by degenerated lower 2 bits are I / O
The memory cell arrays are separated for each I / O as shown in FIG. In a memory having such a configuration, a signal (for example, an address) for distinguishing each I / O is not given from outside the chip.
A redundant cell array must be provided for each I / O.
In order to increase the redundancy rescue efficiency, it is desirable to perform redundancy rescue independently for each I / O with respect to the redundant fuse. However, since the redundant fuse circuit has only the function of determining the redundancy address, As shown in FIG. 8, a redundant fuse circuit must be provided for each I / O.

【0009】従って図8に示すような従来の多ビット構
成のメモリでは各I/Oごとに冗長回路を設ける必要があ
るためI/Oが増加するにしたがって、冗長回路の占める
面積が大きくなりチップサイズが大きくなってしまう。
冗長回路、特に冗長ヒューズ回路は大面積を必要とする
ので冗長回路が増えるのは非常に大きな問題である。チ
ップ面積が大きくなるということにより、1ウェハーあ
たりのチップの取れ数が減少し結果的に歩留りを低下さ
せ、せっかく冗長回路を備えていても効果がなくなると
いう問題点が生ずる。
Therefore, in the conventional multi-bit memory as shown in FIG. 8, it is necessary to provide a redundant circuit for each I / O. Therefore, as the number of I / Os increases, the area occupied by the redundant circuits increases, and The size increases.
Since a redundant circuit, particularly a redundant fuse circuit, requires a large area, increasing the number of redundant circuits is a very serious problem. Increasing the chip area causes a problem that the number of chips per wafer decreases, resulting in a decrease in the yield, and the effect is lost even if a redundant circuit is provided.

【0010】[0010]

【発明が解決しようとする課題】上記のような構成で
は、冗長ヒューズ回路に単なる冗長アドレス判定の機能
しか持たせていないために、多ビット構成のメモリにお
いて冗長ヒューズ回路や冗長メモリセルなどの個数が大
量に必要になるため、冗長回路の占める面積が大きくな
りチップサイズが大きくなってしまうという問題点を有
していた。
In the above configuration, since the redundant fuse circuit has only a function of determining a redundant address, the number of redundant fuse circuits and redundant memory cells in a multi-bit memory is reduced. However, there is a problem that the area occupied by the redundant circuit becomes large and the chip size becomes large because a large amount of the circuit is required.

【0011】本発明は上記問題点に鑑み、多ビット構成
のメモリにおいて冗長回路の数を増加させずに救済効率
を高める半導体集積回路を提供するものである。
SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and provides a semiconductor integrated circuit which increases the relieving efficiency without increasing the number of redundant circuits in a memory having a multi-bit configuration.

【0012】[0012]

【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体集積回路は、冗長救済アドレスを判
定する回路と、前記冗長アドレス判定時にあらかじめ
記憶している情報を出力する付加情報記憶回路とを含む
冗長ヒューズ回路を備えたものである。
The semiconductor integrated circuit of the present invention to solve the above problems SUMMARY OF THE INVENTION additionally outputs a circuit for determining a redundancy repair address, the information stored in advance at the time of determination of the redundant address And a redundant fuse circuit including an information storage circuit.

【0013】[0013]

【作用】本発明は上記した構成によって、従来の多ビッ
ト構成のチップとは異なり、アドレスが縮退されている
ブロックごとに冗長回路を有する必要がなくなり、冗長
回路を非常に効率良く使用できるため、冗長ヒューズ回
路や冗長メモリセルなどの個数が大量に必要になること
はなく、冗長回路の占める面積も大きくならずにチップ
サイズを小さく抑えることができる。従って冗長回路を
効率良く使用するのとチップサイズが小さくなるのとで
歩留りの向上を図ることができる。
According to the present invention, unlike the conventional multi-bit chip, the present invention eliminates the necessity of having a redundant circuit for each block whose address is degenerated, and can use the redundant circuit very efficiently. A large number of redundant fuse circuits and redundant memory cells are not required, and the chip size can be reduced without increasing the area occupied by the redundant circuit. Therefore, the yield can be improved because the redundant circuit is used efficiently and the chip size is reduced.

【0014】[0014]

【実施例】【Example】

(実施例1)以下本発明の一実施例の冗長ヒューズ回路
について、図面を参照しながら説明する。図1は本発明
の実施例1における冗長ヒューズ回路の回路図を示すも
のである。
(Embodiment 1) A redundant fuse circuit according to an embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram of a redundant fuse circuit according to the first embodiment of the present invention.

【0015】図1において、200は第1の電源、201〜206
はアドレス入力端子、207〜212、229、230、240、241は
NMOSトランジスタ、213〜218、231、232はヒューズ素
子、219〜224、242、243はPMOSトランジスタ、225〜22
8、239はインバータ、233は冗長ヒューズプリチャージ
信号入力端子、234は冗長検出信号出力端子、235は冗長
検出信号234の出力をうけて記憶している特定の情報を
出力させる付加情報記憶部、236、237は付加情報記憶部
235の出力端子、238は内部ノードである。
In FIG. 1, reference numeral 200 denotes a first power source;
Is the address input terminal, 207-212, 229, 230, 240, 241 are
NMOS transistors, 213 to 218, 231, 232 are fuse elements, 219 to 224, 242, 243 are PMOS transistors, 225 to 22
8, 239 are inverters, 233 is a redundant fuse precharge signal input terminal, 234 is a redundant detection signal output terminal, 235 is an additional information storage unit that outputs specific information stored in response to the output of the redundant detection signal 234, 236 and 237 are additional information storage units
235 is an output terminal, and 238 is an internal node.

【0016】本実施例の冗長ヒューズ回路は図10に示
す従来のヒューズ回路に付加情報記憶部235を付加した
構成になっている。本実施例においてはアドレス入力端
子201〜206から入力されたアドレスがヒューズ素子213
〜218にプログラムされたアドレスと一致すると(ヒュ
ーズが切断されていてノード244の電荷がグランドに引
き抜かれない状態)この回路の出力234は『ハイレベ
ル』を出力し、これが入力されたアドレスが冗長アドレ
スであることを示す冗長アドレス検出信号となってい
る。ここまでは従来の冗長ヒューズ回路とまったく変わ
らないが、付加情報記憶部235が冗長検出信号234の出力
をうけて記憶している特定の情報を出力させる機能を有
することから、冗長ヒューズ回路が単なる冗長アドレス
判定のためのみに動作せずに判定した結果を用いて何ら
かの動作を行なうことができる。例えば従来例のところ
で述べたような4ビット構成のメモリにこれを応用した
場合、付加情報記憶部に縮退されている下位2ビットの
コラムアドレス(I/O0〜3の区別を行なうためのアドレ
スであるがどこからも入力されない)を記憶させること
ができるため、入力された上位のアドレスで下位2ビッ
トのコラムアドレスを発生させることが可能になり、I/
O0〜3の区別を行なうことが可能になる。
The redundant fuse circuit of this embodiment has a configuration in which an additional information storage unit 235 is added to the conventional fuse circuit shown in FIG. In this embodiment, the address input from the address input terminals 201 to 206 is
If the address matches the address programmed to ~ 218 (the fuse is blown and the charge at node 244 is not pulled to ground), the output 234 of this circuit outputs "high level", and the address to which this is input is redundant. This is a redundant address detection signal indicating that the address is an address. Up to this point, there is no difference from the conventional redundant fuse circuit, but since the additional information storage unit 235 has a function of receiving the output of the redundant detection signal 234 and outputting the stored specific information, the redundant fuse circuit is simply Some operation can be performed using the result of the judgment without operating only for the redundant address judgment. For example, when this is applied to a memory of a 4-bit configuration as described in the conventional example, the lower 2 bits of the column address (address for discriminating I / O 0 to 3) compressed in the additional information storage unit are used. (But not input from anywhere)), it is possible to generate a lower 2 bit column address with the input upper address,
O0-3 can be distinguished.

【0017】なお、本実施例においては付加情報記憶部
に縮退されたコラムアドレスを記憶させているが、動作
モードの設定信号であるとか動作タイミングを変更させ
る信号などとか、さまざまな情報を記憶させることがで
きる。
In this embodiment, the degenerated column address is stored in the additional information storage unit. However, various information such as an operation mode setting signal and a signal for changing the operation timing is stored. be able to.

【0018】また付加情報記憶部の出力は冗長検出信号
が出力されている時のみに出力し、それ以外の時はハイ
インピーダンスになる構成になっているが、回路形式は
この形にとらわれることはなく、出力もハイインピーダ
ンスにならない回路であっても構わない。本実施例では
付加情報記憶部の構成もヒューズ素子になっているが、
例えばSRAMなどの記憶素子であればどのようなものであ
っても構わない。
The output of the additional information storage section is output only when the redundancy detection signal is being output, and becomes a high impedance at other times. However, the circuit type is not limited to this form. Alternatively, a circuit whose output does not become high impedance may be used. In this embodiment, the configuration of the additional information storage unit is also a fuse element.
For example, any storage element such as an SRAM may be used.

【0019】(実施例2)以下本発明の第2の実施例に
ついて図面を参照しながら説明する。
(Embodiment 2) A second embodiment of the present invention will be described below with reference to the drawings.

【0020】図2は本発明の第2の実施例を示す4ビッ
ト構成メモリの概略図である。図2において、251はI/O
0のメモリセルアレイ、252はI/O1のメモリセルアレイ、
253はI/O2のメモリセルアレイ、254はI/O3のメモリセル
アレイである。255はI/O0〜I/O3共通の冗長セルアレイ
である。282はコラムプリデコーダ、281はコラムアドレ
スバス、283はコラムプリデコード信号バス、256〜259
はコラムデコーダ、260〜263はコラムデコード信号、27
6〜279は実施例1で述べた付加情報記憶部を有する冗長
ヒューズ回路を用いたコラムアドレス用冗長ヒューズ回
路、284〜287は冗長信号線、268はI/O0の中間アンプ、2
69はI/O1の中間アンプ、270はI/O2の中間アンプ、271は
I/O3の中間アンプ、264〜267は各I/Oにおけるメモリセ
ルアレイから中間アンプまでのデータ線対、272〜275は
各I/Oにおける中間アンプから出力回路(不図示)まで
のデータ線対である。300〜339はコラムスイッチ、295
は冗長セルアレイから中間アンプ268〜271までのデータ
線対、296〜299は冗長セルアレイのコラムスイッチであ
る。289、290は冗長ヒューズ回路276〜279の付加情報部
の出力(I/O0〜I/O3のデコードを行なう縮退されたアド
レス)、280は付加情報部の出力289、290をデコードし
てI/O0〜I/O3の判定を行なうI/O判定回路、291〜294はI
/O判定回路280の出力信号(I/O0〜I/O3のどのI/Oが冗長
救済を行なうかを示す)、340は冗長コラムデコーダ、3
41は冗長コラムデコード信号である。
FIG. 2 is a schematic diagram of a 4-bit memory according to a second embodiment of the present invention. In FIG. 2, 251 is an I / O
0 memory cell array, 252 I / O1 memory cell array,
253 is an I / O2 memory cell array, and 254 is an I / O3 memory cell array. Reference numeral 255 denotes a redundant cell array common to I / O0 to I / O3. 282 is a column predecoder, 281 is a column address bus, 283 is a column predecode signal bus, 256 to 259
Is a column decoder, 260 to 263 are column decode signals, 27
6 to 279 are column address redundant fuse circuits using the redundant fuse circuit having the additional information storage unit described in the first embodiment; 284 to 287 are redundant signal lines; 268 is an intermediate amplifier of I / O0;
69 is the I / O1 intermediate amplifier, 270 is the I / O2 intermediate amplifier, and 271 is
I / O3 intermediate amplifier, 264-267 are data line pairs from the memory cell array to the intermediate amplifier in each I / O, 272-275 are data line pairs from the intermediate amplifier to the output circuit (not shown) in each I / O It is. 300 to 339 are column switches, 295
Is a data line pair from the redundant cell array to the intermediate amplifiers 268 to 271, and 296 to 299 are column switches of the redundant cell array. Outputs 289 and 290 of the additional information section of the redundant fuse circuits 276 to 279 (degenerated addresses for decoding I / O0 to I / O3), and 280 decodes the outputs 289 and 290 of the additional information section to obtain I / O I / O determination circuit for determining O0 to I / O3, 291 to 294
An output signal of the / O determination circuit 280 (indicating which I / O of I / O0 to I / O3 performs redundancy relief), 340 is a redundant column decoder,
41 is a redundant column decode signal.

【0021】以上のように構成された本実施例における
4ビット構成のメモリについて、以下その動作を説明す
る。図2におけるメモリセルアレイ251〜254内は従来例
における図9と同様であるのでメモリセルアレイ内の説
明は省略する。図2において、まずメモリセルアレイ25
1〜254が活性化され、メモリセルからデータが読みださ
れ増幅される。増幅されたデータは各I/Oにおいてコラ
ムスイッチ300〜339を介してデータ線対264〜267に読み
だされ、中間アンプ268〜271でさらに増幅された後、デ
ータ線対272〜275を通って出力回路に転送されていく。
ここでコラムスイッチ300〜339は各I/Oにおいてコラム
デコーダ256〜259により駆動されるコラムデコード信号
260〜263によりその中から1つずつ選択される。コラム
スイッチには図9に示すようにそれぞれビット線が接続
されており、選択されたコラムアドレスのビット線のデ
ータがデータ線対に読みだされるようになっている。コ
ラムアドレスによる選択は図2に示すように、コラムア
ドレスバス281を介して入力されたコラムアドレスをプ
リデコード回路282でプリデコードし、その出力信号を
コラムプリデコード信号バス283を介してコラムデコー
ダ256〜259に伝送することによって行われている。
In the embodiment constructed as described above,
The operation of the 4-bit memory will be described below. Since the inside of the memory cell arrays 251 to 254 in FIG. 2 is the same as that in FIG. 9 in the conventional example, the description in the memory cell array is omitted. In FIG. 2, first, the memory cell array 25
1 to 254 are activated, data is read from the memory cell and amplified. The amplified data is read out to the data line pairs 264 to 267 via the column switches 300 to 339 at each I / O, further amplified by the intermediate amplifiers 268 to 271 and then passed through the data line pairs 272 to 275. It is transferred to the output circuit.
Here, column switches 300 to 339 are column decode signals driven by column decoders 256 to 259 in each I / O.
One of them is selected by 260-263. As shown in FIG. 9, bit lines are respectively connected to the column switches, and data of the bit line of the selected column address is read out to the data line pair. As shown in FIG. 2, selection by a column address is performed by predecoding a column address input via a column address bus 281 by a predecode circuit 282, and outputting an output signal of the column decoder 256 via a column predecode signal bus 283. This is done by transmitting to ~ 259.

【0022】一方、入力されたアドレスが冗長救済を行
っているアドレスの場合には冗長ヒューズ回路276〜279
のうち何れかで冗長アドレスであることを判定し冗長信
号線284〜287のうち何れかの信号線に冗長信号を出力す
る。今、仮に冗長ヒューズ回路276にプログラムされて
いる冗長救済アドレスが入力されたとすると冗長信号線
284に冗長アドレス検出信号が出力されることになる。
またさらに、この冗長ヒューズ回路276の付加情報記憶
部にはI/O0をデコードするためのアドレス(このメモリ
チップにとっては縮退しているアドレス)が記憶されて
いるとすると冗長信号線284に冗長アドレス検出信号が
出力された時、付加情報記憶部の出力289、290にはI/O0
をデコードするためのアドレスが出力される。次に付加
情報記憶部の出力289、290はI/O0〜I/O3の判定を行なう
I/O判定回路280でデコードされ、I/O0が冗長救済を行な
うI/Oであることを表すI/O判定回路280の出力信号291が
出力される。冗長信号線284に出力された冗長アドレス
検知信号は冗長コラムデコーダ340に入力され、冗長コ
ラムデコード信号341を出力させる。冗長コラムデコー
ド信号341は冗長コラムスイッチ296〜299の中から1つを
選択し、通常のメモリセルアレイと同時に活性化されて
いた冗長のメモリセルアレイからデータが冗長データ線
対295に読みだされ、中間アンプ268〜271の入力部まで
転送される。本実施例のメモリチップにおいては通常
時、冗長救済時ともメモリセルアレイのデータは常に中
間アンプ268〜271まで読みだされており、冗長救済時に
は冗長救済を行なうI/Oのみ冗長データ線対295のデータ
が中間アンプで増幅されて出力され、残りのI/Oの中間
アンプは通常の動作を行なう。即ち本実施例ではI/O0の
みが冗長救済されることになる。以上の動作を示したの
が図3のタイミングチャートである。
On the other hand, if the input address is an address performing redundancy relief, the redundancy fuse circuits 276 to 279 are provided.
And outputs a redundant signal to one of the redundant signal lines 284 to 287. Now, suppose that the redundancy repair address programmed in the redundancy fuse circuit 276 is input and the redundancy signal line
A redundant address detection signal is output to 284.
Furthermore, assuming that an address for decoding I / O0 (degenerated address for this memory chip) is stored in the additional information storage unit of the redundant fuse circuit 276, the redundant address is stored in the redundant signal line 284. When the detection signal is output, I / O0 is output to outputs 289 and 290 of the additional information storage unit.
Is output. Next, the outputs 289 and 290 of the additional information storage unit determine I / O0 to I / O3.
An output signal 291 of the I / O determination circuit 280 is decoded by the I / O determination circuit 280 and indicates that I / O0 is an I / O for performing redundancy repair. The redundant address detection signal output to the redundant signal line 284 is input to the redundant column decoder 340, and outputs the redundant column decode signal 341. The redundant column decode signal 341 selects one of the redundant column switches 296 to 299, and data is read out to the redundant data line pair 295 from the redundant memory cell array activated at the same time as the normal memory cell array, and The data is transferred to the input units of the amplifiers 268 to 271. In the memory chip of the present embodiment, the data of the memory cell array is always read out to the intermediate amplifiers 268 to 271 at the time of normal and redundant repairs. The data is amplified and output by the intermediate amplifier, and the intermediate amplifiers of the remaining I / O perform normal operations. That is, in this embodiment, only I / O0 is redundantly repaired. The above operation is shown in the timing chart of FIG.

【0023】(表1)に本実施例における冗長ヒューズ
回路276〜279の付加情報記憶部のプログラム例を示す。
(表1)を見れば明らかな様に付加情報記憶部の出力は
本例では2ビットであるから4つの状態を表すことが出
来、これでI/O0〜I/O3の区別をしている。
Table 1 shows a program example of the additional information storage section of the redundant fuse circuits 276 to 279 in this embodiment.
As is clear from Table 1, the output of the additional information storage unit is 2 bits in this example, so that it is possible to represent four states, thereby distinguishing I / O0 to I / O3. .

【0024】[0024]

【表1】 [Table 1]

【0025】図4に図2中のI/O判定回路280の具体的な
回路図を示す。図4において351〜357はインバータ回
路、358は4入力NOR回路、359〜362は3入力NAND回路、36
3は図2中の冗長ヒューズ回路276の冗長信号線284をI/O
判定回路に入力する端子、364は図2中の冗長ヒューズ
回路277の冗長信号線285をI/O判定回路に入力する端
子、365は図2中の冗長ヒューズ回路278の冗長信号線28
6をI/O判定回路に入力する端子、366は図2中の冗長ヒ
ューズ回路279の冗長信号線287をI/O判定回路に入力す
る端子、367は図2中の冗長ヒューズ回路276〜279の付
加情報記憶部の出力289をI/O判定回路に入力する端子、
368は図2中の冗長ヒューズ回路276〜279の付加情報記
憶部の出力290をI/O判定回路に入力する端子、369は図
2中のI/O判定回路280の出力信号291(I/O0が冗長救済
を行なうことを示す)の出力端子、370は図2中のI/O判
定回路280の出力信号292(I/O1が冗長救済を行なうこと
を示す)の出力端子、371は図2中のI/O判定回路280の
出力信号293(I/O2が冗長救済を行なうことを示す)の
出力端子、372は図2中のI/O判定回路280の出力信号294
(I/O3が冗長救済を行なうことを示す)の出力端子であ
る。
FIG. 4 is a specific circuit diagram of the I / O determination circuit 280 in FIG. 4, 351 to 357 are inverter circuits, 358 is a 4-input NOR circuit, 359 to 362 are 3-input NAND circuits, 36
3 is an I / O connection of the redundant signal line 284 of the redundant fuse circuit 276 in FIG.
A terminal for inputting to the determination circuit, 364 is a terminal for inputting the redundant signal line 285 of the redundant fuse circuit 277 in FIG. 2 to the I / O determination circuit, and 365 is a redundant signal line 28 for the redundant fuse circuit 278 in FIG.
6, 366 is a terminal for inputting the redundant signal line 287 of the redundant fuse circuit 279 in FIG. 2 to the I / O determination circuit, and 367 is a redundant fuse circuit 276 to 279 in FIG. Terminal for inputting the output 289 of the additional information storage unit of the I / O determination circuit,
Reference numeral 368 denotes a terminal for inputting the output 290 of the additional information storage unit of the redundant fuse circuits 276 to 279 in FIG. 2 to the I / O determination circuit, and reference numeral 369 denotes an output signal 291 (I / I / I) of the I / O determination circuit 280 in FIG. O0 indicates that redundancy relief is to be performed), 370 is an output terminal of the output signal 292 (indicating that I / O1 performs redundancy relief) of the I / O determination circuit 280 in FIG. 2 is an output terminal of the output signal 293 (indicating that I / O2 performs redundancy relief) of the I / O determination circuit 280, and 372 is an output signal 294 of the I / O determination circuit 280 in FIG.
(Indicating that I / O3 performs redundancy relief).

【0026】図4に示す回路の動作は以下の通りであ
る。即ち入力端子363〜366に入力される冗長信号線のど
れかに冗長アドレス検知信号が入力された時、このI/O
判定回路はアクティブになり、そうでない時は動作しな
い。本回路がアクティブの時は図2のところで説明した
ように動作して、(表1)に示すように出力を出す。本
回路を冗長アドレス検知信号で制御しているのは本回路
の出力が次に説明する中間アンプで冗長、非冗長の切り
替えの制御をしているためである。即ち本回路が常に動
作していると何れかのI/Oで必ず冗長データ線対のデー
タを増幅して出力してしまうことになるためである。
The operation of the circuit shown in FIG. 4 is as follows. That is, when a redundant address detection signal is input to any of the redundant signal lines input to the input terminals 363 to 366, this I / O
The decision circuit becomes active, otherwise it does not work. When this circuit is active, it operates as described with reference to FIG. 2 and outputs an output as shown in (Table 1). The reason why the present circuit is controlled by the redundant address detection signal is that the output of the present circuit controls switching between redundancy and non-redundancy by an intermediate amplifier described below. That is, if this circuit is always operating, the data of the redundant data line pair will always be amplified and output by any I / O.

【0027】図5に図2に示した中間アンプ268〜271の
具体的な回路図を示す。図5において381、382はインバ
ータ、383、384、389、390はNMOSトランジスタ、385〜3
88はPMOSトランジスタ、391はデータ増幅部、392は通常
のデータ線対の入力端子、393は冗長のデータ線対の入
力端子、394は中間アンプの出力端子、395は図2中のI/
O判定回路280の出力信号の入力端子である。
FIG. 5 shows a specific circuit diagram of the intermediate amplifiers 268 to 271 shown in FIG. In FIG. 5, 381 and 382 indicate inverters, 383, 384, 389 and 390 indicate NMOS transistors, and 385 to 3
88 is a PMOS transistor, 391 is a data amplifying unit, 392 is an input terminal of a normal data line pair, 393 is an input terminal of a redundant data line pair, 394 is an output terminal of an intermediate amplifier, and 395 is an I / O in FIG.
Input terminal of the output signal of the O determination circuit 280.

【0028】図5に示す回路の動作も大まかなところは
図2の説明のところでしてあるが、本回路の動作は図2
中のI/O判定回路280の出力信号で制御されており、この
信号が来ない場合(この中間アンプが属するI/Oには冗
長救済の必要がない時)には通常のデータ線対392のデ
ータを増幅して出力する。逆にI/O判定回路280の出力信
号が来た時には冗長のデータ線対のデータを増幅して出
力する。
The operation of the circuit shown in FIG. 5 is roughly described in FIG.
The signal is controlled by the output signal of the middle I / O determination circuit 280, and when this signal does not come (when there is no need for redundancy relief for the I / O to which this intermediate amplifier belongs), the normal data line pair 392 is used. Amplify and output the data. Conversely, when the output signal of the I / O determination circuit 280 comes, the data of the redundant data line pair is amplified and output.

【0029】本実施例に示す様に実施例1に示した付加
情報を記憶する部分を有する冗長ヒューズ回路を用いて
多ビット構成のメモリチップを構成すると非常に効率の
良い冗長回路が構成できる。即ち従来の冗長ヒューズ回
路を用いた構成では各I/O間の識別が不可能(アドレス
が縮退されているため)であったので、冗長ヒューズ回
路や冗長メモリセルアレイを各I/O間で共有して使うこ
とが出来なかった。したがって各I/Oは各々、自分のと
ころで必要な冗長ヒューズ回路や冗長メモリセルアレイ
を有していなければならなかった。ところが付加情報を
記憶する部分を有する冗長ヒューズ回路を用いることに
より、その付加情報として入力されるアドレスが冗長救
済されるべきI/Oの判別情報を記憶できる(縮退されて
いるアドレスを連想させることができる)ため、冗長ヒ
ューズ回路や冗長メモリセルアレイを各I/O間で共有し
て使うことが可能になり、非常に効率の良い冗長回路が
構成できるようになる。この効果を表にして示したのが
(表2)である。
As shown in this embodiment, when a multi-bit memory chip is formed using the redundant fuse circuit having the portion for storing the additional information shown in the first embodiment, a very efficient redundant circuit can be formed. That is, in the configuration using the conventional redundant fuse circuit, it is impossible to distinguish between the respective I / Os (because the address is degenerated), so the redundant fuse circuit and the redundant memory cell array are shared between the respective I / Os. And couldn't use it. Therefore, each I / O had to have a redundant fuse circuit and a redundant memory cell array necessary for itself. However, by using a redundant fuse circuit having a portion for storing additional information, an address input as the additional information can store I / O determination information to be redundantly rescued. Therefore, the redundant fuse circuit and the redundant memory cell array can be shared between the I / Os, and a very efficient redundant circuit can be configured. Table 2 shows this effect in a table.

【0030】[0030]

【表2】 [Table 2]

【0031】(表2)は従来例と本発明の間で、冗長ヒ
ューズのチップ全体のトータルの個数に対して各I/Oご
とにいくつの欠陥が救済できるかを示している。例えば
従来の16ビット構成のもので冗長のヒューズが16個ある
ものと本発明の同じものを比較すると、従来のものは各
I/Oごとに1つずつしか欠陥を救済できないのに対し、本
発明では1つのI/Oで最大16個の欠陥を救済することが可
能である。ただし、チップ全体で見ればヒューズの数が
16個しかないのでトータルで16個しか救済できない。こ
れは本発明が従来の冗長回路に比べて非常に効率の良い
冗長回路であるということであり、さらにこの本実施例
による回路はビット構成が多ビットになればなるほど効
果が大きいことが(表2)から明らかである。
Table 2 shows how many defects can be remedied for each I / O with respect to the total number of redundant fuse chips between the conventional example and the present invention. For example, comparing the conventional 16-bit configuration with 16 redundant fuses to the same one of the present invention,
While only one defect can be remedied for each I / O, the present invention can rescue a maximum of 16 defects with one I / O. However, if you look at the whole chip, the number of fuses is
Since there are only 16, only 16 can be rescued in total. This means that the present invention is a highly efficient redundant circuit as compared with the conventional redundant circuit, and the circuit according to the present embodiment is more effective as the number of bits increases. It is clear from 2).

【0032】なお本実施例ではアドレスを縮退するメモ
リの例として多ビット構成のメモリについて説明した
が、本発明は直並列変換回路、並直列変換回路付きのメ
モリの様な、他のアドレスを縮退するメモリにも同様に
適用することが可能である。
In this embodiment, a multi-bit memory is described as an example of a memory for compressing an address. However, the present invention degenerates another address such as a memory having a serial-parallel conversion circuit and a parallel-serial conversion circuit. The present invention can be similarly applied to a memory to be used.

【0033】(実施例3)以下本発明の第3の実施例に
ついて図面を参照しながら説明する。
(Embodiment 3) A third embodiment of the present invention will be described below with reference to the drawings.

【0034】図6は本発明の第3の実施例を示す4ビット
構成メモリの概略図である。図6において、401はI/O0
のメモリセルアレイ、402はI/O1のメモリセルアレイ、4
03はI/O2のメモリセルアレイ、404はI/O3のメモリセル
アレイである。405はI/O0〜I/O3共通の冗長セルアレイ
1、406はI/O0〜I/O3共通の冗長セルアレイ2である。439
はコラムプリデコーダ、438はコラムアドレスバス、440
はコラムプリデコード信号バス、407〜410はコラムデコ
ーダ、411〜414はコラムデコード信号、428〜435は実施
例1で述べた付加情報記憶部を有する冗長ヒューズ回路
を用いたコラムアドレス用冗長ヒューズ回路、441〜448
は冗長信号線、419はI/O0の中間アンプ、420はI/O1の中
間アンプ、421はI/O2の中間アンプ、422はI/O3の中間ア
ンプ、415〜418は各I/Oにおけるメモリセルアレイから
中間アンプまでのデータ線対、423〜426は各I/Oにおけ
る中間アンプから出力回路(不図示)までのデータ線対
である。471〜510はコラムスイッチ、461は冗長セルア
レイ1から中間アンプ419〜422までのデータ線対、462は
冗長セルアレイ2から中間アンプ419〜422までのデータ
線対、463〜470は冗長セルアレイのコラムスイッチであ
る。457、458は冗長ヒューズ回路428〜431の付加情報部
の出力(I/O0〜I/O3のデコードを行なう縮退されたアド
レス)、459、460は冗長ヒューズ回路432〜435の付加情
報部の出力(I/O0〜I/O3のデコードを行なう縮退された
アドレス)、436は付加情報部の出力457、458をデコー
ドしてI/O0〜I/O3の判定を行なう第1のI/O判定回路、43
7は付加情報部の出力459、460をデコードしてI/O0〜I/O
3の判定を行なう第2のI/O判定回路、449〜452は第1のI/
O判定回路436の出力信号(I/O0〜I/O3のどのI/Oが冗長
救済を行なうかを示す)、453〜456は第2のI/O判定回路
437の出力信号、511は第1の冗長セルアレイのコラムデ
コーダ、512は第2の冗長セルアレイのコラムデコーダ、
513は第1の冗長セルアレイのコラムデコード信号、514
は第2の冗長セルアレイのコラムデコード信号である。
FIG. 6 is a schematic diagram of a 4-bit memory according to a third embodiment of the present invention. In FIG. 6, 401 is I / O0
The memory cell array of 402, 402 is the memory cell array of I / O1, 4
03 is an I / O2 memory cell array, and 404 is an I / O3 memory cell array. 405 is a redundant cell array common to I / O0 to I / O3
Reference numerals 1 and 406 denote redundant cell arrays 2 common to I / O0 to I / O3. 439
Is a column predecoder, 438 is a column address bus, 440
Is a column predecode signal bus, 407 to 410 are column decoders, 411 to 414 are column decode signals, and 428 to 435 are column address redundant fuse circuits using the redundant fuse circuit having the additional information storage unit described in the first embodiment. , 441-448
Is a redundant signal line, 419 is an intermediate amplifier for I / O0, 420 is an intermediate amplifier for I / O1, 421 is an intermediate amplifier for I / O2, 422 is an intermediate amplifier for I / O3, and 415 to 418 are for each I / O. Data line pairs from the memory cell array to the intermediate amplifier, and 423 to 426 are data line pairs from the intermediate amplifier to the output circuit (not shown) in each I / O. 471 to 510 are column switches, 461 is a data line pair from the redundant cell array 1 to the intermediate amplifiers 419 to 422, 462 is a data line pair from the redundant cell array 2 to the intermediate amplifiers 419 to 422, and 463 to 470 are column switches for the redundant cell array. It is. Reference numerals 457 and 458 denote outputs of the additional information part of the redundant fuse circuits 428 to 431 (degenerated addresses for decoding I / O0 to I / O3), and reference numerals 459 and 460 denote outputs of the additional information parts of the redundant fuse circuits 432 to 435. (Degenerate address for decoding I / O0 to I / O3), 436 is a first I / O determination for decoding outputs 457 and 458 of the additional information section and determining I / O0 to I / O3 Circuit, 43
7 decodes the outputs 459 and 460 of the additional information section to execute I / O0 to I / O
The second I / O determination circuit that performs the determination of 3, 449 to 452 are the first I / O
An output signal of the O determination circuit 436 (indicating which I / O of I / O0 to I / O3 performs redundancy repair), and 453 to 456 are second I / O determination circuits
437 output signal, 511 is a column decoder of the first redundant cell array, 512 is a column decoder of the second redundant cell array,
513 is a column decode signal of the first redundant cell array, 514
Is a column decode signal of the second redundant cell array.

【0035】以上のように構成された本実施例における
4ビット構成のメモリについて、以下その説明をする。
本実施例は実施例2におけるメモリにさらに独立な冗長
メモリアレイを追加した構成になっている。実施例2に
おけるメモリには冗長アレイからのデータ線が1対しか
なく、入力されたアドレスに対して同時に2つ以上のI/O
で欠陥があると救済が不可能になっていた。したがって
本実施例では同時に2つのI/Oで欠陥がある場合にも冗長
救済が可能なメモリを示す。すなわち、先に述べたよう
に冗長系の回路はすべて2系統有してやり、(冗長メモ
リセルアレイ、冗長ヒューズ回路、冗長データ線対、冗
長メモリセルアレイ用コラムデコーダ、I/O判定回路な
ど)冗長ヒューズ回路のプログラムを同じアドレスに対
して冗長アドレス検知信号を発生させるように行ない、
かつ各々の付加情報記憶部には別のI/Oを指定する縮退
されたアドレスを記憶させることにより、同じアドレス
で別のI/Oにある欠陥に対して冗長救済が可能になるの
である。この構成において第2の実施例におけるメモリ
と回路の構成が異なるのは中間アンプだけである。
In the present embodiment configured as described above,
The following describes the 4-bit memory.
This embodiment has a configuration in which an independent redundant memory array is added to the memory in the second embodiment. The memory according to the second embodiment has only one pair of data lines from the redundant array, and two or more I / O
If there was a defect, relief was impossible. Therefore, in this embodiment, a memory that can perform redundancy repair even when two I / Os have a defect at the same time is shown. That is, as described above, all redundant circuits have two systems (redundant memory cell array, redundant fuse circuit, redundant data line pair, redundant memory cell array column decoder, I / O determination circuit, etc.). Program to generate a redundant address detection signal for the same address,
In addition, by storing a degenerated address designating another I / O in each additional information storage unit, it is possible to perform redundancy repair for a defect in another I / O at the same address. In this configuration, the only difference between the memory and the circuit configuration in the second embodiment is the intermediate amplifier.

【0036】図7に図6に示した中間アンプ419〜422の
具体的な回路図を示す。図7において550〜554はインバ
ータ、555は2入力NOR回路、558〜563はNMOSトランジス
タ、564〜569はPMOSトランジスタ、570はデータ増幅
部、572は通常のデータ線対の入力端子、573は第1の冗
長メモリセルアレイのデータ線対の入力端子、574は第2
の冗長メモリセルアレイのデータ線対の入力端子、571
は中間アンプの出力端子、556は図6中の第1のI/O判定
回路436の出力信号の入力端子、557は図6中の第2のI/O
判定回路437の出力信号の入力端子である。
FIG. 7 shows a specific circuit diagram of the intermediate amplifiers 419 to 422 shown in FIG. 7, 550 to 554 are inverters, 555 is a two-input NOR circuit, 558 to 563 are NMOS transistors, 564 to 569 are PMOS transistors, 570 is a data amplifier, 572 is an input terminal of a normal data line pair, and 573 is a 1 redundant memory cell array data line pair input terminal, 574 second
571, the input terminal of the data line pair of the redundant memory cell array
Is an output terminal of the intermediate amplifier, 556 is an input terminal of an output signal of the first I / O determination circuit 436 in FIG. 6, and 557 is a second I / O in FIG.
Input terminal of the output signal of the determination circuit 437.

【0037】図7に示す回路の動作も大まかなところは
図5の説明のところでしてあるものとほぼ同じである
が、異なるところは本回路の動作が図6中の第1のI/O判
定回路436の出力信号、第2のI/O判定回路437の出力信号
の2つの制御信号で制御されており、この信号が来ない
場合(この中間アンプが属するI/Oには冗長救済の必要
がない時)には通常のデータ線対572のデータを増幅し
て出力する。逆に2つのI/O判定回路のどちらかの出力信
号が来た時にはデータ増幅部570には第1の冗長メモリセ
ルからののデータ線対573あるいは第2の冗長メモリセル
からのデータ線対574のデータを増幅して出力するので
ある。
The operation of the circuit shown in FIG. 7 is roughly the same as that described with reference to FIG. 5, but the operation of the circuit is different from the first I / O shown in FIG. It is controlled by two control signals, the output signal of the determination circuit 436 and the output signal of the second I / O determination circuit 437, and when this signal does not come (the I / O to which this intermediate amplifier belongs is When it is not necessary), the data of the normal data line pair 572 is amplified and output. Conversely, when an output signal from either of the two I / O determination circuits comes, the data amplification unit 570 supplies the data line pair 573 from the first redundant memory cell or the data line pair 573 from the second redundant memory cell. It amplifies and outputs the data of 574.

【0038】以上に示す構成により同時に2つのI/Oで欠
陥がある場合にも冗長救済が可能になるが、さらに同時
に3つ、あるいは4つのI/Oで同時に同じアドレスの欠陥
がある場合の救済にはこの実施例に示したやりかたと同
様に独立の冗長回路を付け加えれば良い。
With the above-described configuration, redundancy can be repaired even when two I / Os have a defect at the same time. However, when three or four I / Os have the same address defect at the same time, For the rescue, an independent redundant circuit may be added in the same manner as described in this embodiment.

【0039】なお本実施例は4ビット構成のメモリにつ
いて述べたが、もちろんもっと多ビットの構成でも同様
の構成をとることにより同様の効果が上げられる。
Although the present embodiment has been described with reference to a memory having a 4-bit configuration, the same effect can be obtained by adopting a similar configuration in a configuration having a larger number of bits.

【0040】[0040]

【発明の効果】本発明による半導体集積回路は、冗長ア
ドレスの判定を行なう回路を有するだけでなく、付加情
報を記憶する部分を有するものである。例えば、この付
加情報記憶部に縮退させているアドレスを記憶させるこ
とにより冗長アドレス入力時に縮退させているアドレス
生を行なう。
The semiconductor integrated circuit according to the present invention has not only a circuit for determining a redundant address but also a portion for storing additional information. For example, by storing the degenerated address in the additional information storage unit, the degenerated address is input when the redundant address is input.
Carried out of the occur.

【0041】本発明は前記した構成によって従来の多ビ
ット構成のチップとは異なり、アドレスが縮退されてい
るブロックごとに冗長回路を有する必要がなくなり、冗
長回路を非常に効率良く使用できるため、冗長ヒューズ
回路や冗長メモリセルなどの個数が大量に必要になるこ
とはなく、冗長回路の占める面積も大きくならずにチッ
プサイズを小さく抑えることができる。従って冗長回路
を効率良く使用するのとチップサイズが小さくなるのと
で歩留りの向上を図ることができコストの低減化を図る
ことができる。従ってチップサイズを小さくするための
設計や、冗長回路の効率化やそれに関連するアドレスの
デコード系の回路の設計をはじめとするDRAM設計を
楽に行なうことができるため、DRAMの開発期間の短
縮化がはかれ開発コストの低減化にも貢献できる。
According to the present invention, unlike the conventional multi-bit chip, the present invention eliminates the necessity of having a redundant circuit for each block in which the address is degenerated, and can use the redundant circuit very efficiently. A large number of fuse circuits, redundant memory cells, and the like are not required, and the area occupied by the redundant circuit does not increase, and the chip size can be reduced. Therefore, the efficient use of the redundant circuit and the reduction in chip size can improve the yield and reduce the cost. Therefore, DRAM design including design for reducing the chip size, efficiency of the redundant circuit, and design of a circuit for decoding the address associated therewith can be easily performed, thereby shortening the DRAM development period. It can also contribute to reducing development costs.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施例における冗長ヒューズ回
路の回路図
FIG. 1 is a circuit diagram of a redundant fuse circuit according to a first embodiment of the present invention.

【図2】本発明の第2の実施例における4ビット構成の
メモリの概略図
FIG. 2 is a schematic diagram of a 4-bit memory according to a second embodiment of the present invention;

【図3】本発明の第2の実施例における4ビット構成の
メモリの動作波形図
FIG. 3 is an operation waveform diagram of a memory having a 4-bit configuration according to a second embodiment of the present invention;

【図4】本発明の第2の実施例における4ビット構成の
メモリの縮退アドレスのデコード回路の回路図
FIG. 4 is a circuit diagram of a degenerate address decode circuit of a 4-bit memory according to a second embodiment of the present invention;

【図5】本発明の第2の実施例における4ビット構成の
メモリの中間アンプ回路の回路図
FIG. 5 is a circuit diagram of an intermediate amplifier circuit of a 4-bit memory according to a second embodiment of the present invention;

【図6】本発明の第3の実施例における4ビット構成の
メモリの概略図
FIG. 6 is a schematic diagram of a 4-bit memory according to a third embodiment of the present invention;

【図7】本発明の第3の実施例における4ビット構成の
メモリの中間アンプ回路の回路図
FIG. 7 is a circuit diagram of an intermediate amplifier circuit of a 4-bit memory according to a third embodiment of the present invention;

【図8】従来例における4ビット構成のメモリの概略図FIG. 8 is a schematic diagram of a 4-bit memory in a conventional example.

【図9】メモリセルアレイ内の概略図FIG. 9 is a schematic diagram in a memory cell array.

【図10】従来例における冗長ヒューズ回路の回路図FIG. 10 is a circuit diagram of a redundant fuse circuit in a conventional example.

【図11】従来例における4ビット構成のメモリの動作
波形図
FIG. 11 is an operation waveform diagram of a memory having a 4-bit configuration in a conventional example.

【符号の説明】[Explanation of symbols]

235 付加情報記憶部 276〜279 冗長ヒューズ回路 235 Additional information storage unit 276-279 Redundant fuse circuit

───────────────────────────────────────────────────── フロントページの続き (72)発明者 菊川 博仁 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 澤田 昭弘 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 小谷 久和 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平2−210699(JP,A) 特開 平5−74189(JP,A) 特開 平6−111596(JP,A) 特開 平3−80500(JP,A) 特開 平4−64999(JP,A) (58)調査した分野(Int.Cl.6,DB名) G11C 29/00 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Hirohito Kikukawa 1006 Kazuma Kadoma, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. (72) Inventor Hisaka Kotani 1006 Kazuma Kadoma, Kadoma-shi, Osaka Matsushita Electric Industrial Co., Ltd. (56) References JP-A-2-210699 (JP, A) JP-A-5-74189 (JP, A JP-A-6-111596 (JP, A) JP-A-3-80500 (JP, A) JP-A-4-64999 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) G11C 29/00

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】冗長救済アドレスを判定する回路と、前記
冗長アドレスの判定時にあらかじめ記憶された縮退され
ているアドレスを発生させる付加情報記憶回路とを含
み、前記冗長救済アドレスを判定する回路は入力された
冗長救済アドレスから冗長アドレス検知信号を発生さ
せ、前記付加情報記憶回路は前記冗長アドレス検知信号
から前記縮退されているアドレスを発生させる機能を有
する冗長ヒューズ回路と、 複数のアドレス縮退部とを備え、 前記アドレス縮退部間で冗長ヒューズ回路を共有するこ
とを特徴とする半導体集積回路
1. A circuit for determining a redundancy repair address, and an additional information storage circuit for generating a compressed address stored in advance when determining the redundancy address, wherein the circuit for determining the redundancy repair address is an input. A redundant address detection signal is generated from the generated redundancy repair address, and the additional information storage circuit includes a redundant fuse circuit having a function of generating the degenerated address from the redundant address detection signal; and a plurality of address degeneration units. A semiconductor integrated circuit , wherein a redundant fuse circuit is shared between the address compression units.
【請求項2】請求項記載の半導体集積回路において、
更に冗長メモリセルを共有することを特徴とする半導体
集積回路
2. The semiconductor integrated circuit according to claim 1 , wherein
Semiconductors characterized by sharing redundant memory cells
Integrated circuit .
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