JP2937349B2 - Semiconductor integrated circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数本のダイナミック信号線を並行して配設
し、前記複数本のダイナミック信号線をプリチャージし
た後、その論理レベルを変えて信号を伝達するは導体集
積回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention arranges a plurality of dynamic signal lines in parallel, precharges the plurality of dynamic signal lines, and changes the logic level thereof. Signal transmission relates to a conductor integrated circuit.
第３図はこの種の半導体集積回路の従来例を示す回路
図である。FIG. 3 is a circuit diagram showing a conventional example of this type of semiconductor integrated circuit.
半導体基板上にダイナミック信号線16,17,18が並行に
配置され、それぞれの一端は出力端子13,14,15に接続さ
れている。Ｐ型MOSFET4,5,6はソースが電源１に、ドレ
インがダイナミック信号線16,17,18の他端にそれぞれ接
続され、ゲートがクロック入力端子３に接続されてい
る。Ｎ型MOSFET7,8,9はソースが接地電位に、ドレイン
がダイナミック信号線16,17,18の他端にそれぞれ接続さ
れ、ゲートが入力端子10,11,12,にそれぞれ接続されて
いる。クロック入力端子３に論理レベルロウ（以降、Ｌ
レベルと記す）の電位が印加されると、Ｐ型MOSFET4,5,
6はすべて導通状態になり、ダイナミック信号線16,17,1
8は論理レベルハイ（以降、Ｈレベルと記す）にプリチ
ャージされる。この時入力端子10,11,12にはＬレベルの
電位を印加させておく。次に、クロック入力端子３にＨ
レベルの電位を印加すると、Ｐ型MOSFET4,5,6は非導通
状態となり、同時に任意の又はすべての入力他端10,11,
12にＨレベルの電位を印加せると、Ｈレベルの電位を印
加されたＮ型MOSFET7,8,9は導通状態になり、ダイナミ
ック信号縁をＬレベルにディスチャージさせ、信号を出
力端子13,14,15へ伝達させるようになっていた。Dynamic signal lines 16, 17, 18 are arranged in parallel on a semiconductor substrate, and one end of each is connected to output terminals 13, 14, 15. The P-type MOSFETs 4, 5, and 6 have a source connected to the power supply 1, a drain connected to the other end of each of the dynamic signal lines 16, 17, and 18, and a gate connected to the clock input terminal 3. The sources of the N-type MOSFETs 7, 8, 9 are connected to the ground potential, the drains are connected to the other ends of the dynamic signal lines 16, 17, 18, respectively, and the gates are connected to the input terminals 10, 11, 12, respectively. A logic level low (hereinafter, L level) is input to the clock input terminal 3.
Level) is applied, the P-type MOSFETs 4, 5,
6 are all conducting and the dynamic signal lines 16, 17, 1
8 is precharged to a logic level high (hereinafter referred to as H level). At this time, an L-level potential is applied to the input terminals 10, 11, and 12. Next, H is input to the clock input terminal 3.
When a potential of a level is applied, the P-type MOSFETs 4, 5, and 6 are turned off, and at the same time, any or all of the other input terminals 10, 11, and
When an H-level potential is applied to 12, the N-type MOSFETs 7, 8, and 9 to which the H-level potential is applied become conductive, discharge the dynamic signal edge to the L level, and output signals to the output terminals 13, 14,. 15 was to be transmitted.
上述した従来の半導体集積回路は、ダイナミック信号
線16,17またはダイナミック信号線17,18間に配線間容量
20があり、ダイナミック信号線16,17,18が長く、またダ
イナミック信号線16,17,18の間隔が狭いほど配線間容量
20は大きくなる。このため、クロック入力端子３がＬレ
ベルＨレベルに変化したと同時に、例えば、入力端子1
0,12のみにＨレベルを印加させた場合、Ｎ型MOSFET7,8
が導通状態となり、ダイナミック信号線16,18がＬレベ
ルになる。この時配線間容量20によってダイナミック信
号線17がダイナミック信号線16,18のＬレベルにひかれ
ダイナミック信号線17の信号が出力端子14に誤まって伝
達されるという欠点がある。In the above-described conventional semiconductor integrated circuit, the capacitance between wirings is set between the dynamic signal lines 16 and 17 or the dynamic signal lines 17 and 18.
20, the longer the dynamic signal lines 16, 17, 18 are, and the narrower the distance between the dynamic signal lines 16, 17, 18 is,
20 gets bigger. Therefore, at the same time when the clock input terminal 3 changes to L level and H level, for example, the input terminal 1
When H level is applied only to 0,12, N-type MOSFET7,8
Become conductive, and the dynamic signal lines 16 and 18 become L level. At this time, there is a disadvantage that the dynamic signal line 17 is pulled down to the L level of the dynamic signal lines 16 and 18 by the interwiring capacitance 20, and the signal of the dynamic signal line 17 is erroneously transmitted to the output terminal 14.
本発明は上記の欠点に鑑み、配線間容量20の影響を受
けても誤動作しない半導体集積回路を提供することを目
的とする。An object of the present invention is to provide a semiconductor integrated circuit which does not malfunction even under the influence of the capacitance 20 between wirings in view of the above-mentioned drawbacks.
本発明の半導体集積回路は、所定の電圧にプリチャー
ジした後、それぞれ異なる入力信号を受けてプリチャー
ジした電荷を保持またはディスチャージすることにより
論理レベルを変えて信号を伝達するダイナミック信号線
を複数本並行して配設した半導体集積回路において、論
理レベルハイにプリチャージするダイナミック信号線と
論理レベルロウにプリチャージするダイナミック信号線
とを交互に配置し、論理レベルハイにプリチャージする
ダイナミック信号線同士及び論理レベルローにプリチャ
ージするダイナミック信号線同士が隣接して並走しない
ようにしたことを特徴とする。The semiconductor integrated circuit according to the present invention includes a plurality of dynamic signal lines for transmitting a signal by changing a logic level by precharging to a predetermined voltage, receiving a different input signal, and holding or discharging the precharged charge. In a semiconductor integrated circuit arranged in parallel, dynamic signal lines for precharging to a logic level high and dynamic signal lines for precharging to a logic level low are alternately arranged, and dynamic signal lines for precharging to a logic level high are mutually connected. The present invention is characterized in that dynamic signal lines precharged to a logic low level are not adjacently run side by side.
設定手段が複数本のダイナミック信号線を交互に論理
レベルハイ、論理レベルロウにプリチャージする。The setting means alternately precharges a plurality of dynamic signal lines to a logic level high and a logic level low.
次に、本発明の実施例について図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の半導体集積回路の第１の実施例を示
す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the semiconductor integrated circuit of the present invention.
本実施例は、第３図の従来例のＰ型MOSトランジスタ
５のゲートをクロック入力端子３から切り離し入力端子
11に接続し、Ｎ型MOSトランジスタ８のゲートを入力端
子11から切り離し、インバータ19を介してクロック入力
端子３に接続したものである。In this embodiment, the gate of the P-type MOS transistor 5 of the conventional example shown in FIG.
11, the gate of the N-type MOS transistor 8 is disconnected from the input terminal 11 and connected to the clock input terminal 3 via the inverter 19.
次に本実施例の動作について説明する。 Next, the operation of this embodiment will be described.
クロック入力端子３にＬレベルの電位が印字される
と、インバータ19によってＮ型MOSFET8のゲートにはＨ
レベルが印加され、Ｎ型MOSFET8とＰ型MOSFET4,6が導通
状態になり、ダイナミック信号線16,18はＨレベルに、
ダイナミック信号線17はＬレベルにプリチャージされ
る。このとき入力端子10,12にはＬレベル、入力端子11
にはＨレベルの電位を印加させておく。When an L-level potential is printed on the clock input terminal 3, the inverter 19 causes the gate of the N-type MOSFET 8 to go high.
Level is applied, the N-type MOSFET 8 and the P-type MOSFETs 4 and 6 become conductive, and the dynamic signal lines 16 and 18 become H level,
The dynamic signal line 17 is precharged to L level. At this time, the input terminals 10 and 12 are at L level,
Is supplied with an H-level potential.
次にクロック入力端子３がＨレベルになると、Ｐ型MO
SFET4,6とＮ型MOSFET8が非導通状態になり、同時に入力
端子10,12にＨレベルの電位が印字される。Next, when the clock input terminal 3 goes high, the P-type MO
The SFETs 4 and 6 and the N-type MOSFET 8 are turned off, and at the same time, an H-level potential is printed on the input terminals 10 and 12.
ダイナミック信号線17はＬレベルにあり、入力端子1
0,12にＨレベルの電位が印加されると、ダイナミック信
号線16,18の電位はＨレベルからＬレベルへ変化する。
また同時に配線間容量20よにり、ダイナミック信号縁17
はＬレベルよりさらに低電位に下がるが、論理の誤動作
をおこすことはない。次に、入力端子11にＬレベルの電
位が印加される場合について説明する。The dynamic signal line 17 is at the L level and the input terminal 1
When an H level potential is applied to 0 and 12, the potentials of the dynamic signal lines 16 and 18 change from H level to L level.
At the same time, the dynamic signal edge 17
Falls further below the L level, but does not cause a logic malfunction. Next, a case where an L-level potential is applied to the input terminal 11 will be described.
ダイナミック信号線16はＨレベル、ダイナミック信号
線17はＬレベル、Ｐ型MOSFET4,6とＮ型MOSFET8が非導通
状態にあり、入力端子11にＬレベルの電位を印加させる
と、ダイナミック信号線17はＬレベルからＨレベルへ電
位が変化する。また同時に配設間容量20により、ダイナ
ミック信号線16,18はＨレベルよりも高電位に上昇する
が、論理の誤動作をまねくことはない。When the dynamic signal line 16 is at the H level, the dynamic signal line 17 is at the L level, the P-type MOSFETs 4, 6 and the N-type MOSFET 8 are in a non-conductive state, and when an L-level potential is applied to the input terminal 11, the dynamic signal line 17 becomes The potential changes from the L level to the H level. At the same time, the dynamic signal lines 16 and 18 rise to a higher potential than the H level due to the inter-arrangement capacitance 20, but do not cause a malfunction of logic.
第２図は本発明の第２の実施例を示す回路図である。 FIG. 2 is a circuit diagram showing a second embodiment of the present invention.
本実施例は、Ｎ型MOSトランジスタ7,8,9のみで構成さ
れ、２本のダイナミック信号ライン16,17を駆動する。In this embodiment, only the N-type MOS transistors 7, 8, and 9 are used, and two dynamic signal lines 16, 17 are driven.
クロック入力端子３にＨレベルの電位が印加される
と、ダイナミック信号線16はＨレベルに、ダイナミック
信号線17はＬレベルにプリチャージされる。この時、入
力端子10,11,にはＬレベルの電位を印加させておく。次
にクロック入力端子３にＬレベルの電位を印加させると
同時に、入力端子10または入力端子11若しくは両方にＨ
レベルの電位を印加させ信号を出力端子伝達させる。そ
の他の動作は第１の実施例１と同じなので説明は省略す
る。When an H-level potential is applied to the clock input terminal 3, the dynamic signal line 16 is precharged to the H level and the dynamic signal line 17 is precharged to the L level. At this time, an L-level potential is applied to the input terminals 10, 11,. Next, an L-level potential is applied to the clock input terminal 3 and at the same time, an H level is applied to the input terminal 10 or the input terminal 11 or both.
A level potential is applied to transmit a signal to an output terminal. The other operations are the same as those in the first embodiment, and a description thereof will be omitted.
以上説明したように本発明は、論理レベルハイにプリ
チャージするダイナミック信号線と論理レベルロウにプ
リチャージするダイナミック信号線とを交互に配置させ
ることにより、半導体集積回路が配線間容量の影響を受
けても誤動作しないようにすることができる効果があ
る。As described above, the present invention arranges a dynamic signal line for precharging to a logic level high and a dynamic signal line for precharging to a logic level low alternately, so that the semiconductor integrated circuit is affected by the capacitance between wirings. This has the effect of preventing malfunction.
第１図は本発明の半導体集積回路の第１の実施例を示す
回路図、第２図は本発明の第２の実施例を示す回路図、
第３図は従来例を示す回路図である。 １……電源、２……接地、３……クロック入力端子、4,
5,7……Ｐ型MOSトランジスタ、7,8,9……Ｎ型MOSトラン
ジスタ、10,11,12……入力端子、13,14,15……出力端
子、16,17,18……ダイナミック信号線、19……インバー
タ回路、20……配線間容量。FIG. 1 is a circuit diagram showing a first embodiment of a semiconductor integrated circuit of the present invention, FIG. 2 is a circuit diagram showing a second embodiment of the present invention,
FIG. 3 is a circuit diagram showing a conventional example. 1 ... power supply 2 ... ground 3 ... clock input terminal 4,
5,7 …… P-type MOS transistor, 7,8,9 …… N-type MOS transistor, 10,11,12 …… Input terminal, 13,14,15 …… Output terminal, 16,17,18 …… Dynamic Signal line, 19 ... Inverter circuit, 20 ... Capacity between wirings.
Claims (1)
れ異なる入力信号を受けてプリチャージした電荷を保持
またはディスチャージすることにより論理レベルを変え
て信号を伝達するダイナミック信号線を複数本並行して
配設した半導体集積回路において、 論理レベルハイにプリチャージするダイナミック信号線
と論理レベルロウにプリチャージするダイナミック信号
線とを交互に配置し、論理レベルハイにプリチャージす
るダイナミック信号線同士及び論理レベルローにプリチ
ャージするダイナミック信号線同士が隣接して並走しな
いようにしたことを特徴とする半導体集積回路。After precharging to a predetermined voltage, a plurality of dynamic signal lines for transmitting a signal by changing a logic level by receiving or receiving different input signals and holding or discharging the precharged charge are provided. In the arranged semiconductor integrated circuit, dynamic signal lines for precharging to a logic level high and dynamic signal lines for precharging to a logic level low are alternately arranged, and dynamic signal lines for precharging to a logic level high and logic level low. Wherein the dynamic signal lines to be precharged are not adjacently run side by side.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189104A JP2937349B2 (en) | 1989-07-20 | 1989-07-20 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189104A JP2937349B2 (en) | 1989-07-20 | 1989-07-20 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0353616A JPH0353616A (en) | 1991-03-07 |
| JP2937349B2 true JP2937349B2 (en) | 1999-08-23 |
Family
ID=16235429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1189104A Expired - Lifetime JP2937349B2 (en) | 1989-07-20 | 1989-07-20 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2937349B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3085413B2 (en) * | 1991-06-28 | 2000-09-11 | 株式会社日立製作所 | Semiconductor storage device and semiconductor integrated circuit device |
| US5646556A (en) * | 1995-11-27 | 1997-07-08 | Advanced Micro Devices, Inc. | Apparatus and method for precharging bus conductors to minimize both drive delay and crosstalk within the bus |
-
1989
- 1989-07-20 JP JP1189104A patent/JP2937349B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0353616A (en) | 1991-03-07 |
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