JP2926801B2 - Semiconductor integrated device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積装置、特に、その入出力保護に関
する。Description: BACKGROUND OF THE INVENTION The present invention relates to a semiconductor integrated device, and more particularly, to input / output protection thereof.
本発明は半導体集積装置において、入出力部に設置す
る静電気保護用の抵抗素子の全てと、能動素子と、外部
との信号配線素材を接続する外部接続部（以下PAD部と
呼ぶ）を中間に位置させることにより、面積を小さく、
しかもラッチアップや静電気破壊に対し強くする事が可
能となる。According to the present invention, in a semiconductor integrated device, all of resistance elements for electrostatic protection installed in an input / output section, an active element, and an external connection section (hereinafter, referred to as a PAD section) for connecting a signal wiring material to the outside are provided. By locating, the area is small,
In addition, it is possible to increase resistance to latch-up and electrostatic breakdown.
半導体集積装置においては、外部からのサージ電圧、
静電気から半導体集積装置自体を保護する目的で、多種
の方法が考案されていた。一例として特開昭60−257576
号公報に記載されたように、ダイオード素子及び抵抗素
子により構成された保護回路が知られていた。In semiconductor integrated devices, external surge voltage,
Various methods have been devised for the purpose of protecting the semiconductor integrated device itself from static electricity. As an example, JP-A-60-257576
As described in Japanese Unexamined Patent Publication, a protection circuit including a diode element and a resistance element has been known.
しかし、従来の保護回路の他に入力バッファ、出力バ
ッファなどの能動素子を含めて外部との入出力部を構成
する必要がある場合、保護回路に能動素子が接近してい
るために、サージ電圧が保護回路を介さず直接入出力バ
ッファに印加される事になり破壊を起こす原因となる。
又保護回路と入出力バッファを距離的に多く取る事は半
導体集積装置のサイズ増加をもたらし、コスト的にも問
題を生ずる事になる。However, when it is necessary to configure an input / output unit with the outside including active elements such as input buffers and output buffers in addition to the conventional protection circuit, the surge voltage is reduced because the active elements are close to the protection circuit. Is applied directly to the input / output buffer without passing through the protection circuit, which may cause destruction.
In addition, increasing the distance between the protection circuit and the input / output buffer causes an increase in the size of the semiconductor integrated device and also causes a problem in cost.
そこで、本発明はこのような問題を解決するためのも
ので、その目的とするところは、外部からのサージ電
圧、静電気に対し強く、しかも面積効率の良い保護回路
を提供する事を目的とする。Therefore, the present invention is to solve such a problem, and an object of the present invention is to provide a protection circuit which is resistant to external surge voltage and static electricity and has a good area efficiency. .
本発明の半導体集積装置は、 四辺形をなす入出力パッドと、 一端を前記入出力パッドに電気的に接続された保護用
抵抗素子と、 前記保護用抵抗素子の他端に電気的に接続された能動
素子と、 を含む半導体集積装置において、 前記保護用抵抗素子は、前記入出力パッドの四辺を構
成する任意の一辺側に形成され、 前記能動素子は、前記保護用抵抗素子が形成される前
記入出力パッドの前記一辺とは対向する一辺側に形成さ
れ、 前記入出力パッドと前記保護用抵抗素子とを電気的に
接続する配線層が、前記保護用抵抗素子が形成される前
記入出力パッドの前記一辺側にのみ形成され、 前記入出力パッド、前記保護用抵抗素子、前記入出力
パッドと前記保護用抵抗素子とを電気的に接続する配線
層によって入出力保護回路が形成され、 隣接する前記入出力保護回路は線対称に配置されてい
ること、 を特徴とする。A semiconductor integrated device according to the present invention includes: a quadrangular input / output pad; a protection resistor element having one end electrically connected to the input / output pad; and a protection resistor element electrically connected to the other end of the protection resistance element. Wherein the protective resistance element is formed on any one side constituting four sides of the input / output pad, and the active element is formed with the protection resistance element. The input / output pad is formed on one side opposite to the one side, and a wiring layer for electrically connecting the input / output pad and the protection resistance element is formed on the input / output pad on which the protection resistance element is formed. An input / output protection circuit is formed only on the one side of the pad, the input / output pad, the protection resistance element, and a wiring layer electrically connecting the input / output pad and the protection resistance element; You The output protection circuit being disposed in line symmetry, and wherein.
また本発明の半導体集積装置は、 第１導電型の半導体基板に素子を形成してなる半導体
集積装置において、 四辺形をなす入出力パッドと、 前記半導体基板に形成された第２導電型の拡散層から
なり、前記入出力パッドに一端を電気的に接続された保
護用抵抗素子と、 前記半導体基板に形成された第２導電型のウエルに形
成され、前記保護用抵抗素子の他端に電気的に接続され
た能動素子とを具備し、 前記保護用抵抗素子をなす前記拡散層は、前記入出力
パッドの四辺を構成する任意の一辺側に形成され、 前記能動素子が形成されている前記ウエルは、前記保
護用抵抗素子をなす前記拡散層が形成される前記入出力
パッドの前記一辺とは対向する一辺側に形成され、 前記入出力パッドと前記保護用抵抗素子をなす前記拡
散層とを電気的に接続する配線層が、前記保護用抵抗素
子をなす前記拡散層が形成される前記入出力パッドの前
記一辺側にのみ形成され、 前記入出力パッド、前記保護用抵抗素子をなす前記拡
散層、前記入出力パッドと前記保護用抵抗素子をなす前
記拡散層とを電気的に接続する配線層によって入出力保
護回路が形成され、 隣接する前記入出力保護回路は線対称に配置されてい
ること、 を特徴とする。Further, the semiconductor integrated device of the present invention is a semiconductor integrated device in which elements are formed on a semiconductor substrate of a first conductivity type, wherein a quadrangular input / output pad and a diffusion of a second conductivity type formed on the semiconductor substrate are provided. A protection resistor element, which is formed of a layer and has one end electrically connected to the input / output pad; and a second conductivity type well formed on the semiconductor substrate, and an electrical terminal connected to the other end of the protection resistance element. The diffusion layer forming the protective resistance element is formed on any one side constituting four sides of the input / output pad, and the active element is formed. A well is formed on one side of the input / output pad on which the diffusion layer forming the protection resistance element is formed, opposite to the one side of the input / output pad; and the diffusion layer forming the protection resistance element includes the input / output pad and the diffusion layer. Electrical connection A continuous wiring layer is formed only on one side of the input / output pad on which the diffusion layer forming the protection resistance element is formed; and the input / output pad, the diffusion layer forming the protection resistance element, An input / output protection circuit is formed by a wiring layer that electrically connects the write / output pad and the diffusion layer forming the protection resistance element, and the adjacent input / output protection circuits are arranged in line symmetry. Features.
前述のように構成された半導体集積装置の場合、保護
回路と入出力能動素子の間にPAD部が存在する。一般的
にPAD部は100μｍから200μｍのエリアを必要とし、結
果的に入出力バッファは保護回路の構成素子である抵抗
素子又はダイオード素子と大きな抵抗成分をもって分離
される事になる。このために保護回路は正常な動作が可
能であり、外部からのサージ電圧又は静電気に対しても
十分な強さを保持することが出来る。In the case of the semiconductor integrated device configured as described above, the PAD section exists between the protection circuit and the input / output active element. Generally, the PAD section requires an area of 100 μm to 200 μm, and as a result, the input / output buffer is separated from the resistance element or diode element, which is a component of the protection circuit, with a large resistance component. For this reason, the protection circuit can operate normally and can maintain sufficient strength against an external surge voltage or static electricity.
以下に本発明について実施例に基づいて詳細に説明す
る。Hereinafter, the present invention will be described in detail based on examples.
第１図は、本発明の半導体集積装置の入力バッファ付
きの保護回路の一実施例である。FIG. 1 shows an embodiment of a protection circuit with an input buffer of a semiconductor integrated device according to the present invention.
１は半導体集積装置外部との信号配線を行なうための
開口部であり、２は開口部の配線材からの信号を半導体
集積装置内部に取り込むための開口部配線層である。前
記開口部配線層２は配線層・拡散層コンタクト３により
Ｎ型拡散層から成る静電気保護抵抗素子４に結線され
る。静電気保護抵抗素子４はこの例では拡散層である。
前記静電気保護抵抗素子４はコンタクト３と別側のコン
タクト５により信号配線層６に結線される。前記信号配
線層６はＰ基板上に配置されたＮ型拡散層７及びＮ型拡
散層８上に配置されたＰ型拡散層９に結線された後、能
動素子であるMOS型トランジスタのゲート素子10に結線
される。前記Ｎ型拡散層７、Ｐ型拡散層９はそれぞれＰ
型拡散層11、Ｎ型拡散層12で囲まれる。前記Ｐ型拡散層
11、Ｎ型拡散層12はそれぞれVSS電源配線層13、VDD電源
配線層14に結線されることにより、静電気保護用ダイオ
ードに構成される。前記ゲート素子10、Ｐ型拡散層から
成るソース部15、ドレイン部16、Ｎ型拡散層から成るサ
ブ端子部17によりＰ型トランジスターを構成し、又、前
記ゲート素子10、Ｎ型拡散層から成るソース部18、ドレ
イン部19、Ｐ型拡散層から成るサブ端子部20によりＮ型
トランジスターを構成し、前記各ドレインを配線層22で
結線することによりインバーター回路を構成している。Reference numeral 1 denotes an opening for performing signal wiring with the outside of the semiconductor integrated device, and reference numeral 2 denotes an opening wiring layer for receiving a signal from a wiring material in the opening into the semiconductor integrated device. The opening wiring layer 2 is connected to an electrostatic protection resistance element 4 composed of an N-type diffusion layer by a wiring layer / diffusion layer contact 3. The electrostatic protection resistance element 4 is a diffusion layer in this example.
The electrostatic protection resistance element 4 is connected to the signal wiring layer 6 by the contact 3 and the contact 5 on the other side. The signal wiring layer 6 is connected to an N-type diffusion layer 7 disposed on a P-substrate and a P-type diffusion layer 9 disposed on an N-type diffusion layer 8, and then a gate element of a MOS transistor as an active element. Connected to 10. The N-type diffusion layer 7 and the P-type diffusion layer 9
Surrounded by the N type diffusion layer 11 and the N type diffusion layer 12. The P-type diffusion layer
11, N-type diffusion layer 12 by being connected to the V SS power supply wiring layer 13, V DD power supply wiring layer 14, respectively, configured in a static protection diode. The gate element 10, a source part 15, a drain part 16 composed of a P-type diffusion layer, and a sub-terminal part 17 composed of an N-type diffusion layer constitute a P-type transistor. The gate element 10, composed of an N-type diffusion layer An N-type transistor is constituted by a source part 18, a drain part 19 and a sub-terminal part 20 composed of a P-type diffusion layer, and an inverter circuit is constituted by connecting the respective drains by a wiring layer 22.
第２図は第１図のパターン回路例の回路図である。静
電気保護抵抗23は第１図の例ではＰ型基板上のＮ型拡散
層であるので、寄生ダイオード24が逆バイアスされVSS
電源に接続されている。FIG. 2 is a circuit diagram of the pattern circuit example of FIG. Since electrostatic protection resistor 23 in the example of FIG. 1 is an N-type diffusion layer on the P-type substrate, the parasitic diode 24 is reverse biased V SS
Connected to power.
第５図は従来の入力バッファ付きの保護回路の実施例
であり、インバーター回路部39は開口部１に対し、静電
気保護抵抗４とならんで直近に配置されている。ただし
回路図上では第１図の例の回路図である第２図と同じ構
成である。FIG. 5 shows an embodiment of a conventional protection circuit with an input buffer. Inverter circuit section 39 is arranged close to opening 1 along with electrostatic protection resistance 4. However, on the circuit diagram, it has the same configuration as FIG. 2 which is the circuit diagram of the example of FIG.
第４図に第５図の半導体集積装置の保護回路の断面図
を示す。開口部配線層２に電源の電位よりも高い又は低
いサージ電圧又は静電気が印加された場合、正常な動作
の場合、第２図の静電気保護抵抗23を介して、ダイオー
ド25、26を経由してVDD、VSSの電源に吸収される。しか
し第５図に示す例の場合、ダイオードへの吸収が行なわ
れない場合がある。その原因を第４図の断面図を例に説
明する。FIG. 4 is a sectional view of a protection circuit of the semiconductor integrated device of FIG. When a surge voltage or a static voltage higher or lower than the potential of the power supply is applied to the opening wiring layer 2 and the operation is normal, via the diodes 25 and 26 via the electrostatic protection resistor 23 shown in FIG. It is absorbed by the power supply of V DD and V SS . However, in the case of the example shown in FIG. 5, absorption in the diode may not be performed. The cause will be described with reference to the sectional view of FIG. 4 as an example.
開口部配線層２にVSSより電位的に低い電圧が印加さ
れた場合、Ｎ型拡散層28、Ｐ型基板27、Ｎ型拡散層４で
構成される寄生バイポーラ・トランジスタは、Ｐ型基板
27がベース、Ｎ型拡散層28がコレクタ、Ｎ型拡散層４が
エミッタとなるため、Ｐ型基板27からＮ型基板４への電
流の流れ込みにより、コレクタからエミッタすなわちＮ
型拡散28からＮ型拡散４への過大電流が流れる事にな
る。そのため、Ｎ型拡散28とＰ型基板27又はＰ型基板27
とＮ型拡散４のジャンクションが破壊されることにな
る。When a voltage lower than V SS is applied to the opening wiring layer 2, the parasitic bipolar transistor composed of the N-type diffusion layer 28, the P-type substrate 27, and the N-type diffusion layer 4 becomes a P-type substrate.
27 serves as a base, the N-type diffusion layer 28 serves as a collector, and the N-type diffusion layer 4 serves as an emitter. When a current flows from the P-type substrate 27 to the N-type substrate 4,
An excessive current flows from the diffusion 28 to the N-type diffusion 4. Therefore, the N-type diffusion 28 and the P-type substrate 27 or the P-type substrate 27
And the junction of the N-type diffusion 4 is destroyed.
開口部配線層２にVSSにより電位的に高い電圧が印加
された場合、Ｎ型拡散層28及び４の間に大きな電界が発
生し、Ｐ型基板27は寄生抵抗29としてふるまう。この場
合も過電流が流れる事により、Ｎ型拡散28とＰ型基板27
又はＰ型基板27とＮ型拡散４のジャンクションが破壊さ
れる。When a high potential is applied to the opening wiring layer 2 by V SS , a large electric field is generated between the N-type diffusion layers 28 and 4, and the P-type substrate 27 acts as a parasitic resistance 29. Also in this case, an overcurrent flows, so that the N-type diffusion 28 and the P-type substrate 27
Alternatively, the junction between the P-type substrate 27 and the N-type diffusion 4 is broken.
第３図に本発明である半導体集積装置の保護回路の１
例である第１図の断面図を示す。本図ではＮ型拡散層４
及び28の中間に開口部１及び開口部配線層２が配置され
ているため、Ｎ型拡散４、28の距離がはなれているた
め、Ｎ型拡散４及びＮ型拡散28の間に寄生するＰ型基板
27の寄生抵抗31、32、30により、静電気又はサージ電流
が、流れ込みにくくなる。そのため、Ｎ型半導体28、Ｐ
型拡散のドレイン34、ゲート材35、Ｐ型拡散36、Ｎ型拡
散からなるサブ端子部37及び配線層38からなるMOS型ト
ランジスタは保護されることになる。FIG. 3 shows a protection circuit 1 of the semiconductor integrated device according to the present invention.
FIG. 2 shows a cross-sectional view of FIG. 1 as an example. In this figure, the N-type diffusion layer 4
Since the opening 1 and the opening wiring layer 2 are arranged between the N-type diffusion 4 and the N-type diffusion 28, the distance between the N-type diffusions 4 and 28 is large. Mold substrate
The 27 parasitic resistances 31, 32, 30 make it difficult for static electricity or surge current to flow. Therefore, the N-type semiconductor 28, P
The MOS transistor including the drain 34 of the type diffusion, the gate material 35, the P-type diffusion 36, the sub-terminal portion 37 including the N-type diffusion, and the wiring layer 38 is protected.
第１図の保護回路パターンを実際に使用する場合の配
置例を第６図に示した。第６図に於ける各構成は、第１
図と同様であり、第６図で用いた斜線等の模様及び形
は、第１図と同一の意味を示すものである。実際使用す
る場合においては、第１図のパターンを、横一列に配置
する必要があるわけであるが、となりに配置されるパタ
ーン内のトランジスターに入力されたサージ電流又は静
電気が影響を与えないようにするためには、各パターン
内の静電気保護抵抗は向かい合わせに配置すれば、本発
明はさらに、半導体集積装置の全入出力端子に対して高
信頼性が得られる。FIG. 6 shows an arrangement example in the case where the protection circuit pattern of FIG. 1 is actually used. Each of the components in FIG.
It is the same as in the figure, and the patterns and shapes such as diagonal lines used in FIG. 6 have the same meaning as in FIG. In actual use, the patterns shown in FIG. 1 need to be arranged in a horizontal row, but the surge current or static electricity input to the transistors in the next arranged pattern should not affect the pattern. In order to achieve this, if the electrostatic protection resistors in each pattern are arranged to face each other, the present invention can further obtain high reliability for all input / output terminals of the semiconductor integrated device.
本発明は入出力保護のための抵抗素子の全てと能動素
子との間にPAD部を配置する構成としたので、各素子の
電気的分離が行なわれ、静電気又はサージ電圧に対し破
壊されない効果がある。Since the present invention has a configuration in which the PAD portion is arranged between all of the resistance elements for input / output protection and the active element, each element is electrically separated, and the effect of not being destroyed by static electricity or surge voltage is obtained. is there.
第１図は本発明の実施例である半導体装置の入力セルパ
ターン図。 第２図は入力保護回路の一例を示す回路図。 第３図は第１図の断面構造図。 第４図は従来の入力セルパターンの断面構造図。 第５図は従来の入力セルパターン図。 第６図は第１図を使用する場合の配置図。 １……開口部 ２……開口部配線層 ３、５……コンタクト層 ４、23……Ｎ型拡散層による静電気保護抵抗素子 ６……信号配線層 ７、12……Ｎ型拡散層によるダイオード ８、28……Ｎ型拡散層によるWellエリア ９、11……Ｐ型拡散層によるダイオード 10、35……MOS型トランジスタのゲート素子 13……VSS電源配線 14……VDD電源配線 15、36……PchトランジスターのＰ型拡散によるソース
部 16、34……PchトランジスターのＰ型拡散によるドレイ
ン部 17、37……PchトランジスターのＮ型拡散によるサブ端
子部 18……NchトランジスターのＮ型拡散によるソース部 19……NchトランジスターのＮ型拡散によるドレイン部 20……NchトランジスターのＰ型拡散によるサブ端子部 22……インバータ出力配線層 24……静電気保護抵抗素子を寄生するダイオード 25、26……静電気保護用ダイオード 27……Ｐ型基板 29、30、31、32……Ｐ型基板の寄生抵抗 33……寄生バイポーラ・トランジスター 38……配線層 39……インバーター部FIG. 1 is an input cell pattern diagram of a semiconductor device according to an embodiment of the present invention. FIG. 2 is a circuit diagram showing an example of an input protection circuit. FIG. 3 is a sectional structural view of FIG. FIG. 4 is a sectional structural view of a conventional input cell pattern. FIG. 5 is a conventional input cell pattern diagram. FIG. 6 is a layout diagram when FIG. 1 is used. DESCRIPTION OF SYMBOLS 1 ... Opening 2 ... Opening wiring layer 3, 5 ... Contact layer 4, 23 ... Static electricity protection resistance element by N type diffusion layer 6 ... Signal wiring layer 7, 12 ... Diode by N type diffusion layer 8, 28 ...... gate elements of N-type diodes 10, 35 due to the diffusion layer by Well area 9, 11 ...... P-type diffusion layer ...... MOS transistor 13 ...... V SS supply line 14 ...... V DD power supply line 15, 36: Source part by P-type diffusion of Pch transistor 16, 34 ...: Drain part by P-type diffusion of Pch transistor 17, 37: Sub-terminal part by N-type diffusion of Pch transistor 18: N-type diffusion of Nch transistor Source 19 due to N-type diffusion of N-channel transistor Drain 20 due to P-type diffusion of N-channel transistor 22 Inverter output wiring layer 24 Diodes 25, 26 parasitic on electrostatic protection resistance element ... still Electrical protection diode 27 P-type substrate 29, 30, 31, 32 Parasitic resistance of P-type substrate 33 Parasitic bipolar transistor 38 Wiring layer 39 Inverter part
Claims (2)
抗素子と、 前記保護用抵抗素子の他端に電気的に接続された能動素
子と、 を含む半導体集積装置において、 前記保護用抵抗素子は、前記入出力パッドの四辺を構成
する任意の一辺側に形成され、 前記能動素子は、前記保護用抵抗素子が形成される前記
入出力パッドの前記一辺とは対向する一辺側に形成さ
れ、 前記入出力パッドと前記保護用抵抗素子とを電気的に接
続する配線層が、前記保護用抵抗素子が形成される前記
入出力パッドの前記一辺側にのみ形成され、 前記入出力パッド、前記保護用抵抗素子、前記入出力パ
ッドと前記保護用抵抗素子とを電気的に接続する配線層
によって入出力保護回路が形成され、 隣接する前記入出力保護回路は線対称に配置されている
こと、 を特徴とする半導体集積装置。1. An input / output pad having a quadrilateral shape, a protective resistive element having one end electrically connected to the input / output pad, and an active element electrically connected to the other end of the protective resistive element. Wherein the protective resistance element is formed on any one side constituting four sides of the input / output pad, and the active element is the input / output on which the protection resistance element is formed. A wiring layer formed on one side opposite to the one side of the pad and electrically connecting the input / output pad and the protective resistance element, the wiring layer of the input / output pad on which the protective resistance element is formed; An input / output protection circuit is formed only on one side, and an input / output protection circuit is formed by the input / output pad, the protection resistance element, and a wiring layer electrically connecting the input / output pad and the protection resistance element. Output hold It circuit are disposed in line symmetry, the semiconductor integrated device according to claim.
なる半導体集積装置において、 四辺形をなす入出力パッドと、 前記半導体基板に形成された第２導電型の拡散層からな
り、前記入出力パッドに一端を電気的に接続された保護
用抵抗素子と、 前記半導体基板に形成された第２導電型のウエルに形成
され、前記保護用抵抗素子の他端に電気的に接続された
能動素子とを具備し、 前記保護用抵抗素子をなす前記拡散層は、前記入出力パ
ッドの四辺を構成する任意の一辺側に形成され、 前記能動素子が形成されている前記ウエルは、前記保護
用抵抗素子をなす前記拡散層が形成される前記入出力パ
ッドの前記一辺とは対向する一辺側に形成され、 前記入出力パッドと前記保護用抵抗素子をなす前記拡散
層とを電気的に接続する配線層が、前記保護用抵抗素子
をなす前記拡散層が形成される前記入出力パッドの前記
一辺側にのみ形成され、 前記入出力パッド、前記保護用抵抗素子をなす前記拡散
層、前記入出力パッドと前記保護用抵抗素子をなす前記
拡散層とを電気的に接続する配線層によって入出力保護
回路が形成され、 隣接する前記入出力保護回路は線対称に配置されている
こと、 を特徴とする半導体集積装置。2. A semiconductor integrated device in which elements are formed on a semiconductor substrate of a first conductivity type, comprising: a quadrilateral input / output pad; and a diffusion layer of a second conductivity type formed on the semiconductor substrate. A protection resistor element having one end electrically connected to the input / output pad; and a second conductivity type well formed on the semiconductor substrate, and electrically connected to the other end of the protection resistance element. Wherein the diffusion layer forming the protective resistance element is formed on any one side forming four sides of the input / output pad, and the well in which the active element is formed is The input / output pad is formed on one side opposite to the one side of the input / output pad on which the diffusion layer forming the protection resistance element is formed, and electrically connects the input / output pad and the diffusion layer forming the protection resistance element. The wiring layer to be connected is The input / output pad is formed only on the one side of the input / output pad on which the diffusion layer forming the protection resistance element is formed, the diffusion layer forming the protection resistance element, the input / output pad and the protection pad. A semiconductor integrated device, wherein an input / output protection circuit is formed by a wiring layer electrically connecting the diffusion layer forming a resistance element, and the adjacent input / output protection circuits are arranged line-symmetrically.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313166A JP2926801B2 (en) | 1989-12-01 | 1989-12-01 | Semiconductor integrated device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313166A JP2926801B2 (en) | 1989-12-01 | 1989-12-01 | Semiconductor integrated device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03173468A JPH03173468A (en) | 1991-07-26 |
| JP2926801B2 true JP2926801B2 (en) | 1999-07-28 |
Family
ID=18037899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1313166A Expired - Lifetime JP2926801B2 (en) | 1989-12-01 | 1989-12-01 | Semiconductor integrated device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2926801B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5854504A (en) * | 1997-04-01 | 1998-12-29 | Maxim Integrated Products, Inc. | Process tolerant NMOS transistor for electrostatic discharge protection |
| JP4673569B2 (en) | 2004-03-31 | 2011-04-20 | 株式会社リコー | Semiconductor device |
-
1989
- 1989-12-01 JP JP1313166A patent/JP2926801B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03173468A (en) | 1991-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080514 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090514 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 11 |