JP2923911B2

JP2923911B2 - 動き補償加算装置

Info

Publication number: JP2923911B2
Application number: JP27766296A
Authority: JP
Inventors: 恒平撫原
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1996-10-21
Filing date: 1996-10-21
Publication date: 1999-07-26
Anticipated expiration: 2016-10-21
Also published as: US5907500A; JPH10126790A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、圧縮された動画像
の伸長に用いられる動き補償加算装置に関する。

【０００２】

【従来の技術】現在、パーソナル・コンピュータに代表
される情報機器のマルチメディア化が急速に進んでお
り、従来から存在する文字のみの情報を扱う機能に加
え、音声、オーディオ、静止画像、動画像を扱う機能が
付加されるようになりつつある。これら音声、オーディ
オ、静止画像、動画像などのいわゆるマルチメディア・
データは、そのデータ量が膨大であるため、いったんそ
れぞれの特性に応じた圧縮技術を用いて元データの数十
分の一程度にまで圧縮し、外部記憶装置に格納したり、
通信回線で転送したのち、マルチメディア情報機器上で
伸長処理を行うのが普通である。

【０００３】例えば、動画像を圧縮、伸長する場合、い
わゆるＭＰＥＧ（ＭｏｖｉｎｇＰｉｃｔｕｒｅｓＥ
ｘｐｅｒｔｓＧｒｏｕｐ）−１ビデオ規格（ＩＳＯ／
ＩＥＣＪＴＣ１ＣＤ１１１７２，Ｉｎｆｏｒｍａ
ｔｉｏｎＴｅｃｈｎｏｌｏｇｙ−Ｃｏｄｉｎｇｏｆ
ＭｏｖｉｎｇＰｉｃｔｕｒｅｓａｎｄＡｓｓｏ
ｃｉａｔｅｄＡｕｄｉｏｆｏｒＤｉｇｉｔａｌ
ＳｔｏｒａｇｅＭｅｄｉａｕｐｔｏ１．５Ｍｂ
ｉｔ／ｓ；Ｐａｒｔ２：ＣｏｄｉｎｇｏｆＭｏｖｉｎ
ｇＰｉｃｔｕｒｅＩｎｆｏｒｍａｔｉｏｎ）に従う
ことが一般的である。ＭＰＥＧ−１ビデオ規格に従って
圧縮されたデータをリアルタイムに伸長し表示するに
は、毎秒数百万回もの演算処理が必要になるため、従来
はＭＰＥＧ−１ビデオ伸長専用に設計されたカスタムＬ
ＳＩを用いたり、ビデオ処理専用の特殊な信号処理プロ
セッサを用いたりしてきた。ところが、ＲＩＳＣ（Ｒｅ
ｄｕｃｅｄＩｎｓｔｒｕｃｔｉｏｎＳｅｔＣｏｍ
ｐｕｔｅｒ）に代表される新しいマイクロプロセッサ・
アーキテクチャの登場で汎用マイクロプロセッサの性能
が劇的に向上したこと、およびＬＳＩプロセス技術の微
細化、高速化により、積和演算器などの信号処理用ハー
ドウェアを容易に集積できるようになったことにより、
従来から機器に搭載されている汎用マイクロプロセッサ
上のソフトウェアでＭＰＥＧ−１ビデオ伸長処理も行
い、専用ＬＳＩあるいはビデオ信号処理プロセッサを不
要としマルチメディア機器を低価格化しようという流れ
がある。

【０００４】このような汎用マイクロプロセッサ上のソ
フトウェアによるビデオ信号処理を目的としたプロセッ
サは、現在いくつか発表されているが、本明細書では、
日経エレクトロニクス第６３５号（１９９５年５月８
日）、１１１から１２１ページ、およびアイ・イー・イ
ー・イー・マイクロ誌（ＩＥＥＥＭＩＣＲＯＭａｇ
ａｚｉｎｅ）第１５巻、第６号（１９９５年１２月）、
２０から２９ページに掲載されたＮＥＣの３２ビット・
マイクロプロセッサＶ８３０を対象とし、この３２ビッ
ト・マイクロプロセッサＶ８３０を用いて、ＭＰＥＧ−
１ビデオ伸長処理において最も演算量が多い動き補償処
理を高速化する方式を説明する。

【０００５】以下、３２ビット・マイクロプロセッサＶ
８３０のアーキテクチャおよび動き補償処理の原理、お
よび従来の動き補償処理について述べる。

【０００６】最初に、信号処理機能を強化したマイクロ
プロセッサの例として、ＮＥＣの３２ビット・マイクロ
プロセッサＶ８３０のアーキテクチャと命令セットを概
説する。図７は、マイクロプロセッサＶ８３０を用いて
動き補償を行うシステムのブロック図である。このシス
テムは、演算処理を行うマイクロプロセッサ１１と、プ
ログラム２０およびデータ２１を記憶するメイン・メモ
リ１０とから構成される。マイクプロセッサ１１は、メ
インメモリ１０上のデータ２１を最大３２個記憶する３
２ビット長のレジスタ・ファイル１２と、レジスタ・フ
ァイル１２上のデータに対し演算処理を行う実行ユニッ
ト１３とから構成される。実行ユニット１３は、加減算
などの算術演算および論理和、論理積、排他的論理和な
どの論理演算を行う算術論理演算器２８と、ビット・シ
フト演算を行うシフタ２９と、乗算および積和演算を行
う積和演算器３０を含む。

【０００７】図８はマイクロプロセッサＶ８３０の命令
セットの一部を、ロード・ストア命令、算術論理演算命
令、シフト命令に区分して示す。以下、図８に示した命
令を説明する。

【０００８】１ｄ．ｂ（ＬｏａｄＢｙｔｅ，バイト長
ロード）命令は、１６ビット長即値ｉｍｍ１６を３２ビ
ット長まで符号拡張した値と、レジスタｒｅｇ１の３２
ビット長データを加算し、３２ビット長アドレスを生成
し、生成されたアドレスが示すメイン・メモリ上の位置
から１バイト（８ビット）のデータを読み出し、３２ビ
ット長まで符号拡張し、レジスタｒｅｇ２に格納する。

【０００９】１ｄ．ｈ（ＬｏａｄＨａｌｆｗｏｒｄ，
ハーフワード長ロード）命令は、１６ビット長即値ｉｍ
ｍ１６を３２ビット長まで符号拡張した値と、レジスタ
ｒｅｇ１の３２ビット長データを加算し、３２ビット長
アドレスを生成し、生成されたアドレスが示すメイン・
メモリ上の位置から１ハーフワード（１６ビット）のデ
ータを読み出し、３２ビット長まで符号拡張し、レジス
タｒｅｇ２に格納する。

【００１０】１ｄ．ｗ（ＬｏａｄＷｏｒｄ，ワード長
ロード）命令は、１６ビット長即値ｉｍｍ１６を３２ビ
ット長まで符号拡張した値と、レジスタｒｅｇ１の３２
ビット長データを加算し、３２ビット長アドレスを生成
し、生成されたアドレスが示すメイン・メモリ上の位置
から１ワード（３２ビット）のデータを読み出し、レジ
スタｒｅｇ２に格納する。

【００１１】ｓｔ．ｂ（ＳｔｏｒｅＢｙｔｅ，バイト
長ストア）命令は、１６ビット長即値ｉｍｍ１６を３２
ビット長まで符号拡張した値と、レジスタｒｅｇ１の３
２ビット長データを加算し、３２ビット長アドレスを生
成し、生成されたアドレスが示すメイン・メモリ上の位
置に、レジスタｒｅｇ２の最下位１バイト（８ビット）
のデータを格納する。

【００１２】ｓｔ．ｗ（ＳｔｏｒｅＷｏｒｄ，ワード
長ストア）命令は、１６ビット長即値ｉｍｍ１６を３２
ビット長まで符号拡張した値と、レジスタｒｅｇ１の３
２ビット長データを加算し、３２ビット長アドレスを生
成し、生成されたアドレスが示すメイン・メモリ上の位
置に、レジスタｒｅｇ２が保持する１ワード（３２ビッ
ト）のデータを格納する。

【００１３】ａｄｄ（Ａｄｄｉｔｉｏｎ，加算）命令
は、レジスタｒｅｇ２が保持するワード（３２ビット）
長データにレジスタｒｅｇ１が保持するワード長データ
を加算し、加算結果をレジスタｒｅｇ２に格納する。

【００１４】ａｄｄｉ（ＡｄｄＩｍｍｅｄｉａｔｅ，
即値加算）命令は、１６ビット長即値ｉｍｍ１６を３２
ビット長まで符号拡張した値をレジスタｒｅｇ２に格納
する。

【００１５】ａｎｄｉ（ＡｎｄＩｍｍｅｄｉａｔｅ，
即値論理積）命令は、１６ビット長即値ｉｍｍ１６を３
２ビット長まで符号拡張した値とレジスタｒｅｇ２が保
持するワード長データのビットごとの論理積をとり、そ
の結果をレジスタｒｅｇ２に格納する。

【００１６】ｍａｃ（ＭｕｌｔｉｐｌｙａｎｄＡｃ
ｃｕｍｕｌａｔｅ，積和演算）命令は、レジスタｒｅｇ
２が保持するワード（３２ビット）長データにレジスタ
ｒｅｇ１が保持するワード長データを乗算し、この乗算
結果にレジスタｒｅｇ３が保持するワード長データを加
算し、この加算結果に３２ビット長のクリッピング処理
を施し、結果をレジスタｒｅｇ３に格納する。クリッピ
ング処理とは、加算結果が０ｘ７ｆｆｆｆｆｆｆより大
きければ加算結果を０ｘ７ｆｆｆｆｆｆｆで置き換え、
加算結果が０ｘ８０００００００より小さければ加算結
果を０ｘ８０００００００で置き換え、加算結果が３２
ビット長で表せずオーバフローする時の誤差を低減する
処理である。ここで０ｘは１６進数表現を表す。

【００１７】ｍａｘ（Ｍａｘｉｍｕｍ，最大値）命令
は、レジスタｒｅｇ２が保持するワード（３２ビット）
長データとレジスタｒｅｇ１が保持するワード長データ
を符号つき整数として比較し、大きい方の値をレジスタ
ｒｅｇ３に格納する。

【００１８】ｍｉｎ（Ｍｉｎｉｍｕｍ，最小値）命令
は、レジスタｒｅｇ２が保持するワード（３２ビット）
長データとレジスタｒｅｇ１が保持するワード長データ
を符号つき整数として比較し、小さい方の値をレジスタ
ｒｅｇ３に格納する。

【００１９】ｍｏｖ（ｍｏｖｅ，移動）命令は、レジス
タｒｅｇ１が保持するワード（３２ビット）長データ
か、即値ｉｍｍをワード（３２ビット）長まで符号拡張
した値を、レジスタｒｅｇ２に格納する。

【００２０】ｘｏｒ（ＥｘｃｌｕｓｉｖｅＯｒ，排他
的論理和）命令は、レジスタｒｅｇ２が保持するワード
（３２ビット）長データとレジスタｒｅｇ１が保持する
ワード長データのビットごとの排他的論理和をとり、そ
の結果をレジスタｒｅｇ２に格納する。

【００２１】ｓｈｌ（ＳｈｉｆｔＬｅｆｔ，論理左シ
フト）命令は、レジスタｒｅｇ１が保持するワード（３
２ビット）長データを、即値ｉｍｍ５で示されるビット
数だけ論理左シフトした結果の下位３２ビットをレジス
タｒｅｇ１に格納する。

【００２２】ｓｈｒ（ＳｈｉｆｔＲｉｇｈｔ，論理右
シフト）命令は、レジスタｒｅｇ１が保持するワード
（３２ビット）長データを、即値ｉｍｍ５で示されるビ
ット数だけ論理右シフトした結果をレジスタｒｅｇ１に
格納する。

【００２３】ｓｈｒｄ３（ＳｈｉｆｔＲｉｇｈｔＤ
ｏｕｂｌｅｗｏｒｄ，ダブルワード左シフト）命令は、
レジスタｒｅｇ３が保持するワード（３２ビット）長デ
ータを上位ワード、レジスタｒｅｇ２が保持するワード
長データを下位ワードとするダブルワード（６４ビッ
ト）長データを、レジスタｒｅｇ３の下位５ビットで示
されるビット数だけ右シフトした結果の下位３２ビット
をレジスタｒｅｇ２に格納する。

【００２４】マイクロプロセッサＶ８３０はロード・ス
トア・アーキテクチャを採用しており、演算対象（オペ
ランド）はレジスタ・ファイル上に置かれたデータに限
られる。従って、メイン・メモリ上のデータに対して演
算を行うには、演算の前にロード命令によりメイン・メ
モリ上からレジスタ・ファイル上へデータを転送し、演
算を行い、レジスタ・ファイル上に置かれた演算結果を
ストア命令によりメイン・メモリ上に転送するという手
順が必要となる。メインメモリ１０上に置かれたプログ
ラム２０は、図８に示した命令セットを利用して記述さ
れ、マイクロプロセッサ１１の動作を制御する。

【００２５】次に、動き補償について、図７と図９を参
照しながら説明する。動き補償処理では、動きベクトル
が指定する符号なし数で表現された予測画像の画素値
と、符号つき数で表現された逆ＤＣＴ（Ｄｉｓｃｒｅｔ
ｅＣｏｓｉｎｅＴｒａｎｓｆｏｒｍ，離散コサイン
変換）された誤差値を加算し、新しい画像の画素を生成
する。

【００２６】実際のシステムでは、図７に示すように、
動き補償処理の入力となる予測画像の画素値２２と誤差
値２３はメイン・メモリ１０上に格納されており、それ
ぞれの場所はマイクロプロセッサ１１のレジスタ・ファ
イル１２上に置かれたポインタで指示されている。ま
た、動き補償処理の出力である生成画像の画素値２４
は、またマイクロプロセッサ１１のレジスタ・ファイル
１２上に置かれた別のポインタで指示されたメイン・メ
モリ上の場所に格納される。

【００２７】１画素分の動き補償処理の詳細を図９を参
照しながら説明する。動き補償処理を開始する前に、予
測画像の画素値へのポインタｐｐ，誤差値へのポインタ
ｐｅ，生成画像の画素値へのポインタｐｃがレジスタ・
ファイル上に格納されているものとする。第１に、予測
画像の画素値へのポインタｐｐを参照して８ビット符号
なし数で表現された予測画像の画素値ｐおよび、誤差値
へのポインタｐｃを参照して１６ビット符号つき数で表
現された誤差値ｅをメイン・メモリ上から取得し、レジ
スタ・ファイル１２に格納する（２０１）。第２に、予
測画像の画素値ｐを符号つき数に変換して誤差値ｅと加
算し、レジスタ・ファイル上に確保した一時変数ｔに格
納する（２０３）。第３に、一時変数ｔが８ビット符号
なし数で表せる０から２５５の範囲内に収まるようクリ
ッピング処理を行う（２００）。具体的には一時変数ｔ
を２５５と比較して（２０３）、一時変数ｔが２５５よ
り大きければ一時変数ｔに２５５を設定し（２０４）、
一時変数ｔを０と比較して（２０５）、一時変数ｔが０
より小さければｔに０を設定する（２０６）。

【００２８】第４に、一時変数ｔを生成画像の画素値へ
のポインタｐｃが示すメイン・メモリ上の場所へ格納す
る（２０７）。

【００２９】最後に従来の動き補償処理方法を図１０に
従って説明する。従来の動き補償処理では、メイン・メ
モリに納められた誤差値および予測画像の画素値を取り
出してレジスタに納めて加算したのち、加算とは別の命
令２個を用いクリッピング処理を行う。図１０に示す例
では、手順２１３でレジスタｒ１２に誤差値２３（図９
中の誤差値ｅに相当）を、手順２１４でレジスタｒ１３
に予測画像の画素値２２（図９中の予測画像の画素値ｐ
に相当）を納めて加算（２１５、図９中の２０２に相
当）およびクリッピング処理２１１を行い、ｒ１３上に
生成画像の画素値２４（図９の生成画像の画素値ｃに相
当）を得ている。レジスタｒ１３に画素値を納める際
（２１４）、画素値は８ビット符号なし数であるにもか
かわらず、マイクロプロセッサＶ８３０のバイト・ロー
ド（１ｄ．ｂ）命令はロードする数を８ビット符号つき
数とみなし２４ビットの符号拡張を行うため、ａｎｄｉ
命令により符号拡張部分を常にゼロとする必要がある。
クリッピング処理部２１１は、アイ・イー・イー・イー
・マイクロ誌（ＩＥＥＥＭＩＣＲＯＭａｇａｚｉｎ
ｅ）第１５巻、第６号（１９９５年１２月）、２５ペー
ジ図６（ｂ）に掲載された方式と同様であり、予測画像
の画素値と誤差値の加算命令とは別にマイクロプロセッ
サＶ８３０が信号処理のために導入した最小値命令（ｍ
ｉｎ）および最大値命令（ｍａｘ）を用い、分岐を用い
ることなくクリッピング処理を実現している。すなわ
ち、生成画像の画素値を納めたレジスタｒ１３と、初期
設定２１０で定数２５５をロードしたレジスタｒ１０の
うち小さい方を取り（２１６）、続いて生成画像の画素
値を納めたレジスタｒ１３と、常に０を保持するレジス
タｒ０のうち大きい方を取る（２１７）ことにより、生
成画像の画素値を０から２５５の間に制限するクリッピ
ング処理２１１を行う。クリッピング処理２１１が終了
した生成画像の画素値は、レジスタｒ８が指す位置へ格
納する（２１９）。

【００３０】手順２１３から２１８に対する処理が図９
に示した１画素分の処理に相当する。実際にはポインタ
を更新しながら（２２０）、必要な画素数分の処理を連
続して行う（２１９）。

【００３１】

【発明が解決しようとする課題】図１０に示す動き補償
処理では、クリッピング処理のために予測画像の画素値
と誤差値の加算命令とは別に、最小値命令および最大値
命令を必要とするため、１回の動き補償処理に必要な演
算量が増えるという問題がある。動き補償処理は画素ご
とに行われるため、１回の処理は単純であるが非常に多
くの回数呼び出され、ＭＰＥＧビデオ伸長処理全体のう
ち演算量の相当部分を占める。従って１回の動き補償処
理に必要な命令数がたとえ数命令でも増加することはＭ
ＰＥＧビデオ伸長処理性能を大幅に低下させる。

【００３２】本発明の課題は、動き補償処理の高速化が
可能な動き補償加算装置を提供することにある。

【００３３】

【課題を解決するための手段】本発明によれば、８ビッ
ト符号なし数で表現された予測画像の画素値を、−１２
８オフセットつき８ビット符号つき数にフォーマット変
換する手段と、フォーマット変換後の予測画像の画素値
と符号つき数で表現された誤差値の加算および、加算結
果を８ビット符号付き数で表現可能な範囲へ制限するク
リッピング処理を１個のクリッピング機能つき積和演算
命令により行う手段と、クリッピング処理後の結果をふ
たたび８ビット符号なし数へ逆フォーマット変換する手
段とを有することを特徴とする動き補償加算装置が得ら
れる。

【００３４】更に本発明によれば、８ビット符号なし数
で表現された予測画像の画素値を、１個のレジスタに複
数個格納し一括して−１２８オフセットつき８ビット符
号つき数へのフォーマット変換を行う手段と、フォーマ
ット変換後の予測画像の画素値と符号つき誤差値の加
算、および加算結果を８ビット符号付き数で表現可能な
範囲へ制限するクリッピング処理を、１個のクリッピン
グ機能つき積和演算命令により行う手段と、ふたたび１
個のレジスタにクリッピング処理後の結果を複数個格納
し、一括して８ビット符号なし数へ逆フォーマット変換
する手段とを有することを特徴とする動き補償加算装置
が得られる。

【００３５】このように本発明では、クリッピング機能
つき積和演算命令１個を用いて動き補償処理のうち予測
画像の画素値と誤差値の加算およびクリッピング処理を
行う。クリッピング機能つき積和演算命令は、１命令で
乗算、乗算結果と積算値の加算および加算結果に対する
クリッピング処理を行うため、乗算を利用した誤差値と
予測画像の画素値の桁あわせ、乗算結果と積算値の加算
部分を利用した予測画像の画素値と誤差値の加算、加算
結果に対するクリッピング処理を利用した予測画像の画
素値と誤差値の加算値に対するクリッピング処理を１命
令で行え、動き補償処理を高速化する。

【００３６】

【発明の実施の形態】次に図１〜図８を参照して、本発
明の実施例について詳細に説明する。

【００３７】各実施例の詳細を述べる前に、実施例で用
いるフォーマット変換について説明する。図９に示した
ように予測画像の画素値および生成画像の画素値はとも
に８ビット符号なし数であり、０から２５５までの２５
６種類の値をとる。ここで、８ビット符号なし数である
画素値に対し、最上位ビットを反転するというフォーマ
ット変換を施す。すると、図１に示すように、これらの
値は−１２８なるオフセットが付加された８ビット符号
つき数に変換され、−１２８から１２７までの同じく２
５６種類の値をとる。また逆に、−１２８オフセットつ
き８ビット符号つき数に最上位ビットを反転するという
逆フォーマット変換を施すと、オフセットなし８ビット
符号なし数に変換できる。以後、オフセットを付加した
数では「オフセットつき」と明示することとし、オフセ
ットを付加しない数では特にオフセットの有無を明示し
ない場合がある。

【００３８】次にフォーマット変換とクリッピング処理
の関係を考える。図９中に示したオフセットなし符号な
し数に対して、８ビットで表現できる０から２５５の間
に値を制限するクリッピング処理を行うことは、フォー
マット変換し−１２８オフセットつき符号つき数に対し
て８ビットで表現できる−１２８から１２７の間に値を
制限するクリッピング処理を行うことに対応する。従っ
て、８ビットオフセットなし符号なし数である画素値を
０から２５５までに制限するクリッピング処理と、画素
値の最上位ビットを反転し８ビット−１２８オフセット
つき数としてから値を−１２８から１２７までに制限す
るクリッピング処理を行い、再び最上位ビットを反転し
８ビットオフセットなし符号なし数に逆フォーマット変
換する処理は同等の結果を生成する。

【００３９】図２は図７に示したＶ８３０を用いた動き
補償処理システム上で、本発明の第１の実施例を説明し
たものである。図２に示す動き補償処理を開始する前
に、レジスタｒ６は図９中の誤差値へのポインタｐｅ
に、レジスタｒ７は予測画像の画素値へのポインタｐｐ
に、レジスタｒ８は生成画像の画素値へのポインタｐｃ
に相当する値を保持しているものとする。

【００４０】まず、初期設定４０として、レジスタｒ１
０およびｒ１１に以後の処理で使う定数をロードする。
レジスタｒ１０には３２ビット長レジスタの最上位ビッ
トのみ１になった値をロードし（４１）、レジスタｒ１
１には、２の２４乗に等しい値をロードする（４２）。
ここで、１６進定数は先頭に０ｘを付加して表現してい
る。

【００４１】次に画素ごとの動き補償処理を行う。第１
に、レジスタｒ６が示すアドレス（図９中のｐｅに相
当）から、１６ビット符号つき数で表される誤差値（図
９中のｅに相当）を取り出し、３２ビット長に符号拡張
してレジスタｒ１２に格納する（４３）。

【００４２】第２に、レジスタｒ７が示すアドレス（図
９中のｐｐに相当）から、８ビット符号なし数で表され
る予測画像の画素値（図９中の予測画像の画素値ｐに相
当）をロードし、レジスタｒ１３の最上位バイトに転送
する（４４）。

【００４３】第３に、レジスタｒ１３の最上位ビット
を、レジスタｒ１０上の定数との排他的論理和をとるこ
とで反転する（４５）。この操作は、図３に示すよう
に、レジスタｒ１３の最上位バイトに納められた予測画
像の画素値６０に、図３に示したフォーマット変換を施
し、−１２８のオフセットを付加した８ビット符号つき
数６２とする。あるいは、８ビット符号なし数である予
測画像の画素値６０は、−１２８オフセットつき８ビッ
ト符号つき数にフォーマット変換され、２４ビット左シ
フトされてレジスタｒ１３に格納されている（６２）と
みなしてもよい。

【００４４】第４に、積和演算（ｍａｃ）命令により、
いずれも符号つき数である誤差値と−１２８オフセット
つき予測画像の画素値を加算し、−１２８から１２７ま
での範囲にクリッピングを行う（４６）。積和演算命令
には、被乗数としてｒ１１に納めた定数０ｘ０１０００
０００、乗数としてレジスタｒ１２に納めた誤差値、加
算値としてレジスタｒ１３に納めた予測画像の画素値を
−１２８オフセットつき符号つき数にフォーマット変換
し、２４ビット左シフトした値を与え、ｒ１１×ｒ１２
＋ｒ１３を計算する。すると、図４に示すように、レジ
スタｒ１１（７１）との乗算により誤差値７０が２４ビ
ット左シフトされ（７２）、フォーマット変換された予
測画像の画素値７３と桁あわせされ加算される（７
４）。積和演算（ｍａｃ）命令は、加算結果を３２ビッ
ト符号つき数で表現できる範囲内、すなわち−（２の３
１乗）から（２の３１乗）−１までの範囲内にクリッピ
ングするが（７５）、このクリッピング操作は、２４ビ
ット左シフトした値７４に対しては、−１２８から１２
７の範囲にクリッピングすることに等しい。すなわち積
和演算命令（ｍａｃ）命令４６の結果７６は、誤差値と
フォーマット変換した予測画像の画素値を加算し、８ビ
ット符号つき数で表せる−１２８から１２７の範囲にク
リッピングした結果（これは生成画像の画素値をフォー
マット変換したもの）を２４ビット左シフトした値と同
等である。

【００４５】第５にレジスタｒ１３の最上位バイトに納
められた−１２８オフセットつき符号つき数で表現され
た生成画像の画素値の最上位ビットを、レジスタｒ１０
上の定数と排他的論理和をとることで反転する（４
７）。この操作により、レジスタｒ１３の最上位バイト
に納められた−１２８オフセットつき符号つき数で表現
された生成画像の画素値は、オフセットなし符号なし数
で表現された生成画像の画素値に逆フォーマット変換さ
れる。

【００４６】第６に、ｒ１３の最上位バイトに納められ
た生成画像の８ビット符号なし画素値をメインメモリに
格納するため、２４ビット右シフトして最下位バイトに
転送し、バイト長ストア（ｓ．ｔ．ｂ）命令を実行する
（４８）。

【００４７】以上の処理を、必要な画素数の処理が終了
するまで（４９）、ポインタを更新（５０）しながら繰
り返す。

【００４８】以上説明した第１の実施例では、従来の技
術では、予測画像の画素値と誤差値の加算命令、加算結
果のクリッピング処理のため最小値命令および最大値命
令と３命令必要であった処理（図１０中、手順２１５、
２１６、２１７）が、積和演算（ｍａｃ）命令１命令
（図２中、手順４６）に削減されている。

【００４９】次に、図５に示した本発明の第２の実施例
を説明する。第２の実施例は、第１の実施例をより効率
よく実現する。

【００５０】第１の実施例では、予測画像の画素値のレ
ジスタへのロード４４、予測画像および生成画像の画素
値のフォーマット変換（４５および４７）、生成画像の
画素値のメインメモリへのストア４８を１画素単位で行
っていた。それに対し、第２の実施例では、１ワード
（３２ビット）長のレジスタに４画素をすきまなく詰め
たデータ形式（以下これをパック形式と呼ぶ）単位で予
測画像の画素値のレジスタへのロード、予測画像および
生成画像の画素値のフォーマット変換、生成画像の画素
値のメインメモリへのストアを行い、１画素あたりの演
算量を削減し、動き補償処理を高速化する。

【００５１】第２の実施例を図５を用いて説明する。ま
ず、初期設定８０とし、レジスタｒ１０、ｒ１１および
ｒ１５に以後の処理で使う定数をロードする。レジスタ
ｒ１０には３２ビット長レジスタの各バイトの最上位ビ
ットが１になった値（０ｘ８０８０８０８０）をロード
し（８１）、レジスタｒ１１には第１の実施例と同様に
２の２４乗に等しい値をロードし（８２）、レジスタｒ
１５には定数８をロードする（８３）。

【００５２】次にパック形式のデータに対して動き補償
処理を行う。第１に、レジスタｒ７が示すアドレスか
ら、８ビット符号なし数で表される予測画像の画素値
（図９中のｐに相当）を４画素分ロードし、レジスタｒ
１３にパック形式で格納する（８４）。

【００５３】第２に、レジスタｒ１３にパック形式で納
められた４個の予測画像の各画素値の最上位ビットを、
図６に示すように、レジスタｒ１０上の定数との排他的
論理和をとることで反転する（８５）。この操作は、レ
ジスタｒ１３にパック形式で納められた４個の予測画像
の画素値に、図１に示したフォーマット変換を施し、そ
れぞれ−１２８のオフセットを付加した８ビット符号つ
き数とする。

【００５４】第３に、レジスタｒ６が示すアドレスか
ら、１６ビット符号つき数で表される誤差値（図９中の
ｅに相当）を取り出し、３２ビット長に符号拡張してレ
ジスタｒ１２に格納する（８６）。

【００５５】第４に、レジスタｒ１４の最上位バイト
に、処理対象となる予測画像の画素値を転送する。レジ
スタｒ１３にパック形式で納められた４画素分の画素値
のうち、まず最上位バイトに納められた第４の画素値を
演算対象とするため、レジスタＲ１３をそのままｒ１４
にコピーする（８７）。

【００５６】第５に、積和演算（ｍａｃ）命令により、
いずれも符号つき数である誤差値と−１２８オフセット
つき予測画像の画素値を加算し、−１２８から１２７ま
での範囲にクリッピングを行う。積和演算命令には、被
乗数としてｒ１１に納めた定数０ｘ０１００００００、
乗数としてレジスタｒ１２に納めた誤差値、加算値とし
てレジスタｒ１４の最上位バイトに納めた、予測画像の
画素値を−１２８オフセットつき符号つき数にフォーマ
ット変換した値を与え、ｒ１１×ｒ１２＋ｒ１４を計算
する。すると、図５に示すように、レジスタｒ１１（７
１）との乗算により誤差値７０が２４ビット左シフトさ
れ７２、レジスタｒ１４の最上位バイトに格納したフォ
ーマット変換された予測画像の画素値７３と桁あわせさ
れ加算される（７４）。積和演算（ｍａｃ）命令は、加
算結果を３２ビット符号つき数で表現できる範囲内、す
なわち−（２の３１乗）から（２の３１乗）−１までの
範囲内にクリッピングするが、このクリッピング操作
は、２４ビット左シフトした値７４に対しては、−１２
８から１２７の範囲にクリッピングすることに等しい。
すなわち積和演算命令（ｍａｃ）命令の結果は、誤差値
とフォーマット変換した予測画像の画素値を加算し、８
ビット符号つき数で表せる−１２８から１２７の範囲に
クリッピングした結果（これは生成画像の画素値をフォ
ーマット変換したもの）を２４ビット左シフトした値と
同等である。

【００５７】第６に、ダブルワード左シフト（ｓｈｒｄ
３）命令により、レジスタｒ１４を下位ワード、レジス
タｒ１３上位ワードとして連結した６４ビット長の値を
１画素（８ビット）分左シフトし、上位ワードの値をレ
ジスタｒ１３に格納する（８９）。このときシフト量
は、レジスタｒ１５にロードした定数８２により指定さ
れる。これによりレジスタｒ１３に納められた４個の予
測画像の画素値を１画素分左シフトするとともに、レジ
スタｒ１４の最上位バイトに納められた−１２８オフセ
ットつき符号つき数の生成画像の画素値をレジスタｒ１
３の最下位バイトに格納する。

【００５８】以上第３から第６の操作（手順８６、８
７、８８および８９）を、レジスタｒ６を誤差値のサイ
ズ（２バイト）分ずつデクリメント９１しながら４回繰
り返す（９０）と、第１の操作８４においてパック形式
でｒ１３にロードした４画素分のデータに対する動き補
償処理が全て終了し、パック形式でレジスタｒ１３に４
画素分の結果が得られる。ここでレジスタｒ１３に得ら
れた結果は、−１２８オフセットつき符号つき数で表現
されているので、図１に示した逆フォーマット変換を、
一括して図６に示したようにパック形式のデータに対し
て行い、オフセットなし符号なし数に変換したのち９
２、メインメモリへパック形式のデータ単位でストアす
る（９３）。

【００５９】レジスタにパック形式で納められた４個の
画素値に対する処理（８４から９３）を画素値へのポイ
ンタを更新しながら（９５）繰り返し（９４）、必要な
画素すべてに対する処理を行う。

【００６０】以上説明した第２の実施例では、画素ごと
の演算が４命令（８６から８９）、４画素パック形式デ
ータに対する演算が４命令（８４、８５、９２、９
３）、すなわち１画素あたり５命令で動き補償処理が行
える。これは、従来の動き補償処理（図１０）が、画素
あたり７命令必要としていたのに比べ、約４０パーセン
ト高速である。動き補償処理は、ビデオ伸長処理におい
て最も多くの演算量を消費するため、本実施例で述べた
高速動き補償加算装置は、ビデオ伸長処理ソフトウェア
の性能向上に大きく貢献する。

【００６１】さらに、第２の実施例では、パック形式で
４画素単位で画素値のロードおよびストアを行っている
ため、従来例のように画素ごとにロードおよびストアを
行う場合に比べてメインメモリのアクセス回数が大幅に
減る可能性がある。これは、Ｖ８３０のようなライトバ
ック形式のキャッシュ・メモリを持つマイクロプロセッ
サでは、さらなる高速化につながる。

【００６２】なお、本実施例では、便宜上ＮＥＣの３２
ビット・マイクロプロセッサを例にとったが、本高速動
き補償加算装置の適用対象はＶ８３０に制限されるもの
ではない。Ｖ８３０以外の、マルチメディア処理対応あ
るいは信号処理対応とうたわれた積和演算命令を持つマ
イクロプロセッサでも同様の手法が適用可能である。マ
イクロプロセッサのレジスタ・ファイルや演算器のビッ
ト幅も、ここで説明した３２ビットに制限されるもので
はなく、１６ビット、あるいは６４ビットのレジスタ・
ファイルあるいは演算器を持つマイクロプロセッサでも
同様の手法が適用可能である。さらに、Ｖ８３０のよう
なレジスタ・ファイル上のデータのみオペランドとする
ロード・ストア・アーキテクチャをとらず、レジスタ・
ファイルとメイン・メモリに置いたオペランド間で直接
演算可能なマイクロプロセッサでも本動き補償加算装置
が適用できる。

【００６３】また、マルチメディア処理あるいは信号処
理に特化したＳＩＭＤ（ＳｉｎｇｌｅＩｎｓｔｒｕｃ
ｔｉｏｎＭｕｌｔｉＤａｔａ）命令を持つマイクロ
プロセッサ、あるいマルチメディア処理あるいは信号処
理専用に実行ユニットおよびレジスタ・ファイルを持つ
マイクロプロセッサでも本動き補償加算装置を適用でき
る。

【００６４】

【発明の効果】本発明の効果は、動き補償に必要な演算
量を大幅に削減できる点にある。従来例では、加算２０
２およびクリッピング処理２００に３命令（２１５、２
１６、２１７）必要としていたが、第１の実施例、第２
の実施例とも、これを積和演算命令１命令で置き換える
からである。

【図面の簡単な説明】

【図１】本発明を説明するためのフォーマット変換時の
入出力間の関係を示す図である。

【図２】本発明の第１の実施例を示すフロー・チャート
である。

【図３】本発明の第１の実施例におけるフォーマット変
換の適用範囲を説明するための図である。

【図４】本発明の第１の実施例における積和演算命令の
入出力のビット位置関係を説明するための図である。

【図５】本発明の第２の実施例を示すフロー・チャート
である。

【図６】本発明の第２の実施例におけるパック形式デー
タに対するフォーマット変換の適用範囲を説明するため
の図である。

【図７】本発明が用いる動き補償処理システムのブロッ
ク図である。

【図８】マイクロプロセッサＶ８３０の命令セットの一
部を示す図である。

【図９】動き補償処理の原理を説明するための図であ
る。

【図１０】従来の動き補償処理を示すフロー・チャート
である。

【符号の説明】

１０メイン・メモリ１１マイクロプロセッサ１２レジスタ・ファイル１３実行ユニット２０プログラム２１データ２２予測画像の画素値２３誤差値２４生成画像の誤差値２５予測画像の画素値へのポインタ２６誤差値へのポインタ２７生成画像の画素値へのポインタ２８算術論理演算器２９シフタ３０積和演算器

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06T 1/00 - 1/20 G06T 9/00 H04N 7/32 - 7/46 H03M 7/30 - 7/50 G06F 7/42

Claims

(57)【特許請求の範囲】

【請求項１】８ビット符号なし数で表現された予測画
像の画素値を、−１２８オフセットつき８ビット符号つ
き数にフォーマット変換する手段と、フォーマット変換
後の予測画像の画素値と符号つき数で表現された誤差値
の加算および、加算結果を８ビット符号付き数で表現可
能な範囲へ制限するクリッピング処理を１個のクリッピ
ング機能つき積和演算命令により行う手段と、クリッピ
ング処理後の結果をふたたび８ビット符号なし数へ逆フ
ォーマット変換する手段とを有することを特徴とする動
き補償加算装置。
【請求項２】８ビット符号なし数で表現された予測画
像の画素値を、１個のレジスタに複数個格納し一括して
−１２８オフセットつき８ビット符号つき数へのフォー
マット変換を行う手段と、フォーマット変換後の予測画
像の画素値と符号つき誤差値の加算、および加算結果を
８ビット符号付き数で表現可能な範囲へ制限するクリッ
ピング処理を、１個のクリッピング機能つき積和演算命
令により行う手段と、ふたたび１個のレジスタにクリッ
ピング処理後の結果を複数個格納し、一括して８ビット
符号なし数へ逆フォーマット変換する手段とを有するこ
とを特徴とする動き補償加算装置。
【請求項３】３２ビット長レジスタに８ビット長の画
素値を４画素分格納してフォーマット変換、フォーマッ
ト逆変換を行うことを特徴とする請求項２に記載の動き
補償加算装置。
【請求項４】６４ビット長レジスタに８ビット長の画
素値を８画素分格納してフォーマット変換、フォーマッ
ト逆変換を行うことを特徴とする請求項２に記載の動き
補償加算装置。