JP2922932B2 - Self-excited inverter - Google Patents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、主に高信頼性の要求される高周波スイッチ
ング電源に用いられる自励インバータに関する。DETAILED DESCRIPTION OF THE INVENTION [Purpose of the Invention] (Industrial application field) The present invention relates to a self-excited inverter mainly used for a high-frequency switching power supply requiring high reliability.
（従来の技術） この種の自励インバータとして、従来第３図に示すも
のが知られている。(Prior Art) As this type of self-excited inverter, the one shown in FIG. 3 is conventionally known.
同図に示す自励インバータ100は、電源101の両端に結
合された抵抗102とコンデンサ103の直列回路の接続点
と、開閉素子であるMOSFET104のゲートとの間にトリガ
ーダイオード105を接続し、前記コンデンサ103を第４図
（ａ）のように充放電させ、コンデンサ103の充電電圧V
C2の放電時に第４図（ｂ）のようなパルス電圧（VP）を
出力し、この出力にてMOSFET104にゲート電圧を供給し
て起動させ、起動と同時にコンデンサ103の充電電圧VC2
はダイオード106と抵抗107によってMOSFET104を通じて
放電させる。The self-excited inverter 100 shown in FIG. 1 has a trigger diode 105 connected between a connection point of a series circuit of a resistor 102 and a capacitor 103 coupled to both ends of a power supply 101 and a gate of a MOSFET 104 serving as a switching element. The capacitor 103 is charged and discharged as shown in FIG.
C2 during discharge of the outputs a pulse voltage, such as FIG. 4 (b) (V P), the charging voltage V C2 of the output MOSFET104 in is started by supplying a gate voltage at starting and at the same time capacitor 103
Is discharged through the MOSFET 104 by the diode 106 and the resistor 107.
そして、MOSFET104の起動後は主変圧器108の補助巻線
111に電流制限用の抵抗113を介して並列接続した飽和リ
アクトル112の磁気飽和に伴う短絡動作を利用してMOSFE
T104をオフさせ、更に、飽和リアクトル112の極性反転
によりMOSFET104を再びオンさせる。After the MOSFET 104 is started, the auxiliary winding of the main transformer 108
The MOSFE uses the short-circuit operation associated with magnetic saturation of the saturation reactor 112 connected in parallel to the 111 via a current limiting resistor 113.
T104 is turned off, and the MOSFET 104 is turned on again by reversing the polarity of the saturation reactor 112.
このような動作が所定の周波数で繰り返され、出力巻
線110から所定の周波数の交流出力を取出すことができ
る。尚、第３図中、114はゲートバイアス抵抗である。Such an operation is repeated at a predetermined frequency, so that an AC output of a predetermined frequency can be obtained from the output winding 110. In FIG. 3, reference numeral 114 denotes a gate bias resistor.
しかしながら、上記構成の自励インバータ100の場
合、下記のような問題がある。However, the self-excited inverter 100 having the above configuration has the following problems.
即ち、電源101か入力電圧Viを変化した場合、この入
力電圧Viの値に比例してMOSFETのオン，オフの周波数、
従って交流出力VOの周波数が大きく変動してしまうとい
う問題がある。That is, when the input voltage Vi is changed from the power supply 101, the on / off frequency of the MOSFET is changed in proportion to the value of the input voltage Vi.
Therefore there is a problem that the frequency of the AC output V O fluctuates greatly.
このような問題はEMI対策上大きな障害となってい
た。Such a problem has been a major obstacle in EMI countermeasures.
（発明が解決しようとする課題） 本発明は上記事情に鑑みてなされたものであり、入力
電圧を変化させた場合でも常に一定周波数の安定した出
力を得ることが可能な自励インバータを提供することを
目的とするものである。(Problems to be Solved by the Invention) The present invention has been made in view of the above circumstances, and provides a self-excited inverter capable of always obtaining a stable output of a constant frequency even when an input voltage is changed. The purpose is to do so.
［発明の構成］ （課題を解決するための手段） 本発明は、電源と、入力巻線、出力巻線及び補助巻線
を有する主変圧器と、電源と入力巻線との間に直列接続
した開閉素子と、不飽和状態から飽和状態に向って磁束
が変化するセット動作、及び飽和状態から不飽和状態に
向って磁束が変化するリセット動作によって、前記開閉
素子の転流を行う飽和リアクトルを有する自励インバー
タであって、前記飽和リアクトルのセット動作及びリセ
ット動作を利用してこの自励インバータの入力電圧に対
応した導通時間を前記開閉素子に与える手段と、この自
励インバータの発振周波数が一定になるように前記飽和
リアクトルのリセット動作を制御するリセット制御手段
とを有するものである。[Means for Solving the Problems] The present invention relates to a power supply, a main transformer having an input winding, an output winding and an auxiliary winding, and a series connection between the power supply and the input winding. Switching element, a set operation in which the magnetic flux changes from the unsaturated state to the saturated state, and a reset operation in which the magnetic flux changes from the saturated state to the unsaturated state, a saturated reactor that performs commutation of the switching element. Means for providing a conduction time corresponding to the input voltage of the self-excited inverter to the switching element by using the set operation and the reset operation of the saturated reactor, and wherein the oscillation frequency of the self-excited inverter is Reset control means for controlling the reset operation of the saturated reactor so as to be constant.
（作 用） 以下に上記構成の装置の作用を説明する。(Operation) The operation of the device having the above configuration will be described below.
この装置においては、飽和リアクトルのセット，リセ
ット動作を利用してこの自励インバータの入力電圧に対
応した導通時間が前記開閉素子に与えられる。リセット
制御手段は、前記飽和リアクトルのリセット動作を制御
し、発振周波数を一定とする。In this device, a conduction time corresponding to the input voltage of the self-excited inverter is given to the switching element by using the set and reset operations of the saturation reactor. The reset control means controls a reset operation of the saturated reactor to keep the oscillation frequency constant.
（実施例） 以下に本発明の実施例を説明するが、それに先立っ
て、本発明の原理的説明を第２図を参照して行う。(Example) An example of the present invention will be described below. Prior to that, a principle explanation of the present invention will be made with reference to FIG.
飽和リアクトル７は、不飽和状態から飽和状態に向か
って磁束が変化するセット動作、及び飽和状態から不飽
和状態に向って磁束が変化するリセット動作によって、
後述する開閉素子としての両MOSFET5A,5Bの開閉に関与
する。同図に示すように、この飽和リアクトル７のセッ
ト動作時の電圧（以下、セット電圧という）をv1L,v1M,
v1H、飽和リアクトルのリセット動作時の電圧（以下、
リセット電圧という）をv2L,v2M,v2Hとし、さらに導通
時間をt1L,t1M,t1H,非導通時間をt2L,t2M,t2Hとして表
すものとする。そして、一般的にセット電圧をv1,リセ
ット電圧をv2,セット時の導通時間をt1,リセット時の非
導通時間をt2と定義するものとすれば、下記（１），
（２）式が成立する。The saturated reactor 7 has a set operation in which the magnetic flux changes from the unsaturated state to the saturated state, and a reset operation in which the magnetic flux changes from the saturated state to the unsaturated state,
It is involved in opening and closing both MOSFETs 5A and 5B as switching elements described later. As shown in the figure, the voltages during the set operation of the saturated reactor 7 (hereinafter, referred to as set voltages) are represented by v1L, v1M,
v1H, the voltage at the time of reset operation of the saturation reactor (hereinafter,
Reset voltage) are denoted by v2L, v2M, v2H, the conduction time is represented by t1L, t1M, t1H, and the non-conduction time is represented by t2L, t2M, t2H. In general, if the set voltage is defined as v1, the reset voltage is defined as v2, the conduction time at the time of setting is defined as t1, and the non-conductive time at the time of reset is defined as t2, the following (1),
Equation (2) holds.
v1t1＝v2t2＝Ａ（const） …（１） t1＋t2＝1/F …（２） ここに、Ａは所定の出力電圧を得るに必要なセット時
の電圧時間積であり、v1,v2を発生するための主変圧器
Ｔの巻線電圧に換算した値である。また、Ｆは発振周波
数である。v 1 t 1 = v 2 t 2 = A (const) (1) t 1 + t 2 = 1 / F (2) where A is a voltage-time product at the time of setting required to obtain a predetermined output voltage. Which is a value converted into a winding voltage of the main transformer T for generating v 1 and v 2 . F is the oscillation frequency.
前記（１），（２）式より、 飽和リアクトル７のリセット電圧を前記（５）式のよ
うに制御することにより、飽和リアクトル７のセット
時，リセット時の両電圧時間積が等しくなり、これによ
り、発振周波数を一定とすることができる。From the above equations (1) and (2), By controlling the reset voltage of the saturation reactor 7 as in the above equation (5), the voltage-time product of both the setting and the resetting of the saturation reactor 7 becomes equal, whereby the oscillation frequency can be kept constant. .
次に、上述した原理に基く具体的実施例について第１
図を参照して説明する。Next, a first embodiment based on the above-described principle will be described.
This will be described with reference to the drawings.
第１図に示す自励インバータ１は、主変圧器Ｔと、こ
の主変圧器Ｔの入力巻線２に陽極が接続された電源（直
流電源）３と、第1,第２の開閉素子であるＮ型MOSFET5
A,P型MOSFET5Bと、両MOSFET5A,5Bのドレン間に接続され
たコンデンサ27と、主変圧器Ｔの第１の補助巻線19aに
接続した電流制限回路50と、この電流制限回路50を介し
て第１の補助巻線19aに並列接続した飽和リアクトル７
と、前記主変圧器Ｔの第２の補助巻線19bに接続した設
定電圧発生手段30と、前記両MOSFET5A,5Bの起動を行う
起動回路29と、電源３からの入力電圧Viを取込むと共に
前記飽和リアクトル７のセット，リセット動作を利用し
てこの飽和リアクトル７のセット電圧v1及びセット時の
導通時間を求め、セット電圧v1及び電圧時間積Ａに発振
周波数Ｆを乗じたFAの値を各々送出する基準信号発生手
段20と、この基準信号発生手段20からの前記セット電圧
v1及びFAの値を基に前記（５）式で示すリセット電圧v2
の値を求めこれを制御信号として送出する制御信号発生
手段80と、この制御信号発生手段80からの制御信号を基
に前記飽和リアクトル７のリセット動作を制御するリセ
ット制御手段95とを有している。The self-excited inverter 1 shown in FIG. 1 includes a main transformer T, a power supply (DC power supply) 3 having an anode connected to an input winding 2 of the main transformer T, and first and second switching elements. A certain N-type MOSFET5
A, P-type MOSFET 5B, a capacitor 27 connected between the drains of both MOSFETs 5A, 5B, a current limiting circuit 50 connected to the first auxiliary winding 19a of the main transformer T, and a current limiting circuit 50 Reactor 7 connected in parallel to the first auxiliary winding 19a
A set voltage generating means 30 connected to the second auxiliary winding 19b of the main transformer T; a starting circuit 29 for starting the two MOSFETs 5A and 5B; and an input voltage Vi from the power source 3 Using the set and reset operations of the saturated reactor 7, the set voltage v 1 of the saturated reactor 7 and the conduction time at the time of setting are obtained, and the value of FA obtained by multiplying the set voltage v 1 and the voltage time product A by the oscillation frequency F , And the set voltage from the reference signal generating means 20.
Based on the values of v 1 and FA, the reset voltage v 2 shown in the above equation (5)
And a reset control means 95 for controlling the reset operation of the saturated reactor 7 based on the control signal from the control signal generating means 80. I have.
前記飽和リアクトル７と電流制限回路50との接続点に
は、スピードアップ抵抗46,46を介して前記両MOSFET5A,
5Bの各ゲートが接続されている。At the connection point between the saturation reactor 7 and the current limiting circuit 50, the two MOSFETs 5A,
Each gate of 5B is connected.
また、両MOSFET5A,5Bの各ソースは飽和リアクトル７
の他端と共に電源３の陰極に接続されている。Each source of both MOSFETs 5A and 5B is a saturation reactor 7
And the other end of the power supply 3 are connected to the cathode of the power supply 3.
前記電流制限回路50は、エミッタフォロワ回路60Aを
含みＮ型MOSFET5Aに対応する第１の電流制限回路61A
と、エミッタフォロワ回路60Bを含みＰ型MOSFET5Bに対
応する第２の電流制限回路61Bとを具備している。The current limiting circuit 50 includes an emitter follower circuit 60A and a first current limiting circuit 61A corresponding to the N-type MOSFET 5A.
And a second current limiting circuit 61B including an emitter follower circuit 60B and corresponding to the P-type MOSFET 5B.
第１の電流制限回路61Aは、NPNトランジスタ62a,エミ
ッタ抵抗63a、このエミッタ抵抗63aとNPNトランジスタ6
2aのベースとに接続したツェナーダイオード64aからな
るエミッタフォロワ回路60Aと、このエミッタフォロワ
回路60AのNPNトランジスタ62aのコレクタと前記第１の
補助巻線19aとの間に接続したダイオード69aと、前記第
１の補助巻線19aの中間タップと前記エミッタ抵抗63aの
飽和リアクトル７側の端子とに直列接続した抵抗71,コ
ンデンサ53と、この抵抗71,コンデンサ53の接続点に接
続した抵抗70と、この抵抗70に接続したベースバイアス
用のダイオード66a,抵抗67aとを具備している。The first current limiting circuit 61A includes an NPN transistor 62a, an emitter resistor 63a, an emitter resistor 63a and an NPN transistor 6a.
An emitter follower circuit 60A comprising a Zener diode 64a connected to the base of the second follower 2a; a diode 69a connected between the collector of the NPN transistor 62a of the emitter follower circuit 60A and the first auxiliary winding 19a; A resistor 71 and a capacitor 53 connected in series to an intermediate tap of the first auxiliary winding 19a and a terminal on the saturation reactor 7 side of the emitter resistor 63a, a resistor 70 connected to a connection point of the resistor 71 and the capacitor 53, and A diode 66a for base bias connected to the resistor 70 and a resistor 67a are provided.
第２の電流制限回路61Bは、エミッタフォロワ回路60B
にPNPトランジスタ62bを用い、これに対応してエミッタ
抵抗63,抵抗67bを具備すると共にツェナーダイオード64
b,ダイオード66bを上述した場合と逆極性に接続配置し
ている。The second current limiting circuit 61B includes an emitter follower circuit 60B
A PNP transistor 62b is used, and correspondingly, an emitter resistor 63 and a resistor 67b are provided, and a Zener diode 64 is provided.
b and the diode 66b are connected and arranged in a polarity opposite to that of the above-described case.
尚、上述した電流制限回路50は、上記構成の他、全体
を抵抗におきかえて簡略化することができる。The above-described current limiting circuit 50 can be simplified by replacing the whole with a resistor in addition to the above configuration.
前記設定電圧発生手段30は、主変換器Ｔの第１の補助
巻線19aに接続したダイオード31と、主変換器Ｔの第２
の補助巻線19bに逆極性で接続した一対のダイオード32
a,32bと、第１、第２の補助巻線19a,19bの接続点と前記
ダイオード32aのカソード側に接続したコンデンサ33a
と、このコンデンサ33aに接続した抵抗34aを介してこの
コンデンサ33aに並列接続したツェナーダイオード35a,
コンデンサ36aと、前記第２の補助巻線19bに並列接続し
たコンデンサ33bと、前記ダイオード69b,ダイオード32b
の接続点に一方の端子を接続した抵抗34bと、この抵抗3
4bを介して前記第２の補助巻線19bに並列接続したツェ
ナーダイオード35b,コンデンサ36bと、ダイオード37と
を具備している。The set voltage generating means 30 includes a diode 31 connected to the first auxiliary winding 19a of the main converter T, and a second
A pair of diodes 32 connected to the auxiliary winding 19b of the
a, 32b, a connection point between the first and second auxiliary windings 19a, 19b, and a capacitor 33a connected to the cathode side of the diode 32a.
And a Zener diode 35a connected in parallel to this capacitor 33a via a resistor 34a connected to this capacitor 33a,
A capacitor 36a, a capacitor 33b connected in parallel to the second auxiliary winding 19b, the diode 69b, the diode 32b
A resistor 34b with one terminal connected to the connection point of
It comprises a zener diode 35b, a capacitor 36b and a diode 37 connected in parallel to the second auxiliary winding 19b via 4b.
そして、前記ツェナーダイオード35aのカソード側を
＋Ｖの電圧を出力する第１の電圧出力端子として、ま
た、前記ツェナーダイオード35bのアノード側を−Ｖの
電圧を出力する第２の電圧出力端子として用いるように
なっている。The cathode side of the Zener diode 35a is used as a first voltage output terminal for outputting a + V voltage, and the anode side of the Zener diode 35b is used as a second voltage output terminal for outputting a -V voltage. It has become.
尚、＋V,−Ｖの電圧は、基準信号生成手段20及び制御
信号発生手段80の駆動電圧として用いられるようになっ
ている。The + V and -V voltages are used as drive voltages for the reference signal generator 20 and the control signal generator 80.
前記基準信号生成手段20は、前記入力電圧Viを分圧し
て飽和リアクトル７のセット電圧v1に等しい電圧を取出
す第１の可変抵抗21と、前記＋Ｖの電圧を取込んで基準
電圧FAを出力するために設けられた入力抵抗22,コンデ
ンサ23,ダイオード24及び第２の可変抵抗25を具備して
いる。It said reference signal generating means 20 includes a first variable resistor 21 for taking out a voltage equal to the set voltage v 1 of the saturable reactor 7 the input voltage Vi divided by the + V output crowded by reference voltage FA preparative voltage And a second variable resistor 25.
前記制御信号発生手段80は、前記FAの位相反転を行う
ために設けられた入力抵抗81,帰還抵抗82及び第１のオ
ペアンプ83からなる第１の反転増幅部84と、前記セット
電圧v1及び第１の反転増幅部84からの−FAを取込み、こ
れらの値の位相反転を行うために設けられた入力抵抗8
5,帰還抵抗86,第２のオペアンプ87からなる第２の反転
増幅部88と、前記セット電圧v1とFAの両値の乗算を行う
乗算部89と前記乗算部89の出力の位相反転を行う第３の
反転増幅部91と、前記第２の反転増幅器88の出力と第３
の反転増幅部91の出力とを取込みこれらを除算して出力
する除算部90とを具備している。第３の反転増幅部91は
前記除算器90の出力の位相反転をも行うようになってい
る。It said control signal generating means 80 includes a first inverted amplifying portion 84 made of the input resistor 81 provided to perform phase inversion of FA, the feedback resistor 82 and the first operational amplifier 83, the set voltage v 1 and An input resistor 8 provided to take in the -FA from the first inverting amplifier 84 and invert the phase of these values.
5, a feedback resistor 86, a second inverted amplifying portion 88 made of the second operational amplifier 87, a phase reversal of the output of the set voltage v 1 and multiplying unit 89 and the multiplication unit 89 for multiplying the two values of FA A third inverting amplifying section 91 for performing the operation, and an output of the second inverting amplifier 88 and a third
And a division unit 90 which takes in the output of the inverting amplification unit 91 and divides and outputs the result. The third inverting amplifier 91 also performs the phase inversion of the output of the divider 90.
前記リセット制御手段95は、前記電流制御回路50のト
ランジスタ62bのコレクタと、前記第２の補助巻線19bに
接続されたダイオード32bとの間に接続されたトランジ
スタ96と、このトランジスタ95のベースバイアスを行う
バイアス抵抗97と、トランジスタ96のエミッタと飽和リ
アクトルの一方の端子に接続された抵抗98とを具備して
いる。The reset control means 95 includes a transistor 96 connected between the collector of the transistor 62b of the current control circuit 50 and the diode 32b connected to the second auxiliary winding 19b, and a base bias of the transistor 95. And a resistor 98 connected to the emitter of the transistor 96 and one terminal of the saturation reactor.
前記自励インバータ１の出力巻線８には、整流器14,
転流器11,インダクタ15,コンデンサ16からなる整流平滑
回路12が接続され、コンデンサ16の両端子を出力端子1
7,18として用いるようになっている。The output winding 8 of the self-excited inverter 1 has a rectifier 14,
A rectifying and smoothing circuit 12 including a commutator 11, an inductor 15, and a capacitor 16 is connected, and both terminals of the capacitor 16 are connected to an output terminal 1.
Used as 7,18.
次に、上記構成の自励インバータ１の作用を、前記飽
和リアクトル７のセット，リセット動作及び前記基準信
号生成手段20,制御信号生成手段80,リセット制御手段95
の動作を主にして説明する。Next, the operation of the self-excited inverter 1 having the above configuration will be described by setting and resetting the saturated reactor 7 and the reference signal generating means 20, control signal generating means 80, reset control means 95.
The operation will be mainly described.
この自励インバータ１が起動回路29により起動され、
Ｎ型MOSFET5Aがセット電圧v1でターンオンとなりＰ型MO
SFET5Bがオフになっているものとする。このようなＮ型
MOSFET5Aのオン動作に伴い、主変圧器Ｔに蓄えられてい
たインダクティブエネルギーがそのターンオフ時にコン
デンサ27に放出され、Ｎ型MOSFET5Aの両端電圧Vq1はコ
ンデンサ27の端子電圧によってクランプされる。The self-excited inverter 1 is activated by the activation circuit 29,
N-type MOSFET 5A turns on at set voltage v 1 and P-type MO
It is assumed that SFET5B is off. Such N type
With the MOSFET5A the ON operation, the inductive energy stored in main transformer T is released to the condenser 27 at the time of turn-off, the voltage across V q1 of N-type MOSFET5A is clamped by the terminal voltage of the capacitor 27.
また、この状態では、飽和リアクトル７には補助巻線
19aから電流制限回路50のエミッタフォロワ回路60Aを介
して一定の励磁電流が供給され、励磁状態が継続する。Further, in this state, the auxiliary winding is connected to the saturation reactor 7.
A constant exciting current is supplied from 19a via the emitter follower circuit 60A of the current limiting circuit 50, and the exciting state continues.
やがて、飽和リアクトル７が飽和レベルに達すると、
この飽和リアクトル７は短絡状態になり、Ｎ型MOSFET5A
のゲート電圧は放電により低下してこの結果Ｎ型MOSFET
5Aはターンオフになる。Ｎ型MOSFET5Aのターンオフに伴
い、入力巻線２及び飽和リアクトル７の各端子は上述し
た場合と逆極性となり、Ｐ型MOSFET5Bのゲートは正から
負に転じて、これにより、Ｐ型MOSFET5Bはターンオンと
なる。Eventually, when the saturation reactor 7 reaches the saturation level,
This saturated reactor 7 is short-circuited, and the N-type MOSFET 5A
The gate voltage of the N-type MOSFET
5A turns off. With the turn-off of the N-type MOSFET 5A, the terminals of the input winding 2 and the saturation reactor 7 have polarities opposite to those described above, and the gate of the P-type MOSFET 5B changes from positive to negative, whereby the P-type MOSFET 5B turns on. Become.
ところで、上述した飽和リアクトル21のセット動作に
際して、前記可変抵抗21は、入力電圧Viを基にしてセッ
ト電圧v1を第２の反転増幅部88及び乗算部89に送出す
る。Incidentally, when a set operation of the saturable reactor 21 described above, the variable resistor 21, based on an input voltage Vi and sends a set voltage v 1 to the second inverted amplifying portion 88 and the multiplying unit 89.
また、基準信号生成部20の可変抵抗25は、セット時の
セット電圧v1及び導通時間の積である電圧時間積Ａと、
発振周波数Ｆとの積FA相当値の電圧を作り出す。このFA
は第１の反転増幅部84及び乗算部89に送られる。Further, the variable resistor 25 of the reference signal generator 20 includes a voltage time product A is a product of the set voltage v 1 and the conduction time during set,
A voltage equivalent to the product FA of the oscillation frequency F is generated. This FA
Is sent to the first inverting amplifier 84 and the multiplier 89.
第１の反転増幅部84はFAの位相反転を行いこれを−FA
として第２の反転増幅部88へ送る。The first inverting amplifying section 84 inverts the phase of FA, and
To the second inverting amplifier 88.
第２の反転増幅部88は、前記セット電圧v1と−FAの値
とを合成し且つ位相反転してこれを（−v1＋FA）とし、
除算部90へ送る。Second inverting amplifier 88, this said set voltage v on 1 and -FA value and the combined and phase inversion and (-v 1 + FA),
It is sent to the division unit 90.
一方、前記乗算部89は、セット電圧v1とFAとの積を求
め、FAv1として第３の反転増幅部91へ送る。第３の反転
増幅部91はFAv1を位相反転して除算部90へ送る。Meanwhile, the multiplication unit 89 calculates the product of the set voltage v 1 and FA, sends a FAV 1 to the third inverted amplifying portion 91. The third inverting amplifier 91 inverts the phase of FAv 1 and sends the result to the divider 90.
除算部90は（−FAv）の値と、（−v1＋FA）の値を取
込んで除算を行い、（−FAv）／（−ｖ＋FA）として第
３の反転増幅部91へ送る。The division unit 90 takes in the value of (−FAv) and the value of (−v 1 + FA), performs division, and sends the result to the third inverting amplification unit 91 as (−FAv) / (− v + FA).
第３の反転増幅部91は、この値を位相反転し、−v2＝
FAv/v1−FAの値を求めてこれを制御信号としてリセット
制御手段95へ送出する。The third inverting amplifying section 91 inverts the phase of this value, and obtains −v 2 =
The value of FAv / v 1 -FA is obtained and sent to the reset control means 95 as a control signal.
そして、前記リセット制御手段95のトランジスタ96の
ベースは前記第３の反転増幅部91からの制御信号（−
v2）によりバイアスされており、このトランジスタ96は
前記飽和リアクトル７のリセット時においてそのリセッ
ト電圧v2に基く電圧時間積が前記Ａと等しくなるように
リセット時間t2を制御する。The base of the transistor 96 of the reset control means 95 is connected to the control signal (−−) from the third inverting amplifier 91.
v 2) it is biased by, the transistor 96 controls the reset time t 2 so that the voltage-time product based on the reset voltage v 2 at the time of resetting of said saturable reactor 7 is equal to the A.
この結果、前記Ｎ型MOSFET5Aのオフ時間が制御され、
発振周波数Ｆを入力電圧Viに応じて一定に保つことが可
能となる。As a result, the off time of the N-type MOSFET 5A is controlled,
The oscillation frequency F can be kept constant according to the input voltage Vi.
本発明は上述した実施例に限らず、その要旨の範囲内
で種々の変形が可能である。The present invention is not limited to the embodiments described above, and various modifications can be made within the scope of the gist.
［発明の効果］ 以上詳述した本発明によれば、上記構成としたことに
より、リセット時の電圧時間積の制御が適切に行われ、
入力電圧の変動した時間でも常に一定周波数の安定した
出力を得ることができる自励インバータを提供すること
ができる。[Effects of the Invention] According to the present invention described in detail above, with the above configuration, the control of the voltage-time product at the time of resetting is appropriately performed,
It is possible to provide a self-excited inverter that can always obtain a stable output at a constant frequency even during a time when the input voltage fluctuates.
第１図は本発明の実施例の回路図、第２図は本発明の原
理説明図、第３図は従来例の回路図、第４図（ａ），
（ｂ）は各々従来例の波形図である。 １……自励インバータ、２……入力巻線、３……電源、 5A……Ｎ型MOSFET、 5B……Ｐ型MOSFET、７……飽和リアクトル、 19……第１の補助巻線、 20……基準信号生成手段、 80……制御信号発生手段、 95……リセット制御手段。FIG. 1 is a circuit diagram of an embodiment of the present invention, FIG. 2 is a diagram for explaining the principle of the present invention, FIG. 3 is a circuit diagram of a conventional example, and FIGS.
(B) is a waveform diagram of each of the conventional examples. DESCRIPTION OF SYMBOLS 1 ... Self-excited inverter, 2 ... Input winding, 3 ... Power supply, 5A ... N-type MOSFET, 5B ... P-type MOSFET, 7 ... Saturation reactor, 19 ... First auxiliary winding, 20 ... Reference signal generating means 80 Control signal generating means 95 Reset control means
Claims (1)
を有する主変圧器と、電源と入力巻線との間に直列接続
した開閉素子と、不飽和状態から飽和状態に向って磁束
が変化するセット動作、及び飽和状態から不飽和状態に
向って磁束が変化するリセット動作によって、前記開閉
素子の転流を行う飽和リアクトルを有する自励インバー
タであって、 前記飽和リアクトルのセット動作及びリセット動作を利
用してこの自励インバータの入力電圧に対応した導通時
間を前記開閉素子に与える手段と、 この自励インバータの発振周波数が一定になるように前
記飽和リアクトルのリセット動作を制御するリセット制
御手段とを有することを特徴とする自励インバータ。A power supply, a main transformer having an input winding, an output winding, and an auxiliary winding; a switching element connected in series between the power supply and the input winding; A self-excited inverter having a saturating reactor that commutates the switching element by a set operation in which the magnetic flux changes by a reset operation in which the magnetic flux changes from a saturated state to an unsaturated state. Means for giving a conduction time corresponding to the input voltage of the self-excited inverter to the switching element using an operation and a reset operation; and controlling the reset operation of the saturated reactor so that the oscillation frequency of the self-excited inverter becomes constant. A self-excited inverter, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP1253816A JP2922932B2 (en) | 1989-09-29 | 1989-09-29 | Self-excited inverter |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03118765A JPH03118765A (en) | 1991-05-21 |
| JP2922932B2 true JP2922932B2 (en) | 1999-07-26 |
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ID=17256536
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1253816A Expired - Fee Related JP2922932B2 (en) | 1989-09-29 | 1989-09-29 | Self-excited inverter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2922932B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4798893B2 (en) * | 2001-08-20 | 2011-10-19 | パイロットインキ株式会社 | Writing instrument |
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| JPH0537663Y2 (en) |
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