JP2916610B2 - Mos semiconductor memory device and a manufacturing method thereof - Google Patents

Mos semiconductor memory device and a manufacturing method thereof

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舜平 山崎
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株式会社半導体エネルギー研究所
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    • H01L29/788Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、半導体集積回路の高集積化技術に関する。 The present invention relates to a high integration technique of a semiconductor integrated circuit. 本発明では、高集積化に適した半導体装置を提案し、その作製方法について述べる。 In the present invention, it proposes a semiconductor device which is suitable for high integration, describes a manufacturing method thereof. 本発明による半導体装置は、いわゆるMNOS構造の不揮発性メモリー装置に使用される。 The semiconductor device according to the invention is used in non-volatile memory device called MNOS structure.

【0002】 [0002]

【従来の技術】半導体素子の微細化、高集積化に関して、多くの研究開発が進められている。 Miniaturization of semiconductor devices, for high integration, has been promoted a lot of research and development. 特にMOSFE In particular MOSFE
Tと呼ばれる絶縁ゲイト電界効果型半導体素子の微細化技術の進歩は目ざましい。 Advances in miniaturization technology insulated gate field effect semiconductor device, called T is remarkable. MOSとは、金属 (Metal)− The MOS, metal (Metal) -
酸化物 (Oxide)−半導体 (Semi-condeuctor) の頭文字を取ったものである。 Oxides (Oxide) - it is an acronym of the semiconductor (Semi-condeuctor). 金属は、純粋な金属でなくとも、 Metal, not be the pure metal,
十分に導電率の大きな半導体材料や、半導体と金属の合金なども含めた広い意味で使用される。 Fully or large semiconductor material conductivity, they are used in a broad sense to like also including semiconductor and metal alloys. また、金属と半導体の間の酸化物のかわりに、純粋な酸化物だけではなく、窒化物等の絶縁物も用いられることもあり、そのような場合には、厳密にはMOSという用語は正しくないが、以下、本明細書では、窒化物その他の絶縁物を含めて、このような構造を有する電界効果型素子をMOSF Further, instead of the oxide between the metal and the semiconductor, not only the pure oxides, the term is often also used insulating material such as nitrides, in such a case, strictly term MOS is correctly no but, MOSF hereinafter, in this specification, including the nitride other insulating material, the field effect device having such a structure
ET、あるいはMOSトランジスタと称する。 ET, or referred to as a MOS transistor.

【0003】通常のMOSトランジスタでは、半導体基板の上にゲイト酸化物(ゲイト絶縁物)として、酸化珪素等の酸化物(絶縁物)が形成され、その上にゲイト電極として作用する金属あるいは半導体等が設けられ、このゲイト電極の電位を制御することによって、下地の半導体の導電性を制御するものである。 [0003] In a typical MOS transistor, a gate oxide on a semiconductor substrate as (gate insulator), are formed oxides such as silicon oxide (insulator) is a metal or semiconductor or the like which acts as a gate electrode thereon it is provided, by controlling the potential of the gate electrode, and controls the semiconductor conductive base.

【0004】しかしながら、ゲイト酸化物の上に、電気的に独立した半導体膜(これをフローティングゲイトという)を形成し、その上に再び絶縁膜を形成して、ゲイト電極(これをコントロールゲイトという)を設けると不揮発性メモリーの素子として使用できることが知られている。 However, over the gate oxide, to form an electrically independent semiconductor film (called a floating gate), thereon to form again the insulating film, (this is called control gate) gate electrode known to be used as an element of the non-volatile memory when provided. このような構造を有するメモリーは、通常、E Memory having such a structure, usually, E
PROMあるいはEEPROMとして市販されているものである。 Those commercially available as PROM or EEPROM. その原理は、コントロールゲイト電極に強い電界をかけることによって、中間のフローテイングゲイト膜に電子やホールといった電荷をトラップさせ、これを特定の導電型に帯電させることによって、下地の半導体の導電性を半永久的に固定してしまおうとするものである。 The principle is, by applying a strong electric field control gate electrode, is intermediate floating gate layer traps charges such electrons and holes, by charging it to a specific conductivity type, the semiconductor conductive base it is an Let semi-permanently fixed. もちろん、例えば、紫外線の照射や電気的な効果によって、フローテイングゲイトに注入された電荷が取り除かれてしまった場合には、もとの状態に戻り、つまりデータは消去される。 Of course, for example, by irradiation or electrical effects of ultraviolet radiation, if the charge injected into the floating gate is had been removed, the process returns to the original state, that data is erased.

【0005】半導体のフローティングゲイトのかわりに、窒化珪素膜を使用しても同様な効果が得られることが知られていた。 [0005] Instead of semiconductor floating gate, it was known that similar effects using a silicon nitride film can be obtained. すなわち、半導体上に窒化珪素とゲイト電極を積層した構造では、一度ゲイト電極に電圧が加えられると非可逆的な特性が観測された。 That is, in the structure formed by laminating a silicon nitride and a gate electrode on a semiconductor, a non-reversible characteristics when voltage is applied is observed once the gate electrode. これは、窒化珪素膜自体、あるいはその内部に形成された半導体クラスタやその他の欠陥に、電荷がトラップされて、フローティングゲイトと同じ作用をするものと考えられている。 This silicon nitride film itself or the semiconductor clusters or other defects formed therein, the charge is trapped, it is believed that the same effect as the floating gate. 半導体上に直接、窒化珪素膜を形成した場合には、 Directly on the semiconductor, in the case of forming a silicon nitride film,
半導体(シリコン等)の表面の局在準位が多くて、信頼性に問題があるので、通常は半導体上に酸化珪素等の界面特性の優れた酸化膜を形成し、その上に窒化珪素膜とゲイト電極を形成したMNOS(Metal-Nitride-Oxide-S And many localized levels on the surface of the semiconductor (silicon, etc.), there is a problem in reliability, usually forms an excellent oxide film at the interface properties of silicon oxide or the like on a semiconductor, a silicon nitride film formed thereon and forming a gate electrode MNOS (Metal-Nitride-Oxide-S
emiconductor) 構造としている。 emiconductor) has a structure. しかし、窒化珪素膜が直接、ゲイト電極に接していると、窒化珪素膜に蓄積されている電荷がリークして、記憶が消滅するので、安定なメモリー素子とするために窒化珪素膜とゲイト電極の間に絶縁性のよい酸化珪素膜を形成したMONOS((M However, the silicon nitride film is directly and in contact with the gate electrode, charges accumulated in the silicon nitride film leaks, because the storage is eliminated, the silicon nitride to a stable memory element layer and the gate electrode MONOS forming a good silicon oxide film having insulating properties between the ((M
etal-Oxide-Nitride-Oxide-Semi-conductor)が開発されている。 etal-Oxide-Nitride-Oxide-Semi-conductor) has been developed.

【0006】このような、フローティングゲイトを有するMOSトランジスタや、MNOS、MONOSトランジスタは、記憶セルトランジスタとして使用される。 [0006] or a MOS transistor having such a floating gate, MNOS, MONOS transistor is used as a storage cell transistor.

【0007】このような素子を利用したメモリーは、D [0007] memory using such a device, D
RAMやSRAM等のRAMと違って、記憶保持のために電源が不要であり、また、特にDRAMと比較した場合に、キャパシタが不要であるので、今後、16Mビット以上のメモリーを作製せんとする場合には、ビット当たりのセル面積が小さくでき、高集積化に適するということで、近年特に研究が盛んになった。 Unlike RAM RAM or SRAM or the like, the power for memory retention is unnecessary, particularly when compared with the DRAM, since the capacitor is not required in the future, making cents 16M bits or more memory in this case, the cell area per bit can be reduced, that it is suitable for high integration, especially studies flourished in recent years. 特に、消去の操作が電気的におこなえるEEPROMは、特に注目を集めている。 In particular, EEPROM operation of erasing can be carried electrically is particularly attracting attention.

【0008】しかしながら、より高集積化を達成せんとする場合には、現状の技術では様々な問題がある。 However, in achieving cents higher integration, there are various problems in the state of the art. このような素子を用いてメモリー装置を作製しようとした場合には、この素子だけではメモリーは構成できず、この素子と同時に選択トランジスタをも形成しなければならない。 If you try to prepare a memory device using such a device, only the device memory can not be configured, must also form a select transistor at the same time as this element. 従来、最も高集積化が達成されたEEPROMの構造を図2(A)に示す。 Conventionally, showing the structure of the most EEPROM that high integration is achieved in FIG. 2 (A). 図において、201はソース領域、202はドレイン領域、203はフローティングゲイト、204はコントロールゲイトである。 In the figure, 201 is a source region, numeral 202 a drain region, 203 a floating gate, 204 is a control gate. 203の部分は窒化珪素膜でもよく、その場合にはMONOS型素子となる。 Portion of the 203 may be a silicon nitride film, a MONOS type element in that case. また、図では、203とコントロールゲイト204が離れて記述されているが、203が窒化珪素で、密着して形成されている場合にはMNOS型素子となる。 Further, in the figure, 203 and control gate 204 are described apart, 203 silicon nitride, the MNOS type device when it is formed in close contact. いずれにせよ、MONOS型素子は、MNOS型素子の特殊な例であると理解する方がよい。 In any case, MONOS type device, it is better to understand that a special case of the MNOS element. 構造的には一体化された素子であるが、動作的には、図中のPの点線内の部分は選択トランジスタとして機能し、また、Q Although structurally is integrated element, Operationally, the portion of the dotted line P in the figure functions as a selection transistor, also, Q
の点線内の部分は記憶セルトランジスタとして機能する。 Portion in dotted functions as a memory cell transistor.

【0009】記憶トランジスタにデータを書き込むときには、ドレイン202とコントロールゲイト204に高電圧(通常は10V以上)をかけて、フローティングゲイト203に電荷を注入し、データを消去するときには、コントロールゲイト204とソース201を同電位に保ったまま、ドレインに高電界をかけると、フローテイングゲイトの電荷が取り出される。 [0009] When writing data to the memory transistor, the drain 202 and control gate 204 while applying a high voltage (typically more than 10V), to inject charges into the floating gate 203, when data is erased, the control gate 204 and the source 201 while maintaining the same potential, when applying a high electric field to a drain, the charge of the floating gate is removed. このような書込み・消去の操作を多く繰り返すと、絶縁膜の特性が悪化するので、現在の技術では、10万回が限度と言われている。 When such a repeat many of the operation of writing and erasing, the characteristics of the insulating film is worse, in the current state of the art, 100,000 times it is said that limit.

【0010】データがあるかどうかを調べるには、ドレイン202に通常のMOSトランジスタの動作する電圧を印加した状態で、コントロールゲイト204に、やはり通常の電圧をかけてやればよい。 [0010] To determine whether there is data, in a state where a voltage is applied to the operation of the ordinary MOS transistor to the drain 202, the control gate 204 may do it by again applying a normal voltage. この操作で、選択トランジスタPはON状態となる。 In this operation, the select transistor P is turned ON. もし、記憶セルトランジスタQのフローティングゲイトに電荷(半導体基板がP型(N型)、ソース、ドレインがN型(P型)ならホール(電子))がトラップされているのなら、記憶セルトランジスタは既にON状態であるので,電流が流れる。 If the charge on the floating gate of the memory cell transistor Q (semiconductor substrate P-type (N-type), a source, a drain N-type (P-type) if holes (electrons)) you are has been trapped, the memory cell transistor since already in the ON state, a current flows. しかしながら、フローテイングゲイトに電荷がない、あるいは逆に帯電している場合には、記憶セルトランジスタはOFF状態であるので、選択トランジスタがON状態となっても、電流は流れない。 However, if you are charged no charge on the floating gate, or conversely, since the memory cell transistor is in OFF state, even if the selection transistor is turned ON, current does not flow.

【0011】以上は、一般的なEEPROMの一例であり、実際には、フローティングゲイトに電子を注入するか、ホールを注入するか、あるいは、書込みのときに電荷を注入するのか、取り去るのかという点で、いくつかのバリエーションがあるが、その基本的な思想は、選択トランジスタで、記憶セルトランジスタの状態を外部に引き出すということである。 [0011] The above is an example of a general EEPROM, in practice, either to inject electrons into the floating gate, or to inject holes, or whether to inject charges at the time of writing, that whether removed in, there are several variations, its basic idea, the selection transistor, it is that elicit a state of the memory cell transistor to the outside.

【0012】実際には、このような素子を多数並べて、 [0012] In fact, by arranging a large number of such elements,
図2(B)のような配線を形成することによって始めてメモリー装置として機能する。 Starting by forming a wiring as shown in FIG. 2 (B) which functions as a memory device. この図において、X、 In this figure, X,
X'はワード線、Y、Y'はビット線と呼ばれるものである。 X 'is a word line, Y, Y' is called a bit line. ワード線のいずれかを選択した状態で、特定のビット線に注目していると、その交差する部分の記憶セルトランジスタにデータが入っていれば、信号が検知され、そうでないと信号は検知されない。 While selecting one of the word lines and are focused on a particular bit line, as long as there is data in the memory cell transistor of a portion thereof crossing signal is detected, the signal is not detected, otherwise .

【0013】最も単純には、この一体化した素子を1つ使用して1ビットの記憶セルとしてもよいが、精度を高めるためには、同じセルを2つ用意し、片方にはデータを書込み、もう片方にはデータを書き込まないで、この2つのセルからくる信号を比較する方法が取られる。 [0013] The simplest, the integral element may be one 1-bit memory cell is used, in order to increase the accuracy, the same cell by preparing two writes data to one , the other one not write data, a method of comparing the signals coming from the two cells are taken. すなわち、2つのセルから送られてくる信号の電位の差があれば、データがあり、電位差がなければデータがないというように判断できる。 That is, if there is a difference in the signal sent to potential from the two cells, there is a data, it can be determined so that there is no data if no potential difference. このような方法を採用すれば、メモリー容量は、半減するが、高集積化とともに、 By employing such a method, the memory capacity is reduced by half, with high integration,
ビット線に雑音が重畳するようになると、精度を高めるためにはこのような方法を採用することが望ましい。 If noise on the bit line is to overlap, in order to increase the accuracy, it is desirable to employ such a method.

【0014】以上はフローティングゲイトを有するMO [0014] The above MO having a floating gate
Sトランジスタの例であるが、MNOSやMONOSでも同様に動作する。 Is an example of the S transistor operates similarly even MNOS or MONOS. さて、このようなトランジスタ素子は、高集積化に関して、いくつかの問題点を有している。 Now, such a transistor elements are for high integration, has several problems. まず、図2(A)から明らかなように、素子の幅としては、L 1 +L 2が最小限である。 First, as is clear from FIG. 2 (A), the as the width of the element, L 1 + L 2 is minimal. ここで、L 1およびL 2の最小値とは、加工精度そのものであり、現状の技術では、量産性を考慮すると、0.5μmが限度である。 Here, the minimum value of L 1 and L 2, a processing accuracy itself, the state of the art, in consideration of mass productivity, 0.5 [mu] m is the limit.

【0015】したがって、この素子のゲイト部分だけに、最小でも1μmが必要となる。 [0015] Thus, only the gate portion of the device, 1 [mu] m are required at a minimum. また、これは、広くMOS型半導体装置全般に関して重大な問題であるが、 Also, this is a serious problem with large MOS semiconductor devices in general,
ソース、ドレイン領域にはコンタクトを設けることが必要で、そのコンタクトは、ゲイト部分よりも下に位置する分、大きめの面積を割く必要があった。 Source, the drain region is necessary to provide a contact, the contact is partial, located below the gate part, it is necessary to devote a larger area. 具体的には、 In particular,
全ての素子ソース領域を接続して、接地準位とし、ドレイン領域には、直径数μmのコンタクトを形成して、金属配線をゲイト配線に直交して形成した。 Connect all elements source region, and a ground level, the drain region, and a contact of a diameter of several [mu] m, it was formed by orthogonal metal lines to the gate wiring. この場合には、金属配線は、ゲイト配線の上層に位置し、層間絶縁膜に形成された穴を通して、基板面に形成されたドレイン領域まで下りてくる必要があった。 In this case, the metal wire is positioned on the upper layer of the gate line, through a hole formed in the interlayer insulating film, it is necessary to come down to the drain region formed on the substrate surface. そのため、コンタクト部分からビット線に達するまでの接続部分は長い距離があり、配線の断線やコンタクト不良は重大な問題であった。 Therefore, the connection portion from the contact portion to reach the bit line has a long distance, a disconnection failure or a contact of the wiring was a serious problem. 実際に、タングステンのCVD製膜法による、 In fact, by the CVD film-forming method of tungsten,
コンタクトホール埋め込みの技術はこのような問題に対処するために考え出されたものであった。 Contact-hole filling techniques were those devised to address this problem. コンタクトホールの埋め込みという特殊な技術を用いない場合には、 In the case of not using a special technique of embedding of the contact hole,
コンタクトの面積を大きくすることや、コンタクトホールを広げること、あるいは、コンタクトホールをコーン状にすること等の技術が必要とされるが、いずれも高集積化には逆の技術である。 And increasing the area of ​​contact, it widen the contact holes, or it is a need in the art such as by a contact hole in the cone, one is also highly integrated is the inverse of the art.

【0016】次の問題点は、EEPROMを作製する場合にはセルフアライン方式が採用できず、したがって、 [0016] The following problems, can not be adopted self-alignment method in the case of manufacturing an EEPROM, therefore,
マスクプロセスが増えることである。 It is that the mask process increases. 実際、EEPRO In fact, EEPRO
Mの動作において、ドレインからのホットキャリヤ注入の必要上、ある程度は、フローティングゲイト203 In the operation of the M, necessary on the hot carrier injection from the drain, to some extent, floating gate 203
が、ドレイン領域202と重なることが要求される。 But it is required to overlap with the drain region 202. しかしながら、その重なりを得るために、プレーナ・フォトリソグラフィー技術を採用すれば、現在の技術では、 However, in order to obtain the overlapping, by employing the planar photolithography, in current technology,
フォトマスクのずれは、0.2μm以上は考慮しなければならないので、確実に、ドレイン領域とフローティングゲイトが重なるためには、その重なりの領域は0.4 Shift photomask, because more than 0.2μm shall consider, reliably, because the drain region and the floating gate overlap regions of the overlapping 0.4
μm以上が要求される。 More than μm is required. もし、これ以下であれば、その重なりのばらつきは50%以上にもなってしまい、素子の歩留りに重大な問題をもたらす。 If any lower than this, the variation of the overlap becomes even 50% or more, resulting in a serious problem in yield of the device.

【0017】従来のEEPROMのメモリー領域の作製は、主要なものだけでも、以下のような工程を必要とする。 [0017] Production of memory areas of a conventional EEPROM, even just the major ones, requires the following steps. 丸数字はマスクプロセスの番号である。 Round numbers are a number of mask process. (1) 半導体基板上にLOCOSを形成 (2) ドレイン領域202の形成 (3) フローティングゲイトの形成 (4) コントロールゲイト(ワード線)の形成 (5) ソース領域201の形成 (6) 層間絶縁物の形成とドレインへのコンタクトホールの形成 (7) ビット線の形成 このような工程はほとんどマスクプロセス(マスクが不要なのは、セルフアライン的に形成できる(5)だけである)を必要とし、いずれも、精度が0.2μm以下であることが要求される。 (1) forming a LOCOS on a semiconductor substrate (2) forming the drain region 202 (3) formation of the floating gate (4) control gate formation (word line) (5) forming the source region 201 (6) an interlayer insulator (the mask of unwanted, self-aligned manner can be formed (5) in which only) the formation and the formation of the contact hole to the drain (7) such process of forming the bit line is almost mask process requires both , precision is required to be 0.2μm or less. したがって、結果的に、DRA Therefore, as a result, DRA
M(マスクプロセス5枚)などと比べると、歩留りの低下を招く。 Compared to such M (5-mask process), causing a reduction in yield.

【0018】将来的には、EEPROMは、フラッシュメモリーという特殊な不揮発性メモリーとして、DRA [0018] In the future, EEPROM is, as a special non-volatile memory called flash memory, DRA
Mにとってかわる素子と目されているが、歩留りが高ければ、ビットあたりの単価が割高のものとなり、競争力の低下を招く。 It has been elements eye to replace the M, the higher the yield, cost per bit is a thing of the expensive, lowering the competitiveness.

【0019】 [0019]

【発明が解決しようとする課題】本発明は、上記で提起した問題の一部、あるいは全部を解決するためになされたものである。 [0008] The present invention, some of the problems raised above, or has been made in order to solve all. すなわち、本発明では、より集積度の高い素子構造を提案し、そのためのプロセスを提案する。 That is, in the present invention, proposes a more highly integrated device structure, proposes a process for the.
また、本発明では、マスクプロセスの工程を減らし、あるいは、マスクプロセスに要求される精度を緩和し、歩留りの向上する素子構造およびそのプロセスを提案する。 Further, the present invention reduces the process of the mask process, or to relax the precision required for the mask process, proposes a device structure and the process to improve the yield.

【0020】 [0020]

【問題を解決する方法】本発明は、従来は、平面的に配置されていたMOSトランジスタを立体的に配置することによって、これらの問題の解決をはかる。 The present invention method to solve the problem] are conventionally by sterically arranging MOS transistors being planarly disposed, attempt to resolve these problems. すなわち、 That is,
従来は平面的に配置されていたソースとドレイン間のチャネル形成領域を垂直に立てることによって、その部分の面積を削減する。 Conventionally by make a channel formation region between the source and drain are arranged in a plane vertically to reduce the area of ​​that portion. 本発明の基本は、半導体基板上に凸上の部分を形成し、その側面をチャネル形成領域とし、 The basic of the invention, a portion on the convex is formed on a semiconductor substrate, and the side surface and the channel forming region,
その頂上部を不純物領域(ソースもしくはドレイン)の一方とし、底部に、他の不純物領域を設け、このチャネル形成領域の側面にゲイト電極を形成することにある。 The top portion and one of the impurity regions (source or drain), the bottom is provided with another impurity region, it is to form a gate electrode on the side surface of the channel forming region.
その結果、ゲイトも垂直に立つことが要求される。 As a result, it is required that the gate be standing vertically. しかしながら、例えばEEPROMにおいては、フローティングゲイトを有する記憶トランジスタと、通常の構造を有する選択トランジスタの2種類のトランジスタを形成しなければならない。 However, for example, in the EEPROM, a memory transistor having a floating gate, it is necessary to form two types of transistors of the selection transistor having a conventional construction. 本発明を用いた場合には、作製の簡略化から、EEPROMにおける選択トランジスタ部分は平面的な配置とし、記憶セルトランジスタ部分を垂直化することを特色とする。 When using the present invention, the simplification of a manufacturing, selection transistor section in EEPROM is a planar arrangement, featuring that the vertical the storage cell transistor portion.

【0021】また、EEPROMのような特殊なトランジスタでなくとも、本発明を一般的なMOSトランジスタに適用すれば、面積の節約(高集積化)が成されることは容易に察しがつくことであるが、それとともに、本発明におけるように、不純物領域の一方をゲイト電極・ Further, even without a special transistors, such as EEPROM, by applying the present invention to a general MOS transistor, the savings in area (high integration) is performed in that from getting easily guessed the case, therewith, as in the present invention, the gate electrode, one of the impurity regions
配線よりも高い位置に形成したということは、その不純物領域にコンタクトを形成する場合には極めて都合のよいことである。 That was formed at a position higher than that of the wiring is extremely Conveniently in the case of forming a contact to the impurity region. したがって、例えば、EEPROM装置を作製する場合にも、メモリー領域と周辺領域の双方に本発明を採用することが望ましい。 Thus, for example, even in the case of manufacturing an EEPROM device, it is desirable to employ the present invention in both the memory region and the peripheral region.

【0022】図1は、本発明の技術思想を表現するための概略図である。 [0022] Figure 1 is a schematic diagram for representing a technical idea of ​​the present invention. その細部は必ずしも正確に記述されてはいないが、本発明を理解するには十分なものである。 Its details are Although not necessarily accurately describe, in understanding the present invention is sufficient.
図1の(A)は、本発明によるEEPROMの素子の断面の概略を示した。 (A) in FIG. 1, showing a schematic cross-section of the device of the EEPROM according to the present invention. この図では、4つの素子が描かれている。 In this figure, it depicted four elements. 以下では、右から2つめの素子について説明するが、他の素子も全く同等である。 The following is a description of second element from right, other elements are also quite similar. 図から明らかなように、半導体基板上に凸上の部分が設けられ、その頂上部は、ドレイン領域102となっている。 As can be seen, the portion of the convex is provided on a semiconductor substrate, the top portion has a drain region 102.

【0023】このような凸状の部分の作製方法に関しては、本発明は特に規定するものではない。 [0023] With respect to the manufacturing method of such convex portions, the present invention is not particularly defined. 例えば、単結晶半導体基板をエッチングすることによって、このような凸状の部分を形成してもよいし、基板上に半導体領域を形成して、これをエッチングすることによって、このような部分を形成してもよい。 For example, by etching the single crystal semiconductor substrate, it may be formed such convex portions, by forming a semiconductor region on a substrate to etch it, forming such a portion it may be. このときには基板として単結晶半導体基板を用いて、その上にホモエピタキシャル成長をさせてもよい。 This time by using a single crystal semiconductor substrate as the substrate, may be allowed homoepitaxial growth thereon. また、凸状の部分の頂上部の面積は底部の面積よりも小さくても大きくてもよい。 The area of ​​the top portion of the convex portion may be smaller or larger than the area of ​​the bottom. これらの事項は本発明を実施しようとするものが必要とする設計事項に合わせて変更できるものである。 These matters are those that can be modified to suit the design matters needed intended to implement the present invention.

【0024】このドレイン領域は、EEPROMを形成する場合には、その厚みが、フローティングゲイトと最適な重なりを実現できるように精密に形成され、また、 [0024] The drain region, in the case of forming the EEPROM has a thickness, precisely formed to ensure optimum overlap and the floating gate, also,
通常のMOSトランジスタとして使用される場合には、 When used as a normal MOS transistor,
ほとんど厚みがないように形成される。 It is formed almost like there is no thickness. あるいは、LD Alternatively, LD
Dと同様の構造を形成しようとする場合には、2段階以上の不純物濃度の異なる不純物層を形成してもよい。 In order to form a structure similar to D may form a different impurity layer having an impurity concentration of two or more stages.

【0025】また、EEPROMにおいて、効果的に電界放射によってトンネル電流をフローティングゲイトに注入する、あるいは取り除くためには、従来のEEPR Further, in the EEPROM, in order to effectively inject a tunnel current into the floating gate by an electric field emission, or remove a conventional EEPR
OMでは、特定の部分のゲイト酸化膜の厚さを極めて薄く作製していたが、そのためには、特別なパターニング工程が必要であった。 In OM, although the thickness of the gate oxide film of a specific part was fabricated extremely thin, in order that a special patterning step is required.

【0026】例えば、本発明によって同様な部分を形成しようとすれば、この不純物領域の構成を変えることによってなすことができる。 [0026] For example, if an attempt is made to form like parts according to the present invention, it can be made by changing the configuration of the impurity region. すなわち、不純物濃度の低い層によって、不純物濃度の高い層をサンドイッチ状にはさんだ構造とすればよい。 That is, the low impurity concentration layer, a high impurity concentration layer may be a sandwiched structure in a sandwich-like. このようにすることによって、中央の不純物濃度の高い領域に効果的に電界が集中し、トンネル電流を流すことができる。 By doing so, effectively the electric field is concentrated in the high central impurity concentration region, can flow a tunnel current.

【0027】この不純物領域の形成は、不純物の深さ方<br>向の拡散を制御すれば良いので、実質的には、50nm The formation of this impurity region may therefore be controlled diffusion towards <br> direction of the impurity depth, in effect, 50 nm
もの細かさで制御することが可能である。 It is possible to control also the fineness. したがって、 Therefore,
従来のプレーナー型のMOSトランジスタにおける不純物領域の形成に比べると格段に微細な不純物領域を形成することが可能である。 It is possible to form a much finer impurity regions than in the formation of the impurity regions in a conventional planar type MOS transistor.

【0028】一方、半導体基板の底部には、ソース領域101が設けられている。 On the other hand, the bottom of the semiconductor substrate, the source region 101 is provided. そして、凸状部分の側面に張りつくようにフローティングゲイト103とコントロールゲイト104が形成されている。 Then, the floating gate 103 and control gate 104 as sticks to the side surface of the convex portion is formed. フローテイングゲイトを形成しなければ通常のMOSトランジスタである。 If you do not form a floating gate is a normal MOS transistor.
また、フローティングゲイトにあたる部分を窒化珪素で形成すれば、MNOSやMONOSとなる。 Further, by forming the portion corresponding floating gate silicon nitride, the MNOS or MONOS.

【0029】さらに、コンタクトホール107を通して、ビット線として機能する配線106がお不純物領域102を接続している。 Furthermore, through the contact hole 107, the wiring 106 functioning as a bit line is connected to the contact impurity region 102.

【0030】ここで、注目すべきことは、このような形状の素子には、図中の点線部Qで示されるような記憶トランジスタが、垂直に形成され、一方、点線部Pで示される選択トランジスタが水平に形成されていることである。 [0030] Here selected, it should be noted that, in the element having such a shape, the memory transistor as shown by dotted line Q in the drawing, is vertically formed, whereas, as shown by the dotted line P transistor is that it is horizontally formed.

【0031】さらに注目すべきことは、先の従来のEE [0031] It should further be noted that, ahead of the conventional EE
PROMで問題とした微細加工の限度であるが、図1の例では、実質的にこの凸部の幅に限定されるということである。 It is a limit of the fine processing problems in PROM, but in the example of FIG. 1, is that is substantially limited to the width of the convex portion. このことは、後に説明するプロセスを見れば明らかであるが、ゲイト部分の形成には、実質的にマスクプロセスは存在しないのである。 This is a clear if you look at the process described later, the formation of the gate portion is not to substantially mask process exists. ゲイト部分の形状は、 The shape of the gate portion,
その下地の凸部を形成することによって決定され、また、その厚さ等は、ゲイト部分の形成に使用される被膜の厚さや、その異方性エッチングの程度によって決定される。 It is determined by forming a convex portion of the base, also the thickness and the like, the thickness and the film used to form the gate portion is determined by the degree of anisotropic etching. したがって、本発明を採用すれば、最小加工精度が0.5μmであっても、1つ当たりの素子に要する幅は1μm以下とできるのである。 Therefore, by adopting the present invention, even in minimal processing precision 0.5 [mu] m, the width required for the device per one is able and 1μm or less. 従来の方法(図2)では、少なくとも5μmを必要としていた。 In the conventional method (FIG. 2), it has required at least 5 [mu] m.

【0032】図1(B)は、このような素子をマトリクス状に組んで、EEPROMを形成したものを上から見たものである。 [0032] FIG. 1 (B), formed a such an element in a matrix is ​​viewed from the top one which formed EEPROM. この図の中に、8ビットのメモリーが存在する。 In this figure, there are 8-bit memory. 図において、101は、ソース領域で、これらは、全て一体化してゲイト配線と平行に配置され、電源供給線として機能する。 In the figure, 101 is a source region, they are arranged parallel to the gate wiring by integrating all functions as power supply line. 102は凸部の頂上に形成されたドレイン領域である。 102 is a drain region formed on the top of the convex portion. 103は、凸部の側面に垂直に形成されたフローティングゲイトであり、104はコントロールゲイトである。 103 is a floating gate which is vertically formed on the side surface of the protrusion, 104 is a control gate. このコントロールゲイト104 The control gate 104
は、図では、縦につながって、ワード線を形成している。 , In the figure, connected vertically to form a word line. 105は、凸部の各素子を分離するために設けられた厚い絶縁物で、従来のLOCOSと同様な機能を有するものである。 105, a thick insulating material provided to isolate each element of the convex portion, and has the same function as a conventional LOCOS. そして、106は、ビット線であり、これは、コンタクトホール107を介して、各ドレイン領域と接続している。 Then, 106 is a bit line, which, via the contact hole 107 and is connected to each drain region.

【0033】このようなビット線等の配線を形成するうえでも、本発明は有利である。 [0033] Also in forming a wiring such as such bit lines, the present invention is advantageous. すなわち、本発明では、 That is, in the present invention,
不純物領域の一方が、ゲイト電極よりも上に位置しているため、従来のような深いコンタクトホールは必要とされないのである。 One of the impurity regions and are located above the gate electrode, a deep contact hole as in the prior art is not required. したがって、コンタクトに必要な部分の面積は、従来の方法に比べて著しく少なくて良く、また、断線や接触不良の問題も少なく、歩留りの向上につながる。 Therefore, the area of ​​the portion required for the contact may be significantly less than the conventional method, also, less breaking or contact failure of problems, leading to improved yield.

【0034】従来の方法では、コンタクトホールの深さを浅くしようとした場合には、ゲイト配線の段差だけ配線は上下した。 [0034] In the conventional method, when an attempt reduce the depth of the contact hole, wiring only step of the gate line was vertical. このような段差の存在は、配線の断線という問題に直結している。 The presence of such a step is directly linked to the problem of disconnection of wirings. しかしながら、また、そのような上下を抑えるために、層間絶縁物を平坦化したうえに配線を形成した場合には、コンタクトホールが深くなってしまった。 However, In order to suppress such vertical, in the case of forming a wiring on top planarizing the interlayer insulator, a contact hole has become deeper.

【0035】本発明では、コンタクトホールを浅く、かつ配線の上下や段差を減らすことが可能であり、このことだけによってもたらされる歩留りの向上は著しいものである。 [0035] In the present invention, shallow contact hole, and it is possible to reduce the vertical and steps of the wiring, improvement in yield caused by only this is remarkable.

【0036】図6は図1(B)の回路図である。 [0036] FIG. 6 is a circuit diagram of FIG. 1 (B). 今、全ての素子のフローティングゲイトに電子が注入されない状態になっているとする。 Now, the electron in the floating gate of all the elements are in a state which is not injected. そして、そのうちのT 13の素子のフローティングゲイトだけに電子を注入するとしよう。 Then, I suppose only injecting electrons floating gate elements of T 13 of them. そのために、電源供給線(ソース配線)S 1 Therefore, the power supply line (source line) S 1,
2 、S 3の電位は0に保ち、ワード線(ゲイト配線) Potential of S 2, S 3 is maintained at 0, the word line (gate wiring)
1 、G 2 、G 4の電位をV 0 、G 3の電位をV 1 、ビット線(ドレイン配線)D 1の電位をV 2に、D 2の電位をV 3にしたとする。 G 1, G 2, G 4 of the electric potential V 0, G V 1 the potential of 3, the bit line potential of the (drain wire) D 1 to V 2, and was the potential of D 2 to V 3. このとき、素子T 11 、T 12 、T At this time, element T 11, T 12, T
14のゲイトとドレイン間の電圧は(V 0 −V 2 )であり、素子T 13では(V 1 −V 2 )であり、素子T 21 、T The voltage between 14 the gate and the drain is (V 0 -V 2), a the element T 13 (V 1 -V 2) , the element T 21, T
22 、T 24では(V 0 −V 3 )であり、素子T 23では(V 22, the T 24 is (V 0 -V 3), the element T 23 (V
1 −V 3 )である。 1 is a -V 3). ここで、V th以上の電位差が生じた場合に、トンネル電流が起こり、電子が注入されるとすれば、以下の不等式がなりたつ。 Here, if the above potential difference V th occurs, it occurs tunnel current, if electrons are injected, the following inequality holds. −V th <V 0 −V 2 <V th1 −V 2 >V th −V th <V 0 −V 3 <V th −V th <V 1 −V 3 <V th -V th <V 0 -V 2 < V th V 1 -V 2> V th -V th <V 0 -V 3 <V th -V th <V 1 -V 3 <V th

【0037】ここで、各電位差に下限が設定されたのは、それ以下の電圧が印加された場合には、既に記憶されているデータが消されてしまうからである。 [0037] Here, the lower limit is set to the potential differences, and if that less voltage is applied, because already would be erased when the data stored. これは、 this is,
4元の連立不等式であり、一般的な解を求めることは面倒であるが、例えば、V th =2Vとしたときに、V 0 Quaternary are inequalities, it is cumbersome to obtain the general solution, for example, when the V th = 2V, V 0 =
0、V 1 =2V、V 2 =−V、V 3 =Vはその解の1つであり、このとき、V 0 −V 2 =V、V 1 −V 2 =3 0, V 1 = 2V, V 2 = -V, V 3 = V is one of the solution, this time, V 0 -V 2 = V, V 1 -V 2 = 3
V、V 0 −V 3 =−V、V 1 −V 3 =Vであるので、上記の条件を満たす。 V, V 0 -V 3 = -V , since it is V 1 -V 3 = V, the above condition is satisfied. すなわち、ワード線に印加する電圧を0と2Vの2種類とし、ビット線に印加する電圧をV That is, the voltage applied to the word line and two 0 and 2V, the voltage applied to the bit line V
と−Vの2種類とすることによって、任意の素子に情報を入力できる。 And by two kinds of -V, you can enter information in an arbitrary element.

【0038】これは、動作の一例であり、その他に様々な動作モードが想定できるが、ここではいちいち取り上げない。 [0038] This is an example of the operation, but can be assumed various modes of operation to the other, not one by one picked up here.

【0039】図1のような構造を有するものを作製するには、いくつかの方法が考えられるが、その代表的なプロセスは以下のようになる。 [0039] To produce those having the structure as shown in FIG. 1, although several methods contemplated, the typical process is as follows. (1) 半導体表面への不純物領域(ドレイン)の形成 (2) 凸状部の形成 (3) フローティングゲイトとなる皮膜の形成(成膜と異方性エッチング) (4) 素子分離領域の形成とフローティングルゲイトの不要部のエッチング (5) コントロールゲイトの形成(成膜と異方性エッチング) (6) 層間絶縁物の形成とコンタクトホールの形成 (7) ソース領域の形成 (8) ドレイン配線の形成 このように工程数は増えたように見えるが、実際のマスクプロセスは著しく削減することができた。 (1) formation of the impurity regions of the semiconductor surface (drain) (2) formation of the convex portion (3) forming the floating gate and become film (film formation and anisotropic etching) (4) and the formation of the element isolation region unnecessary portions of the floating Le gate etching (5) form the control gate (film formation and anisotropic etching) (6) formation of forming the contact hole of the interlayer insulator (7) forming the source region (8) of the drain wire formed in this way the number of steps appears to be increased, it was possible to reduce actual mask process significantly. また、マスクプロセスは特にEEPROM構造に関係する部分の作製に関するものではないので、本発明を用いて通常のM Moreover, since the mask process is not particular to manufacturing of a portion related to EEPROM structure, normal using the present invention M
OSトランジスタを作製する場合にもマスクプロセスの数は変わらない。 The number of mask process is also in the case of manufacturing the OS transistor is not changed.

【0040】本発明を実施するためのプロセス例を図3 [0040] The example process for implementing the present invention FIG 3
および図4を用いて以下に示す。 And it is shown below with reference to FIG. 本発明によって、EE In accordance with the present invention, EE
PROMのごとき装置を大規模に形成しようとすれば、 If an attempt is made to form a such device PROM on a large scale,
各トランジスタ間の分離に注意して作製しなければならない。 It must be made with care to the separation between each transistor. そのためには、例えば、図4に示すように、従来の,LOCOS法やその他の様々な素子間分離技術を採用するとよい。 For this purpose, for example, as shown in FIG. 4, a conventional, it may adopt a LOCOS method or other various device isolation technique.

【0041】図4にしたがって、素子間分離技術の例を説明する。 [0041] In accordance with FIG. 4, an example of a device isolation technique. まず、半導体基板401上に不純物領域40 First, the impurity region 40 on the semiconductor substrate 401
2を形成する。 To form a 2. 半導体基板としては、各種の半導体が使用できるが、シリコンを用いる場合には(100)面を用いるとよい。 As the semiconductor substrate, various semiconductor can be used, in the case of using silicon is preferably used (100) plane. 不純物領域の厚さは、10〜500nm The thickness of the impurity region, 10~500nm
とするとよい。 Or equal to. 最適な厚さはその素子の目的によって設計される。 Optimal thickness is designed depending on the purpose of the element. 例えば、EEPROMとして使用する場合には、その厚さは100〜500nmとして、電荷のフローティングゲイトへの注入を促進させる必要がある。 For example, when used as the EEPROM, the thickness thereof is as 100 to 500 nm, it is necessary to promote the injection into the floating gate charge. また、通常のMOSトランジスタとして用いる場合には、 When used as a normal MOS transistor,
この層の厚さが大きいと、ゲイト電極との重なりが大きくなるので、薄い方が好ましい。 A large thickness of this layer, since the overlap of the gate electrode becomes large, is preferably thin. また、その不純物濃度を2段階以上にわけて形成した場合には、プレーナー型MOSトランジスタで用いられるLDD構造に近い不純物領域となる。 Further, in the case of forming divided the impurity concentration more than two stages, the impurity regions close to the LDD structure used in the planar MOS transistors.

【0042】不純物領域の形成方法としては、公知のイオン注入法等を利用した不純物拡散法であってもよいし、あるいは、半導体基板上に不純物を含んだ半導体をエピタキシャ成長させてもよい。 [0042] As a method for forming the impurity region may be an impurity diffusion method utilizing known ion implantation method or the like, or a semiconductor containing impurities on the semiconductor substrate may be epitaxially grown. または、単に、不純物を含む多結晶半導体を形成してもよい。 Or simply may be a polycrystalline semiconductor containing an impurity. いずれの方法も公知の技術であり、その採用にあたっては、それぞれの長所短所を見極めて決定しなければならない。 Both methods are well known in the art, when its adoption, must be determined by ascertaining the respective advantages and disadvantages. 不純物拡散の方法は最も一般的な方法であろう。 The method of the impurity diffusion will be the most common method. エピタキシャル成長法は、シリコンの場合にはその成長温度が高く、したがって、不純物の意図しない拡散という問題がある。 Epitaxial growth method in the case of silicon is high that the growth temperature is, therefore, there is a problem that unintended diffusion of impurities.
しかし、半導体の結晶界面は清潔で、ガリウム砒素半導体等の化合物半導体では適していると思われる。 However, semiconductor crystal interface are clean and are considered suitable in the compound semiconductor gallium arsenide semiconductor, or the like. 多結晶半導体の成膜は最も単純な方法であるが、単結晶半導体と多結晶半導体の界面に欠陥が生じやすい。 While film deposition of the polycrystalline semiconductor is the most simple method, the defect is likely to occur at the interface of the single crystal semiconductor and polycrystalline semiconductor.

【0043】さて、次に、図4(B)に示すように、半導体基板をストライプ状にエッチングして、溝403を形成する。 [0043] Now, then, as shown in FIG. 4 (B), by etching the semiconductor substrate in stripes to form a groove 403. これは、公知のフォトリソグラフィー法を用いればよい。 This may be a known photolithography method.

【0044】そして、図4(C)に示すように、この基板の表面に選択的に窒化珪素等の耐酸化性のある被膜4 [0044] Then, FIG. 4 (C), the film 4 on the surface of the substrate selectively oxidation resistance, such as silicon nitride
04を形成する。 04 to form a. この形成にあたっては、このような窒化珪素の被膜が、凹凸の細部にまで形成される必要がある。 In this form, the coating of such a silicon nitride needs to be formed to detail the irregularities. そのためには従来の減圧CVD法でもよいが、基板に対するダメージが小さくステップカバレージのよい光CVD法を採用するとよい。 As it may be a conventional low pressure CVD method in order, but may damage employ good optical CVD method of reduced step coverage with respect to the substrate. 窒化珪素はの下には、応力緩和のために酸化珪素等の被膜を形成してもよい。 Below the silicon nitride, the film may be formed of silicon oxide or the like for stress relief.

【0045】このようにして、半導体基板の一部は露出され、一部は窒化珪素膜等で覆われる。 [0045] In this way, part of the semiconductor substrate is exposed, a portion is covered with a silicon nitride film or the like. 最後に、基板をスチーム酸化等の方法で酸化すると、窒化珪素等の被膜404で覆われていない部分は酸化されて、厚い酸化物405が形成される。 Finally, the oxidation of the substrate by the method of steam oxidation or the like, the portion which is not covered with the coating 404, such as silicon nitride is oxidized, a thick oxide 405 is formed. 窒化珪素等の被膜を除去すれば図4(D)が得られる。 By removing the coating such as silicon nitride FIG 4 (D) is obtained. このようにして、素子分離領域が形成される。 In this way, the element isolation region is formed. 図では溝の部分を分断するように酸化物を形成してある。 In the Figure is formed of an oxide so as to divide the portion of the groove. しかしながら、このようなパターンを採用すると、基板の底部(凹部)を電源供給線として使用したい場合には、後で酸化物404によって分断されるので、電源供給線が形成できない。 However, when employing such a pattern, if you want to use the bottom of the substrate (concave) as a power supply line, because it is separated later by the oxide 404, the power supply line can not be formed. したがって、そのためには、予め、窒化珪素等の被膜で溝の底部の一部あるいは全部を覆って、電源供給線の部分が酸化されないようにしておく必要がある。 Therefore, in order that in advance, covering a part or all of the bottom of the groove with a coating such as silicon nitride, portions of the power supply line needs to be as not oxidized. 以上の方法は従来のLOCO Or more of the methods conventional LOCO
S法をそのまま本発明に適用したものであるが、いくつか不都合な点がある。 Although S method is obtained by applying directly to the present invention, there are several disadvantages.

【0046】例えば、EEPROM等を作製する場合には、凸部の側面にそってフローティングゲイトを形成するための半導体被膜を形成する必要があるのであるが、 [0046] For example, in the case of manufacturing an EEPROM or the like is along the side surface of the protrusion is the need to form a semiconductor film for forming the floating gate,
これは、半導体側面にそって連続して形成されるので、 Since this is continuously formed along the semiconductor side,
後で、フォトリソグラフィー法によって各素子ごとに分断されなければならない。 Later, it shall be divided for each device by photolithography. しかし、この分断の作業は結局は素子間の分離と同じことであるので、酸化物の形成とフローティングゲイトのパターニングを同時におこなうことができる。 However, the work of this division is eventually so is equivalent to the separation between the elements can be performed patterning of forming a floating gate oxide at the same time. すなわち、素子間分離の工程を後でおこなうことによってマスクプロセスを節約できる。 That can save a mask process by performing later steps of the element isolation.

【0047】その詳細については、以下の図3をもとにした説明の際に述べる。 The details thereof described in the description that is based on Figure 3 below. 以下では、EEPROMを作製する場合について記述する。 The following describes a case of manufacturing the EEPROM. 以下の記述は、大雑把なプロセスについて述べたものであり、発明を実施する者の要求する特性を得るためには、一部設計変更しなければならない場合がある。 The following statements are described for rough processes, in order to obtain the required characteristics of the person carrying out the invention, it may be necessary to partially design changes.

【0048】まず、図4の全ての作製方法、あるいは一部の方法を用いることによって、半導体基板301上に凸部302が形成される。 Firstly, all the manufacturing method of FIG. 4 or by using some methods, the convex portion 302 is formed on the semiconductor substrate 301. 凸部の幅は、採用する設計ルールによって決められる。 The width of the convex portion is determined by the design rules employed. 例えば500nmとしよう。 For example, let's say 500nm.
また、凸部の高さは、凸部の幅と同程度が望ましい。 The height of the projections, the width and the same degree of protrusion is desirable. しかし、これは記憶トランジスタのチャネル長を決定する要因であるので、一概には言えない。 However, since this is a factor that determines the channel length of the memory transistor, not be generalized. 200〜800n 200~800n
mが適している。 m is suitable. 凸部302の頂上には不純物領域30 Impurity regions on the top of the protrusion 302 30
3が形成されている。 3 is formed. そして、次に熱酸化法等の方法によってゲイト酸化膜として機能する酸化膜306が形成される。 Then, then the oxide film 306 which functions as a gate oxide film by a method such as thermal oxidation is formed. その厚さとしては10〜100nmが好ましい。 10~100nm is preferable as its thickness. 半導体としてシリコンを使用する場合には公知の熱酸化法によって形成された酸化珪素が適している。 Silicon oxide are suitable formed by the known thermal oxidation method in the case of using silicon as a semiconductor. 特に熱酸化法は凸部の側面にも均等に酸化膜を形成することができるので好適である。 In particular the thermal oxidation method is preferred because it can form a uniform oxide film to the side surface of the protrusion.

【0049】さらに、その上に半導体被膜(シリコンやゲルマニウム等)305を形成する。 [0049] Further, a semiconductor film (silicon or germanium) 305 thereon. その厚さとしては、10〜500nmが好ましい。 As the thickness, 10 to 500 nm are preferred. 特に高集積化を目的とする場合には、薄い方が好ましい。 Particularly if it is intended to high integration, preferably thin. また、半導体被膜のかわりに窒化珪素膜を3〜500nm形成した場合には、MNOSやMONOS型の素子が得られる。 Further, when the 3~500nm forming a silicon nitride film instead of the semiconductor film is, MNOS or MONOS type device can be obtained. この被膜の形成もステップカバレージよく行われることが必要である。 The formation of this film is also required to be well done step coverage. 特に凸部の側面は被膜が形成されにくいので注意が必要である。 In particular the side surface of the protrusion is so care must be taken film hardly is formed. 例えば窒化珪素膜を形成するのであれば、熱窒化という手法も用いることができる。 For example if the silicon nitride film is formed, it is also possible to employ a method that the thermal nitride. 以上のようにして、図3(A)を得る。 As described above, to obtain FIG. 3 (A).

【0050】次に、バイアス反応性イオンエッチング等の、公知の異方性(方向性ともいう)エッチング法によって、上記半導体膜のエッチングをおこなう。 Next, such a bias reactive ion etching (also referred to as a direction) known anisotropic by an etching method, etching is performed of the semiconductor film. 半導体膜のエッチングだけでその工程を終了してもよいが、側面以外の半導体膜を完全にエッチング除去するためには、 Only in the process etching of the semiconductor film may be finished, but in order to completely etched semiconductor film other than side,
下地の酸化珪素膜や、基板も少々エッチングしてよい。 And a silicon oxide film of the base, the substrate also may be slightly etched.
このようにして、図3(B)が得られる。 In this manner, and FIG. 3 (B) is obtained. このエッチングの過程で、凸部の側面以外の半導体膜は完全に除去される。 In the course of this etching, the semiconductor film other than the side surface of the convex portion is completely removed. 側面には半導体膜307が残存するが、半導体膜と下地の酸化膜の密着性がよくないと半導体膜が剥離してしまうので、半導体膜の作製には十分注意しなければならない。 Although the side semiconductor film 307 is left, since the poor adhesion of the oxide film of the semiconductor film and the underlying semiconductor film peels must care when manufacturing a semiconductor film.

【0051】図3(B)では、半導体基板もエッチングされている様子が示されているが、このようなオーバーエッチは後に、選択トランジスタを形成したときに、チャネル形成領域を長くするという効果を有する。 [0051] In FIG. 3 (B), but is shown how also the semiconductor substrate are etched, after such overetching, when selectively forming a transistor, the effect of lengthening the channel formation region a. チャネル長は極端に短いと、短チャネル効果という問題が生じるので、適切な値にとどめる必要があり、このような部分がチャネル長の長さを決定するうえで有効に作用するというのも本発明の特色である。 When the channel length is extremely short, so the problem that a short channel effect occurs, must be kept to an appropriate value, but the present invention because such a portion acts effectively in determining the length of the channel length which is a feature.

【0052】さて、図では、示さないが、図3(B)の工程が終了した後、溝にそって一続きに形成された半導体膜307を各素子ごとに分断する工程はおこなわれる。 [0052] Now, in the figure, although not shown, after the step is completed in FIG. 3 (B), the step of dividing the semiconductor film 307 formed on a series along the grooves for each element is performed. そして、もし、最初に素子間分離の工程が行われていなかった場合には、このときに同時に素子間分離領域を形成することができる。 And if, when the first device isolation process has not been performed, it is possible to form the element isolation region at the same time in this case. その様子を図5に示す。 This is shown in Figure 5.

【0053】図5は、2つの凸状部分の断面である。 [0053] Figure 5 is a cross section of two convex portions. 凸部のそれぞれの側面には、図3(B)までのプロセスによって、半導体被膜が形成されている。 Each side surface of the protrusion, the process up FIG. 3 (B), the semiconductor film is formed. そして、その上に酸化珪素膜(厚さ10〜100nm)と窒化珪素膜5 Then, the upper silicon oxide film (thickness 10 to 100 nm) and a silicon nitride film 5
01(厚さ20〜400nm)が形成されている。 01 (thickness 20 to 400 nm) is formed. この被膜の形成は、ステップカバレージよくおこなうことが要求される。 The formation of the coating, it is required to carry out good step coverage. そして、全体にフォトレジスト502を塗布し、露光して素子間分離領域とする部分(酸化物を形成する部分)のレジストを除去する。 Then, the photoresist 502 on the entire coating to remove the resist in portions with the element isolation region is exposed (the portion forming the oxide). 図5(A)は、そのような状態を示している。 FIG. 5 (A) shows such a state.

【0054】次に、この状態で等方的なエッチングをおこなう。 [0054] Next, the isotropic etching in this state. 異方性エッチングでは、凸部の側面がエッチングされない恐れがあるのでよくない。 In anisotropic etching, the side surface of the convex portion is not good because there may not be etched. このエッチング工程で窒化珪素膜が除去される。 Silicon nitride film is removed by this etching process. その状態を図5(B)に示す。 This state is shown in FIG. 5 (B).

【0055】最後に、熱酸化法によって、窒化珪素の除去された領域だけを選択的に酸化して、酸化物503を形成する。 [0055] Finally, by a thermal oxidation method, by selectively oxidizing only the removal region of the silicon nitride, the oxide 503. 酸化物の厚さは0.1〜1.0μmが適当である。 The thickness of the oxide is suitably 0.1 to 1.0 [mu] m. この様子を図5(C)に示す。 This is shown in FIG. 5 (C). この酸化の工程は、従来のプレーナー型半導体素子の作製に用いられたLOCOS法の酸化条件を採用すればよい。 The process of oxidation may be employed oxidizing conditions LOCOS method used in the production of conventional planar type semiconductor device.

【0056】この酸化工程によって、側面の半導体被膜(図3では307に対応する)も同時に酸化されてしまう。 [0056] This oxidation step (corresponding to 307 in FIG. 3) the semiconductor film side also is oxidized at the same time.

【0057】もし、この被膜が窒化珪素等の材料で形成されていた場合には、側面の酸化はおこらないので、素子間分離には、別の手段を講じなければならない。 [0057] If the coating when formed of a material such as silicon nitride, since not occur oxidation side, the separation between the elements must take another means. 付け加えるならば、該被膜が窒化珪素等の絶縁物でできている場合には、それを各素子ごとに分断する必要はない。 If add, when the coating film is made of an insulating material such as silicon nitride, it is not necessary to divide it into each element.
しかしながら、頂上部の不純物領域は、凸部にそってつながっているため、各素子ごとに分断する必要がある。 However, the impurity region of the top portion, since the lead along the convex portion, it is necessary to divide each element.

【0058】そのためには、図5(A)と同様に、レジストを必要な部分だけ除去した状態でエッチングをおこなえばよい。 [0058] For this purpose, similarly to FIG. 5 (A), the etching may be performed while removing only necessary parts of the resist. このエッチングは等方性エッチングでも異方性エッチングでもよい。 This etching may be anisotropic etching or isotropic etching. その後、例えば光CVD法によって、レジストをつけたまま酸化物を堆積させ、リフトオフ法によって、レジスト上に堆積した酸化物は除去して、レジストのない領域に堆積した酸化物だけを残存させればよい。 Then, for example, by optical CVD method, a resist is deposited oxides left on the, by a lift-off method, oxide deposited on the resist is removed, if only leave oxide deposited without resist regions good. この方法を採用するにあたっては、酸化物の堆積手段として、低温でおこなえることと、ステップカバレージのよいことが要求される。 When this method is employed as the deposition means oxides, and can be performed at low temperature, it is a good step coverage is required.

【0059】いずれの方法を採用するとしても、この素子分離領域を形成するのに必要なマスクプロセスは1回である。 [0059] Even to employ any of the methods, the mask process required to form the element isolation region is once. 先に図4に示すような方法で、予め素子分離領域を形成した場合には、半導体被膜307を分断するだけで十分であるが、その場合には、素子分離領域の形成と半導体膜307の分断のためにそれぞれ1回、計2回のマスクプロセスが必要であり、歩留りの低下が懸念される。 Previously by a method as shown in FIG. 4, in the case of forming the pre-isolation region, but it is sufficient to divide the semiconductor film 307, in this case, the formation of the element isolation region and the semiconductor film 307 once each for cutting requires a total of two mask process, low yield is concerned.

【0060】また、被膜307に窒化珪素膜を用いる場合には、予め図4の方法で素子分離領域を形成しておけば、窒化珪素膜を分断する必要はない。 [0060] In the case of using a silicon nitride film in the coating 307, by forming a pre-isolation region in the method of FIG. 4, it is not necessary to divide the silicon nitride film. ここまでのプロセスをまとめると以下のようになる。 It is summarized as follows the process up to this point.

【0061】(A)被膜307が半導体膜の場合 A−1 (1)不純物層(図4の402)の形成 (2)溝(図4の403)の形成 (3)素子分離領域の形成(図4の405) (4)半導体被膜(図3の307)の形成 (5)半導体被膜(図3の307)の分断 [0061] (A) When the film 307 of the semiconductor film A-1 (1) impurity layer formed in the formation of (402 in FIG. 4) (2) groove (403 in FIG. 4) (3) the formation of the element isolation region ( Figure 4 405) (4) dividing the semiconductor film (formation of 307 in FIG. 3) (5) semiconductor film (307 in FIG. 3)

【0062】 A−2 (1)不純物層(図4の402)の形成 (2)溝(図4の403)の形成 (4)半導体被膜(図3の307)の形成 (5)半導体被膜(図3の307)の分断および素子分離領域の形成 [0062] Formation of formation of the formation of A-2 (1) impurity layer (402 in FIG. 4) (2) groove (403 in FIG. 4) (4) semiconductor film (307 in FIG. 3) (5) semiconductor film ( formation of shed and the element isolation region 307 in FIG. 3)

【0063】(B)被膜307が窒化珪素等の場合 B−1 (1)不純物層(図4の402)の形成 (2)溝(図4の403)の形成 (3)素子分離領域の形成(図4の405) (4)窒化珪素被膜(図3の307)の形成 [0063] (B) When the film 307 such as silicon nitride B-1 (1) Formation of formation (3) isolation regions forming the impurity layer (402 in FIG. 4) (2) groove (403 in FIG. 4) formation of (405 in FIG. 4) (4) silicon nitride film (307 in FIG. 3)

【0064】 B−2 (1)不純物層(図4の402)の形成 (2)溝(図4の403)の形成 (4)窒化珪素被膜(図3の307)の形成 (5)凸部の頂上のエッチング、酸化物のリフトオフ法による形成 [0064] B-2 (1) impurity layer formed in the formation of (402 in FIG. 4) (2) groove (403 in FIG. 4) (4) Formation of a silicon nitride film (307 in FIG. 3) (5) protrusion formed by a lift-off method of the top of the etching, the oxide

【0065】以上のことから明らかなように、ここまでのプロセスで必要とされるマスクの枚数は最大で3枚、 [0065] As apparent from the above, three at the maximum number of masks required by the process so far,
最小で2枚である。 Is a two at the minimum.

【0066】次に、再び図3にもどって、例えば熱酸化法によってゲイト酸化物層308を形成する。 Next, back to FIG. 3 again, to form a gate oxide layer 308 for example by thermal oxidation. もし、被膜307が窒化珪素であった場合には、熱酸化法ではその上に酸化物は成長しないが、選択トランジスタの部分には酸化膜が得られる。 If, when the film 307 is a silicon nitride, an oxide thereon by thermal oxidation is not grown, the oxide film is obtained in a portion of the selection transistor. したがって、その場合には記憶トランジスタはMNOS型となる。 Accordingly, the memory transistor becomes the MNOS in that case. あえて、MONOS Dare, MONOS
型とするには、CVD等の成膜法によって、酸化膜を形成すればよい。 To the mold, by a film forming method such as CVD, may be formed oxide film. しかし、その場合には、熱酸化で得られる酸化膜に比べて界面準位が大きくなることに注意しなければならない。 However, in that case, it should be noted that the interface state is larger than the oxide film obtained by thermal oxidation. 良好な品質の酸化珪素膜をCVD法によって得ようとすれば、テトラエトキシオキシシラン(TEOS)等の有機珪素材料を熱や高周波電力等によって分解して堆積させ、さらに、600℃以上、好ましくは700℃以上の温度を加えることによって得られる。 If order to obtain a good quality silicon oxide film by CVD, the organosilicon material such as tetraethoxy silane (TEOS) is deposited to decompose by heat or high frequency power, etc., further, 600 ° C. or higher, preferably obtained by adding the temperature above 700 ° C..

【0067】この後、ゲイト配線(コントロールゲイト)を形成するための被膜309を形成する。 [0067] Thereafter, a film 309 for forming the gate lines (control gate). これは、 this is,
多結晶シリコン等の半導体被膜や、タングステン、クロム等の金属被膜、あるいは、その珪化物、もしくはシリコンとそれらの多層構造物がよい。 And a semiconductor film such as polysilicon, tungsten, metal coating such as chromium, or their silicides or silicon and better their multilayer structures. このようにして、図3(C)が得られる。 Thus, FIG. 3 (C) is obtained. その後、再び、異方性エッチングによって凸部の側面部分以外の被膜309を除去して、 Then again, by removing the coating 309 other than the side portions of the projecting portions by anisotropic etching,
ゲイト配線310を形成する。 Forming a gate wiring 310. このゲイト配線は、凸部の側面にそって走っていることに注目すべきである。 The gate wiring is to be noted that running along the side surface of the protrusion. また、このゲイト配線の形成はマスクプロセスによらないことが本発明の特徴とすることである。 The formation of the gate wiring can not depend on the mask process is to a feature of the present invention.

【0068】そして、イオン注入法等の公知の不純物拡散法によって不純物領域311を形成する。 [0068] Then, an impurity region is formed 311 by a known impurity diffusion method such as ion implantation. この不純物領域の形成は、ゲイト配線310をマスクとしてセルフアライン的におこなわれる。 The formation of the impurity region is self-aligned to perform the gate wiring 310 as a mask. また、従来のプレーナー型MOSFETで使用されたLDD領域を形成するには、 To form the LDD region that is used in the conventional planar type MOSFET,
ゲイト配線の上に、さらに別の絶縁物膜を形成して、同じく異方性エッチングをおこなって、スペーサーを形成し、それをマスクとしてさらなる不純物拡散をおこなえばよい。 On the gate lines, and further forming another insulation film, also by performing anisotropic etching, a spacer is formed, it may be performed further impurity diffused as a mask. ここでは、その詳細については述べない。 In this case, no mention is made of the details. また、本発明人らの発明である特願平3−238709乃至同3−238712の技術を本発明でのLDDの形成に使用することも可能である。 It is also possible to use the technology of Japanese Patent Application 3-238709 to the same 3-238712, the inventor of the present invention have found the LDD formation in the present invention.

【0069】最後に層間絶縁物312を形成する。 [0069] Finally, an interlayer insulator 312. この層間絶縁物の形成には、公知のエッチバック法等による平坦化技術を使用できる。 The formation of the interlayer insulator, can be used a planarization technique by known etch-back method or the like. そして、コンタクトホール3 Then, the contact hole 3
13を形成し、金属配線313を形成する。 13 is formed, forming a metal wiring 313. コンタクトホールの形成と、金属被膜のパターニングのためにそれぞれマスクが必要である。 And formation of the contact hole, it is necessary each mask for patterning the metal film. すでに述べたように、本発明においては、このコンタクトホールは浅くてよく、微細加工に適している。 As already mentioned, in the present invention, the contact hole may be shallow, it is suitable for fine processing.

【0070】以上の工程によって、EEPROM素子が形成される。 [0070] Through the above steps, EEPROM devices are formed. 必要なマスクの枚数は4枚ないし5枚であり、従来のプロセスで必要だったマスクの枚数を著しく削減することができる。 The number of masks required is four or five, can reduce the number of masks needed in conventional processes significantly. 以上で記述されたプロセスは基本的なものばかりであり、より付加価値の高い素子を形成せんとすれば、さらに、いくつかのプロセスを加える必要があるのは言うまでもない。 The process described above is just the basic ones, if does not form a higher value-added elements, further, some is of course necessary to add a process. また、周辺回路とメモリー部分の形成プロセスの違いから、上記のプロセスに変更が加えることも必要であろう。 Also, the difference in the process of forming the peripheral circuit and the memory portion will also need to change the above process is added. しかしながら、本発明では、個々のプロセスについてはこれ以上詳細に言及しない。 However, in the present invention, not to mention in further detail for each process. 以下に、本発明を利用した実施例を数件取り上げ、説明する。 Hereinafter, taken several stars embodiments utilizing the present invention, it will be described.

【0071】 [0071]

【実施例】『実施例1』 図7(A)に第1の実施例を示す。 EXAMPLES showing a first embodiment in "Example 1" Figure 7 (A). 図7(A)に示されている例は、本発明の凸状の領域を有する半導体基板上に形成されたMOSトランジスタ(図では2つのトランジスタが描写されている)を示している。 Example shown in FIG. 7 (A) shows a MOS transistor formed on a semiconductor substrate having a convex region of the present invention (two transistors are depicted in the figure).

【0072】図において、701および702は不純物領域で、不純物濃度は0.1×10 20 〜2.0×10 20 [0072] In Figure, 701 and 702 are impurity regions, an impurity concentration of 0.1 × 10 20 ~2.0 × 10 20
cm -3である。 It is cm -3. 特に不純物領域702の深さは、10〜 Especially the depth of the impurity regions 702, 10
20nmである。 It is 20nm. また、703はゲイト電極である。 Also, 703 is a gate electrode. 図から明らかなように、ゲイト電極と不純物領域2の重なりが小さく、その部分の寄生容量が小さくなる。 As can be seen, a small overlap of the gate electrode and the impurity region 2, the parasitic capacitance of that portion is reduced.

【0073】『実施例2』 図7(B)に第2の実施例を示す。 [0073] shows a second embodiment in the "Example 2" Figure 7 (B). 図7(B)に示されている例は、本発明の凸状の領域を有する半導体基板上に形成され、低濃度不純物領域(LDD領域)を有するMOSトランジスタ(図では2つのトランジスタが描写されている)を示している。 The example shown in FIG. 7 (B), are formed on a semiconductor substrate having a convex region of the present invention, two transistors with MOS transistors (Fig having a low concentration impurity region (LDD region) is depicted It shows to have). 図において、704、708は高濃度不純物領域で、その不純物濃度は0.1〜2.0×10 20 cm -3である。 In the figure, 704 and 708 in the high concentration impurity region, an impurity concentration of 0.1~2.0 × 10 20 cm -3. また、これらの不純物領域に隣接して設けられた領域705、708は、LDD領域であり、その不純物濃度は0.2〜5.0×10 18 cm -3である。 The area 705, 708 disposed adjacent to the impurity region is an LDD region, an impurity concentration of 0.2~5.0 × 10 18 cm -3. また、領域706はゲイト電極である。 The region 706 is a gate electrode. このうち、領域707および708は、半導体基板上に凸状の部分が形成される前に作製される。 Among them, the regions 707 and 708, part of the convex on the semiconductor substrate is produced prior to being formed. また、領域704、705は通常のM In addition, the regions 704 and 705 are normal M
OSFETでのLDD作製技術や、本発明人等の発明による技術を用いて作製される。 LDD fabrication technology and in OSFET, prepared using a technique according to the invention of the present inventors human.

【0074】図では、ソース側、ドレイン側の両方にL [0074] In the figure, L on both the source side, the drain side
DD領域を設けたが、どちらか一方のみにLDD領域を形成することも可能である。 It provided DD region, but it is also possible to form the LDD region only on either.

【0075】『実施例3』 図8(A)に第3の実施例を示す。 [0075] A third embodiment of the "Example 3" FIG 8 (A). 図8(A)に示されている例は、本発明の凸状の領域を有する半導体基板上に形成されたEEPROM The example shown in FIG. 8 (A), formed on a semiconductor substrate having a convex region of the present invention EEPROM
素子(図では2つのEEPROM素子が描写されている)を示している。 It shows the device (two EEPROM devices are depicted in the figure). ここで、801、802は不純物領域であり、803は窒化珪素膜(好ましくは厚さ10〜 Here, 801 and 802 are impurity regions, 803 a silicon nitride film (preferably a thickness of 10
50nm)、804はコントロールゲイトである。 50nm), 804 is a control gate. この素子の作製には、上述のプロセスを援用すればよい。 The fabrication of this device may be incorporated the process described above.

【0076】ここで、窒化珪素膜803の下のゲイト酸化膜の厚さが図に点線円で示す領域805では、他の部分に比べて薄くなっている。 [0076] Here, in the region 805 indicated by a dotted circle in thickness diagram gate oxide film under the silicon nitride film 803 is thinner than the other portions. このように、ゲイト酸化膜を薄くすることによって、コントロールゲイトに高い電圧(10〜20V)をかけたときにトンネル電流が流れて、窒化珪素膜803に蓄積される。 Thus, by reducing the gate oxide film, and a tunnel current flows when a voltage is applied (10 to 20 V) higher in the control gate are accumulated in the silicon nitride film 803.

【0077】このようなゲイト酸化膜を部分的に薄くするには、凸状の部分の表面に窒化珪素膜803を形成する前に、ゲイト酸化膜を形成する工程において、一度ゲイト酸化膜を形成した後に、プラズマ等方エッチングをおこなって、凸状の部分の上部の酸化膜だけをエッチングすればよい。 [0077] To thin such gate oxide film partially is formed before forming the silicon nitride film 803 on the surface of the convex portion, in the step of forming a gate oxide film, once gate oxide film after, by performing plasma isotropic etching, only the etching may be oxidized film at the top of the convex portion. その後、再び、ゲイト酸化膜を形成することによって図のような構造を得ることができる。 Then, it is possible to obtain a structure as shown in FIG. By again to form a gate oxide film.

【0078】『実施例4』 図8(B)に第3の実施例を示す。 [0078] A third embodiment of the "Example 4" FIG 8 (B). 図8(B)に示されている例は、本発明の凸状の領域を有する半導体基板上に形成されたEEPROM The example shown in FIG. 8 (B), formed on a semiconductor substrate having a convex region of the present invention EEPROM
素子(図では2つのEEPROM素子が描写されている)を示している。 It shows the device (two EEPROM devices are depicted in the figure). ここで、806、807、808、 Here, 806, 807, 808,
809は不純物領域であり、810は窒化珪素膜、81 809 is an impurity region, 810 a silicon nitride film, 81
1はコントロールゲイトである。 1 is a control gate. この素子の作製には、 The production of this element,
上述のプロセスを援用すればよい。 It may be incorporated to the process described above.

【0079】ここで、不純物領域807、808、80 [0079] In this case, the impurity region 807,808,80
9の不純物濃度は、808が最も大きくなるように作製する。 The impurity concentration of 9, made as 808 is the largest. このようなサンドイッチ状の構造の作製は、凸部形成の前の不純物拡散によって形成すればよい。 Preparation of such sandwich-like structure may be formed by impurity diffusion in the previous projection forming. このような構造を使用することにより、特に図中の点線円81 By using such a structure, particularly dotted circle 81 in FIG.
2の中央部、すなわち、不純物層808の部分からトンネル電流が発生する。 The central portion of the 2, i.e., a tunnel current is generated from a portion of the impurity layer 808. これは、不純物濃度の勾配によるものである。 This is due to the gradient of the impurity concentration. このような構造とすることによって、電荷注入を安定しておこなえる。 With such a structure, enabling stable charge injection.

【0080】 [0080]

【発明の効果】本発明によって、集積度の高い半導体装置を作製することができた。 The present invention, it was possible to manufacture a highly integrated semiconductor device. 本発明は、特に、従来2つのトランジスタもしくは2つのトランジスタ部が必要なため集積化が遅れていたEEPROMの集積化に格段の技術進歩をもたらしたものである。 The present invention is, in particular, those which produced a remarkable technological progress in integration of conventional two transistors or the two EEPROM transistors portion integrated because it requires was delayed. また、本発明を、E In addition, the present invention, E
EPROM以外の半導体集積回路の作製に応用しても、 Be applied to manufacturing a semiconductor integrated circuit other than EPROM,
本発明の特徴の一部あるいは全部の恩恵を受けることができ、例えば、EERPM装置(集積回路)を作製するときに、メモリー領域は本発明を使用することは当然として、周辺回路にまで本発明の素子を使用することは、 Can benefit from some or all of the features of the present invention, for example, when making a EERPM device (integrated circuit), a memory region that is naturally the use of the present invention, the present invention until the peripheral circuit be the element used,
工程の一体化と集積化の観点から望ましいものである。 Those integrated processes and from the viewpoint of integration.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明によるEEPROM装置の概略を示す。 [1] The present invention shows a schematic of an EEPROM device according to.

【図2】従来法によるEEPROM装置の概略を示す。 Figure 2 shows a schematic of an EEPROM device according to the conventional method.

【図3】本発明によるEEPROM素子の作製工程の例を示す。 An example of a manufacturing process of an EEPROM device in accordance with the present invention; FIG.

【図4】本発明による凸状の部分と、素子分離領域の作製工程の例を示す。 A convex portion due to the invention, FIG shows an example of a manufacturing process of the element isolation region.

【図5】本発明による素子分離領域の作製工程の例を示す。 5 shows an example of a manufacturing process of the element isolation region according to the present invention.

【図6】本発明によるEEPROM装置の回路図を示す。 [6] The present invention shows a circuit diagram of an EEPROM device according to.

【図7】本発明によるMOSFETの例を示す。 7 shows an example of a MOSFET according to the present invention.

【図8】本発明によるEEPROM素子の例を示す。 8 shows an example of the EEPROM device according to the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

101 ソース領域 102 ドレイン領域 103 フローティングゲイト 104 コントロールゲイト(ワード線) 105 素子分離領域 106 ビット線 107 コンタクトホール 101 source region 102 drain region 103 floating gate 104 controls the gate (word line) 105 isolation regions 106 bit lines 107 contact holes

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl. 6 ,DB名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792 ────────────────────────────────────────────────── ─── of the front page continued (58) investigated the field (Int.Cl. 6, DB name) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (4)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 半導体基板上に凸状部分を有し、前記凸 1. A has a convex portion on a semiconductor substrate, said projection
    状部分の上部には第1の不純物領域が設けられ、前記凸 At the top of Jo portion is provided a first impurity region, the convex
    状部分の底部には第2の不純物領域が設けられ、前記凸 At the bottom of the Jo portion is provided second impurity regions, said convex
    状部分の側面にはフローティングゲイトが形成され、前 The side surface of Jo portion floating gate is formed, prior to
    記フローティングゲイトの一部もしくは全部を覆ってコ Co-covers part or all of the serial floating gate
    ントロールゲイトが形成されたMOSメモリ半導体装置 MOS semiconductor memory device cement roll gate is formed
    において、 前記第1の不純物領域における深さ方向の構成は、不純 In the configuration of the first depth in the impurity region, impure
    物濃度の高い層と前記不純物濃度の高い層の両側に設け Provided on both sides of the high and high object density layer of the impurity concentration layer
    られ前記不純物濃度よりも低い不純物濃度を有する層と A layer provided with a low impurity concentration than the impurity concentration
    から構成されることを特徴とするMOSメモリ半導体装 MOS memory semiconductor instrumentation, characterized in that they are composed of
    置。 Location.
  2. 【請求項2】 半導体基板上に深さ方向の不純物の拡散 2. A diffusion depth of the impurity on a semiconductor substrate
    を制御して、不純物濃度の高い層と前記不純物濃度の高 By controlling, the impurity concentration and a high impurity concentration layer high
    い層の両側に前記不純物濃度よりも低い不純物濃度を有 Have a lower impurity concentration than the impurity concentration on both sides of the stomach layer
    する層とから構成される第1の不純物領域を形成する工 Engineering of forming a first impurity region consists of a layer of
    程と、 前記半導体基板上に凸状部分を形成する工程と、前記半 A degree, forming a convex portion on said semiconductor substrate, said half
    導体基板上に半導体被膜もしくは窒化珪素被膜を形成す To form a semiconductor film or a silicon nitride film to a conductor on a substrate
    る工程と、異方性エッチングによって前記凸状部分の側 And that step, the side of the convex portion by anisotropic etching
    面以外の前記半導体被膜もしくは前記窒化珪素被膜を除 Dividing the semiconductor film or the silicon nitride film other than the surface
    去しフローティングゲイトを形成する工程と、前記フロ Forming a floating gate Shi removed by the flow
    ーティングゲイトの一部もしくは全部を覆ってコントロ Control over a portion or all of the computing gate
    ールゲイトを形成する工程と、前記凸状部分の底部に前 Forming a Rugeito, before the bottom of the convex portion
    記第1の不純物領域と同じ導電型の第2の不純物領域を A second impurity region of the same conductivity type as the serial first impurity region
    形成する工程と、を有することを特徴とするMOSメモ MOS Note that a step of forming, characterized by having a
    リ半導体装置の作製方法。 A method for manufacturing a re-semiconductor device.
  3. 【請求項3】 半導体基板上に第1の不純物領域を形成 Wherein forming a first impurity region on a semiconductor substrate
    する工程と、前記半導体基板上に凸状部分を形成する工 A step of, engineering to form a convex portion on said semiconductor substrate
    程と、前記凸状部分の側面に第1のゲイト酸化を形成す And extent, to form a first gate oxide on the sides of the convex portion
    る工程と、等方性エッチングによって前記第1のゲイト That step and, the first gate by isotropic etching
    酸化膜のうち前記凸状部分の上部近傍の前記第1のゲイ The first gay upper vicinity of the convex portion of the oxide film
    ト酸化膜を除去する工程と、前記凸状部分の側面に第2 Removing the gate oxide film, the a side surface of the convex portion 2
    のゲイト酸化膜を形成する工程と、 前記半導体基板上に半導体被膜もしくは窒化珪素被膜を Forming a gate oxide film of the semiconductor film or a silicon nitride film on the semiconductor substrate
    形成する工程と、異方性エッチングによって前記凸状部 And forming the convex portion by anisotropic etching
    分の側面以外の前記半導体被膜もしくは前記窒化珪素被 The non-partial side semiconductor film or the silicon nitride to be
    膜を除去しフローティングゲイトを形成する工程と、前 Forming a floating gate to remove the film, before
    記フローティングゲイトの一部もしくは全部を覆ってコ Co-covers part or all of the serial floating gate
    ントロールゲイトを形成する工程と、前記凸状部分の底 Forming a cement roll gate, the bottom of the convex portion
    部に前記第1の不純物領域と同じ導電型の第2の不純物 Second impurity of the same conductivity type as said first impurity region to part
    領域を形 成する工程と、を有することを特徴とするMO MO, characterized in that and a step that form the region
    Sメモリ半導体装置の作製方法。 A method for manufacturing the S memory semiconductor device.
  4. 【請求項4】 半導体基板上に第1の不純物領域を形成 Wherein forming a first impurity region on a semiconductor substrate
    する工程と、前記半導体基板上に凸状部分を形成する工 A step of, engineering to form a convex portion on said semiconductor substrate
    程と、前記半導体基板上に半導体被膜もしくは窒化珪素 And degree, the semiconductor film or silicon nitride on the semiconductor substrate
    被膜を形成する工程と、異方性エッチングによって前記 Forming a coating, wherein by anisotropic etching
    凸状部分の側面以外の前記半導体被膜もしくは前記窒化 The semiconductor film or the nitride other than the side surface of the convex portion
    珪素被膜を除去しフローティングゲイトを形成する工程 Forming a floating gate to remove silicon film
    と、異方性エッチングによって前記凸状部分の底部の半 When, half of the bottom of the convex portion by anisotropic etching
    導体基板の一部を除去する工程と、前記フローティング Removing a portion of the conductive substrate, the floating
    ゲイトの一部もしくは全部を覆ってコントロールゲイト Control gate over a portion or all of the gate
    を形成する工程と、前記凸状部分の底部に前記第1の不 Forming a non-first to the bottom of the convex portion
    純物領域と同じ導電型の第2の不純物領域を形成する工 Engineering of forming a second impurity region of the same conductivity type as pure object region
    程と、を有することを特徴とするMOSメモリ半導体装 MOS memory semiconductor instrumentation, characterized in that it has a degree, the
    置の作製方法。 A method for manufacturing a location.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5936037A (en) 1996-05-28 1999-08-10 Riken Vinyl Industry Co., Ltd. Thermoplastic elastomeric resin composition and a process for the preparation thereof
US6285596B1 (en) 1997-04-25 2001-09-04 Nippon Steel Corporation Multi-level type nonvolatile semiconductor memory device
US6469343B1 (en) 1998-04-02 2002-10-22 Nippon Steel Corporation Multi-level type nonvolatile semiconductor memory device
US6204529B1 (en) * 1999-08-27 2001-03-20 Hsing Lan Lung 8 bit per cell non-volatile semiconductor memory structure utilizing trench technology and dielectric floating gate
JP4770061B2 (en) * 2001-05-31 2011-09-07 ソニー株式会社 Nonvolatile semiconductor memory device, and a method of manufacturing
JP2003078048A (en) * 2001-09-04 2003-03-14 Sony Corp Nonvolatile semiconductor memory and its operating method
JP4665368B2 (en) * 2001-09-20 2011-04-06 ソニー株式会社 Nonvolatile semiconductor memory device, a manufacturing method of the operation method and a semiconductor device
JPWO2003028112A1 (en) * 2001-09-20 2005-01-13 株式会社ルネサステクノロジ The semiconductor integrated circuit device and manufacturing method thereof
US7585731B2 (en) 2004-02-20 2009-09-08 Renesas Technology Corp. Semiconductor integrated circuit device and its manufacturing method
US6777762B2 (en) 2002-11-05 2004-08-17 Macronix International Co., Ltd. Mask ROM structure having a coding layer between gates and word lines
KR100528466B1 (en) * 2003-02-12 2005-11-15 삼성전자주식회사 Nonvolatile sonos memory device and method for manufacturing the same
JP2004356207A (en) 2003-05-27 2004-12-16 Fujio Masuoka Semiconductor memory device and its manufacturing method
KR100578131B1 (en) * 2003-10-28 2006-05-10 삼성전자주식회사 Non-volatile memory devices and method of forming the same
KR100546391B1 (en) * 2003-10-30 2006-01-26 삼성전자주식회사 SONOS device and manufacturing method therefor
JP4473094B2 (en) 2004-02-20 2010-06-02 リケンテクノス株式会社 The thermoplastic elastomer composition and thermoplastic resin composition using the same
JP2006128390A (en) * 2004-10-28 2006-05-18 Toshiba Corp Semiconductor device and manufacturing method therefor
CN103797067B (en) 2011-09-15 2016-06-01 旭化成株式会社 The crosslinkable composition, method of producing the crosslinked composition and the molded article

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61256673A (en) * 1985-05-08 1986-11-14 Fujitsu Ltd Semiconductor device
JPH07120717B2 (en) * 1986-05-19 1995-12-20 日本電気株式会社 The method of manufacturing a semiconductor memory device
JP2719641B2 (en) * 1989-05-24 1998-02-25 セイコーインスツルメンツ株式会社 Semiconductor non-volatile memory

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