JP2916610B2 - MOS memory semiconductor device and manufacturing method thereof - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路の高集
積化技術に関する。本発明では、高集積化に適した半導
体装置を提案し、その作製方法について述べる。本発明
による半導体装置は、いわゆるＭＮＯＳ構造の不揮発性
メモリー装置に使用される。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high integration technique for a semiconductor integrated circuit. In the present invention, a semiconductor device suitable for high integration is proposed, and a manufacturing method thereof is described. The semiconductor device according to the present invention is used for a nonvolatile memory device having a so-called MNOS structure.
【０００２】[0002]
【従来の技術】半導体素子の微細化、高集積化に関し
て、多くの研究開発が進められている。特にＭＯＳＦＥ
Ｔと呼ばれる絶縁ゲイト電界効果型半導体素子の微細化
技術の進歩は目ざましい。ＭＯＳとは、金属 (Metal)−
酸化物 (Oxide)−半導体 (Semi-condeuctor) の頭文字
を取ったものである。金属は、純粋な金属でなくとも、
十分に導電率の大きな半導体材料や、半導体と金属の合
金なども含めた広い意味で使用される。また、金属と半
導体の間の酸化物のかわりに、純粋な酸化物だけではな
く、窒化物等の絶縁物も用いられることもあり、そのよ
うな場合には、厳密にはＭＯＳという用語は正しくない
が、以下、本明細書では、窒化物その他の絶縁物を含め
て、このような構造を有する電界効果型素子をＭＯＳＦ
ＥＴ、あるいはＭＯＳトランジスタと称する。2. Description of the Related Art Many researches and developments have been made on miniaturization and high integration of semiconductor devices. Especially MOSFE
A remarkable progress has been made in the miniaturization technology of the insulated gate field effect type semiconductor element called T. MOS stands for Metal
Oxide-An acronym for Semi-condeuctor. Metal is not pure metal,
It is used in a broad sense including a semiconductor material having sufficiently high conductivity, an alloy of a semiconductor and a metal, and the like. In addition, instead of an oxide between a metal and a semiconductor, not only a pure oxide but also an insulator such as a nitride may be used, and in such a case, strictly speaking, the term MOS is correctly used. However, hereinafter, in this specification, a field effect element having such a structure, including a nitride and other insulators, will be referred to as a MOSF.
ET or MOS transistor.
【０００３】通常のＭＯＳトランジスタでは、半導体基
板の上にゲイト酸化物（ゲイト絶縁物）として、酸化珪
素等の酸化物（絶縁物）が形成され、その上にゲイト電
極として作用する金属あるいは半導体等が設けられ、こ
のゲイト電極の電位を制御することによって、下地の半
導体の導電性を制御するものである。In an ordinary MOS transistor, an oxide (insulator) such as silicon oxide is formed as a gate oxide (gate insulator) on a semiconductor substrate, and a metal or semiconductor or the like acting as a gate electrode is formed thereon. Is provided to control the conductivity of the underlying semiconductor by controlling the potential of the gate electrode.
【０００４】しかしながら、ゲイト酸化物の上に、電気
的に独立した半導体膜（これをフローティングゲイトと
いう）を形成し、その上に再び絶縁膜を形成して、ゲイ
ト電極（これをコントロールゲイトという）を設けると
不揮発性メモリーの素子として使用できることが知られ
ている。このような構造を有するメモリーは、通常、Ｅ
ＰＲＯＭあるいはＥＥＰＲＯＭとして市販されているも
のである。その原理は、コントロールゲイト電極に強い
電界をかけることによって、中間のフローテイングゲイ
ト膜に電子やホールといった電荷をトラップさせ、これ
を特定の導電型に帯電させることによって、下地の半導
体の導電性を半永久的に固定してしまおうとするもので
ある。もちろん、例えば、紫外線の照射や電気的な効果
によって、フローテイングゲイトに注入された電荷が取
り除かれてしまった場合には、もとの状態に戻り、つま
りデータは消去される。However, an electrically independent semiconductor film (this is called a floating gate) is formed on the gate oxide, an insulating film is formed thereon again, and a gate electrode (this is called a control gate) is formed. It is known that the device can be used as an element of a non-volatile memory if provided. A memory having such a structure is usually E
It is commercially available as PROM or EEPROM. The principle is that by applying a strong electric field to the control gate electrode, an intermediate floating gate film traps charges such as electrons and holes, and charges it to a specific conductivity type, thereby increasing the conductivity of the underlying semiconductor. It is intended to be fixed semi-permanently. Of course, for example, when the charge injected into the floating gate is removed by ultraviolet irradiation or an electrical effect, the state returns to the original state, that is, data is erased.
【０００５】半導体のフローティングゲイトのかわり
に、窒化珪素膜を使用しても同様な効果が得られること
が知られていた。すなわち、半導体上に窒化珪素とゲイ
ト電極を積層した構造では、一度ゲイト電極に電圧が加
えられると非可逆的な特性が観測された。これは、窒化
珪素膜自体、あるいはその内部に形成された半導体クラ
スタやその他の欠陥に、電荷がトラップされて、フロー
ティングゲイトと同じ作用をするものと考えられてい
る。半導体上に直接、窒化珪素膜を形成した場合には、
半導体（シリコン等）の表面の局在準位が多くて、信頼
性に問題があるので、通常は半導体上に酸化珪素等の界
面特性の優れた酸化膜を形成し、その上に窒化珪素膜と
ゲイト電極を形成したＭＮＯＳ(Metal-Nitride-Oxide-S
emiconductor) 構造としている。しかし、窒化珪素膜が
直接、ゲイト電極に接していると、窒化珪素膜に蓄積さ
れている電荷がリークして、記憶が消滅するので、安定
なメモリー素子とするために窒化珪素膜とゲイト電極の
間に絶縁性のよい酸化珪素膜を形成したＭＯＮＯＳ（(M
etal-Oxide-Nitride-Oxide-Semi-conductor)が開発され
ている。It has been known that a similar effect can be obtained by using a silicon nitride film instead of a semiconductor floating gate. That is, in a structure in which silicon nitride and a gate electrode are stacked on a semiconductor, irreversible characteristics were observed once a voltage was applied to the gate electrode. This is thought to be because charges are trapped in the silicon nitride film itself or in semiconductor clusters or other defects formed therein, and have the same effect as a floating gate. When a silicon nitride film is formed directly on a semiconductor,
Since there are many localized levels on the surface of a semiconductor (such as silicon) and there is a problem with reliability, an oxide film having excellent interface characteristics such as silicon oxide is usually formed on a semiconductor and a silicon nitride film is formed thereon. MNOS (Metal-Nitride-Oxide-S
emiconductor) structure. However, if the silicon nitride film is in direct contact with the gate electrode, the charge stored in the silicon nitride film leaks and the memory disappears. MONOS ((M
etal-Oxide-Nitride-Oxide-Semi-conductor) has been developed.
【０００６】このような、フローティングゲイトを有す
るＭＯＳトランジスタや、ＭＮＯＳ、ＭＯＮＯＳトラン
ジスタは、記憶セルトランジスタとして使用される。[0006] Such MOS transistors having floating gates, MNOS and MONOS transistors are used as storage cell transistors.
【０００７】このような素子を利用したメモリーは、Ｄ
ＲＡＭやＳＲＡＭ等のＲＡＭと違って、記憶保持のため
に電源が不要であり、また、特にＤＲＡＭと比較した場
合に、キャパシタが不要であるので、今後、１６Ｍビッ
ト以上のメモリーを作製せんとする場合には、ビット当
たりのセル面積が小さくでき、高集積化に適するという
ことで、近年特に研究が盛んになった。特に、消去の操
作が電気的におこなえるＥＥＰＲＯＭは、特に注目を集
めている。A memory using such an element is called D
Unlike a RAM such as a RAM or an SRAM, a power supply is not required for storing data, and a capacitor is not required, especially when compared with a DRAM. In such a case, the cell area per bit can be reduced, and it is suitable for high integration. In particular, an EEPROM capable of electrically performing an erasing operation has attracted particular attention.
【０００８】しかしながら、より高集積化を達成せんと
する場合には、現状の技術では様々な問題がある。この
ような素子を用いてメモリー装置を作製しようとした場
合には、この素子だけではメモリーは構成できず、この
素子と同時に選択トランジスタをも形成しなければなら
ない。従来、最も高集積化が達成されたＥＥＰＲＯＭの
構造を図２（Ａ）に示す。図において、２０１はソース
領域、２０２はドレイン領域、２０３はフローティング
ゲイト、２０４はコントロールゲイトである。２０３の
部分は窒化珪素膜でもよく、その場合にはＭＯＮＯＳ型
素子となる。また、図では、２０３とコントロールゲイ
ト２０４が離れて記述されているが、２０３が窒化珪素
で、密着して形成されている場合にはＭＮＯＳ型素子と
なる。いずれにせよ、ＭＯＮＯＳ型素子は、ＭＮＯＳ型
素子の特殊な例であると理解する方がよい。構造的には
一体化された素子であるが、動作的には、図中のＰの点
線内の部分は選択トランジスタとして機能し、また、Ｑ
の点線内の部分は記憶セルトランジスタとして機能す
る。However, in order to achieve higher integration, there are various problems with the current technology. When an attempt is made to manufacture a memory device using such an element, a memory cannot be constituted by this element alone, and a selection transistor must be formed simultaneously with this element. FIG. 2A shows a structure of an EEPROM in which the highest integration is conventionally achieved. In the figure, 201 is a source region, 202 is a drain region, 203 is a floating gate, and 204 is a control gate. The portion 203 may be a silicon nitride film, in which case a MONOS element will be obtained. Also, in the figure, the control gate 204 and the control gate 204 are separated from each other. However, if 203 is silicon nitride and is formed in close contact, an MNOS element is obtained. In any case, it is better to understand that a MONOS element is a special case of an MNOS element. Although the element is structurally integrated, in operation, the portion within the dotted line of P in the figure functions as a selection transistor, and Q
The portion within the dotted line functions as a memory cell transistor.
【０００９】記憶トランジスタにデータを書き込むとき
には、ドレイン２０２とコントロールゲイト２０４に高
電圧（通常は１０Ｖ以上）をかけて、フローティングゲ
イト２０３に電荷を注入し、データを消去するときに
は、コントロールゲイト２０４とソース２０１を同電位
に保ったまま、ドレインに高電界をかけると、フローテ
イングゲイトの電荷が取り出される。このような書込み
・消去の操作を多く繰り返すと、絶縁膜の特性が悪化す
るので、現在の技術では、１０万回が限度と言われてい
る。When writing data to the storage transistor, a high voltage (usually 10 V or more) is applied to the drain 202 and the control gate 204 to inject electric charge into the floating gate 203. When erasing data, the control gate 204 and the source When a high electric field is applied to the drain while keeping the potential of the floating gate 201 at the same potential, charges of the floating gate are extracted. If such writing and erasing operations are repeated many times, the characteristics of the insulating film deteriorate. Therefore, the current technology is said to have a limit of 100,000 times.
【００１０】データがあるかどうかを調べるには、ドレ
イン２０２に通常のＭＯＳトランジスタの動作する電圧
を印加した状態で、コントロールゲイト２０４に、やは
り通常の電圧をかけてやればよい。この操作で、選択ト
ランジスタＰはＯＮ状態となる。もし、記憶セルトラン
ジスタＱのフローティングゲイトに電荷（半導体基板が
Ｐ型（Ｎ型）、ソース、ドレインがＮ型（Ｐ型）ならホ
ール（電子））がトラップされているのなら、記憶セル
トランジスタは既にＯＮ状態であるので，電流が流れ
る。しかしながら、フローテイングゲイトに電荷がな
い、あるいは逆に帯電している場合には、記憶セルトラ
ンジスタはＯＦＦ状態であるので、選択トランジスタが
ＯＮ状態となっても、電流は流れない。In order to check whether or not there is data, it is sufficient to apply a normal voltage to the control gate 204 while a voltage for operating a normal MOS transistor is applied to the drain 202. With this operation, the selection transistor P is turned on. If electric charges (holes (electrons) if the semiconductor substrate is P-type (N-type) and the sources and drains are N-type (P-type)) are trapped in the floating gate of the memory cell transistor Q, Since it is already in the ON state, current flows. However, when the floating gate has no charge or is charged reversely, the storage cell transistor is in the OFF state, so that no current flows even if the selection transistor is in the ON state.
【００１１】以上は、一般的なＥＥＰＲＯＭの一例であ
り、実際には、フローティングゲイトに電子を注入する
か、ホールを注入するか、あるいは、書込みのときに電
荷を注入するのか、取り去るのかという点で、いくつか
のバリエーションがあるが、その基本的な思想は、選択
トランジスタで、記憶セルトランジスタの状態を外部に
引き出すということである。The above is an example of a general EEPROM. In actuality, it is determined whether electrons are injected into the floating gate, holes are injected, or charges are injected or removed at the time of writing. Although there are some variations, the basic idea is that the state of the storage cell transistor is extracted to the outside by the selection transistor.
【００１２】実際には、このような素子を多数並べて、
図２（Ｂ）のような配線を形成することによって始めて
メモリー装置として機能する。この図において、Ｘ、
Ｘ’はワード線、Ｙ、Ｙ’はビット線と呼ばれるもので
ある。ワード線のいずれかを選択した状態で、特定のビ
ット線に注目していると、その交差する部分の記憶セル
トランジスタにデータが入っていれば、信号が検知さ
れ、そうでないと信号は検知されない。In practice, many such elements are arranged,
Only when a wiring as shown in FIG. 2B is formed, does it function as a memory device. In this figure, X,
X 'is a word line, and Y and Y' are bit lines. When one of the word lines is selected and attention is paid to a specific bit line, a signal is detected if data is contained in the memory cell transistor at the crossing portion, and no signal is detected otherwise. .
【００１３】最も単純には、この一体化した素子を１つ
使用して１ビットの記憶セルとしてもよいが、精度を高
めるためには、同じセルを２つ用意し、片方にはデータ
を書込み、もう片方にはデータを書き込まないで、この
２つのセルからくる信号を比較する方法が取られる。す
なわち、２つのセルから送られてくる信号の電位の差が
あれば、データがあり、電位差がなければデータがない
というように判断できる。このような方法を採用すれ
ば、メモリー容量は、半減するが、高集積化とともに、
ビット線に雑音が重畳するようになると、精度を高める
ためにはこのような方法を採用することが望ましい。In the simplest case, one integrated element may be used as a 1-bit storage cell. However, in order to improve the accuracy, two identical cells are prepared, and data is written to one of them. A method of comparing signals coming from these two cells without writing data to the other cell is adopted. That is, it can be determined that there is data if there is a difference in the potential of the signals sent from the two cells, and that there is no data if there is no potential difference. If such a method is adopted, the memory capacity will be reduced by half, but with high integration,
When noise is superimposed on the bit line, it is desirable to employ such a method in order to increase the accuracy.
【００１４】以上はフローティングゲイトを有するＭＯ
Ｓトランジスタの例であるが、ＭＮＯＳやＭＯＮＯＳで
も同様に動作する。さて、このようなトランジスタ素子
は、高集積化に関して、いくつかの問題点を有してい
る。まず、図２（Ａ）から明らかなように、素子の幅と
しては、Ｌ1 ＋Ｌ2 が最小限である。ここで、Ｌ1 およ
びＬ2 の最小値とは、加工精度そのものであり、現状の
技術では、量産性を考慮すると、０．５μｍが限度であ
る。The above is an MO having a floating gate.
Although this is an example of an S transistor, the same operation is performed in MNOS and MONOS. Now, such a transistor element has several problems with respect to high integration. First, as is clear from FIG. 2A, the width of the element is the minimum of L 1 + L 2 . Here, the minimum value of L 1 and L 2 is the processing accuracy itself, and the current technology has a limit of 0.5 μm in consideration of mass productivity.
【００１５】したがって、この素子のゲイト部分だけ
に、最小でも１μｍが必要となる。また、これは、広く
ＭＯＳ型半導体装置全般に関して重大な問題であるが、
ソース、ドレイン領域にはコンタクトを設けることが必
要で、そのコンタクトは、ゲイト部分よりも下に位置す
る分、大きめの面積を割く必要があった。具体的には、
全ての素子ソース領域を接続して、接地準位とし、ドレ
イン領域には、直径数μｍのコンタクトを形成して、金
属配線をゲイト配線に直交して形成した。この場合に
は、金属配線は、ゲイト配線の上層に位置し、層間絶縁
膜に形成された穴を通して、基板面に形成されたドレイ
ン領域まで下りてくる必要があった。そのため、コンタ
クト部分からビット線に達するまでの接続部分は長い距
離があり、配線の断線やコンタクト不良は重大な問題で
あった。実際に、タングステンのＣＶＤ製膜法による、
コンタクトホール埋め込みの技術はこのような問題に対
処するために考え出されたものであった。コンタクトホ
ールの埋め込みという特殊な技術を用いない場合には、
コンタクトの面積を大きくすることや、コンタクトホー
ルを広げること、あるいは、コンタクトホールをコーン
状にすること等の技術が必要とされるが、いずれも高集
積化には逆の技術である。Therefore, a minimum of 1 μm is required only for the gate portion of this element. Also, this is a serious problem for MOS type semiconductor devices in general.
It is necessary to provide a contact in the source and drain regions, and the contact needs to have a larger area because it is located below the gate portion. In particular,
All element source regions were connected to a ground level, a contact having a diameter of several μm was formed in the drain region, and a metal wiring was formed perpendicular to the gate wiring. In this case, the metal wiring needs to be located in the upper layer of the gate wiring and descend to the drain region formed on the substrate surface through the hole formed in the interlayer insulating film. For this reason, the connection portion from the contact portion to the bit line has a long distance, and disconnection of the wiring and defective contact are serious problems. Actually, the tungsten film deposition method
The technique of filling the contact hole has been devised to address such a problem. If you do not use the special technology of filling contact holes,
Techniques such as enlarging the contact area, widening the contact holes, and making the contact holes cone-shaped are required, but these are the opposite techniques for high integration.
【００１６】次の問題点は、ＥＥＰＲＯＭを作製する場
合にはセルフアライン方式が採用できず、したがって、
マスクプロセスが増えることである。実際、ＥＥＰＲＯ
Ｍの動作において、ドレインからのホットキャリヤ注入
の必要上、ある程度は、フローティングゲイト２０３
が、ドレイン領域２０２と重なることが要求される。し
かしながら、その重なりを得るために、プレーナ・フォ
トリソグラフィー技術を採用すれば、現在の技術では、
フォトマスクのずれは、０．２μｍ以上は考慮しなけれ
ばならないので、確実に、ドレイン領域とフローティン
グゲイトが重なるためには、その重なりの領域は０．４
μｍ以上が要求される。もし、これ以下であれば、その
重なりのばらつきは５０％以上にもなってしまい、素子
の歩留りに重大な問題をもたらす。The next problem is that when manufacturing an EEPROM, the self-alignment method cannot be adopted.
This is to increase the number of mask processes. In fact, EEPRO
In the operation of M, due to the necessity of hot carrier injection from the drain, the floating gate 203
Is required to overlap with the drain region 202. However, if planar photolithography technology is adopted to obtain the overlap,
Since the displacement of the photomask must be considered to be 0.2 μm or more, in order to ensure that the drain region and the floating gate overlap, the overlapping region must be 0.4 μm or more.
μm or more is required. If it is less than this, the variation in the overlap will be 50% or more, causing a serious problem in the yield of the device.
【００１７】従来のＥＥＰＲＯＭのメモリー領域の作製
は、主要なものだけでも、以下のような工程を必要とす
る。丸数字はマスクプロセスの番号である。 （１） 半導体基板上にＬＯＣＯＳを形成 （２） ドレイン領域２０２の形成 （３） フローティングゲイトの形成 （４） コントロールゲイト（ワード線）の形成 （５） ソース領域２０１の形成 （６） 層間絶縁物の形成とドレインへのコンタクトホ
ールの形成 （７） ビット線の形成 このような工程はほとんどマスクプロセス（マスクが不
要なのは、セルフアライン的に形成できる（５）だけで
ある）を必要とし、いずれも、精度が０．２μｍ以下で
あることが要求される。したがって、結果的に、ＤＲＡ
Ｍ（マスクプロセス５枚）などと比べると、歩留りの低
下を招く。The production of the memory area of the conventional EEPROM requires the following steps, even if it is only a main one. The circled numbers are the numbers of the mask process. (1) LOCOS is formed on a semiconductor substrate (2) Drain region 202 is formed (3) Floating gate is formed (4) Control gate (word line) is formed (5) Source region 201 is formed (6) Interlayer insulator (7) Formation of Bit Lines Most of these steps require a masking process (a mask is unnecessary only in (5) which can be formed in a self-aligned manner). , Accuracy is required to be 0.2 μm or less. Therefore, as a result, DRA
As compared with M (5 mask processes), the yield is reduced.
【００１８】将来的には、ＥＥＰＲＯＭは、フラッシュ
メモリーという特殊な不揮発性メモリーとして、ＤＲＡ
Ｍにとってかわる素子と目されているが、歩留りが高け
れば、ビットあたりの単価が割高のものとなり、競争力
の低下を招く。[0018] In the future, the EEPROM will be a DRA as a special nonvolatile memory called a flash memory.
Although it is regarded as an element that replaces M, if the yield is high, the unit price per bit is relatively high, and the competitiveness is reduced.
【００１９】[0019]
【発明が解決しようとする課題】本発明は、上記で提起
した問題の一部、あるいは全部を解決するためになされ
たものである。すなわち、本発明では、より集積度の高
い素子構造を提案し、そのためのプロセスを提案する。
また、本発明では、マスクプロセスの工程を減らし、あ
るいは、マスクプロセスに要求される精度を緩和し、歩
留りの向上する素子構造およびそのプロセスを提案す
る。SUMMARY OF THE INVENTION The present invention has been made to solve some or all of the problems raised above. That is, the present invention proposes an element structure with a higher degree of integration, and proposes a process therefor.
In addition, the present invention proposes an element structure which reduces the number of steps in a mask process or reduces the precision required for the mask process and improves the yield, and a process therefor.
【００２０】[0020]
【問題を解決する方法】本発明は、従来は、平面的に配
置されていたＭＯＳトランジスタを立体的に配置するこ
とによって、これらの問題の解決をはかる。すなわち、
従来は平面的に配置されていたソースとドレイン間のチ
ャネル形成領域を垂直に立てることによって、その部分
の面積を削減する。本発明の基本は、半導体基板上に凸
上の部分を形成し、その側面をチャネル形成領域とし、
その頂上部を不純物領域（ソースもしくはドレイン）の
一方とし、底部に、他の不純物領域を設け、このチャネ
ル形成領域の側面にゲイト電極を形成することにある。
その結果、ゲイトも垂直に立つことが要求される。しか
しながら、例えばＥＥＰＲＯＭにおいては、フローティ
ングゲイトを有する記憶トランジスタと、通常の構造を
有する選択トランジスタの２種類のトランジスタを形成
しなければならない。本発明を用いた場合には、作製の
簡略化から、ＥＥＰＲＯＭにおける選択トランジスタ部
分は平面的な配置とし、記憶セルトランジスタ部分を垂
直化することを特色とする。The present invention solves these problems by three-dimensionally arranging MOS transistors which have been conventionally arranged in a plane. That is,
By vertically setting a channel formation region between a source and a drain, which has been conventionally arranged in a plane, the area of the portion is reduced. The basis of the present invention is that a convex portion is formed on a semiconductor substrate, and the side surface is used as a channel forming region,
The top is used as one of the impurity regions (source or drain), another impurity region is provided at the bottom, and a gate electrode is formed on the side surface of the channel formation region.
As a result, the gate is also required to stand vertically. However, in an EEPROM, for example, two types of transistors, a storage transistor having a floating gate and a select transistor having a normal structure, must be formed. When the present invention is used, the feature is that the select transistor portion in the EEPROM is arranged in a plane and the memory cell transistor portion is made vertical in order to simplify the manufacturing.
【００２１】また、ＥＥＰＲＯＭのような特殊なトラン
ジスタでなくとも、本発明を一般的なＭＯＳトランジス
タに適用すれば、面積の節約（高集積化）が成されるこ
とは容易に察しがつくことであるが、それとともに、本
発明におけるように、不純物領域の一方をゲイト電極・
配線よりも高い位置に形成したということは、その不純
物領域にコンタクトを形成する場合には極めて都合のよ
いことである。したがって、例えば、ＥＥＰＲＯＭ装置
を作製する場合にも、メモリー領域と周辺領域の双方に
本発明を採用することが望ましい。Even if the present invention is applied to a general MOS transistor, even if it is not a special transistor such as an EEPROM, it is easy to see that the area can be saved (high integration). However, at the same time, as in the present invention, one of the impurity regions is
The fact that the contact is formed at a position higher than the wiring is extremely convenient when a contact is formed in the impurity region. Therefore, for example, when manufacturing an EEPROM device, it is desirable to adopt the present invention in both the memory area and the peripheral area.
【００２２】図１は、本発明の技術思想を表現するため
の概略図である。その細部は必ずしも正確に記述されて
はいないが、本発明を理解するには十分なものである。
図１の（Ａ）は、本発明によるＥＥＰＲＯＭの素子の断
面の概略を示した。この図では、４つの素子が描かれて
いる。以下では、右から２つめの素子について説明する
が、他の素子も全く同等である。図から明らかなよう
に、半導体基板上に凸上の部分が設けられ、その頂上部
は、ドレイン領域１０２となっている。FIG. 1 is a schematic diagram for expressing the technical idea of the present invention. The details have not necessarily been described exactly, but are sufficient for understanding the invention.
FIG. 1A schematically shows a cross section of an element of an EEPROM according to the present invention. In this figure, four elements are depicted. Hereinafter, the second element from the right will be described, but the other elements are completely equivalent. As is apparent from the figure, a convex portion is provided on the semiconductor substrate, and the top is a drain region 102.
【００２３】このような凸状の部分の作製方法に関して
は、本発明は特に規定するものではない。例えば、単結
晶半導体基板をエッチングすることによって、このよう
な凸状の部分を形成してもよいし、基板上に半導体領域
を形成して、これをエッチングすることによって、この
ような部分を形成してもよい。このときには基板として
単結晶半導体基板を用いて、その上にホモエピタキシャ
ル成長をさせてもよい。また、凸状の部分の頂上部の面
積は底部の面積よりも小さくても大きくてもよい。これ
らの事項は本発明を実施しようとするものが必要とする
設計事項に合わせて変更できるものである。The present invention does not particularly limit the method of forming such a convex portion. For example, such a convex portion may be formed by etching a single crystal semiconductor substrate, or such a portion may be formed by forming a semiconductor region on a substrate and etching the semiconductor region. May be. At this time, a single crystal semiconductor substrate may be used as a substrate, and homoepitaxial growth may be performed thereon. In addition, the area of the top of the convex portion may be smaller or larger than the area of the bottom. These items can be changed according to the design items required by those who intend to implement the present invention.
【００２４】このドレイン領域は、ＥＥＰＲＯＭを形成
する場合には、その厚みが、フローティングゲイトと最
適な重なりを実現できるように精密に形成され、また、
通常のＭＯＳトランジスタとして使用される場合には、
ほとんど厚みがないように形成される。あるいは、ＬＤ
Ｄと同様の構造を形成しようとする場合には、２段階以
上の不純物濃度の異なる不純物層を形成してもよい。In the case where an EEPROM is formed, the drain region is formed precisely so that the thickness thereof can be optimally overlapped with the floating gate.
When used as a normal MOS transistor,
It is formed to have almost no thickness. Alternatively, LD
When a structure similar to that of D is to be formed, impurity layers having different impurity concentrations in two or more stages may be formed.
【００２５】また、ＥＥＰＲＯＭにおいて、効果的に電
界放射によってトンネル電流をフローティングゲイトに
注入する、あるいは取り除くためには、従来のＥＥＰＲ
ＯＭでは、特定の部分のゲイト酸化膜の厚さを極めて薄
く作製していたが、そのためには、特別なパターニング
工程が必要であった。Also, in order to effectively inject or remove a tunnel current into a floating gate by electric field emission in an EEPROM, a conventional EEPROM is required.
In the OM, the thickness of the gate oxide film in a specific portion was made extremely thin, but a special patterning step was required for that purpose.
【００２６】例えば、本発明によって同様な部分を形成
しようとすれば、この不純物領域の構成を変えることに
よってなすことができる。すなわち、不純物濃度の低い
層によって、不純物濃度の高い層をサンドイッチ状には
さんだ構造とすればよい。このようにすることによっ
て、中央の不純物濃度の高い領域に効果的に電界が集中
し、トンネル電流を流すことができる。For example, if a similar portion is to be formed according to the present invention, this can be achieved by changing the structure of the impurity region. That is, a structure in which a layer with a high impurity concentration is sandwiched between layers with a low impurity concentration may be employed. By doing so, the electric field can be effectively concentrated in the central region having a high impurity concentration, and a tunnel current can flow.
【００２７】この不純物領域の形成は、不純物の深さ方
向の拡散を制御すれば良いので、実質的には、５０ｎｍ
もの細かさで制御することが可能である。したがって、
従来のプレーナー型のＭＯＳトランジスタにおける不純
物領域の形成に比べると格段に微細な不純物領域を形成
することが可能である。The formation of the impurity region can be achieved by controlling the diffusion of the impurity in the depth direction.
It is possible to control with fine details. Therefore,
Compared to the formation of impurity regions in a conventional planar type MOS transistor, it is possible to form much finer impurity regions.
【００２８】一方、半導体基板の底部には、ソース領域
１０１が設けられている。そして、凸状部分の側面に張
りつくようにフローティングゲイト１０３とコントロー
ルゲイト１０４が形成されている。フローテイングゲイ
トを形成しなければ通常のＭＯＳトランジスタである。
また、フローティングゲイトにあたる部分を窒化珪素で
形成すれば、ＭＮＯＳやＭＯＮＯＳとなる。On the other hand, a source region 101 is provided at the bottom of the semiconductor substrate. A floating gate 103 and a control gate 104 are formed so as to stick to the side surface of the convex portion. If a floating gate is not formed, a normal MOS transistor is used.
If a portion corresponding to the floating gate is formed of silicon nitride, MNOS or MONOS can be obtained.
【００２９】さらに、コンタクトホール１０７を通し
て、ビット線として機能する配線１０６がお不純物領域
１０２を接続している。Further, a wiring 106 functioning as a bit line connects the impurity region 102 through a contact hole 107.
【００３０】ここで、注目すべきことは、このような形
状の素子には、図中の点線部Ｑで示されるような記憶ト
ランジスタが、垂直に形成され、一方、点線部Ｐで示さ
れる選択トランジスタが水平に形成されていることであ
る。It should be noted here that, in the element having such a shape, a storage transistor as shown by a dotted line portion Q in the figure is formed vertically, while a storage transistor as shown by a dotted line portion P is selected. That is, the transistor is formed horizontally.
【００３１】さらに注目すべきことは、先の従来のＥＥ
ＰＲＯＭで問題とした微細加工の限度であるが、図１の
例では、実質的にこの凸部の幅に限定されるということ
である。このことは、後に説明するプロセスを見れば明
らかであるが、ゲイト部分の形成には、実質的にマスク
プロセスは存在しないのである。ゲイト部分の形状は、
その下地の凸部を形成することによって決定され、ま
た、その厚さ等は、ゲイト部分の形成に使用される被膜
の厚さや、その異方性エッチングの程度によって決定さ
れる。したがって、本発明を採用すれば、最小加工精度
が０．５μｍであっても、１つ当たりの素子に要する幅
は１μｍ以下とできるのである。従来の方法（図２）で
は、少なくとも５μｍを必要としていた。It should be further noted that the conventional EE
Although it is the limit of the fine processing which is a problem in the PROM, in the example of FIG. 1, it is substantially limited to the width of the convex portion. This is apparent from the process described later, but there is substantially no mask process for forming the gate portion. The shape of the gate part is
The thickness and the like are determined by forming the convex portion of the base, and the thickness and the like are determined by the thickness of the film used for forming the gate portion and the degree of the anisotropic etching. Therefore, if the present invention is adopted, even if the minimum processing accuracy is 0.5 μm, the width required for one element can be 1 μm or less. The conventional method (FIG. 2) required at least 5 μm.
【００３２】図１（Ｂ）は、このような素子をマトリク
ス状に組んで、ＥＥＰＲＯＭを形成したものを上から見
たものである。この図の中に、８ビットのメモリーが存
在する。図において、１０１は、ソース領域で、これら
は、全て一体化してゲイト配線と平行に配置され、電源
供給線として機能する。１０２は凸部の頂上に形成され
たドレイン領域である。１０３は、凸部の側面に垂直に
形成されたフローティングゲイトであり、１０４はコン
トロールゲイトである。このコントロールゲイト１０４
は、図では、縦につながって、ワード線を形成してい
る。１０５は、凸部の各素子を分離するために設けられ
た厚い絶縁物で、従来のＬＯＣＯＳと同様な機能を有す
るものである。そして、１０６は、ビット線であり、こ
れは、コンタクトホール１０７を介して、各ドレイン領
域と接続している。FIG. 1B is a top view of an EEPROM formed by assembling such elements in a matrix. In this figure, there is an 8-bit memory. In the figure, reference numeral 101 denotes a source region, all of which are integrally arranged in parallel with the gate wiring and function as a power supply line. Reference numeral 102 denotes a drain region formed on the top of the projection. 103 is a floating gate formed perpendicular to the side surface of the projection, and 104 is a control gate. This control gate 104
Are connected vertically to form word lines. Reference numeral 105 denotes a thick insulator provided for isolating each element of the convex portion, and has a function similar to that of a conventional LOCOS. Reference numeral 106 denotes a bit line, which is connected to each drain region via a contact hole 107.
【００３３】このようなビット線等の配線を形成するう
えでも、本発明は有利である。すなわち、本発明では、
不純物領域の一方が、ゲイト電極よりも上に位置してい
るため、従来のような深いコンタクトホールは必要とさ
れないのである。したがって、コンタクトに必要な部分
の面積は、従来の方法に比べて著しく少なくて良く、ま
た、断線や接触不良の問題も少なく、歩留りの向上につ
ながる。The present invention is advantageous in forming such wirings as bit lines and the like. That is, in the present invention,
Since one of the impurity regions is located above the gate electrode, a conventional deep contact hole is not required. Therefore, the area of the portion necessary for the contact may be significantly smaller than that of the conventional method, and there is less problem of disconnection or poor contact, which leads to an improvement in yield.
【００３４】従来の方法では、コンタクトホールの深さ
を浅くしようとした場合には、ゲイト配線の段差だけ配
線は上下した。このような段差の存在は、配線の断線と
いう問題に直結している。しかしながら、また、そのよ
うな上下を抑えるために、層間絶縁物を平坦化したうえ
に配線を形成した場合には、コンタクトホールが深くな
ってしまった。In the conventional method, when the depth of the contact hole is reduced, the wiring is moved up and down by the step of the gate wiring. The existence of such a step is directly linked to the problem of disconnection of the wiring. However, when the wiring is formed after the interlayer insulating material is flattened to suppress such a vertical movement, the contact hole becomes deep.
【００３５】本発明では、コンタクトホールを浅く、か
つ配線の上下や段差を減らすことが可能であり、このこ
とだけによってもたらされる歩留りの向上は著しいもの
である。According to the present invention, it is possible to make the contact hole shallower and to reduce the vertical and horizontal steps of the wiring, and the improvement of the yield brought about only by this is remarkable.
【００３６】図６は図１（Ｂ）の回路図である。今、全
ての素子のフローティングゲイトに電子が注入されない
状態になっているとする。そして、そのうちのＴ13の素
子のフローティングゲイトだけに電子を注入するとしよ
う。そのために、電源供給線（ソース配線）Ｓ1 、
Ｓ2 、Ｓ3 の電位は０に保ち、ワード線（ゲイト配線）
Ｇ1 、Ｇ2 、Ｇ4 の電位をＶ0 、Ｇ3 の電位をＶ1 、ビ
ット線（ドレイン配線）Ｄ1 の電位をＶ2 に、Ｄ2 の電
位をＶ3 にしたとする。このとき、素子Ｔ11、Ｔ12、Ｔ
14のゲイトとドレイン間の電圧は（Ｖ0 −Ｖ2 ）であ
り、素子Ｔ13では（Ｖ1 −Ｖ2 ）であり、素子Ｔ21、Ｔ
22、Ｔ24では（Ｖ0 −Ｖ3 ）であり、素子Ｔ23では（Ｖ
1 −Ｖ3 ）である。ここで、Ｖth以上の電位差が生じた
場合に、トンネル電流が起こり、電子が注入されるとす
れば、以下の不等式がなりたつ。 −Ｖth＜Ｖ0 −Ｖ2 ＜Ｖth Ｖ1 −Ｖ2 ＞Ｖth −Ｖth＜Ｖ0 −Ｖ3 ＜Ｖth −Ｖth＜Ｖ1 −Ｖ3 ＜Ｖth FIG. 6 is a circuit diagram of FIG. Now, it is assumed that electrons are not injected into the floating gates of all the elements. Then, I suppose only injecting electrons floating gate elements of T 13 of them. Therefore, the power supply line (source wiring) S 1 ,
The potential of S 2 and S 3 is kept at 0, and the word line (gate wiring)
Assume that the potentials of G 1 , G 2 , and G 4 are V 0 , the potential of G 3 is V 1 , the potential of the bit line (drain wiring) D 1 is V 2 , and the potential of D 2 is V 3 . At this time, the elements T 11 , T 12 , T
The voltage between 14 the gate and the drain is (V 0 -V 2), a the element T 13 (V 1 -V 2) , the element T 21, T
22 and T 24 , (V 0 −V 3 ), and in the element T 23 , (V 0 −V 3 ).
1 is a -V 3). Here, assuming that a tunnel current occurs and an electron is injected when a potential difference of Vth or more occurs, the following inequality is obtained. −V th <V 0 −V 2 <V th V 1 −V 2 > V th −V th <V 0 −V 3 <V th −V th <V 1 −V 3 <V th
【００３７】ここで、各電位差に下限が設定されたの
は、それ以下の電圧が印加された場合には、既に記憶さ
れているデータが消されてしまうからである。これは、
４元の連立不等式であり、一般的な解を求めることは面
倒であるが、例えば、Ｖth＝２Ｖとしたときに、Ｖ0 ＝
０、Ｖ1 ＝２Ｖ、Ｖ2 ＝−Ｖ、Ｖ3 ＝Ｖはその解の１つ
であり、このとき、Ｖ0 −Ｖ2 ＝Ｖ、Ｖ1 −Ｖ2 ＝３
Ｖ、Ｖ0 −Ｖ3 ＝−Ｖ、Ｖ1 −Ｖ3 ＝Ｖであるので、上
記の条件を満たす。すなわち、ワード線に印加する電圧
を０と２Ｖの２種類とし、ビット線に印加する電圧をＶ
と−Ｖの２種類とすることによって、任意の素子に情報
を入力できる。The reason why the lower limit is set for each potential difference is that when a voltage lower than that is applied, the data already stored is erased. this is,
It is a quaternary simultaneous inequality, and it is troublesome to find a general solution. For example, when V th = 2 V, V 0 =
0, V 1 = 2 V, V 2 = −V, V 3 = V are one of the solutions, and at this time, V 0 −V 2 = V, V 1 −V 2 = 3
V, V 0 −V 3 = −V, and V 1 −V 3 = V, so that the above condition is satisfied. That is, the voltage applied to the word line is set to two types, 0 and 2 V, and the voltage applied to the bit line is set to V
And -V, information can be input to any element.
【００３８】これは、動作の一例であり、その他に様々
な動作モードが想定できるが、ここではいちいち取り上
げない。This is an example of the operation, and various other operation modes can be assumed, but will not be described here.
【００３９】図１のような構造を有するものを作製する
には、いくつかの方法が考えられるが、その代表的なプ
ロセスは以下のようになる。 （１） 半導体表面への不純物領域（ドレイン）の形成 （２） 凸状部の形成 （３） フローティングゲイトとなる皮膜の形成（成膜
と異方性エッチング） （４） 素子分離領域の形成とフローティングルゲイト
の不要部のエッチング （５） コントロールゲイトの形成（成膜と異方性エッ
チング） （６） 層間絶縁物の形成とコンタクトホールの形成 （７） ソース領域の形成 （８） ドレイン配線の形成 このように工程数は増えたように見えるが、実際のマス
クプロセスは著しく削減することができた。また、マス
クプロセスは特にＥＥＰＲＯＭ構造に関係する部分の作
製に関するものではないので、本発明を用いて通常のＭ
ＯＳトランジスタを作製する場合にもマスクプロセスの
数は変わらない。Several methods are conceivable for fabricating a structure having the structure shown in FIG. 1. A typical process is as follows. (1) Formation of impurity region (drain) on semiconductor surface (2) Formation of convex portion (3) Formation of film serving as floating gate (film formation and anisotropic etching) (4) Formation of element isolation region Etching of unnecessary part of floating gate (5) Formation of control gate (film formation and anisotropic etching) (6) Formation of interlayer insulator and formation of contact hole (7) Formation of source region (8) Drain wiring Formation Although the number of steps seems to have increased in this way, the actual mask process could be significantly reduced. Also, since the mask process does not particularly relate to the fabrication of a portion related to the EEPROM structure, a normal M
The number of mask processes does not change when an OS transistor is manufactured.
【００４０】本発明を実施するためのプロセス例を図３
および図４を用いて以下に示す。本発明によって、ＥＥ
ＰＲＯＭのごとき装置を大規模に形成しようとすれば、
各トランジスタ間の分離に注意して作製しなければなら
ない。そのためには、例えば、図４に示すように、従来
の，ＬＯＣＯＳ法やその他の様々な素子間分離技術を採
用するとよい。FIG. 3 shows an example of a process for carrying out the present invention.
This is shown below with reference to FIG. According to the present invention, EE
If a device such as a PROM is to be formed on a large scale,
Care must be taken in the separation between the transistors. For this purpose, for example, as shown in FIG. 4, a conventional LOCOS method or other various element isolation techniques may be employed.
【００４１】図４にしたがって、素子間分離技術の例を
説明する。まず、半導体基板４０１上に不純物領域４０
２を形成する。半導体基板としては、各種の半導体が使
用できるが、シリコンを用いる場合には（１００）面を
用いるとよい。不純物領域の厚さは、１０〜５００ｎｍ
とするとよい。最適な厚さはその素子の目的によって設
計される。例えば、ＥＥＰＲＯＭとして使用する場合に
は、その厚さは１００〜５００ｎｍとして、電荷のフロ
ーティングゲイトへの注入を促進させる必要がある。ま
た、通常のＭＯＳトランジスタとして用いる場合には、
この層の厚さが大きいと、ゲイト電極との重なりが大き
くなるので、薄い方が好ましい。また、その不純物濃度
を２段階以上にわけて形成した場合には、プレーナー型
ＭＯＳトランジスタで用いられるＬＤＤ構造に近い不純
物領域となる。Referring to FIG. 4, an example of the element isolation technique will be described. First, the impurity region 40 is formed on the semiconductor substrate 401.
Form 2 Various semiconductors can be used as the semiconductor substrate, but when silicon is used, the (100) plane is preferably used. The thickness of the impurity region is 10 to 500 nm
It is good to The optimum thickness is designed according to the purpose of the device. For example, when used as an EEPROM, it is necessary to set the thickness to 100 to 500 nm to promote the injection of charges into the floating gate. When used as a normal MOS transistor,
If the thickness of this layer is large, the overlap with the gate electrode becomes large, so that it is preferable that the layer is thin. If the impurity concentration is formed in two or more steps, the impurity region is close to the LDD structure used in the planar type MOS transistor.
【００４２】不純物領域の形成方法としては、公知のイ
オン注入法等を利用した不純物拡散法であってもよい
し、あるいは、半導体基板上に不純物を含んだ半導体を
エピタキシャ成長させてもよい。または、単に、不純物
を含む多結晶半導体を形成してもよい。いずれの方法も
公知の技術であり、その採用にあたっては、それぞれの
長所短所を見極めて決定しなければならない。不純物拡
散の方法は最も一般的な方法であろう。エピタキシャル
成長法は、シリコンの場合にはその成長温度が高く、し
たがって、不純物の意図しない拡散という問題がある。
しかし、半導体の結晶界面は清潔で、ガリウム砒素半導
体等の化合物半導体では適していると思われる。多結晶
半導体の成膜は最も単純な方法であるが、単結晶半導体
と多結晶半導体の界面に欠陥が生じやすい。As a method of forming the impurity region, a known impurity diffusion method using an ion implantation method or the like may be used, or a semiconductor containing an impurity may be epitaxially grown on a semiconductor substrate. Alternatively, a polycrystalline semiconductor containing impurities may be simply formed. Each method is a known technique, and in adopting it, it is necessary to determine the advantages and disadvantages of each technique and determine them. The method of impurity diffusion may be the most common method. The epitaxial growth method has a problem that the growth temperature is high in the case of silicon, and therefore, unintended diffusion of impurities.
However, the crystal interface of the semiconductor is clean and seems to be suitable for a compound semiconductor such as a gallium arsenide semiconductor. Deposition of a polycrystalline semiconductor is the simplest method, but defects are likely to occur at the interface between the single crystal semiconductor and the polycrystalline semiconductor.
【００４３】さて、次に、図４（Ｂ）に示すように、半
導体基板をストライプ状にエッチングして、溝４０３を
形成する。これは、公知のフォトリソグラフィー法を用
いればよい。Next, as shown in FIG. 4B, the semiconductor substrate is etched in a stripe shape to form a groove 403. This may be performed by using a known photolithography method.
【００４４】そして、図４（Ｃ）に示すように、この基
板の表面に選択的に窒化珪素等の耐酸化性のある被膜４
０４を形成する。この形成にあたっては、このような窒
化珪素の被膜が、凹凸の細部にまで形成される必要があ
る。そのためには従来の減圧ＣＶＤ法でもよいが、基板
に対するダメージが小さくステップカバレージのよい光
ＣＶＤ法を採用するとよい。窒化珪素はの下には、応力
緩和のために酸化珪素等の被膜を形成してもよい。Then, as shown in FIG. 4C, an oxidation-resistant film 4 such as silicon nitride is selectively formed on the surface of the substrate.
04 is formed. In this formation, it is necessary that such a film of silicon nitride be formed on the details of the unevenness. For this purpose, a conventional low-pressure CVD method may be used. However, it is preferable to use an optical CVD method that causes less damage to the substrate and has good step coverage. A film of silicon oxide or the like may be formed under the silicon nitride for stress relaxation.
【００４５】このようにして、半導体基板の一部は露出
され、一部は窒化珪素膜等で覆われる。最後に、基板を
スチーム酸化等の方法で酸化すると、窒化珪素等の被膜
４０４で覆われていない部分は酸化されて、厚い酸化物
４０５が形成される。窒化珪素等の被膜を除去すれば図
４（Ｄ）が得られる。このようにして、素子分離領域が
形成される。図では溝の部分を分断するように酸化物を
形成してある。しかしながら、このようなパターンを採
用すると、基板の底部（凹部）を電源供給線として使用
したい場合には、後で酸化物４０４によって分断される
ので、電源供給線が形成できない。したがって、そのた
めには、予め、窒化珪素等の被膜で溝の底部の一部ある
いは全部を覆って、電源供給線の部分が酸化されないよ
うにしておく必要がある。以上の方法は従来のＬＯＣＯ
Ｓ法をそのまま本発明に適用したものであるが、いくつ
か不都合な点がある。Thus, a part of the semiconductor substrate is exposed and a part is covered with the silicon nitride film or the like. Finally, when the substrate is oxidized by a method such as steam oxidation, a portion not covered with the film 404 such as silicon nitride is oxidized to form a thick oxide 405. FIG. 4D is obtained by removing the film such as silicon nitride. Thus, an element isolation region is formed. In the figure, an oxide is formed so as to divide the groove. However, when such a pattern is employed, when the bottom (concave portion) of the substrate is to be used as a power supply line, the power supply line cannot be formed because the substrate is separated later by the oxide 404. Therefore, for that purpose, it is necessary to cover a part or the whole of the bottom of the groove with a film of silicon nitride or the like in advance so that the part of the power supply line is not oxidized. The above method uses the conventional LOCO
Although the S method is applied to the present invention as it is, there are some disadvantages.
【００４６】例えば、ＥＥＰＲＯＭ等を作製する場合に
は、凸部の側面にそってフローティングゲイトを形成す
るための半導体被膜を形成する必要があるのであるが、
これは、半導体側面にそって連続して形成されるので、
後で、フォトリソグラフィー法によって各素子ごとに分
断されなければならない。しかし、この分断の作業は結
局は素子間の分離と同じことであるので、酸化物の形成
とフローティングゲイトのパターニングを同時におこな
うことができる。すなわち、素子間分離の工程を後でお
こなうことによってマスクプロセスを節約できる。For example, when manufacturing an EEPROM or the like, it is necessary to form a semiconductor film for forming a floating gate along the side surface of the convex portion.
This is formed continuously along the side of the semiconductor,
Later, each element must be separated by photolithography. However, since the dividing operation is the same as the separation between the elements, the formation of the oxide and the patterning of the floating gate can be performed simultaneously. That is, the mask process can be saved by performing the element isolation step later.
【００４７】その詳細については、以下の図３をもとに
した説明の際に述べる。以下では、ＥＥＰＲＯＭを作製
する場合について記述する。以下の記述は、大雑把なプ
ロセスについて述べたものであり、発明を実施する者の
要求する特性を得るためには、一部設計変更しなければ
ならない場合がある。The details will be described in the following description based on FIG. Hereinafter, a case of manufacturing an EEPROM will be described. The following description describes a rough process and may require some design changes in order to obtain the characteristics required by the person implementing the invention.
【００４８】まず、図４の全ての作製方法、あるいは一
部の方法を用いることによって、半導体基板３０１上に
凸部３０２が形成される。凸部の幅は、採用する設計ル
ールによって決められる。例えば５００ｎｍとしよう。
また、凸部の高さは、凸部の幅と同程度が望ましい。し
かし、これは記憶トランジスタのチャネル長を決定する
要因であるので、一概には言えない。２００〜８００ｎ
ｍが適している。凸部３０２の頂上には不純物領域３０
３が形成されている。そして、次に熱酸化法等の方法に
よってゲイト酸化膜として機能する酸化膜３０６が形成
される。その厚さとしては１０〜１００ｎｍが好まし
い。半導体としてシリコンを使用する場合には公知の熱
酸化法によって形成された酸化珪素が適している。特に
熱酸化法は凸部の側面にも均等に酸化膜を形成すること
ができるので好適である。First, the projections 302 are formed on the semiconductor substrate 301 by using all the manufacturing methods shown in FIG. The width of the projection is determined by the design rule to be adopted. For example, let it be 500 nm.
Also, the height of the projection is desirably about the same as the width of the projection. However, since this is a factor that determines the channel length of the storage transistor, it cannot be said unconditionally. 200-800n
m is suitable. The impurity region 30 is formed on the top of the convex portion 302.
3 are formed. Then, an oxide film 306 functioning as a gate oxide film is formed by a method such as a thermal oxidation method. The thickness is preferably from 10 to 100 nm. When silicon is used as a semiconductor, silicon oxide formed by a known thermal oxidation method is suitable. In particular, the thermal oxidation method is preferable because an oxide film can be uniformly formed on the side surface of the projection.
【００４９】さらに、その上に半導体被膜（シリコンや
ゲルマニウム等）３０５を形成する。その厚さとして
は、１０〜５００ｎｍが好ましい。特に高集積化を目的
とする場合には、薄い方が好ましい。また、半導体被膜
のかわりに窒化珪素膜を３〜５００ｎｍ形成した場合に
は、ＭＮＯＳやＭＯＮＯＳ型の素子が得られる。この被
膜の形成もステップカバレージよく行われることが必要
である。特に凸部の側面は被膜が形成されにくいので注
意が必要である。例えば窒化珪素膜を形成するのであれ
ば、熱窒化という手法も用いることができる。以上のよ
うにして、図３（Ａ）を得る。Further, a semiconductor film (silicon, germanium, etc.) 305 is formed thereon. The thickness is preferably from 10 to 500 nm. In particular, when high integration is intended, the thinner is preferable. When a silicon nitride film is formed in a thickness of 3 to 500 nm instead of the semiconductor film, an MNOS or MONOS element can be obtained. It is necessary that this coating be formed with good step coverage. In particular, care must be taken because a film is not easily formed on the side surface of the convex portion. For example, if a silicon nitride film is formed, a method called thermal nitriding can be used. FIG. 3A is obtained as described above.
【００５０】次に、バイアス反応性イオンエッチング等
の、公知の異方性（方向性ともいう）エッチング法によ
って、上記半導体膜のエッチングをおこなう。半導体膜
のエッチングだけでその工程を終了してもよいが、側面
以外の半導体膜を完全にエッチング除去するためには、
下地の酸化珪素膜や、基板も少々エッチングしてよい。
このようにして、図３（Ｂ）が得られる。このエッチン
グの過程で、凸部の側面以外の半導体膜は完全に除去さ
れる。側面には半導体膜３０７が残存するが、半導体膜
と下地の酸化膜の密着性がよくないと半導体膜が剥離し
てしまうので、半導体膜の作製には十分注意しなければ
ならない。Next, the semiconductor film is etched by a known anisotropic (also called directional) etching method such as bias reactive ion etching. Although the process may be completed only by etching the semiconductor film, in order to completely remove the semiconductor film other than the side surfaces by etching,
The underlying silicon oxide film and the substrate may be slightly etched.
Thus, FIG. 3B is obtained. During this etching process, the semiconductor film other than the side surfaces of the projections is completely removed. Although the semiconductor film 307 remains on the side surface, the semiconductor film is separated if the adhesion between the semiconductor film and the underlying oxide film is not good. Therefore, great care must be taken in the production of the semiconductor film.
【００５１】図３（Ｂ）では、半導体基板もエッチング
されている様子が示されているが、このようなオーバー
エッチは後に、選択トランジスタを形成したときに、チ
ャネル形成領域を長くするという効果を有する。チャネ
ル長は極端に短いと、短チャネル効果という問題が生じ
るので、適切な値にとどめる必要があり、このような部
分がチャネル長の長さを決定するうえで有効に作用する
というのも本発明の特色である。FIG. 3B shows a state in which the semiconductor substrate is also etched, but such overetching has the effect of lengthening the channel formation region when the select transistor is formed later. Have. If the channel length is extremely short, a problem of the short channel effect occurs. Therefore, it is necessary to keep the value to an appropriate value, and such a portion effectively acts in determining the channel length. It is a feature of.
【００５２】さて、図では、示さないが、図３（Ｂ）の
工程が終了した後、溝にそって一続きに形成された半導
体膜３０７を各素子ごとに分断する工程はおこなわれ
る。そして、もし、最初に素子間分離の工程が行われて
いなかった場合には、このときに同時に素子間分離領域
を形成することができる。その様子を図５に示す。Although not shown in the drawing, after the step of FIG. 3B is completed, a step of dividing the semiconductor film 307 formed continuously along the groove into individual elements is performed. If the element isolation step is not performed first, the element isolation region can be formed at the same time. This is shown in FIG.
【００５３】図５は、２つの凸状部分の断面である。凸
部のそれぞれの側面には、図３（Ｂ）までのプロセスに
よって、半導体被膜が形成されている。そして、その上
に酸化珪素膜（厚さ１０〜１００ｎｍ）と窒化珪素膜５
０１（厚さ２０〜４００ｎｍ）が形成されている。この
被膜の形成は、ステップカバレージよくおこなうことが
要求される。そして、全体にフォトレジスト５０２を塗
布し、露光して素子間分離領域とする部分（酸化物を形
成する部分）のレジストを除去する。図５（Ａ）は、そ
のような状態を示している。FIG. 5 is a cross section of two convex portions. A semiconductor film is formed on each side surface of the projection by the process up to FIG. Then, a silicon oxide film (10 to 100 nm in thickness) and a silicon nitride film 5 are formed thereon.
01 (thickness: 20 to 400 nm). The formation of this film is required to be performed with good step coverage. Then, a photoresist 502 is applied to the entire surface, and the photoresist is exposed to remove the resist at a portion to be an element isolation region (a portion where an oxide is formed). FIG. 5A shows such a state.
【００５４】次に、この状態で等方的なエッチングをお
こなう。異方性エッチングでは、凸部の側面がエッチン
グされない恐れがあるのでよくない。このエッチング工
程で窒化珪素膜が除去される。その状態を図５（Ｂ）に
示す。Next, isotropic etching is performed in this state. Anisotropic etching is not preferable because the side surfaces of the projections may not be etched. In this etching step, the silicon nitride film is removed. The state is shown in FIG.
【００５５】最後に、熱酸化法によって、窒化珪素の除
去された領域だけを選択的に酸化して、酸化物５０３を
形成する。酸化物の厚さは０．１〜１．０μｍが適当で
ある。この様子を図５（Ｃ）に示す。この酸化の工程
は、従来のプレーナー型半導体素子の作製に用いられた
ＬＯＣＯＳ法の酸化条件を採用すればよい。Finally, an oxide 503 is formed by selectively oxidizing only the region from which silicon nitride has been removed by a thermal oxidation method. The thickness of the oxide is suitably from 0.1 to 1.0 μm. This state is shown in FIG. In this oxidation step, oxidation conditions of the LOCOS method used for manufacturing a conventional planar semiconductor element may be adopted.
【００５６】この酸化工程によって、側面の半導体被膜
（図３では３０７に対応する）も同時に酸化されてしま
う。In this oxidation step, the semiconductor film on the side surface (corresponding to 307 in FIG. 3) is also oxidized at the same time.
【００５７】もし、この被膜が窒化珪素等の材料で形成
されていた場合には、側面の酸化はおこらないので、素
子間分離には、別の手段を講じなければならない。付け
加えるならば、該被膜が窒化珪素等の絶縁物でできてい
る場合には、それを各素子ごとに分断する必要はない。
しかしながら、頂上部の不純物領域は、凸部にそってつ
ながっているため、各素子ごとに分断する必要がある。If this film is made of a material such as silicon nitride, the side surface does not oxidize, so that another means must be taken for element isolation. In addition, when the film is made of an insulator such as silicon nitride, it is not necessary to divide the film for each element.
However, since the impurity region at the top is connected along the convex portion, it is necessary to divide each element.
【００５８】そのためには、図５（Ａ）と同様に、レジ
ストを必要な部分だけ除去した状態でエッチングをおこ
なえばよい。このエッチングは等方性エッチングでも異
方性エッチングでもよい。その後、例えば光ＣＶＤ法に
よって、レジストをつけたまま酸化物を堆積させ、リフ
トオフ法によって、レジスト上に堆積した酸化物は除去
して、レジストのない領域に堆積した酸化物だけを残存
させればよい。この方法を採用するにあたっては、酸化
物の堆積手段として、低温でおこなえることと、ステッ
プカバレージのよいことが要求される。For this purpose, as in the case of FIG. 5A, the etching may be performed with only the necessary portions of the resist removed. This etching may be isotropic etching or anisotropic etching. Then, an oxide is deposited with the resist on by, for example, photo-CVD, and the oxide deposited on the resist is removed by a lift-off method, leaving only the oxide deposited on the region without the resist. Good. In adopting this method, it is required that the oxide can be deposited at a low temperature and that the step coverage be good.
【００５９】いずれの方法を採用するとしても、この素
子分離領域を形成するのに必要なマスクプロセスは１回
である。先に図４に示すような方法で、予め素子分離領
域を形成した場合には、半導体被膜３０７を分断するだ
けで十分であるが、その場合には、素子分離領域の形成
と半導体膜３０７の分断のためにそれぞれ１回、計２回
のマスクプロセスが必要であり、歩留りの低下が懸念さ
れる。Whichever method is adopted, the mask process required to form the element isolation region is one time. When the element isolation region is previously formed by the method shown in FIG. 4, it is sufficient to divide the semiconductor film 307, but in that case, the formation of the element isolation region and the formation of the semiconductor film 307 are sufficient. A total of two mask processes are required, one each for the separation, and there is a concern that the yield will decrease.
【００６０】また、被膜３０７に窒化珪素膜を用いる場
合には、予め図４の方法で素子分離領域を形成しておけ
ば、窒化珪素膜を分断する必要はない。ここまでのプロ
セスをまとめると以下のようになる。When a silicon nitride film is used for the film 307, it is not necessary to divide the silicon nitride film if an element isolation region is formed in advance by the method shown in FIG. The process so far is summarized as follows.
【００６１】（Ａ）被膜３０７が半導体膜の場合 Ａ−１ （１）不純物層（図４の４０２）の形成 （２）溝（図４の４０３）の形成 （３）素子分離領域の形成（図４の４０５） （４）半導体被膜（図３の３０７）の形成 （５）半導体被膜（図３の３０７）の分断(A) When the film 307 is a semiconductor film A-1 (1) Formation of an impurity layer (402 in FIG. 4) (2) Formation of a groove (403 in FIG. 4) (3) Formation of an element isolation region ( (405 in FIG. 4) (4) Formation of semiconductor film (307 in FIG. 3) (5) Division of semiconductor film (307 in FIG. 3)
【００６２】 Ａ−２ （１）不純物層（図４の４０２）の形成 （２）溝（図４の４０３）の形成 （４）半導体被膜（図３の３０７）の形成 （５）半導体被膜（図３の３０７）の分断および素子分
離領域の形成A-2 (1) Formation of impurity layer (402 in FIG. 4) (2) Formation of groove (403 in FIG. 4) (4) Formation of semiconductor film (307 in FIG. 3) (5) Semiconductor film ( Dividing 307) in FIG. 3 and forming element isolation regions
【００６３】（Ｂ）被膜３０７が窒化珪素等の場合 Ｂ−１ （１）不純物層（図４の４０２）の形成 （２）溝（図４の４０３）の形成 （３）素子分離領域の形成（図４の４０５） （４）窒化珪素被膜（図３の３０７）の形成(B) When the film 307 is made of silicon nitride or the like B-1 (1) Formation of an impurity layer (402 in FIG. 4) (2) Formation of a groove (403 in FIG. 4) (3) Formation of an element isolation region (405 in FIG. 4) (4) Formation of silicon nitride film (307 in FIG. 3)
【００６４】 Ｂ−２ （１）不純物層（図４の４０２）の形成 （２）溝（図４の４０３）の形成 （４）窒化珪素被膜（図３の３０７）の形成 （５）凸部の頂上のエッチング、酸化物のリフトオフ法
による形成B-2 (1) Formation of Impurity Layer (402 in FIG. 4) (2) Formation of Groove (403 in FIG. 4) (4) Formation of Silicon Nitride Coating (307 in FIG. 3) (5) Projection On top of silicon, formation of oxide by lift-off method
【００６５】以上のことから明らかなように、ここまで
のプロセスで必要とされるマスクの枚数は最大で３枚、
最小で２枚である。As is clear from the above, the number of masks required in the process up to this point is a maximum of three,
The minimum is two.
【００６６】次に、再び図３にもどって、例えば熱酸化
法によってゲイト酸化物層３０８を形成する。もし、被
膜３０７が窒化珪素であった場合には、熱酸化法ではそ
の上に酸化物は成長しないが、選択トランジスタの部分
には酸化膜が得られる。したがって、その場合には記憶
トランジスタはＭＮＯＳ型となる。あえて、ＭＯＮＯＳ
型とするには、ＣＶＤ等の成膜法によって、酸化膜を形
成すればよい。しかし、その場合には、熱酸化で得られ
る酸化膜に比べて界面準位が大きくなることに注意しな
ければならない。良好な品質の酸化珪素膜をＣＶＤ法に
よって得ようとすれば、テトラエトキシオキシシラン
（ＴＥＯＳ）等の有機珪素材料を熱や高周波電力等によ
って分解して堆積させ、さらに、６００℃以上、好まし
くは７００℃以上の温度を加えることによって得られ
る。Next, returning to FIG. 3 again, a gate oxide layer 308 is formed by, for example, a thermal oxidation method. If the film 307 is made of silicon nitride, no oxide is grown thereon by the thermal oxidation method, but an oxide film is obtained at the portion of the select transistor. Therefore, in that case, the storage transistor is of the MNOS type. Dare, MONOS
In order to form a mold, an oxide film may be formed by a film forming method such as CVD. However, in this case, care must be taken that the interface state becomes larger than that of an oxide film obtained by thermal oxidation. In order to obtain a silicon oxide film of good quality by a CVD method, an organic silicon material such as tetraethoxyoxysilane (TEOS) is decomposed and deposited by heat, high-frequency power, or the like. It is obtained by applying a temperature of 700 ° C. or more.
【００６７】この後、ゲイト配線（コントロールゲイ
ト）を形成するための被膜３０９を形成する。これは、
多結晶シリコン等の半導体被膜や、タングステン、クロ
ム等の金属被膜、あるいは、その珪化物、もしくはシリ
コンとそれらの多層構造物がよい。このようにして、図
３（Ｃ）が得られる。その後、再び、異方性エッチング
によって凸部の側面部分以外の被膜３０９を除去して、
ゲイト配線３１０を形成する。このゲイト配線は、凸部
の側面にそって走っていることに注目すべきである。ま
た、このゲイト配線の形成はマスクプロセスによらない
ことが本発明の特徴とすることである。Thereafter, a film 309 for forming a gate wiring (control gate) is formed. this is,
A semiconductor film such as polycrystalline silicon, a metal film such as tungsten or chromium, or a silicide thereof, or silicon and a multilayer structure thereof are preferred. Thus, FIG. 3C is obtained. After that, the coating 309 other than the side surfaces of the protrusions is removed again by anisotropic etching,
The gate wiring 310 is formed. It should be noted that the gate wiring runs along the side surface of the projection. It is a feature of the present invention that the formation of the gate wiring is not based on a mask process.
【００６８】そして、イオン注入法等の公知の不純物拡
散法によって不純物領域３１１を形成する。この不純物
領域の形成は、ゲイト配線３１０をマスクとしてセルフ
アライン的におこなわれる。また、従来のプレーナー型
ＭＯＳＦＥＴで使用されたＬＤＤ領域を形成するには、
ゲイト配線の上に、さらに別の絶縁物膜を形成して、同
じく異方性エッチングをおこなって、スペーサーを形成
し、それをマスクとしてさらなる不純物拡散をおこなえ
ばよい。ここでは、その詳細については述べない。ま
た、本発明人らの発明である特願平３−２３８７０９乃
至同３−２３８７１２の技術を本発明でのＬＤＤの形成
に使用することも可能である。Then, an impurity region 311 is formed by a known impurity diffusion method such as an ion implantation method. The formation of this impurity region is performed in a self-aligned manner using gate interconnection 310 as a mask. Also, to form the LDD region used in the conventional planar MOSFET,
Another insulator film may be formed on the gate wiring, anisotropically etched to form a spacer, and the impurity may be further diffused using the spacer as a mask. Here, the details are not described. In addition, the techniques of Japanese Patent Application Nos. 3-238709 to 3-238712, which are the inventions of the present inventors, can be used for forming the LDD in the present invention.
【００６９】最後に層間絶縁物３１２を形成する。この
層間絶縁物の形成には、公知のエッチバック法等による
平坦化技術を使用できる。そして、コンタクトホール３
１３を形成し、金属配線３１３を形成する。コンタクト
ホールの形成と、金属被膜のパターニングのためにそれ
ぞれマスクが必要である。すでに述べたように、本発明
においては、このコンタクトホールは浅くてよく、微細
加工に適している。Finally, an interlayer insulator 312 is formed. For forming the interlayer insulator, a flattening technique by a known etch-back method or the like can be used. And contact hole 3
13, and a metal wiring 313 is formed. A mask is required for forming a contact hole and for patterning a metal film. As described above, in the present invention, the contact hole may be shallow, which is suitable for fine processing.
【００７０】以上の工程によって、ＥＥＰＲＯＭ素子が
形成される。必要なマスクの枚数は４枚ないし５枚であ
り、従来のプロセスで必要だったマスクの枚数を著しく
削減することができる。以上で記述されたプロセスは基
本的なものばかりであり、より付加価値の高い素子を形
成せんとすれば、さらに、いくつかのプロセスを加える
必要があるのは言うまでもない。また、周辺回路とメモ
リー部分の形成プロセスの違いから、上記のプロセスに
変更が加えることも必要であろう。しかしながら、本発
明では、個々のプロセスについてはこれ以上詳細に言及
しない。以下に、本発明を利用した実施例を数件取り上
げ、説明する。Through the above steps, an EEPROM element is formed. The required number of masks is four or five, and the number of masks required in the conventional process can be significantly reduced. The processes described above are only basic, and needless to say, some additional processes need to be added in order to form a device with higher added value. Also, it may be necessary to modify the above process due to the difference in the process of forming the peripheral circuit and the memory portion. However, the present invention does not refer to the individual processes in further detail. Hereinafter, several examples using the present invention will be described.
【００７１】[0071]
【実施例】『実施例１』 図７（Ａ）に第１の実施例を
示す。図７（Ａ）に示されている例は、本発明の凸状の
領域を有する半導体基板上に形成されたＭＯＳトランジ
スタ（図では２つのトランジスタが描写されている）を
示している。Embodiment 1 Embodiment 1 FIG. 7A shows a first embodiment. The example shown in FIG. 7A shows a MOS transistor (two transistors are drawn in the figure) formed on a semiconductor substrate having a convex region according to the present invention.
【００７２】図において、７０１および７０２は不純物
領域で、不純物濃度は０．１×１０20〜２．０×１０20
ｃｍ-3である。特に不純物領域７０２の深さは、１０〜
２０ｎｍである。また、７０３はゲイト電極である。図
から明らかなように、ゲイト電極と不純物領域２の重な
りが小さく、その部分の寄生容量が小さくなる。In the figure, reference numerals 701 and 702 denote impurity regions having an impurity concentration of 0.1 × 10 20 to 2.0 × 10 20.
cm -3 . In particular, the depth of the impurity region 702 is 10 to
20 nm. Reference numeral 703 denotes a gate electrode. As is apparent from the figure, the overlap between the gate electrode and the impurity region 2 is small, and the parasitic capacitance at that portion is small.
【００７３】『実施例２』 図７（Ｂ）に第２の実施例
を示す。図７（Ｂ）に示されている例は、本発明の凸状
の領域を有する半導体基板上に形成され、低濃度不純物
領域（ＬＤＤ領域）を有するＭＯＳトランジスタ（図で
は２つのトランジスタが描写されている）を示してい
る。図において、７０４、７０８は高濃度不純物領域
で、その不純物濃度は０．１〜２．０×１０20ｃｍ-3で
ある。また、これらの不純物領域に隣接して設けられた
領域７０５、７０８は、ＬＤＤ領域であり、その不純物
濃度は０．２〜５．０×１０18ｃｍ-3である。また、領
域７０６はゲイト電極である。このうち、領域７０７お
よび７０８は、半導体基板上に凸状の部分が形成される
前に作製される。また、領域７０４、７０５は通常のＭ
ＯＳＦＥＴでのＬＤＤ作製技術や、本発明人等の発明に
よる技術を用いて作製される。Embodiment 2 FIG. 7B shows a second embodiment. The example shown in FIG. 7B is a MOS transistor formed on a semiconductor substrate having a convex region according to the present invention and having a low-concentration impurity region (LDD region) (two transistors are depicted in the figure). Is shown). In the figure, reference numerals 704 and 708 denote high-concentration impurity regions having an impurity concentration of 0.1 to 2.0 × 10 20 cm −3 . Regions 705 and 708 provided adjacent to these impurity regions are LDD regions, and have an impurity concentration of 0.2 to 5.0 × 10 18 cm −3 . The region 706 is a gate electrode. Among these, the regions 707 and 708 are formed before a convex portion is formed on the semiconductor substrate. Areas 704 and 705 are the normal M
It is manufactured by using an LDD manufacturing technique using an OSFET or a technique according to the invention of the present inventors.
【００７４】図では、ソース側、ドレイン側の両方にＬ
ＤＤ領域を設けたが、どちらか一方のみにＬＤＤ領域を
形成することも可能である。In the figure, L is applied to both the source side and the drain side.
Although the DD region is provided, it is also possible to form the LDD region in only one of them.
【００７５】『実施例３』 図８（Ａ）に第３の実施例
を示す。図８（Ａ）に示されている例は、本発明の凸状
の領域を有する半導体基板上に形成されたＥＥＰＲＯＭ
素子（図では２つのＥＥＰＲＯＭ素子が描写されてい
る）を示している。ここで、８０１、８０２は不純物領
域であり、８０３は窒化珪素膜（好ましくは厚さ１０〜
５０ｎｍ）、８０４はコントロールゲイトである。この
素子の作製には、上述のプロセスを援用すればよい。Third Embodiment FIG. 8A shows a third embodiment. FIG. 8A shows an example of an EEPROM formed on a semiconductor substrate having a convex region according to the present invention.
The device (two EEPROM devices are depicted in the figure) is shown. Here, reference numerals 801 and 802 indicate impurity regions, and 803 indicates a silicon nitride film (preferably having a thickness of 10 to 10).
50 nm), 804 is a control gate. The above process may be used for manufacturing this element.
【００７６】ここで、窒化珪素膜８０３の下のゲイト酸
化膜の厚さが図に点線円で示す領域８０５では、他の部
分に比べて薄くなっている。このように、ゲイト酸化膜
を薄くすることによって、コントロールゲイトに高い電
圧（１０〜２０Ｖ）をかけたときにトンネル電流が流れ
て、窒化珪素膜８０３に蓄積される。Here, the thickness of the gate oxide film below the silicon nitride film 803 is smaller in the region 805 indicated by the dotted circle in the figure than in other portions. Thus, by reducing the thickness of the gate oxide film, when a high voltage (10 to 20 V) is applied to the control gate, a tunnel current flows and is accumulated in the silicon nitride film 803.
【００７７】このようなゲイト酸化膜を部分的に薄くす
るには、凸状の部分の表面に窒化珪素膜８０３を形成す
る前に、ゲイト酸化膜を形成する工程において、一度ゲ
イト酸化膜を形成した後に、プラズマ等方エッチングを
おこなって、凸状の部分の上部の酸化膜だけをエッチン
グすればよい。その後、再び、ゲイト酸化膜を形成する
ことによって図のような構造を得ることができる。In order to partially thin such a gate oxide film, a gate oxide film is formed once in the step of forming the gate oxide film before forming the silicon nitride film 803 on the surface of the convex portion. After that, plasma isotropic etching may be performed to etch only the oxide film above the convex portion. Thereafter, a structure as shown in the figure can be obtained by forming a gate oxide film again.
【００７８】『実施例４』 図８（Ｂ）に第３の実施例
を示す。図８（Ｂ）に示されている例は、本発明の凸状
の領域を有する半導体基板上に形成されたＥＥＰＲＯＭ
素子（図では２つのＥＥＰＲＯＭ素子が描写されてい
る）を示している。ここで、８０６、８０７、８０８、
８０９は不純物領域であり、８１０は窒化珪素膜、８１
１はコントロールゲイトである。この素子の作製には、
上述のプロセスを援用すればよい。Fourth Embodiment FIG. 8B shows a third embodiment. FIG. 8B shows an example of an EEPROM formed on a semiconductor substrate having a convex region according to the present invention.
The device (two EEPROM devices are depicted in the figure) is shown. Where 806, 807, 808,
809 is an impurity region, 810 is a silicon nitride film, 81
1 is a control gate. To make this device,
The above process may be referred to.
【００７９】ここで、不純物領域８０７、８０８、８０
９の不純物濃度は、８０８が最も大きくなるように作製
する。このようなサンドイッチ状の構造の作製は、凸部
形成の前の不純物拡散によって形成すればよい。このよ
うな構造を使用することにより、特に図中の点線円８１
２の中央部、すなわち、不純物層８０８の部分からトン
ネル電流が発生する。これは、不純物濃度の勾配による
ものである。このような構造とすることによって、電荷
注入を安定しておこなえる。Here, the impurity regions 807, 808, 80
The impurity concentration of No. 9 is manufactured such that 808 is the highest. Such a sandwich-like structure may be formed by impurity diffusion before forming the convex portion. By using such a structure, in particular, a dotted circle 81 in FIG.
A tunnel current is generated from the central portion of No. 2, that is, the portion of the impurity layer 808. This is due to the impurity concentration gradient. With such a structure, charge injection can be performed stably.
【００８０】[0080]
【発明の効果】本発明によって、集積度の高い半導体装
置を作製することができた。本発明は、特に、従来２つ
のトランジスタもしくは２つのトランジスタ部が必要な
ため集積化が遅れていたＥＥＰＲＯＭの集積化に格段の
技術進歩をもたらしたものである。また、本発明を、Ｅ
ＥＰＲＯＭ以外の半導体集積回路の作製に応用しても、
本発明の特徴の一部あるいは全部の恩恵を受けることが
でき、例えば、ＥＥＲＰＭ装置（集積回路）を作製する
ときに、メモリー領域は本発明を使用することは当然と
して、周辺回路にまで本発明の素子を使用することは、
工程の一体化と集積化の観点から望ましいものである。According to the present invention, a highly integrated semiconductor device can be manufactured. The present invention has made a remarkable technological advance especially in the integration of EEPROM, which has conventionally been delayed due to the need for two transistors or two transistor parts. Also, the present invention relates to E
Even when applied to the fabrication of semiconductor integrated circuits other than EPROM,
Some or all of the features of the present invention can be benefited, for example, when fabricating an EERPM device (integrated circuit), the memory area naturally uses the present invention and extends to peripheral circuits. Using the elements of
This is desirable from the viewpoint of process integration and integration.
【図１】本発明によるＥＥＰＲＯＭ装置の概略を示す。FIG. 1 shows an outline of an EEPROM device according to the present invention.
【図２】従来法によるＥＥＰＲＯＭ装置の概略を示す。FIG. 2 shows an outline of an EEPROM device according to a conventional method.
【図３】本発明によるＥＥＰＲＯＭ素子の作製工程の例
を示す。FIG. 3 shows an example of a manufacturing process of an EEPROM device according to the present invention.
【図４】本発明による凸状の部分と、素子分離領域の作
製工程の例を示す。FIG. 4 shows an example of a manufacturing process of a convex portion and an element isolation region according to the present invention.
【図５】本発明による素子分離領域の作製工程の例を示
す。FIG. 5 shows an example of a manufacturing process of an element isolation region according to the present invention.
【図６】本発明によるＥＥＰＲＯＭ装置の回路図を示
す。FIG. 6 shows a circuit diagram of an EEPROM device according to the present invention.
【図７】本発明によるＭＯＳＦＥＴの例を示す。FIG. 7 shows an example of a MOSFET according to the present invention.
【図８】本発明によるＥＥＰＲＯＭ素子の例を示す。FIG. 8 shows an example of an EEPROM device according to the present invention.
１０１ ソース領域 １０２ ドレイン領域 １０３ フローティングゲイト １０４ コントロールゲイト（ワード線） １０５ 素子分離領域 １０６ ビット線 １０７ コンタクトホール DESCRIPTION OF SYMBOLS 101 Source region 102 Drain region 103 Floating gate 104 Control gate (word line) 105 Element isolation region 106 Bit line 107 Contact hole
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (4)
状部分の上部には第１の不純物領域が設けられ、前記凸
状部分の底部には第２の不純物領域が設けられ、前記凸
状部分の側面にはフローティングゲイトが形成され、前
記フローティングゲイトの一部もしくは全部を覆ってコ
ントロールゲイトが形成されたＭＯＳメモリ半導体装置
において、 前記第１の不純物領域における深さ方向の構成は、不純
物濃度の高い層と前記不純物濃度の高い層の両側に設け
られ前記不純物濃度よりも低い不純物濃度を有する層と
から構成されることを特徴とするＭＯＳメモリ半導体装
置。 The semiconductor device has a convex portion on a semiconductor substrate.
A first impurity region is provided on the top of the convex portion;
A second impurity region is provided at the bottom of the convex portion;
A floating gate is formed on the side of the
Cover part or all of the floating gate
MOS memory semiconductor device with control gate formed
In the first aspect, the configuration of the first impurity region in a depth direction is an impurity.
Provided on both sides of the layer having a high material concentration and the layer having a high impurity concentration.
A layer having an impurity concentration lower than the impurity concentration
MOS memory semiconductor device characterized by comprising:
Place.
を制御して、不純物濃度の高い層と前記不純物濃度の高
い層の両側に前記不純物濃度よりも低い不純物濃度を有
する層とから構成される第１の不純物領域を形成する工
程と、 前記半導体基板上に凸状部分を形成する工程と、前記半
導体基板上に半導体被膜もしくは窒化珪素被膜を形成す
る工程と、異方性エッチングによって前記凸状部分の側
面以外の前記半導体被膜もしくは前記窒化珪素被膜を除
去しフローティングゲイトを形成する工程と、前記フロ
ーティングゲイトの一部もしくは全部を覆ってコントロ
ールゲイトを形成する工程と、前記凸状部分の底部に前
記第１の不純物領域と同じ導電型の第２の不純物領域を
形成する工程と、を有することを特徴とするＭＯＳメモ
リ半導体装置の作製方法。 2. Diffusion of impurities in a depth direction on a semiconductor substrate.
To control the layer having a high impurity concentration and the high impurity concentration.
Impurity concentration lower than the above impurity concentration on both sides of the
Forming a first impurity region composed of
A degree, forming a convex portion on said semiconductor substrate, said half
Form semiconductor film or silicon nitride film on conductive substrate
And the side of the convex portion by anisotropic etching.
The semiconductor film or the silicon nitride film other than the surface is removed.
Forming a floating gate and removing the floating gate.
Cover part or all of the
Forming a gate, and a step of forming a bottom on the bottom of the convex portion.
A second impurity region having the same conductivity type as the first impurity region;
Forming a MOS memo.
Method for manufacturing semiconductor device.
する工程と、前記半導体基板上に凸状部分を形成する工
程と、前記凸状部分の側面に第１のゲイト酸化を形成す
る工程と、等方性エッチングによって前記第１のゲイト
酸化膜のうち前記凸状部分の上部近傍の前記第１のゲイ
ト酸化膜を除去する工程と、前記凸状部分の側面に第２
のゲイト酸化膜を形成する工程と、 前記半導体基板上に半導体被膜もしくは窒化珪素被膜を
形成する工程と、異方性エッチングによって前記凸状部
分の側面以外の前記半導体被膜もしくは前記窒化珪素被
膜を除去しフローティングゲイトを形成する工程と、前
記フローティングゲイトの一部もしくは全部を覆ってコ
ントロールゲイトを形成する工程と、前記凸状部分の底
部に前記第１の不純物領域と同じ導電型の第２の不純物
領域を形 成する工程と、を有することを特徴とするＭＯ
Ｓメモリ半導体装置の作製方法。 3. A first impurity region is formed on a semiconductor substrate.
And forming a convex portion on the semiconductor substrate.
And forming a first gate oxide on the side surface of the convex portion.
And the first gate by isotropic etching.
The first gay portion of the oxide film near the upper portion of the convex portion;
Removing the oxide film, and forming a second
Forming a gate oxide film, and forming a semiconductor film or a silicon nitride film on the semiconductor substrate.
Forming and forming the convex portion by anisotropic etching.
Semiconductor coating or silicon nitride coating other than
Before removing the film and forming the floating gate,
Cover part or all of the floating gate
Forming a control gate; and a bottom of the convex portion.
A second impurity of the same conductivity type as that of the first impurity region
MO, characterized in that and a step that form the region
A method for manufacturing an S memory semiconductor device.
する工程と、前記半導体基板上に凸状部分を形成する工
程と、前記半導体基板上に半導体被膜もしくは窒化珪素
被膜を形成する工程と、異方性エッチングによって前記
凸状部分の側面以外の前記半導体被膜もしくは前記窒化
珪素被膜を除去しフローティングゲイトを形成する工程
と、異方性エッチングによって前記凸状部分の底部の半
導体基板の一部を除去する工程と、前記フローティング
ゲイトの一部もしくは全部を覆ってコントロールゲイト
を形成する工程と、前記凸状部分の底部に前記第１の不
純物領域と同じ導電型の第２の不純物領域を形成する工
程と、を有することを特徴とするＭＯＳメモリ半導体装
置の作製方法。 4. A first impurity region is formed on a semiconductor substrate.
And forming a convex portion on the semiconductor substrate.
And a semiconductor film or silicon nitride on the semiconductor substrate.
Forming a film and anisotropic etching
The semiconductor coating or the nitriding other than the side surface of the convex portion
Step of forming floating gate by removing silicon film
And half of the bottom of the convex portion by anisotropic etching.
Removing a part of the conductive substrate;
Control gate covering part or all of the gate
Forming a first groove on the bottom of the convex portion.
Forming a second impurity region of the same conductivity type as the pure region;
And a MOS memory semiconductor device characterized by having:
How to make the device.
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