JP2910066B2 - Line drive circuit - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はライン駆動（ドライバー）回路に係わり、特
に高負荷の配線を高速に駆動するBi−CMOS型のラインド
ライバー回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a line drive (driver) circuit, and more particularly to a Bi-CMOS type line driver circuit for driving a high-load wiring at high speed.
［従来の技術］ 従来、この種のラインドライバー回路としては第４図
に示したように最終段にエミッタフォロワー型の回路40
1を置きドライブ能力を上げている。例えばエミッタフ
ォロワ401を成すバイポーラトランジスタのベースにCMO
Sのインバータ回路402の出力が入力されている場合に
は、ベースの入力電位の低電位はグランドレベル（0V）
で、高電位は電源レベルＶCC（TTL素子では5V）とな
る。CMOSインバータ402の入力が低レベル（0V）の時は
インバータを成すＰ−MOS403がオンし、インバータの出
力を高レベル（5V）に持ち上げようとする。Ｐ−MOS40
を流れる電流はバイポーラトランジスタ405のベースへ
と流れ込み、そのβ（バイポーラトランジスタのエミッ
タ接地電流増幅率）倍の電流でラインの電位が電源電位
ＶDD（5V）からバイポーラトランジスタのエミッタ・ベ
ースの順方向電位ＶF（約0.8V）落ちた電位（ＶDD−Ｖ
F）に上がるまで上昇する。一方CMOSインバータ402の入
力が高レベル（5V）の時はインバータ402を成すＮ−MOS
404がオンし、バイポーラ405のベース電圧を下げ、バイ
ポーラ405をオフ状態にする。ラインの電位はエミッタ
フォロワーの電流源として入っているＮ−MOS404が電流
を流すことによって最終的にはグランドレベルまで下が
っていく。[Prior Art] Conventionally, as a line driver circuit of this kind, as shown in FIG.
Put 1 to increase the drive capacity. For example, the base of a bipolar transistor forming the emitter follower 401 is CMO
When the output of the S inverter circuit 402 is input, the low potential of the base input potential is the ground level (0 V).
Thus, the high potential becomes the power supply level VCC (5 V for a TTL element). When the input of the CMOS inverter 402 is at a low level (0 V), the P-MOS 403 constituting the inverter is turned on, and attempts to raise the output of the inverter to a high level (5 V). P-MOS40
Flows into the base of the bipolar transistor 405, and the potential of the line is increased from the power supply potential VDD (5V) by β (the common emitter current amplification factor of the bipolar transistor) times the forward potential of the emitter / base of the bipolar transistor. VF (approximately 0.8 V) dropped potential (VDD-V
F) rise until it rises. On the other hand, when the input of the CMOS inverter 402 is at a high level (5V), the N-MOS
404 turns on, lowers the base voltage of bipolar 405, and turns bipolar 405 off. The potential of the line finally drops to the ground level by the N-MOS 404, which is provided as a current source of the emitter follower, causing a current to flow.
［発明が解決しようとする問題点］ 上述した従来のラインドライバー回路では、ライン41
0の電位はグランドレベル（0V）と電源電位ＶDDからエ
ミッタベースの順方向電圧ＶF（〜0.8V）を引いた約4.2
Vのレベル間を振れることになる。これは例えばライン
にＣという寄生容量が付いていた場合約Ｔ＝ΔＶ×C/I
（ΔV:ライン振幅,I:駆動電流）＝4.2×C/Iの遅延をも
たらす。従ってこのラインの大きな振幅は、ドライバー
回路の高速化の障害となっている。一方、従来回路のま
まで駆動電流を大きくして高速化を計ろうとするとACパ
ワーが増え、高集積化が困難となる。バイポーラ405に
入力するCMOSのインバータ402の出力が立ち上がる際、
インバータのＰ−MOS403が出力レベルが電源電位に近づ
いてくると電流を充分供給できず、第３図に示すように
波形がなまってきて応答が遅くなる（TB2）という問題
もある。[Problem to be Solved by the Invention] In the conventional line driver circuit described above, the line 41
The potential of 0 is about 4.2 which is obtained by subtracting the emitter-base forward voltage VF (~ 0.8V) from the ground level (0V) and the power supply potential VDD.
You can swing between V levels. This is, for example, when a line has a parasitic capacitance C, about T = ΔV × C / I
(ΔV: line amplitude, I: drive current) = 4.2 × C / I. Therefore, the large amplitude of this line is an obstacle to speeding up the driver circuit. On the other hand, if an attempt is made to increase the driving current by increasing the driving current without changing the conventional circuit, the AC power increases, and it becomes difficult to achieve high integration. When the output of the CMOS inverter 402 input to the bipolar 405 rises,
When the output level of the P-MOS 403 of the inverter approaches the power supply potential, the current cannot be supplied sufficiently, and as shown in FIG. 3, the waveform becomes dull and the response becomes slow (TB2).
［問題点を解決するための手段］ 本願発明の要旨は、電解効果型トランジスタで構成さ
れ入力信号に応答して論理動作を実施して出力信号を発
生する論理回路と、該論理回路と信号線との間に接続さ
れ上記出力信号に応答して上記信号線を正電源電圧より
エミッターベース順方向電圧分低い高レベルとグランド
レベルとの間で駆動するエミッタフォロワー型バイポー
ラトランジスタを有するドライバーとを備えたライン駆
動回路において、上記エミッタフォロワー型バイポーラ
トランジスタのベースと固定電圧源との間にクランプダ
イオードを接続し、上記ベースの電圧を上記高レベルよ
り低い上記固定電圧源の電位と上記クランプダイオード
の順方向電圧の和を超えないようにしたことである。[Means for Solving the Problems] The gist of the present invention is to provide a logic circuit constituted by a field effect transistor and performing a logic operation in response to an input signal to generate an output signal, and the logic circuit and a signal line. A driver having an emitter-follower-type bipolar transistor for driving the signal line between a high level lower than a positive power supply voltage by an emitter-base forward voltage and a ground level in response to the output signal. In the line drive circuit, a clamp diode is connected between the base of the emitter-follower type bipolar transistor and a fixed voltage source, and the voltage of the base is lowered in order of the potential of the fixed voltage source lower than the high level and the clamp diode. That is, the sum of the directional voltages is not exceeded.
［発明の作用］ 上記構成によると、ダイオードがバイポーラトランジ
スタのベース電位を固定電圧源の電位とダイオードの順
方向電圧との和に固定し、被駆動ラインは該和よりバイ
ポーラトランジスタのエミッタベース順方向電位だけ低
い値にクランプされる。According to the above configuration, the diode fixes the base potential of the bipolar transistor to the sum of the potential of the fixed voltage source and the forward voltage of the diode. It is clamped to a value lower by the potential.
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。Example Next, an example of the present invention will be described with reference to the drawings.
第１図は本発明をメモリーのワード線ドライバーに適
用した一実施例を示す回路図である。NORあるいはNAND
とインバータ101によるデコーダ（ここではインバータ
のみを示す）の出力がエミッタフォロワ102のバイポー
ラトランジスタ103のベースに入る。一方、このベース
には低電位側をVR1の電位でクランプされたダイオード1
04の高電位側が接続されている。FIG. 1 is a circuit diagram showing an embodiment in which the present invention is applied to a word line driver of a memory. NOR or NAND
And the output of a decoder (only an inverter is shown here) by the inverter 101 enters the base of the bipolar transistor 103 of the emitter follower 102. On the other hand, a diode 1 whose low potential side is clamped at the potential of VR1 is connected to this base.
04 is connected to the high potential side.
インバータの入力が低レベル（0V）の場合、つまりワ
ード線106を立ち上げる場合には、インバータ101のＰ−
MOS107がバイポーラ103のベース電位を引き上げて行く
が、ベース電位がVR1とダイオード104の順方向電位ＶFD
を合わせた電位（VR1＋ＶFD）になるとPMOS107は主にダ
イオード104側に電流を供給することになり、バイポー
ラ103のベース電位はVR1＋ＶFDになる。When the input of the inverter is at a low level (0 V), that is, when the word line 106 is activated, the P-
The MOS 107 raises the base potential of the bipolar 103, but the base potential is VR1 and the forward potential VFD of the diode 104.
, The PMOS 107 supplies a current mainly to the diode 104 side, and the base potential of the bipolar 103 becomes VR1 + VFD.
従って、ワード線106の高電位は、VR1＋ＶFD−VFVR
1にクランプされ、従来回路に比べ高電位を低くするこ
とができる。このことによって第３図に示した例（VR1
＝3V）のように、従来（TB2）に比べ本回路の立ち上が
り時間（TA）は、同じ駆動電流のもとでは、短くなる。
また、この立ち上がり時間の減少はACパワーの低減をも
たらす。一方、この例のようにメモリーに適用した場
合、ワード線の高電位を幾らか下げてもメモリセルのト
ランスファゲートのトランジスタのgmを上げることによ
ってメモリーセル自体の動作に支障はないものと考えら
れる。Therefore, the high potential of the word line 106 is VR1 + VFD-VFVR
It is clamped to 1, and the high potential can be reduced compared to the conventional circuit. As a result, the example shown in FIG. 3 (VR1
= 3V), the rise time (TA) of this circuit is shorter than that of the conventional circuit (TB2) under the same drive current.
Also, this reduction in rise time results in a reduction in AC power. On the other hand, when applied to a memory as in this example, it is considered that even if the high potential of the word line is lowered somewhat, the operation of the memory cell itself is not hindered by increasing the gm of the transistor of the transfer gate of the memory cell. .
第２図は本発明の第２実施例を示す回路図である。ド
ライバーの最終段の回路として単なるエミッタフォロワ
ー回路に替え、ラインが高電位の時、貫通電流が流れな
いようにバイポーラトランジスタを２段積んだBi−CMOS
ドライバー201を用いた回路に本発明を適用したもので
ある。第１実施例と同様、ドライバーのバイポーラトラ
ンジスタ203のベースには低電位側がVR1にクランプされ
たダイオード204の高電位側が接続されているので、ラ
インの高電位が約VR1にクランプされる。下側のバイポ
ーラトランジスタのベース電位を決めるＮ−MOS206のゲ
ート電圧もVR1となるが、Ｎ−MOS206を充分オンできる
電圧に設立しておけば、下側のバイポーラ203は完全に
オフとなり貫通電流は流れない。FIG. 2 is a circuit diagram showing a second embodiment of the present invention. Bi-CMOS with two bipolar transistors stacked so that no through current flows when the line is at high potential, instead of a simple emitter follower circuit as the last stage circuit of the driver
The present invention is applied to a circuit using a driver 201. As in the first embodiment, since the high potential side of the diode 204 whose low potential side is clamped to VR1 is connected to the base of the bipolar transistor 203 of the driver, the high potential of the line is clamped to about VR1. The gate voltage of the N-MOS 206 that determines the base potential of the lower bipolar transistor is also VR1, but if the N-MOS 206 is set to a voltage that can be sufficiently turned on, the lower bipolar 203 is completely turned off and the through current is reduced. Not flowing.
またここで、ラインの出力はNAND回路210につながっ
ているが、NAND回路210のPMOS211,212のソース電位にラ
インが高レベル（VR1）の時にPMOS211,212がオンしない
ような電圧VR2を与えておくことによって受側のNAND回
路210の貫通電流を防ぐことができる。Here, the output of the line is connected to the NAND circuit 210, but the source potential of the PMOS 211, 212 of the NAND circuit 210 is given a voltage VR2 such that the PMOS 211, 212 does not turn on when the line is at a high level (VR1). By doing so, it is possible to prevent a through current of the NAND circuit 210 on the receiving side.
［発明の効果］ 以上説明したように本発明のラインドライバー回路は
エミッタフォロワーを成すバイポーラの電位をダイオー
ドを介し最高電位の電源電圧より低い電位にクランプす
ることにより、駆動線の高電位を従来より下げ、CMOSイ
ンバータ特有のライン立ち上がり時の波形のなまりを無
くし、高負荷配線を低ACパワーで、高速で駆動すること
ができる。本発明をより規模の大きな素子に適用するこ
とで高速で高集積な素子が得られる。[Effects of the Invention] As described above, the line driver circuit of the present invention clamps the bipolar potential forming the emitter follower to a potential lower than the highest potential power supply voltage via the diode, so that the high potential of the drive line can be reduced as compared with the related art. This eliminates the rounding of waveforms at the time of line rise peculiar to CMOS inverters, and enables high-load wiring to be driven at low AC power and at high speed. By applying the present invention to a device having a larger scale, a high-speed and highly integrated device can be obtained.
第１図は本発明の第１実施例を示す回路図、第２図は本
発明の第２実施例を示す回路図、第３図は本発明と従来
回路の波形を示すグラフ、第４図は従来例を示す回路図
である。 101,202……インバータ、 102……エミッタフォロワー、 103,203……バイポーラトランジスタ、 104,204……ダイオード、 106……ワード線、 107,211,212……PMOS型トランジスタ、 108,206……NMOS型トランジスタ、 201……Bi−CMOSドライバー、 210……NAND回路。1 is a circuit diagram showing a first embodiment of the present invention, FIG. 2 is a circuit diagram showing a second embodiment of the present invention, FIG. 3 is a graph showing waveforms of the present invention and a conventional circuit, and FIG. Is a circuit diagram showing a conventional example. 101,202 ... Inverter, 102 ... Emitter follower, 103,203 ... Bipolar transistor, 104,204 ... Diode, 106 ... Word line, 107,211,212 ... PMOS transistor, 108,206 ... NMOS transistor, 201 ... Bi-CMOS driver, 210 …… NAND circuit.
Claims (1)
号に応答して論理動作を実施して出力信号を発生する論
理回路と、該論理回路と信号線との間に接続され上記出
力信号に応答して上記信号線を正電源電圧よりエミッタ
ーベース順方向電圧分低い高レベルとグランドレベルと
の間で駆動するエミッタフォロワー型バイポーラトラン
ジスタを有するドライバーとを備えたライン駆動回路に
おいて、 上記エミッタフォロワー型バイポーラトランジスタのベ
ースと固定電圧源との間にクランプダイオードを接続
し、上記ベースの電圧を上記高レベルより低い上記固定
電圧源の電位と上記クランプダイオードの順方向電圧の
和を超えないようにしたことを特徴とするライン駆動回
路。1. A logic circuit comprising a field effect transistor for performing a logic operation in response to an input signal to generate an output signal, and connected between the logic circuit and a signal line to respond to the output signal. A driver having an emitter-follower-type bipolar transistor for driving the signal line between a high level lower than a positive power supply voltage by an emitter-base forward voltage and a ground level, wherein the emitter-follower-type bipolar transistor A clamp diode is connected between the base of the transistor and the fixed voltage source so that the voltage of the base does not exceed the sum of the potential of the fixed voltage source lower than the high level and the forward voltage of the clamp diode. A line drive circuit characterized by the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194802A JP2910066B2 (en) | 1989-07-27 | 1989-07-27 | Line drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194802A JP2910066B2 (en) | 1989-07-27 | 1989-07-27 | Line drive circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0359882A JPH0359882A (en) | 1991-03-14 |
| JP2910066B2 true JP2910066B2 (en) | 1999-06-23 |
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ID=16330504
Family Applications (1)
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| JP1194802A Expired - Fee Related JP2910066B2 (en) | 1989-07-27 | 1989-07-27 | Line drive circuit |
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|---|---|
| JP (1) | JP2910066B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0757476A (en) * | 1993-08-12 | 1995-03-03 | Nec Corp | Semiconductor memory integrated circuit |
-
1989
- 1989-07-27 JP JP1194802A patent/JP2910066B2/en not_active Expired - Fee Related
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| JPH0359882A (en) | 1991-03-14 |
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