JP2894578B2 - Logic signal circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、外部から供給される第
１の電源電圧よりも低い第２の電源電圧で動作する論理
信号回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic signal circuit which operates at a second power supply voltage lower than a first power supply voltage supplied from the outside.
【０００２】[0002]
【従来の技術】従来、図４を伴って次に述べる論理信号
回路が提案されている。2. Description of the Related Art Hitherto, a logic signal circuit described below with reference to FIG. 4 has been proposed.
【０００３】すなわち、接地を基準として正極性の電源
電圧Ｖ1 が外部から供給される電源端子Ｅ１と、その電
源端子Ｅ１に供給される電源電圧Ｖ1 を受け、接地を基
準として電源電圧Ｖ1 よりも低い正極性の電源電圧Ｖ2
を電源端子Ｅ２に出力する電源電圧変換回路４とを有す
る。[0003] That is, receiving a power supply terminal E1 of the power source voltage V 1 of the positive polarity is supplied from the outside based on the ground, the supply voltages V 1 supplied to the power terminal E1, the power supply voltages V 1 relative to the ground Positive power supply voltage V 2 lower than
To the power supply terminal E2.
【０００４】また、論理信号入力端子Ａ１と、論理信号
出力端子Ｂ１と、電源端子Ｅ２に接続している電源接続
端子Ｈ１と、接地に接続している電源接続端子Ｈ１′と
を有するインバ―タ回路１を有する。An inverter having a logic signal input terminal A1, a logic signal output terminal B1, a power connection terminal H1 connected to the power supply terminal E2, and a power connection terminal H1 'connected to the ground. It has a circuit 1.
【０００５】この場合、インバ―タ回路１は、ソ―スを
電源接続端子Ｈ１に接続し、ドレインを論理信号出力端
子Ｂ１に接続し、ゲ―トを論理信号入力端子Ａ１に接続
しているｐチャンネル型ＭＩＳ電界効果トランジスタＭ
１と、ドレインをｐチャンネル型ＭＩＳ電界効果トラン
ジスタＭ１のドレイン及び論理信号出力端子Ｂ１に接続
し、ソ―スを電源接続端子Ｈ１′に接続し、ゲ―トを論
理信号入力端子Ａ１に接続しているｎチャンネル型ＭＩ
Ｓ電界効果トランジスタＭ２とを有する。In this case, the inverter circuit 1 has a source connected to the power supply connection terminal H1, a drain connected to the logic signal output terminal B1, and a gate connected to the logic signal input terminal A1. p-channel MIS field-effect transistor M
1 and the drain are connected to the drain of the p-channel MIS field-effect transistor M1 and the logic signal output terminal B1, the source is connected to the power supply connection terminal H1 ', and the gate is connected to the logic signal input terminal A1. N channel type MI
And an S field effect transistor M2.
【０００６】そして、上述したインバ―タ回路１の論理
信号入力端子Ａ１から、論理信号回路としての論理信号
入力端子Ａ０が導出され、また、インバ―タ回路１の論
理信号出力端子Ｂ１から、論理信号回路としての論理信
号出力端子ＢＯが導出されている。A logic signal input terminal A0 as a logic signal circuit is derived from the logic signal input terminal A1 of the inverter circuit 1, and a logic signal output terminal B1 of the inverter circuit 1 is connected to a logic signal output terminal B1. A logic signal output terminal BO as a signal circuit is derived.
【０００７】以上が、従来提案されている論理信号回路
の構成である。The above is the configuration of the conventionally proposed logic signal circuit.
【０００８】このような構成を有する従来の論理信号回
路によれば、論理信号入力端子ＡＯに、電源端子Ｅ２で
得られる電源電圧Ｖ2 と等しいまたはそれに近い値を有
する高電圧ＶH と接地電圧（ＯＶ）と等しいまたはそれ
に近い値を有する低電圧ＶL との２値をとる入力論理信
号Ｓ１が、低電圧ＶL で供給されれば、その低電圧ＶL
がインバ―タ回路１の論理信号入力端子Ａ１に与えられ
るので、インバ―タ回路１のｎチャンネル型ＭＩＳ電界
効果トランジスタＭ２はオンしないが、ｐチャンネル型
ＭＩＳ電界効果トランジスタＭ１がオンし、このため、
インバ―タ回路１の論理信号出力端子Ｂ１、従って論理
信号出力端子ＢＯに、出力論理信号Ｓ２が、電源端子Ｅ
２で得られている電源電圧Ｖ2 とほぼ等しい値を有する
高電圧ＶH で得られる。According to conventional logic signal circuit having such a configuration, the logic signal input to the terminal AO, the high voltage V H and the ground voltage with a power supply voltage V 2 equal to or close to that obtained by the power supply terminal E2 input logic signal S1 takes the two values of the low voltage V L having an equal or a value close to (OV) is, if it is supplied at low voltage V L, the low voltage V L
Is applied to the logic signal input terminal A1 of the inverter circuit 1, so that the n-channel MIS field-effect transistor M2 of the inverter circuit 1 does not turn on, but the p-channel MIS field-effect transistor M1 turns on. ,
An output logic signal S2 is supplied to the logic signal output terminal B1 of the inverter circuit 1 and thus to the logic signal output terminal BO, and the power supply terminal E.
2 is obtained at a high voltage V H having a value substantially equal to the power supply voltage V 2 obtained at 2 .
【０００９】また、論理信号入力端子ＡＯに、入力論理
信号Ｓ１が高電圧ＶH で供給されれば、インバ―タ回路
１のｐチャンネル型ＭＩＳ電界効果トランジスタＭ１は
オンしないが、ｎチャンネル型ＭＩＳ電界効果トランジ
スタＭ２がオンし、このため、論理信号出力端子Ｂ１、
従って、論理信号出力端子ＢＯに、出力論理信号Ｓ２
が、低電圧ＶL で得られる。When the input logic signal S1 is supplied to the logic signal input terminal AO at a high voltage VH , the p-channel MIS field-effect transistor M1 of the inverter circuit 1 does not turn on, but the n-channel MIS. The field effect transistor M2 is turned on, so that the logic signal output terminals B1,
Therefore, the output logic signal S2 is connected to the logic signal output terminal BO.
Is obtained at a low voltage VL .
【００１０】従って、図４に示す従来の論理信号回路に
よれば、論理信号入力端子ＡＯに、入力論理信号Ｓ１
が、高電圧ＶH で供給されるかまたは低電圧ＶL で供給
されるかに応じて、論理信号出力端子ＢＯに、出力論理
信号Ｓ２が、低電圧ＶL で得られるかまたは高電圧ＶH
で得られる、という機能を呈する。Therefore, according to the conventional logic signal circuit shown in FIG. 4, the input logic signal S1 is applied to the logic signal input terminal AO.
But depending on whether supplied in either or low voltage V L is supplied with a high voltage V H, the logic signal output terminal BO, output logic signal S2, the low voltage V L in the obtained or the high voltage V H
The function that can be obtained by.
【００１１】また、図４に示す従来の論理信号回路の場
合、インバ―タ回路１を、電源端子Ｅ１に供給される電
源電圧Ｖ1 よりも低い、電源端子Ｅ２で得られる電源電
圧Ｖ 2 で動作するようにさせているので、インバ―タ回
路１を構成しているｐチャンネル型ＭＩＳ電界効果トラ
ンジスタＭ１及びｎチャンネル型ＭＩＳ電界効果トラン
ジスタＭ２が、微細に形成されて比較的低い耐圧しか有
しなくても、上述した機能を得ることができる。FIG. 4 shows a conventional logic signal circuit.
In this case, the inverter circuit 1 is connected to the power supply terminal E1.
Source voltage V1Lower than the power supply obtained at the power supply terminal E2.
Pressure V TwoInverter times
P-channel MIS field-effect transistor constituting path 1
Transistor M1 and n-channel MIS field-effect transistor
The transistor M2 is finely formed and has a relatively low withstand voltage.
Without doing so, the above-described functions can be obtained.
【００１２】また、従来、図５を伴って次に述べる論理
信号回路も提案されている。A logic signal circuit described below with reference to FIG. 5 has also been proposed.
【００１３】すなわち、図４で上述した従来の論理信号
回路において、インバ―タ回路１から論理信号回路とし
ての論理信号入力端子ＡＯが導出されているのに代え、
論理信号入力端子Ａ２と、インバ―タ回路１の論理信号
入力端子Ａ１に接続している論理信号出力端子Ｂ２と、
電源端子Ｅ２に接続している制御端子Ｃとを有するゲ―
ト回路２を有し、そして、そのゲ―ト回路２が、ソ―ス
を論理信号入力端子Ａ２に接続し、ドレインを論理信号
出力端子Ｂ２に接続し、ゲ―トを制御端子Ｃに接続して
いるｎチャンネル型ＭＩＳ電界効果トランジスタＭ３を
有し、また、このゲ―ト回路２の論理信号入力端子Ａ２
から論理信号回路としての論理信号入力端子ＡＯが導出
されている。That is, in the conventional logic signal circuit described above with reference to FIG. 4, the logic signal input terminal AO as the logic signal circuit is derived from the inverter circuit 1 instead.
A logic signal input terminal A2, a logic signal output terminal B2 connected to the logic signal input terminal A1 of the inverter circuit 1,
A gate having a control terminal C connected to the power supply terminal E2;
And a gate circuit 2 having a source connected to the logic signal input terminal A2, a drain connected to the logic signal output terminal B2, and a gate connected to the control terminal C. The gate circuit 2 has an n-channel type MIS field-effect transistor M3.
Derives a logic signal input terminal AO as a logic signal circuit.
【００１４】以上が、従来提案されている論理信号回路
の他の構成である。The above is another configuration of the conventionally proposed logic signal circuit.
【００１５】このような構成を有する図５に示す従来の
論理信号回路によれば、論理信号入力端子ＡＯに、図４
で上述した従来の論理信号回路について上述したと同様
の高電圧ＶH と低電圧ＶL との２値をとる入力論理信号
Ｓ１が、低電圧ＶL で供給されれば、ゲ―ト回路２のｎ
チャンネル型ＭＩＳ電界効果トランジスタＭ３がオンす
るので、ゲ―ト回路２の論理信号出力端子Ｂ２、従っ
て、インバ―タ回路１の論理信号入力端子Ａ１に、電圧
Ｖx が、低電圧ＶL と等しい値で得られ、よって、図４
で上述した従来の論理信号回路の場合と同様に、インバ
―タ回路１のｎチャンネル型ＭＩＳ電界効果トランジス
タＭ２はオンしないが、ｐチャンネル型ＭＩＳ電界効果
トランジスタＭ１がオンし、このため、図４で上述した
従来の論理信号回路の場合と同様に、インバ―タ回路１
の論理信号出力端子Ｂ１、従って、論理信号出力端子Ｂ
Ｏに、出力論理信号Ｓ２が、高電圧ＶH で得られる。な
お、図６は、論理信号入力端子ＡＯに供給する入力論理
信号Ｓ１に対する、インバ―タ回路１の論理信号入力端
子Ａ１に得られる電圧Ｖx の関係を示す。According to the conventional logic signal circuit shown in FIG. 5 having such a configuration, the logic signal input terminal AO is connected to the logic signal input terminal AO as shown in FIG.
If the input logic signal S1 having the same two values of the high voltage VH and the low voltage VL as described above with respect to the conventional logic signal circuit described above is supplied at the low voltage VL , the gate circuit 2 N
Since channel type MIS field effect transistor M3 is turned on, gate - logic signal output terminal B2 of the bets circuit 2, therefore, inverter - a logic signal input terminal A1 of the capacitor circuit 1, the voltage V x, equal to the low voltage V L Values, and thus FIG.
As in the case of the conventional logic signal circuit described above, the n-channel MIS field-effect transistor M2 of the inverter circuit 1 does not turn on, but the p-channel MIS field-effect transistor M1 turns on. As in the case of the conventional logic signal circuit described above, the inverter circuit 1
Of the logic signal output terminal B1, and therefore the logic signal output terminal B
To O, the output logic signal S2, is obtained at a high voltage V H. 6 shows, with respect to the input logic signal S1 supplied to the logic signal input terminals AO, inverter - shows a relationship between the logic signal input terminal A1 to the resulting voltage V x of the capacitor circuit 1.
【００１６】また、論理信号入力端子ＡＯに、入力論理
信号Ｓ１が、高電圧ＶH で供給されれば、ゲ―ト回路２
の論理信号出力端子Ｂ２、従って、インバ―タ回路１の
論理信号入力端子Ａ１に、電圧Ｖx が、高電圧ＶH より
もゲ―ト回路２を構成しているｎチャンネル型ＭＩＳ電
界効果トランジスタＭ３の閾値電圧（０．７Ｖ）分しか
低くない値で得られるので、ｎチャンネル型ＭＩＳ電界
効果トランジスタＭ２がオンし、このため、論理信号出
力端子Ｂ１、従って、論理信号出力端子ＢＯに、出力論
理信号Ｓ２が、低電圧ＶL で得られる。Further, the logic signal input terminal AO, the input logic signal S1, if it is supplied with a high voltage V H, gate - DOO circuit 2
Logic signal output terminal B2, therefore, the inverter - a logic signal input terminal A1 of the capacitor circuit 1, the voltage V x, than the high voltage V H gate - n-channel type MIS field effect transistor constituting bets circuit 2 Since the n-channel MIS field-effect transistor M2 is turned on because it is obtained at a value that is only as low as the threshold voltage (0.7 V) of M3, the output is output to the logic signal output terminal B1, and therefore to the logic signal output terminal BO. The logic signal S2 is obtained at the low voltage VL .
【００１７】従って、図５に示す従来の論理信号回路の
場合も、図４で上述した従来の論理信号回路の場合と同
様に、論理信号入力端子ＡＯに、入力論理信号Ｓ１が、
高電圧ＶH で供給されるかまたは低電圧ＶL で供給され
るかに応じて、論理信号出力端子ＢＯに、出力論理信号
Ｓ２が、低電圧ＶL で得られるかまたは高電圧ＶH で得
られる、という機能を呈する。Therefore, in the case of the conventional logic signal circuit shown in FIG. 5, similarly to the case of the conventional logic signal circuit described above with reference to FIG. 4, the input logic signal S1 is applied to the logic signal input terminal AO.
Depending on whether it is supplied at a high voltage V H or at a low voltage V L , at the logic signal output terminal BO, an output logic signal S2 is obtained at a low voltage V L or at a high voltage V H. Function.
【００１８】また、図５に示す従来の論理信号回路の場
合も、図４で前述した従来の論理信号回路の場合と同様
に、インバ―タ回路１を、電源端子Ｅ１に供給される電
源電圧Ｖ1 よりも低い、電源端子Ｅ２で得られる電源電
圧Ｖ2 で動作するようにさせているので、インバ―タ回
路１を構成しているｐチャンネル型ＭＩＳ電界効果トラ
ンジスタＭ１及びｎチャンネル型ＭＩＳ電界効果トラン
ジスタＭ２が、微細に形成されて比較的低い耐圧しか有
しなくても、上述した機能を得ることができる。Also, in the case of the conventional logic signal circuit shown in FIG. 5, similarly to the case of the conventional logic signal circuit described above with reference to FIG. lower than V 1, since is adapted to operate with a supply voltage V 2 obtained at the power supply terminal E2, inverter - p-channel type MIS field effect transistor M1 and the n-channel type MIS field constitute a capacitor circuit 1 Even if the effect transistor M2 is finely formed and has a relatively low withstand voltage, the above-described function can be obtained.
【００１９】さらに、図５に示す従来の論理信号回路の
場合、論理信号入力端子ＡＯに、入力論理信号Ｓ１が、
電源電圧Ｖ2 よりも高い電圧で供給されても、その高い
電圧が、電源電圧Ｖ2 の２倍以下である限り、ゲ―ト回
路２のｎチャンネル型ＭＩＳ電界効果トランジスタＭ３
のゲ―ト・ソ―ス間には、電源電圧Ｖ2 以下の電圧しか
印加されないので、ｎチャンネル型ＭＩＳ電界効果トラ
ンジスタＭ３がその耐圧のために損傷するということが
ない。また、インバ―タ回路１のｎチャンネル型ＭＩＳ
電界効果トランジスタＭ２のゲ―ト・ソ―ス間には、電
源電圧Ｖ2 よりもｎチャンネル型ＭＩＳ電界効果トラン
ジスタＭ２の閾値電圧（０．７Ｖ）よりも低い電圧しか
印加されないので、ｎチャンネル型ＭＩＳ電界効果トラ
ンジスタＭ２が損傷せず、従って、図４で上述した従来
の論理信号回路の、上述した欠点を有効に回避させるこ
とができる。Further, in the case of the conventional logic signal circuit shown in FIG. 5, an input logic signal S1 is applied to a logic signal input terminal AO.
Be supplied with a voltage higher than the power supply voltage V 2, the high voltage, as long as more than 2 times the power supply voltage V 2, gate - DOO circuit 2 of n-channel type MIS field effect transistor M3
The gate - DOO-source - is between scan, since the power supply voltage V 2 is not only applied following voltage, n-channel type MIS field effect transistor M3 is not that damaged due to its breakdown voltage. Further, the n-channel MIS of the inverter circuit 1
DOO-source - - gate field effect transistor M2 between the scan, therefore, only the applied voltage lower than the threshold voltage of the power supply voltage V 2 n-channel type MIS field effect transistor M2 than (0.7 V), n-channel type The MIS field-effect transistor M2 is not damaged, so that the above-mentioned disadvantages of the conventional logic signal circuit described above with reference to FIG. 4 can be effectively avoided.
【００２０】[0020]
【発明が解決しようとする課題】図４に示す従来の論理
信号回路の場合、論理信号入力端子ＡＯに、入力論理信
号Ｓ１が、接地を基準として、電源端子Ｅ２で得られる
電源電圧Ｖ2 よりも高い電圧（電源電圧Ｖ1 及びＶ
2 を、それぞれ５．５Ｖ及び３．３Ｖとするとき、最大
５．５Ｖ）で、高電圧ＶH として供給されれば、その高
い電圧とほぼ等しい電圧が、インバ―タ回路１のｎチャ
ンネル型ＭＩＳ電界効果トランジスタＭ２のゲ―ト・ソ
―ス間に印加されるので、その高い電圧が、ｎチャンネ
ル型ＭＩＳ電界効果トランジスタＭ２のゲ―ト・ソ―ス
間耐圧Ｖgs（電源電圧Ｖ2 よりも例えば１０％程度しか
高くない）よりも高ければ、そのｎチャンネル型ＭＩＳ
電界効果トランジスタＭ２が損傷する（なお、この場
合、ｐチャンネル型ＭＩＳ電界効果トランジスタＭ１の
ゲ―ト・ソ―ス間電圧は、ｐチャンネル型ＭＩＳ電界効
果トランジスタＭ１のゲ―ト・ソ―ス間耐圧よりも高く
ならないので、そのｐチャンネル型ＭＩＳ電界効果トラ
ンジスタＭ１は損傷しない。）、という欠点を有してい
た。[SUMMARY OF THE INVENTION When the conventional logic signal circuit shown in FIG. 4, the logic signal input terminal AO, the input logic signal S1, the reference to the ground, than the supply voltage V 2 obtained at the power supply terminal E2 High voltage (power supply voltage V 1 and V
2 is 5.5 V and 3.3 V, respectively, the maximum voltage is 5.5 V), and if supplied as a high voltage V H , a voltage substantially equal to the high voltage will be applied to the n-channel type of the inverter circuit 1. Since the high voltage is applied between the gate and source of the MIS field-effect transistor M2, the high voltage is applied to the gate- source breakdown voltage V gs (power supply voltage V 2) of the n-channel MIS field-effect transistor M2. Higher than, for example, only about 10%), the n-channel MIS
The field-effect transistor M2 is damaged (in this case, the gate-source voltage of the p-channel MIS field-effect transistor M1 becomes equal to the gate-source voltage of the p-channel MIS field-effect transistor M1). Since the breakdown voltage does not become higher than the breakdown voltage, the p-channel type MIS field-effect transistor M1 is not damaged.)
【００２１】また、図５に示す従来の論理信号回路の場
合、論理信号入力端子ＡＯに、入力論理信号Ｓ１が、高
電圧ＶH で供給されるとき、ゲ―ト回路２の論理信号出
力端子Ｂ２、従ってインバ―タ回路１の論理信号入力端
子Ａ１の電圧Ｖx が、電源電圧Ｖ2 よりもｎチャンネル
型ＭＩＳ電界効果トランジスタＭ２の閾値電圧分低いの
で、論理信号入力端子Ａ１に雑音が印加された場合、論
理信号出力端子Ｂ１、従って論理信号出力端子ＢＯに出
力される論理信号Ｓ２が、その雑音の影響を受けている
ものとして得られる。従って、図５に示す従来の論理信
号回路の場合、いわゆる雑音マ―ジンが、図４に示す従
来の論理信号回路の場合に比しｎチャンネル型ＭＩＳ電
界効果トランジスタＭ２の閾値電圧に応じた分、低いと
いう欠点を有していた。In the case of the conventional logic signal circuit shown in FIG. 5, when the input logic signal S1 is supplied to the logic signal input terminal AO at a high voltage VH , the logic signal output terminal of the gate circuit 2 is output. B2, therefore inverter - voltage V x of the logic signal input terminal A1 of the capacitor circuit 1, the power supply voltage V 2 n-channel type MIS field effect transistor threshold voltage low M2 than noise in the logic signal input terminal A1 is applied In this case, the logic signal output terminal B1, and thus the logic signal S2 output to the logic signal output terminal BO is obtained as being affected by the noise. Therefore, in the case of the conventional logic signal circuit shown in FIG. 5, the so-called noise margin is smaller than that of the conventional logic signal circuit shown in FIG. 4 in accordance with the threshold voltage of the n-channel MIS field effect transistor M2. Had the disadvantage of being low.
【００２２】また、図５に示す従来の論理信号回路の場
合、論理信号入力端子ＡＯに、入力論理信号Ｓ１が、高
電圧ＶH で供給されるとき、インバ―タ回路１のｐチャ
ンネル型ＭＩＳ電界効果トランジスタＭ１のゲ―トに、
電源電圧Ｖ2 よりもｎチャンネル型ＭＩＳ電界効果トラ
ンジスタＭ３の閾値電圧分低い電圧が、印加されるの
で、インバ―タ回路１のｐチャンネル型ＭＩＳ電界効果
トランジスタＭ１のゲ―ト・ソ―ス間に、絶対値がｎチ
ャンネル型ＭＩＳ電界効果トランジスタＭ３の閾値電圧
と等しい負極性の電圧が印加され、このため、入力論理
信号Ｓ１が高電圧ＶH をとるとき、インバ―タ回路１の
ｐチャンネル型ＭＩＳ電界効果トランジスタＭ１がオン
に近い状態になっており、一方、このときｎチャンネル
型ＭＩＳ電界効果トランジスタＭ２はオンになってお
り、従って、電源端子Ｅ１から、ｐチャンネル型ＭＩＳ
電界効果トランジスタＭ１及びｎチャンネル型ＭＩＳ電
界効果トランジスタＭ２を通じて、電流が、いわゆる貫
通電流として流れる。よって、図５に示す従来の論理信
号回路の場合、比較的大きな電力消費を伴う、という欠
点を有していた。In the case of the conventional logic signal circuit shown in FIG. 5, when the input logic signal S1 is supplied to the logic signal input terminal AO at the high voltage VH , the p-channel MIS of the inverter circuit 1 is turned on. In the gate of the field effect transistor M1,
Threshold voltage lower voltage of the power supply voltage V 2 n-channel type MIS field effect transistor M3 than is so applied, inverter - gate of p-channel type MIS field effect transistor M1 of the motor circuit 1 - DOO-source - rce Is applied with a negative voltage whose absolute value is equal to the threshold voltage of the n-channel MIS field-effect transistor M3. Therefore, when the input logic signal S1 takes the high voltage VH , the p-channel of the inverter circuit 1 The MIS field-effect transistor M1 is almost on, while the n-channel MIS field-effect transistor M2 is on at this time.
A current flows as a so-called through current through the field effect transistor M1 and the n-channel MIS field effect transistor M2. Therefore, the conventional logic signal circuit shown in FIG. 5 has a disadvantage that relatively large power consumption is involved.
【００２３】よって、本発明は、図４及び図５で上述し
た従来の論理信号回路の上述した欠点のない、新規な論
理信号回路を提案せんとするものである。Accordingly, the present invention proposes a new logic signal circuit which does not have the above-mentioned disadvantages of the conventional logic signal circuit described above with reference to FIGS. 4 and 5.
【００２４】[0024]
【課題を解決するための手段】本発明による論理信号回
路は、図５で前述した従来の論理信号回路の場合と同様
に、（ｉ）接地を基準として正極性の第１の電源電圧が
外部から供給される第１の電源端子と、（ｉｉ）上記第
１の電源電圧を受け、接地を基準として上記第１の電源
電圧よりも低い正極性の第２の電源電圧を第２の電源端
子に出力する電源電圧変換回路と、（ｉｉｉ）第１の論
理信号入力端子と、第１の論理信号出力端子と、上記第
２の電源端子に接続している第１の電源接続端子と、接
地に接続している第２の電源接続端子とを有するインバ
―タ回路と、（ｉｖ）第２の論理信号入力端子と、上記
インバ―タ回路の第１の論理信号入力端子に接続してい
る第２の論理信号出力端子と、上記第２の電源端子に接
続している制御端子とを有するゲ―ト回路とを有し、そ
して、（ｖ）上記インバ―タ回路が、ソ―スを上記第１
の電源接続端子に接続し、ドレインを上記第１の論理信
号出力端子に接続し、ゲ―トを上記第１の論理信号入力
端子に接続しているｐチャンネル型ＭＩＳ電界効果トラ
ンジスタと、ドレインを上記ｐチャンネル型ＭＩＳ電界
効果トランジスタのドレイン及び上記第１の論理信号出
力端子に接続し、ソ―スを上記第２の電源接続端子に接
続し、ゲ―トを上記第１の論理信号入力端子に接続して
いるｎチャンネル型ＭＩＳ電界効果トランジスタとを有
し、また、（ｖｉ）上記ゲ―ト回路が、ソ―スを上記第
２の論理信号入力端子に接続し、ドレインを上記第２の
論理信号出力端子に接続し、ゲ―トを上記制御端子に接
続しているｎチャンネル型ＭＩＳ電界効果トランジスタ
を有し、さらに、（ｖｉｉ）上記ゲ―ト回路の第２の論
理信号入力端子から、論理信号入力端子が導出され、ま
た、（ｖｉｉｉ）上記インバ―タ回路の第１の論理信号
出力端子から、論理信号出力端子が導出されている。According to the logic signal circuit of the present invention, as in the case of the conventional logic signal circuit described above with reference to FIG. 5, (i) the first power supply voltage of the positive polarity with respect to the ground is externally applied. And (ii) receiving the first power supply voltage and supplying a second power supply terminal having a positive polarity lower than the first power supply voltage with respect to ground to a second power supply terminal. (Iii) a first logic signal input terminal, a first logic signal output terminal, a first power connection terminal connected to the second power terminal, and a ground. An inverter circuit having a second power supply connection terminal connected to the inverter circuit; (iv) a second logic signal input terminal; and a first logic signal input terminal of the inverter circuit. A second logic signal output terminal and a control terminal connected to the second power supply terminal Gate having bets - and a preparative circuit, and, (v) the inverter - motor circuit, source - the a, Part 1
A p-channel MIS field-effect transistor having a drain connected to the first logic signal output terminal, a gate connected to the first logic signal input terminal, and a drain connected to the first logic signal output terminal. The drain of the p-channel MIS field-effect transistor is connected to the first logic signal output terminal, the source is connected to the second power supply connection terminal, and the gate is connected to the first logic signal input terminal. And (vi) the gate circuit connects a source to the second logic signal input terminal, and has a drain connected to the second logic signal input terminal. And an n-channel MIS field-effect transistor having a gate connected to the control terminal, and (vii) a second logic signal input terminal of the gate circuit. Or Is derived is the logic signal input terminal, also, (viii) the inverter - a first logic signal output terminal of the capacitor circuit, the logic signal output terminal is derived.
【００２５】しかしながら、本発明による論理信号回路
は、このような構成を有する論理信号回路において、
（ｉｘ）上記第１の電源電圧を受け、接地を基準として
上記第２の電源電圧と等しいまたはそれに近い第３の電
源電圧を第３の電源端子に出力する分圧回路を有し、そ
して、（ｘ）上記第３の電源端子が、上記インバ―タ回
路の第１の論理信号入力端子に接続されている。However, the logic signal circuit according to the present invention is a logic signal circuit having such a configuration,
(Ix) a voltage dividing circuit that receives the first power supply voltage and outputs a third power supply voltage equal to or close to the second power supply voltage with respect to ground to a third power supply terminal; (X) The third power supply terminal is connected to a first logic signal input terminal of the inverter circuit.
【００２６】[0026]
【作用・効果】本発明による論理信号回路によれば、実
施例で後述するところから明らかとなるので、詳細説明
は省略するが、図５で前述した従来の論理信号回路の場
合と同様の機能を呈し、そして、雑音マ―ジンが図５で
前述した従来の論理信号回路の場合に比し高く、また、
電力消費を図５で前述した従来の論理信号回路の場合に
比し格段的に削減させることができる。According to the logic signal circuit according to the present invention, the details will be omitted since they will be apparent from the embodiment described later, but the same functions as those of the conventional logic signal circuit described above with reference to FIG. And the noise margin is higher than that of the conventional logic signal circuit described above with reference to FIG.
The power consumption can be remarkably reduced as compared with the case of the conventional logic signal circuit described above with reference to FIG.
【００２７】[0027]
【実施例１】次に、図１を伴って、本発明による論理信
号回路の第１の実施例を述べよう。Embodiment 1 Next, a first embodiment of a logic signal circuit according to the present invention will be described with reference to FIG.
【００２８】図１において、図５との対応部分には同一
符号を付し詳細説明を省略する。In FIG. 1, portions corresponding to those in FIG. 5 are denoted by the same reference numerals, and detailed description thereof will be omitted.
【００２９】図１に示す本発明による論理信号回路は、
図５で前述した従来の論理信号回路において、電源端子
Ｅ１に外部から供給される電源電圧Ｖ3 を受け、接地を
基準として電源端子Ｅ２で得られる電源電圧Ｖ2 と等し
いまたはそれに近い電源電圧Ｖ3 を電源端子Ｅ３に出力
する分圧回路５を有し、そして、その電源端子Ｅ３が、
インバ―タ回路１の論理信号入力端子Ａ１に接続されて
いる構成を有する。The logic signal circuit according to the present invention shown in FIG.
In conventional logic signal circuits previously described in FIG. 5, receives power supply voltage V 3 which is supplied from the external to the power supply terminal E1, equal to the supply voltage V 2 obtained at the power supply terminal E2 relative to the ground or power supply close to the voltage V 3 to the power supply terminal E3, and the power supply terminal E3
It has a configuration connected to the logic signal input terminal A1 of the inverter circuit 1.
【００３０】この場合、分圧回路５は、複数のダイオ―
ド６と複数の抵抗７とが直列に接続され、その直列回路
の接続点から、電源端子Ｅ３を導出している構成とし得
る。In this case, the voltage dividing circuit 5 includes a plurality of diodes.
And the plurality of resistors 7 are connected in series, and a power supply terminal E3 is derived from a connection point of the series circuit.
【００３１】また、この場合、実際上、電源電圧Ｖ
3 は、インバ―タ回路１のｎチャンネル型ＭＩＳ電界効
果トランジスタＭ２のゲ―ト・ソ―ス間耐圧以下にする
必要から、このゲ―ト・ソ―ス間耐圧を上限とし、ま
た、ｐチャンネル型ＭＩＳ電界効果トランジスタＭ１が
オフする条件を満たす必要から、Ｖ2 （３．３Ｖ）とｐ
チャンネル型ＭＩＳ電界効果トランジスタＭ１の閾値電
圧（−０．７Ｖ）との和（２．６Ｖ）を下限とする値を
有し、また、Ｖ3 は、０．１×Ｖ2 の上限設定マ―ジン
と、ｐチャンネル型ＭＩＳ電界効果トランジスタＭ１の
閾値電圧の絶対値の下限マ―ジンとを有するが、できる
だけＶ2 に近いのを可とし、Ｖ1 ＝５Ｖ、Ｖ2 ＝３．３
Ｖの場合、例えば、分圧回路５のダイオ―ド６を３個、
抵抗７を３個として、Ｖ1 を２／３に分圧し、Ｖ3 ＝
３．３３Ｖとする。In this case, in practice, the power supply voltage V
3 is that the gate-source breakdown voltage of the n-channel MIS field-effect transistor M2 of the inverter circuit 1 must be equal to or lower than the gate-source breakdown voltage. Since the condition for turning off the channel type MIS field effect transistor M1 needs to be satisfied, V 2 (3.3 V) and p
Has a value of the lower limit sum (2.6V) of the threshold voltage of the channel type MIS field effect transistor M1 (-0.7 V), also, V 3 is the 0.1 × V 2 capping Ma - Jin and, p-channel type MIS field effect transistor M1 absolute value of the lower limit Ma threshold voltage of - has a gin, and allowed as much as possible closer to V 2, V 1 = 5V, V 2 = 3.3
In the case of V, for example, three diodes 6 of the voltage dividing circuit 5,
Assuming that three resistors 7 are provided, V 1 is divided into 2/3, and V 3 =
3.33V.
【００３２】以上が、本発明による論理信号回路の第１
の実施例の構成である。The above is the first of the logic signal circuits according to the present invention.
This is the configuration of the embodiment.
【００３３】このような構成を有する本発明による論理
信号回路によれば、論理信号入力端子ＡＯに、図５で前
述した従来の論理信号回路について上述したと同様の高
電圧ＶH と低電圧ＶL との２値をとる入力論理信号Ｓ１
が、低電圧ＶL で供給されれば、図５で前述した従来の
論理信号回路の場合と同様に、ゲ―ト回路２のｎチャン
ネル型ＭＩＳ電界効果トランジスタＭ３がオンするの
で、ゲ―ト回路２の論理信号出力端子Ｂ２、従って、イ
ンバ―タ回路１の論理信号入力端子Ａ１に、電圧Ｖ
x が、低電圧ＶL と等しい値で得られ、よって、図５で
前述した従来の論理信号回路の場合と同様に、インバ―
タ回路１のｎチャンネル型ＭＩＳ電界効果トランジスタ
Ｍ２はオンしないが、ｐチャンネル型ＭＩＳ電界効果ト
ランジスタＭ１がオンし、このため、図５で前述した従
来の論理信号回路の場合と同様に、インバ―タ回路１の
論理信号出力端子Ｂ１、従って、論理信号出力端子ＢＯ
に、出力論理信号Ｓ２が、高電圧ＶH で得られる。According to the logic signal circuit of the present invention having such a configuration, the logic signal input terminal AO has the same high voltage VH and low voltage VH as described above for the conventional logic signal circuit described above with reference to FIG. An input logic signal S1 having a binary value of L
Is supplied at a low voltage VL , the n-channel MIS field-effect transistor M3 of the gate circuit 2 is turned on, as in the case of the conventional logic signal circuit described above with reference to FIG. The voltage V is applied to the logic signal output terminal B2 of the circuit 2 and therefore to the logic signal input terminal A1 of the inverter circuit 1.
x is obtained at a value equal to the low voltage VL, and therefore, as in the case of the conventional logic signal circuit described above with reference to FIG.
The n-channel MIS field-effect transistor M2 of the inverter circuit 1 is not turned on, but the p-channel MIS field-effect transistor M1 is turned on. Therefore, as in the case of the conventional logic signal circuit described above with reference to FIG. Signal output terminal B1 of the logic circuit 1 and therefore the logic signal output terminal BO
, The output logic signal S2 is obtained at a high voltage V H.
【００３４】また、論理信号入力端子ＡＯに、入力論理
信号Ｓ１が、高電圧ＶH で供給されれば、このとき、ゲ
―ト回路２の論理信号出力端子Ｂ２に、電源端子Ｅ３か
ら、電源端子Ｅ２で得られる電源電圧Ｖ2 と等しいかそ
れに近い電圧が印加されているので、ゲ―ト回路２のｎ
チャンネル型ＭＩＳ電界効果トランジスタＭ３がカット
オフの状態にある。このため、インバ―タ回路１の論理
信号入力端子Ａ１に、電圧Ｖx が、電源端子Ｅ３で得ら
れる電圧Ｖ3 と等しい値で得られるので、インバ―タ回
路１のｎチャンネル型ＭＩＳ電界効果トランジスタＭ２
がオンし、このため、論理信号出力端子Ｂ１、従って、
論理信号出力端子ＢＯに、出力論理信号Ｓ２が、低電圧
ＶL で得られる。When the input logic signal S1 is supplied to the logic signal input terminal AO at the high voltage VH , the logic signal output terminal B2 of the gate circuit 2 is connected to the power supply terminal E3 from the power supply terminal E3. since equal to the power supply voltage V 2 obtained at terminal E2 is a voltage close thereto is applied, gate - DOO circuit 2 n
The channel-type MIS field-effect transistor M3 is in a cut-off state. Therefore, inverter - a logic signal input terminal A1 of the capacitor circuit 1, the voltage V x, so obtained with a value equal to the voltage V 3 obtained by the power supply terminal E3, inverter - the motor circuit 1 n-channel type MIS field effect Transistor M2
Is turned on, so that the logic signal output terminal B1, and therefore,
At the logic signal output terminal BO, the output logic signal S2 is obtained at the low voltage VL .
【００３５】従って、図１に示す本発明による論理信号
回路の場合も、図５で前述した従来の論理信号回路の場
合と同様に、論理信号入力端子ＡＯに、入力論理信号Ｓ
１が、高電圧ＶH で供給されるかまたは低電圧ＶL で供
給されるかに応じて、論理信号出力端子ＢＯに、出力論
理信号Ｓ２が、低電圧ＶL で得られるかまたは高電圧Ｖ
H で得られる、という機能を呈する。Therefore, in the case of the logic signal circuit according to the present invention shown in FIG. 1, the input logic signal S is applied to the logic signal input terminal AO similarly to the case of the conventional logic signal circuit described above with reference to FIG.
1, depending on whether supplied by the high voltage V H at the supplied or low voltage V L, a logic signal output terminal BO, output logic signal S2, or a high voltage obtained at a low voltage V L V
The function that can be obtained by H is exhibited.
【００３６】また、図１に示す本発明による論理信号回
路の場合も、図５で前述した従来の論理信号回路の場合
と同様に、インバ―タ回路１を、電源端子Ｅ１に供給さ
れる電源電圧Ｖ1 よりも低い、電源端子Ｅ２で得られる
電源電圧Ｖ2 で動作するようにさせているので、インバ
―タ回路１を構成しているｐチャンネル型ＭＩＳ電界効
果トランジスタＭ１及びｎチャンネル型ＭＩＳ電界効果
トランジスタＭ２が、微細に形成されて比較的低い耐圧
しか有しなくても、上述した機能を得ることができる。Also, in the case of the logic signal circuit according to the present invention shown in FIG. 1, the inverter circuit 1 is connected to the power supply terminal E1 similarly to the case of the conventional logic signal circuit described above with reference to FIG. lower than the voltage V 1, since is adapted to operate with a supply voltage V 2 obtained at the power supply terminal E2, inverter - p-channel type MIS field effect transistor M1 and the n-channel type MIS constitute a capacitor circuit 1 Even if the field-effect transistor M2 is finely formed and has only a relatively low withstand voltage, the above-described function can be obtained.
【００３７】なお、図２は、論理信号入力端子ＡＯに供
給される入力論理信号Ｓ１の電圧に対する、インバ―タ
回路１の論理信号入力端子Ａ１の電圧Ｖx の関係を示し
ている。[0037] Incidentally, FIG. 2, with respect to the voltage of the input logic signal S1 supplied to the logic signal input terminals AO, inverter - shows the relationship between the voltage V x of the logic signal input terminal A1 of the capacitor circuit 1.
【００３８】しかしながら、図１に示す本発明による論
理信号回路の場合、論理信号入力端子ＡＯに、入力論理
信号Ｓ１が高電圧ＶH で供給されるとき、インバ―タ回
路１の論理信号入力端子Ａ１に電源電圧Ｖ2 と等しいま
たはそれに近い電源電圧Ｖ3 が与えられるので、図５で
前述した従来の論理信号回路の場合に比し、雑音マ―ジ
ンが高い。However, in the case of the logic signal circuit according to the present invention shown in FIG. 1, when the input logic signal S1 is supplied to the logic signal input terminal AO at the high voltage VH , the logic signal input terminal of the inverter circuit 1 power supply voltage V 2 equal to or supply voltage V 3 close thereto so given to A1, compared with the case of conventional logic signal circuits previously described in FIG. 5, the noise Ma - high Jin.
【００３９】また、図１に示す本発明による論理信号回
路の場合、入力濾紙Ｓ１が、電源電圧Ｖ2 よりも高くて
も、インバ―タ回路１のｐチャンネル型ＭＩＳ電界効果
トランジスタＭ１のゲ―ト・ソ―ス間には、（Ｖ3 −Ｖ
2 ）の電圧しか与えられないので、ｐチャンネル型ＭＩ
Ｓ電界効果トランジスタＭ１がオフしている。このた
め、電源端子Ｅ１から、ｐチャンネル型ＭＩＳ電界効果
トランジスタＭ１及びｎチャンネル型ＭＩＳ電界効果ト
ランジスタＭ２を通じて、電流が、いわゆる貫通電流と
して流れることがなく、従って、図５で前述した従来の
論理信号回路の場合に比し格段的に少ない消費電力しか
伴わない。Further, in the case of the logic signal circuit according to the present invention shown in FIG. 1, the input filter paper S1, be higher than the power supply voltage V 2, inverters - capacitor circuit 1 of p-channel type MIS field effect transistor M1 of the gate - (V 3 −V
2 ) Since only the voltage of 2 ) is given, the p-channel type MI
The S field effect transistor M1 is off. Therefore, current does not flow as a so-called through current from the power supply terminal E1 through the p-channel MIS field-effect transistor M1 and the n-channel MIS field-effect transistor M2. Therefore, the conventional logic signal described above with reference to FIG. It consumes much less power than circuits.
【００４０】[0040]
【実施例２】次に、図３を伴って本発明の第２の実施例
を述べよう。Embodiment 2 Next, a second embodiment of the present invention will be described with reference to FIG.
【００４１】図３において、図１との対応部分には同一
符号を付し、詳細説明を省略する。In FIG. 3, portions corresponding to those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
【００４２】図３に示す本発明による論理信号回路は、
図１に示す本発明による論理信号回路において、インバ
―タ回路１の論理信号出力端子ＢＯに導出されているの
に代え、インバ―タ回路１の論理信号出力端子Ｂ１に接
続して論理信号入力端子Ａ３と、ゲ―ト回路２の論理信
号出力端子Ｂ２に接続している論理信号入力端子Ａ３′
と、論理信号出力端子ＢＯを導出している論理信号出力
端子Ｂ３と、電源端子Ｅ２に接続している電源接続端子
Ｈ３と、接地に接続している電源接続端子Ｈ３′とを有
する他のインバ―タ回路３を有し、そして、そのインバ
―タ回路３が、コレクタを電源接続端子Ｈ３に接続し、
エミッタを論理信号出力端子Ｂ３に接続し、ベ―スを論
理信号入力端子Ａ３に接続しているｎｐｎ型バイポ―ラ
トランジスタＱと、ドレインをｎｐｎ型バイポ―ラトラ
ンジスタＱのエミッタ及び論理信号出力端子Ｂ３に接続
し、ソ―スを電源接続端子Ｈ３′に接続し、ゲ―トを論
理信号入力端子Ａ３′に接続しているｎチャンネル型Ｍ
ＩＳ電界効果トランジスタＭ４とを有する。The logic signal circuit according to the present invention shown in FIG.
In the logic signal circuit according to the present invention shown in FIG. 1, instead of being led out to the logic signal output terminal BO of the inverter circuit 1, it is connected to the logic signal output terminal B1 of the inverter circuit 1 to input a logic signal. A logic signal input terminal A3 'connected to a terminal A3 and a logic signal output terminal B2 of the gate circuit 2.
And a logic signal output terminal B3 leading out a logic signal output terminal BO, a power connection terminal H3 connected to the power supply terminal E2, and a power connection terminal H3 'connected to the ground. An inverter circuit 3 having a collector connected to the power supply connection terminal H3;
An npn-type bipolar transistor Q having an emitter connected to the logic signal output terminal B3 and a base connected to the logic signal input terminal A3, and a drain connected to the emitter of the npn-type bipolar transistor Q and a logic signal output terminal. B3, the source is connected to the power supply connection terminal H3 ', and the gate is connected to the logic signal input terminal A3'.
IS field effect transistor M4.
【００４３】以上が、本発明による論理信号回路の第２
の実施例の構成である。The above is the second description of the logic signal circuit according to the present invention.
This is the configuration of the embodiment.
【００４４】このような構成を有する本発明による論理
信号回路によれば、詳細説明は省略するが、インバ―タ
回路３とともに、図１に示す本発明による論理信号回路
の場合と同様の作用効果が得られることは明らかであ
る。According to the logic signal circuit of the present invention having such a configuration, the detailed description is omitted, but the same operation and effect as in the case of the logic signal circuit of the present invention shown in FIG. Obviously,
【図１】本発明による論理信号回路の第１の実施例を示
す、接続図である。FIG. 1 is a connection diagram showing a first embodiment of a logic signal circuit according to the present invention.
【図２】図１に示す本発明による論理信号回路の動作の
説明に供する、入力論理信号の電圧に対する出力論理信
号の電圧の関係を示す図である。FIG. 2 is a diagram illustrating the relationship between the voltage of an input logic signal and the voltage of an output logic signal for explaining the operation of the logic signal circuit according to the present invention shown in FIG. 1;
【図３】本発明による論理信号回路の第２の実施例を示
す接続図である。FIG. 3 is a connection diagram showing a second embodiment of the logic signal circuit according to the present invention.
【図４】従来の論理信号回路を示す接続図である。FIG. 4 is a connection diagram showing a conventional logic signal circuit.
【図５】従来の他の論理信号回路を示す接続図である。FIG. 5 is a connection diagram showing another conventional logic signal circuit.
【図６】図５に示す従来の論理信号回路の動作の説明に
供する、入力論理信号の電圧に対する出力論理信号の電
圧の関係を示す図である。6 is a diagram illustrating the relationship between the voltage of an input logic signal and the voltage of an output logic signal for explaining the operation of the conventional logic signal circuit shown in FIG. 5;
１ インバ―タ回路 ２ ゲ―ト回路 ３ インバ―タ回路 ４ 電源電圧変換回路 ５ 分圧回路 ６ ダイオ―ド ７ 抵抗 ＡＯ、Ａ１、Ａ２、Ａ３ 論理信号入力端子 Ａ３′ 論理信号入力端子 ＢＯ、Ｂ１、Ｂ２、Ｂ３ 論理信号出力端子 Ｃ 制御端子 Ｅ１、Ｅ２、Ｅ３ 電源端子 Ｈ１、Ｈ３、 電源接続端子 Ｈ１′、Ｈ３′ 電源接続端子 Ｍ１ ｐチャンネル型ＭＩＳ電界効
果トランジスタ Ｍ２、Ｍ３、Ｍ４ ｎチャンネル型ＭＩＳ電界効
果トランジスタ Ｓ１ 入力論理信号 Ｓ２ 出力論理信号 Ｑ ｎｐｎ型バイポ―ラトランジ
スタDESCRIPTION OF SYMBOLS 1 Inverter circuit 2 Gate circuit 3 Inverter circuit 4 Power supply voltage conversion circuit 5 Divider circuit 6 Diode 7 Resistance AO, A1, A2, A3 Logic signal input terminal A3 'Logic signal input terminal BO, B1 , B2, B3 logic signal output terminal C control terminal E1, E2, E3 power supply terminals H1, H3, power supply connection terminals H1 ', H3' power supply connection terminal M1 p-channel MIS field-effect transistor M2, M3, M4 n-channel MIS Field effect transistor S1 Input logic signal S2 Output logic signal Q npn-type bipolar transistor
───────────────────────────────────────────────────── フロントページの続き (72)発明者 家田 信明 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/0948 ──────────────────────────────────────────────────続 き Continuation of front page (72) Inventor Nobuaki Ieda Nippon Telegraph and Telephone Corporation, 1-6, Uchisaiwaicho, Chiyoda-ku, Tokyo (58) Fields investigated (Int. Cl. 6 , DB name) H03K 19 / 0948
Claims (1)
圧が外部から供給される第１の電源端子と、 上記第１の電源電圧を受け、接地を基準として上記第１
の電源電圧よりも低い正極性の第２の電源電圧を第２の
電源端子に出力する電源電圧変換回路と、 第１の論理信号入力端子と、第１の論理信号出力端子
と、上記第２の電源端子に接続している第１の電源接続
端子と、接地に接続している第２の電源接続端子とを有
するインバ―タ回路と、 第２の論理信号入力端子と、上記インバ―タ回路の第１
の論理信号入力端子に接続している第２の論理信号出力
端子と、上記第２の電源端子に接続している制御端子と
を有するゲ―ト回路とを有し、 上記インバ―タ回路が、ソ―スを上記第１の電源接続端
子に接続し、ドレインを上記第１の論理信号出力端子に
接続し、ゲ―トを上記第１の論理信号入力端子に接続し
ているｐチャンネル型ＭＩＳ電界効果トランジスタと、
ドレインを上記ｐチャンネル型ＭＩＳ電界効果トランジ
スタのドレイン及び上記第１の論理信号出力端子に接続
し、ソ―スを上記第２の電源接続端子に接続し、ゲ―ト
を上記第１の論理信号入力端子に接続しているｎチャン
ネル型ＭＩＳ電界効果トランジスタとを有し、 上記ゲ―ト回路が、ソ―スを上記第２の論理信号入力端
子に接続し、ドレインを上記第２の論理信号出力端子に
接続し、ゲ―トを上記制御端子に接続しているｎチャン
ネル型ＭＩＳ電界効果トランジスタを有し、 上記ゲ―ト回路の第２の論理信号入力端子から、論理信
号入力端子が導出され、 上記インバ―タ回路の第１の論理信号出力端子から、論
理信号出力端子が導出されている論理信号回路におい
て、 上記第１の電源電圧を受け、接地を基準として上記第２
の電源電圧と等しいまたはそれに近い第３の電源電圧を
第３の電源端子に出力する分圧回路を有し、 上記第３の電源端子が、上記インバ―タ回路の第１の論
理信号入力端子に接続されていることを特徴とする論理
信号回路。A first power supply terminal to which a first power supply voltage having a positive polarity is externally supplied with reference to ground; receiving the first power supply voltage, and receiving the first power supply voltage with reference to ground;
A power supply voltage conversion circuit for outputting a second power supply voltage having a positive polarity lower than the power supply voltage to the second power supply terminal; a first logic signal input terminal; a first logic signal output terminal; An inverter circuit having a first power supply connection terminal connected to the power supply terminal of the inverter, a second power supply connection terminal connected to the ground, a second logic signal input terminal, and the inverter Circuit first
A gate circuit having a second logic signal output terminal connected to the second logic signal input terminal, and a control terminal connected to the second power supply terminal; , A source is connected to the first power supply connection terminal, a drain is connected to the first logic signal output terminal, and a gate is connected to the first logic signal input terminal. A MIS field effect transistor;
A drain is connected to the drain of the p-channel MIS field-effect transistor and the first logic signal output terminal, a source is connected to the second power supply connection terminal, and a gate is connected to the first logic signal. An n-channel MIS field-effect transistor connected to an input terminal, wherein the gate circuit connects a source to the second logic signal input terminal, and has a drain connected to the second logic signal An n-channel MIS field-effect transistor connected to an output terminal and having a gate connected to the control terminal, wherein a logic signal input terminal is derived from a second logic signal input terminal of the gate circuit A logic signal circuit having a logic signal output terminal derived from the first logic signal output terminal of the inverter circuit, the logic signal circuit receiving the first power supply voltage;
A voltage dividing circuit for outputting a third power supply voltage equal to or close to the power supply voltage to a third power supply terminal, wherein the third power supply terminal is a first logic signal input terminal of the inverter circuit. A logic signal circuit, which is connected to a logic signal circuit.
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