JP2894406B2 - Maximum likelihood sequence estimator - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】この発明は自動車電話をはじめと
するディジタルデータ伝送に用いる最尤系列推定装置に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a maximum likelihood sequence estimating apparatus used for digital data transmission such as automobile telephones.
【０００２】[0002]
【従来の技術】従来の技術を説明する前に、本発明に関
する技術的背景について説明する。2. Description of the Related Art Prior to describing the prior art, the technical background of the present invention will be described.
【０００３】ＦＩＲフィルタを説明する。ＦＩＲフィル
タは有限インパルス応答（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓ
ｅ Ｒｅｓｐｏｎｓｅ）フィルタの略で、インパルス応
答が有限時間で終了するフィルタである。図８にＦＩＲ
フィルタの説明図を示す。ＦＩＲフィルタは入力される
信号に順次遅延を与え、タップ係数を乗算した後、複数
の乗算結果を加算するものである。該遅延量は通常一定
値とする。[0003] An FIR filter will be described. The FIR filter has a finite impulse response (Finite Impulses).
e Response) A filter whose impulse response ends in a finite time. FIG. 8 shows the FIR
FIG. 4 shows an explanatory diagram of a filter. The FIR filter sequentially delays input signals, multiplies them by tap coefficients, and adds a plurality of multiplication results. The delay amount is usually a fixed value.
【０００４】次に、符号間干渉（ＩＳＩ）を有した伝送
路モデルについて説明する。まず、フェージングにより
引き起こされる符号間干渉の概念について説明する。図
９に簡単なフェージング伝送路のモデルを示した。本モ
デルにおいて受信波は送信された信号が直接受信される
先行波と、反射して受信される時間遅延を有した遅延波
の合成波であるとする。本モデルでは先行波と遅延波の
時間差は遅延回路により与えられ、先行波及び遅延波は
それぞれタップ係数（タップＣ0 ，Ｃ1 ，・・・，Ｃ
L ）を乗算され加算回路で合成される。更に該合成波は
雑音が加算されて受信信号となる。図１０にフェージン
グ波形の時間変化の一例を示す。符号間干渉成分は、こ
のフェージングのように他のシンボルに影響を与える成
分のことである。Next, a transmission path model having intersymbol interference (ISI) will be described. First, the concept of intersymbol interference caused by fading will be described. FIG. 9 shows a model of a simple fading transmission path. In this model, the received wave is assumed to be a composite wave of a preceding wave from which a transmitted signal is directly received and a delayed wave having a time delay which is reflected and received. In this model, the time difference between the leading wave and the delayed wave is given by a delay circuit, and the leading wave and the delayed wave have tap coefficients (tap C 0 , C 1 ,..., C
L ) and are synthesized by an adder circuit. Further, noise is added to the synthesized wave to become a received signal. FIG. 10 shows an example of a temporal change of the fading waveform. The intersymbol interference component is a component that affects other symbols, such as fading.
【０００５】伝送路に対して｛Ｉn ｝なる送信情報系列
を送信した場合、この送信情報系列は伝送路でＩＳＩと
加法的白色ガウス雑音（ＡＷＧＮ）ｗn を受けて、受信
側ではｒn なる受信信号となる。ここで、サフィックス
ｎは時刻を表現する。通常、ＩＳＩのない場合、このｒ
n は、When a transmission information sequence {I n } is transmitted to a transmission path, the transmission information sequence receives ISI and additive white Gaussian noise (AWGN) w n on the transmission path, and r n on the receiving side. The received signal becomes Here, the suffix n represents time. Usually, without ISI, this r
n is
【０００６】[0006]
【数１】 (Equation 1)
【０００７】と表現できる。この場合はＣ0 が既知で、
雑音が小さい時、ｒn からＩn を容易に推定できる。し
かし、ＩＳＩを受けた場合にはｒn の中に時刻ｎのみで
はなく、それより過去のＩn が受信され、Can be expressed as In this case, C 0 is known,
When the noise is small, it can be easily estimated I n from r n. However, when ISI is received, not only time n but also past I n is received in r n ,
【０００８】[0008]
【数２】 (Equation 2)
【０００９】と表現される。ＬはＩＳＩが影響を与える
時間長さ（伝送路メモリ長）を示す。図９に示した伝送
路モデルでは、時刻ｎから時刻（ｎ‐Ｌ）までの送信系
列が含まれることになる。また、ｃi ，ｎは伝送路の特
性をＦＩＲフィルタで表現した場合のタップ係数を示
す。ここで、ｒn からＩn を容易に推定できないため、
等化という概念が重要となる。Is expressed as L indicates the length of time (transmission line memory length) affected by ISI. In the transmission path model shown in FIG. 9, the transmission sequence from time n to time (nL) is included. Further, c i and n indicate tap coefficients when the characteristics of the transmission path are represented by an FIR filter. Here, since not readily estimate I n from r n,
The concept of equalization becomes important.
【００１０】次に、等化の一種である最尤系列推定につ
いて説明する。Ｇ．Ｄ．Ｆｏｒｎｅｙ，Ｊｒ著の“Ｍａ
ｘｉｍｕｍ−ｌｉｋｅｌｉｈｏｏｄｓｅｑｕｅｎｃｅ
ｅｓｔｉｍａｔｉｏｎ ｏｆ ｄｉｇｉｔａｌ ｓｅｑ
ｕｅｎｃｅ ｉｎ ｔｈｅ ｐｒｅｓｅｎｃｅ ｏｆ
ｉｎｔｅｒｓｙｍｂｏｌ ｉｎｔｅｒｆｅｒｅｎｃ
ｅ，”（ＩＥＥＥ Ｔｒａｎｓ．Ｉｎｆｏｒｍ．Ｔｈｅ
ｏｒｙ，ｖｏｌ．ＩＴ−１８，ｐｐ．３６３−３７８，
Ｍａｙ １９７２）に述べられた、ビタビアルゴリズム
を用いた最尤系列推定の説明を順次行う。まずステート
とトレリス図について説明する。ステートとは状態を示
すもので、詳細にはビタビアルゴリズムのトレリス格子
について説明する必要があるが、ここでは説明を簡単に
するため概念のみについて述べる。図９にフェージング
のモデルを示しているが、フェージング波形は、先行波
を決定する現時刻の送信系列のみではなく、遅延波を決
定する過去の送信系列によっても決定される。そのため
に、現在の送信系列を推定するためには過去の送信系列
も考慮する必要がある。この過去の送信系列の組み合わ
せがステートに相当し、遅延回路が１シンボル周期であ
ればステート“０”とステート“１”の２種類、遅延回
路が２シンボル周期であればステート“００”，ステー
ト“０１”，ステート“１０”とステート“１１”の４
種類が用意される。このように、ステートとは送信系列
の組合せで表現され、ビタビアルゴリズムのメモリ長を
Ｖとすると、時刻ｎ及び時刻ｎ−１のステートｘn 及び
ｘn-1 はそれぞれ、Next, the maximum likelihood sequence estimation which is a kind of equalization will be described. G. FIG. D. "Ma" by Forney, Jr.
ximum-likelihoodsequence
estimation of digital seq
uence in the presence of
intersymbol interferenc
e, "(IEEE Trans. Inform. The.
ory, vol. IT-18, pp. 363-378,
May 1972) of the maximum likelihood sequence estimation using the Viterbi algorithm will be sequentially described. First, the state and trellis diagram will be described. The state indicates the state, and it is necessary to describe the trellis lattice of the Viterbi algorithm in detail. However, here, only the concept will be described to simplify the description. FIG. 9 shows a fading model. The fading waveform is determined not only by the transmission sequence at the current time that determines the preceding wave but also by the past transmission sequence that determines the delayed wave. Therefore, in order to estimate the current transmission sequence, it is necessary to consider past transmission sequences. The combination of the past transmission sequences corresponds to a state. If the delay circuit has one symbol period, there are two types of state “0” and state “1”. If the delay circuit has two symbol periods, the state is “00”. 4 of “01”, state “10” and state “11”
Kinds are prepared. As described above, the state is represented by a combination of transmission sequences, and when the memory length of the Viterbi algorithm is V, the states x n and x n-1 at time n and time n-1 are respectively
【００１１】[0011]
【数３】 (Equation 3)
【００１２】[0012]
【数４】 (Equation 4)
【００１３】と表現できる。つまり、２つのステートの
うちＩn-1 からＩn-V+1 のＶ−１個の送信系列は同一値
となる。この性質を利用して図１１のトレリス図が作成
できる。このトレリス図は遅延回路が２シンボル周期
（Ｌ＝２）である場合を示しており、また、信号が０と
１の２値（Ｎ＝２）をとる場合を示している。したがっ
てステートの個数ＭはＭ＝ＮL ＝２2 ＝４となる。すな
わち、本例は、Ｉn を０，１とし、Ｖを２としたので、
ｘn は００，１０，０１，１１の４ステートでトレリス
が構成される。トレリス図における線分ｘn ／ｘn-1 は
ブランチと呼ばれる。このブランチは一意的にＩn から
Ｉn-V の送信系列を決定する。それゆえ、ＶをＬと設定
した場合、数２で示されたｒn を一意的に決定できる。It can be expressed as That is, among the two states, V-1 transmission sequences from In -1 to In -V + 1 have the same value. By utilizing this property, the trellis diagram of FIG. 11 can be created. This trellis diagram shows a case where the delay circuit has a two-symbol period (L = 2), and shows a case where the signal takes a binary value of 0 and 1 (N = 2). Therefore, the number M of states is M = N L = 2 2 = 4. That is, the present example, the I n is 0, 1, since the 2 V,
xn has four states of 00, 10, 01, and 11 to form a trellis. The line segment xn / xn-1 in the trellis diagram is called a branch. This branch uniquely determines the transmission sequence of I nV from I n. Therefore, when V is set to L, r n shown in Expression 2 can be uniquely determined.
【００１４】次にブランチメトリックについて説明す
る。ブランチメトリックとは、受信信号と各ステートで
再生された推定受信信号の誤差電力のことである。この
誤差電力は生起確率に関係している。ブランチｘn ／ｘ
n-1 により決定されるＩn からＩn-V の送信系列Ｉn-i
［ｘn ／ｘn-1 ］ （０≦ｉ≦Ｌ） から、ｒn のレプ
リカｈn ［ｘn ／ｘn-1 ］を以下のように作成できる。Next, the branch metric will be described. The branch metric is the error power between the received signal and the estimated received signal reproduced in each state. This error power is related to the occurrence probability. Branch x n / x
sent from I n of I nV determined by n-1 series I ni
From [x n / x n-1 ] (0 ≦ i ≦ L), a replica h n of r n [x n / x n -1] can be prepared as follows.
【００１５】[0015]
【数５】 (Equation 5)
【００１６】ここで、ｃi ，ｎの推定値はｇi ，ｎとし
た。実際の受信信号ｒn とブランチｘn ／ｘn-1 により
決定されるレプリカｈn ［ｘn ／ｘn-1 ］の差ｅn ［ｘ
n ／ｘn-1 ］は、一種の確からしさを表現し、このｅn
［ｘn ／ｘn-1 ］の２乗はブランチメトリックＥn ［ｘ
n ／ｘn-1 ］と呼ばれ以下のように表現できる。Here, the estimated value of c i , n is g i , n. Actual received signal r n and branch x n / x replicas is determined by the n-1 h n [x n / x n-1] the difference e n [x of
n / x n-1 ] expresses a certainty, and this e n
The square of [x n / x n-1 ] is the branch metric E n [x
n / x n-1 ] and can be expressed as follows.
【００１７】[0017]
【数６】 (Equation 6)
【００１８】つまり、ブランチｘn ／ｘn-1 により一意
的にブランチメトリックＥn ［ｘn／ｘn-1 ］が決定す
る。[0018] That is, uniquely branch metrics E n [x n / x n -1] is determined by the branch x n / x n-1.
【００１９】次にパスメトリックについて説明する。パ
スメトリックとは、生き残り系列上にあるステートに対
応するブランチメトリックをすべて合計したものであ
る。ブランチｘn ／ｘn-1 により一意的に決定されるブ
ランチメトリックＥn ［ｘn ／ｘn-1 ］を全てのブラン
チについて加算したものをパスメトリックと呼び、時刻
ｎのパスメトリックＦn ［ｘn ／ｘn-1 ］を以下のよう
に表現できる。Next, the path metric will be described. The path metric is the sum of all branch metrics corresponding to states on the surviving sequence. Those obtained by adding the branch x n / x n-1 branch metric is uniquely determined by E n [x n / x n -1] for all branches is called a path metric, path metric F n at time n [ xn / xn-1 ] can be expressed as follows.
【００２０】[0020]
【数７】 (Equation 7)
【００２１】つまり、パスメトリックＦ n ［ｘn ／ｘ
n-1 ］は、数７に示すような、逐次的な処理で算出可能
である。つまり現時刻がｎである場合、「現在の受信信
号に対する確からしさ」はブランチメトリックＥn ［ｘ
n ／ｘn-1 ］、「過去のステートに繋がる生き残り系列
に対して計算されて保存された確からしさ」はパスメト
リックＦn-1 ［ｘn-1 ／ｘn-2 ］、「現在のステートに
繋がる生き残り系列に対して計算される確からしさ」は
パスメトリックＦn ［ｘn ／ｘn-1 ］に対応する。That is, the path metric F n [X n / x
n-1 ] can be calculated by sequential processing as shown in Expression 7. That is, if the current time is n, the “probability of the current received signal” is the branch metric E n [x
n / xn-1 ], "the likelihood calculated and stored for the surviving sequence connected to the past state" is the path metric Fn-1 [ xn-1 / xn-2 ], "the current The likelihood calculated for the surviving sequence connected to the state "corresponds to the path metric Fn [ xn / xn-1 ].
【００２２】次にＡＣＳ処理について説明する。ＡＣＳ
とはＡｄｄ−Ｃｏｍｐａｒｅ−Ｓｅｌｅｃｔ（加算比較
選択）の略である。加算処理とは、上記数７に示したパ
スメトリックにブランチメトリックを加算する操作であ
る。比較処理とは、各ステートに対して送信信号点（ア
ルファベットサイズ）数個（送信信号が０，１の場合は
２個）のパスメトリックが作成されるため、複数個のメ
トリックを比較する操作である。選択処理とは、比較処
理の結果からパスメトリックの小さい方を選択し、選択
したパスメトリックに対応する系列を選択する操作であ
る。たとえば、図１１のトレリス格子には２つのブラン
チが入力されているが、まずこの２つのブランチに対し
て数７の加算処理を行う。次に、２つのパスメトリック
を比較して小さい方のブランチを選択する。これが比較
選択であり、選択されたブランチに繋がるパスが生き残
りパスと呼ばれ、選択されなかったパスは棄却される。
以上がビタビアルゴリズムを用いた最尤系列推定の説明
である。このように、Ｇ．Ｄ．Ｆｏｒｎｅｙにより提案
された最尤系列推定回路は、シンボルレートの受信信号
を入力して以下のように動作する。推定した伝送路特性
に基づいて、受信信号を入力し、生起する可能性のある
送信系列の組み合わせである各々の「ステート」に対す
る「確からしさ」と過去の「ステート」に繋がる「生き
残り系列」に対してすでに計算され記憶された「確から
しさ」から、現在の各々の「ステート」に対する最も生
起する可能性の高い系列を「生き残り系列」として記憶
するというＡＣＳ処理をすべてのステートに対して行う
ビタビアルゴリズムを用いて、全ての入力信号系列を入
力した後、最終的に残った唯一の「生き残り系列」（最
尤系列）を送信した信号系列として判定する。Next, the ACS processing will be described. ACS
Is an abbreviation of Add-Compare-Select (addition comparison selection). The addition process is an operation of adding a branch metric to the path metric shown in the above equation (7). The comparison processing is an operation of comparing a plurality of metrics because several path signal metrics (alphabet size) (two when the transmission signal is 0 or 1) are created for each state. is there. The selection process is an operation of selecting a smaller path metric from the result of the comparison process and selecting a sequence corresponding to the selected path metric. For example, although two branches are input to the trellis lattice of FIG. 11, first, the addition processing of Expression 7 is performed on these two branches. Next, the two path metrics are compared and the smaller branch is selected. This is the comparison selection, the path leading to the selected branch is called a surviving path, and the path not selected is rejected.
The above is the description of the maximum likelihood sequence estimation using the Viterbi algorithm. Thus, G. D. The maximum likelihood sequence estimation circuit proposed by Forney operates as follows by receiving a received signal at a symbol rate. Based on the estimated transmission path characteristics, the received signal is input, and the `` probability '' for each `` state '' which is a combination of transmission sequences that may occur and the `` surviving sequence '' connected to the past `` state '' On the other hand, the Viterbi which performs ACS processing for all states based on the “probability” already calculated and stored, as a “surviving sequence”, of a sequence most likely to occur for each current “state”. After inputting all input signal sequences using an algorithm, the only remaining "surviving sequence" (maximum likelihood sequence) is determined as the transmitted signal sequence.
【００２３】次に、伝送路特性の推定について説明す
る。伝送路特性の推定は、図９のような伝送路モデルの
タップ係数の推定に置き換えられる。通常はトレーニン
グ系列という既知の系列から伝送路特性を推定する。長
さがＫで十分にランダムなトレーニング系列が存在する
場合、タップ係数ｃi の推定値ｇi は、Next, estimation of transmission path characteristics will be described. The estimation of the channel characteristics is replaced by the estimation of the tap coefficients of the channel model as shown in FIG. Usually estimates channel characteristics from the known sequence of the tray Nin <br/> grayed sequence. If the length is present sufficiently random tray Nin grayed series in K, the estimated value g i of the tap coefficients c i,
【００２４】[0024]
【数８】 (Equation 8)
【００２５】として算出できる。ここで、＊は複素数共
役を示す。ただし、トレーニング系列が十分にランダム
でない場合はＷｉｅｎｅｒ−Ｈｏｐｆの方程式を解く必
要がある。また、タップ係数ｃi ，ｎが時間的に変動す
る際には、ＬＭＳ（Ｌｅａｓｔ Ｍｅａｎ Ｓｑｕａｒ
ｅ）アルゴリズムやＲＬＳ（Ｒｅｃｕｒｓｉｖｅ Ｌｅ
ａｓｔ Ｓｑｕａｒｅｓ）アルゴリズム等の適応アルゴ
リズムを用いる必要がある。Can be calculated as Here, * indicates a complex number conjugate. However, if the tray Nin grayed sequence is not sufficiently random it is necessary to solve the equation of Wiener-Hopf. Further, when the tap coefficients c i , n fluctuate with time, LMS (Least Mean Square) is used.
e) algorithm or RLS (Recursive Le)
It is necessary to use an adaptive algorithm such as an (Act Squares) algorithm.
【００２６】ＬＭＳアルゴリズムについて説明する。Ｗ
ｉｅｎｅｒ解の近似解を逐次的にもとめるアルゴリズム
の中にＬＭＳアルゴリズムがある。これは、受信信号と
そのレプリカの２乗誤差値が最小になるように、タップ
係数を調整するものであり、以下のように表現できる。The LMS algorithm will be described. W
An LMS algorithm is one of the algorithms that sequentially obtains an approximate solution of the iener solution. This adjusts the tap coefficient so that the square error value of the received signal and its replica is minimized, and can be expressed as follows.
【００２７】[0027]
【数９】 (Equation 9)
【００２８】[0028]
【数１０】 (Equation 10)
【００２９】ここで、特に、δはステップサイズ、Ｉn
は参照入力（ｒｅｆｅｒｅｎｃｅｉｎｐｕｔ）と呼ばれ
る。[0029] Here, in particular, [delta] is the step size, I n
Is referred to as a reference input.
【００３０】Ｆ．Ｒ．Ｍａｇｅｅ，Ｊｒ．ａｎｄ Ｊ．
Ｇ．Ｐｒｏａｋｉｓ，著の“Ａｄａｐｔｉｖｅ ｍａｘ
ｉｍｕｍ−ｌｉｋｅｌｉｈｏｏｄ ｓｅｑｕｅｎｃｅ
ｅｓｔｉｍａｔｉｏｎ ｆｏｒ ｄｉｇｉｔａｌ ｓｉ
ｇｎａｌｉｎｇ ｉｎ ｔｈｅ ｐｒｅｓｅｎｃｅ ｏ
ｆ ｉｎｔｅｒｓｙｍｂｏｌ ｉｎｔｅｒｆｅｒｅｎｃ
ｅ，”（ＩＥＥＥ Ｔｒａｎｓ．Ｉｎｆｏｒｍ．Ｔｈｅ
ｏｒｙ，ｖｏｌ．ＩＴ−１９，ｐｐ．１２０−１２４，
Ｊａｎ．１９７３）に示された、最尤系列推定を適応化
する手法について述べる。伝送路が時間的に変化する場
合、最尤系列推定に供給する伝送路特性の値も適応的に
修正する必要がある。この修正に、ＬＭＳアルゴリズム
をはじめとする適応アルゴリズムが用いられる。ここ
で、伝送路推定には送信系列の推定値が必要となるが、
これは最もパスメトリックが小さいステートに繋がる生
き残りパスを数シンボル（ｑシンボル）遡った値を使用
する。つまり、伝送路推定は以下のように行われる。F. R. See Magee, Jr. and J.J.
G. FIG. Proakis, "Adaptive max"
imum-likelihood sequence
estimation for digital si
gnaling in the presence o
f intersymbol interferenc
e, "(IEEE Trans. Inform. The.
ory, vol. IT-19, pp. 120-124,
Jan. 1973), a method for adapting the maximum likelihood sequence estimation will be described. When the transmission path changes with time, it is necessary to adaptively correct the value of the transmission path characteristic supplied to the maximum likelihood sequence estimation. An adaptive algorithm such as an LMS algorithm is used for this correction. Here, the transmission path estimation requires an estimated value of the transmission sequence,
This uses a value obtained by dating the surviving path leading to the state having the smallest path metric by several symbols (q symbols). That is, transmission channel estimation is performed as follows.
【００３１】[0031]
【数１１】 [Equation 11]
【００３２】[0032]
【数１２】 (Equation 12)
【００３３】Ｐ．Ｒ．Ｃｈｅｖｉｌｌａｔ ａｎｄ
Ｅ．Ｅｌｅｆｔｈｒｉｏｕ， 著の“Ｄｅｃｏｄｉｎｇ
ｏｆ ｔｒｅｌｌｉｓ−ｅｎｃｏｄｅｄ ｓｉｇｎａ
ｌｓｉｎ ｔｈｅ ｐｒｅｓｅｎｃｅ ｏｆ ｉｎｔｅ
ｒｓｙｍｂｏｌ ｉｎｔｅｒｆｅｒｅｎｃｅ ａｎｄ
ｎｏｉｓｅ，”（ＩＥＥＥ Ｔｒａｎｓ．Ｃｏｍｍｕ
ｎ．，ｖｏｌ．ＣＯＭ−３７，ｐｐ．６６９−６７６，
Ｊｕｌｙ １９８９）、Ｍ．Ｖ．Ｅｙｕｂｏｇｌｕ ａ
ｎｄ Ｓ．Ｕ．Ｈ．Ｑｕｒｅｓｈｉ，著の“Ｒｅｄｕｃ
ｅｄ−ｓｔａｔｅ ｓｅｑｕｅｎｃｅ ｅｓｔｉｍａｔ
ｉｏｎ ｆｏｒｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ ｏ
ｎ ｉｎｔｅｒｓｙｍｂｏｌ ｉｎｔｅｒｆｅｒｅｎｃ
ｅ ｃｈａｎｎｅｌｓ，”（ＩＥＥＥ Ｊｏｕｒｎａｌ
ｏｎＳｅｌｅｃｔｅｄ Ａｒｅａｓ ｉｎ Ｃｏｍｍ
ｕｎ．，ｖｏｌ．ＪＳＡＣ−７，ｐｐ．９８９−９９
５，Ａｕｇ．１９８９）等に述べられた、復号と等化を
同時にビタビアルゴリズムを用いて最尤系列推定する手
法について、順次説明する。簡単に、符号化の導入につ
いて説明する。伝送路に送信される信号Ｉn としては符
号化後の信号が送信される。いま、Ｙn を符号化前の情
報系列とし、Ｐ［・ ］をＫシンボルまで過去のデータ
を使用して符号を作成する関数とすると、以下の関係が
成立する。P. R. Chevillat and
E. FIG. "Decoding," by Elefthriou,
of trellis-encoded signa
lsin the presence of inte
rsymbol interference and
noise, "(IEEE Trans. Commu
n. , Vol. COM-37, pp. 669-676,
July 1989); V. Eyuboglu a
nd S.D. U. H. Qureshi, "Reduc"
ed-state sequence estimat
ion focused modulation o
n intersymbol interferenc
e channels, "(IEEE Journal
onSelected Areas in Comm
un. , Vol. JSAC-7, pp. 989-99
5, Aug. 1989) and the like, and a method of simultaneously estimating the maximum likelihood sequence using the Viterbi algorithm for decoding and equalization will be sequentially described. Briefly, introduction of coding will be described. The signal I n to be transmitted to the transmission path coded signal is transmitted. Now, assuming that Y n is an information sequence before encoding and P [•] is a function for creating a code using past data up to K symbols, the following relationship is established.
【００３４】[0034]
【数１３】 (Equation 13)
【００３５】ここで、このＫのことは拘束長と呼ばれ
る。ここで、関数Ｐ［ ・ ］を表現するＦＩＲフィル
タのモデルは後述する図１０の説明において述べる。こ
の符号化に対する復号もトレリス格子を導入することが
可能となり、ビタビアルゴリズムのステートｘn は、数
１４なる関係を有する。ここで、ＶはＫ−１と設定され
る。Here, this K is called a constraint length. Here, the model of the FIR filter expressing the function P [•] will be described in the description of FIG. 10 described later. The decoding for this coding can also introduce a trellis lattice, and the state x n of the Viterbi algorithm has the relationship of Expression 14. Here, V is set to K-1.
【００３６】[0036]
【数１４】 [Equation 14]
【００３７】符号化と等化の同時実現手法について説明
する。これは等化のみを行う場合のブランチメトリック
作成の前段に符号化が導入されたことになるので、符号
化前の情報系列Ｙn から送信系列Ｉn を作成することが
必要となる。伝送路メモリの長さＬが存在する場合、送
信系列はＬサンプル過去まで作成する必要がある。そこ
で、数１５なる関係が導入され、ＶをＫ−１＋Ｌとする
必要がある。こうして、符号化前の情報系列Ｙn から送
信系列Ｉn を作成しながら、ビタビアルゴリズムを使用
してデータ判定を行うものが、復号と等化を同時にビタ
ビアルゴリズムで処理する最尤系列推定である。A method for simultaneously realizing the encoding and the equalization will be described. Since this will be encoded is introduced to the immediately previous branch metric creation when performing equalization only, it is necessary to create a transmission sequence I n from the information to be encoded sequence Y n. If the length L of the transmission line memory exists, the transmission sequence needs to be created up to L samples before. Therefore, a relationship expressed by the following equation 15 is introduced, and V needs to be K-1 + L. Thus, while creating a transmission sequence I n from the information to be encoded sequence Y n, to perform data determined using the Viterbi algorithm is the maximum likelihood sequence estimation simultaneously processed in the Viterbi algorithm and equalization decoding .
【００３８】[0038]
【数１５】 (Equation 15)
【００３９】次に、従来の最尤系列推定装置の一例につ
いて述べる。図１２は例えば、従来の最尤系列推定装置
を示すブロック図であり、図中、１はブランンチメトリ
ック作成回路、２ａは第１のＡＣＳ回路、２ｍは第Ｍの
ＡＣＳ回路、３は伝送路推定回路、４は判定値作成回
路、５は受信信号入力端子、６は判定値出力端子、３０
１は選択回路である。Next, an example of a conventional maximum likelihood sequence estimation apparatus will be described. FIG. 12 is a block diagram showing, for example, a conventional maximum likelihood sequence estimation apparatus. In the figure, reference numeral 1 denotes a branch metric creation circuit, 2a denotes a first ACS circuit, 2m denotes an Mth ACS circuit, and 3 denotes a transmission path. Estimation circuit, 4 is a judgment value creation circuit, 5 is a reception signal input terminal, 6 is a judgment value output terminal, 30
1 is a selection circuit.
【００４０】図１３は上記ブランチメトリック作成回路
の動作を説明するためのブロック図であり、図におい
て、先に述べた構成要素に対応するものには同一の符号
を付し、その説明を省略する。図中、７はパタンテーブ
ル保持回路、８ａは第１のブランチメトリック計算回
路、８ｎは第Ｎのブランチメトリック計算回路、９ｉは
伝送路特性入力端子、１０ａは第１のブランチメトリッ
ク出力端子、１０ｎは第Ｎのブランチメトリック出力端
子である。ここで通常Ｎ≧Ｍである。FIG. 13 is a block diagram for explaining the operation of the branch metric generating circuit. In the figure, components corresponding to the above-described components are denoted by the same reference numerals, and description thereof will be omitted. . In the figure, 7 is a pattern table holding circuit, 8a is a first branch metric calculation circuit, 8n is an Nth branch metric calculation circuit, 9i is a transmission line characteristic input terminal, 10a is a first branch metric output terminal, and 10n is a first branch metric output terminal. The Nth branch metric output terminal. Here, normally N ≧ M.
【００４１】図１４は上記ブランチメトリック計算回路
の動作を説明するためのブロック図であり、図におい
て、先に述べた構成要素に対応するものには同一の符号
を付し、その説明を省略する。図中、９ｉは伝送路特性
入力端子、１０ｉはブランチメトリック出力端子、１１
はレプリカ作成回路、１２は演算回路、１３はパタン入
力端子である。FIG. 14 is a block diagram for explaining the operation of the branch metric calculation circuit. In the figure, components corresponding to the above-mentioned components are denoted by the same reference numerals, and description thereof will be omitted. . In the figure, 9i is a transmission line characteristic input terminal, 10i is a branch metric output terminal, 11
Is a replica creation circuit, 12 is an arithmetic circuit, and 13 is a pattern input terminal.
【００４２】図１５は上記レプリカ作成回路の動作を説
明するためのブロック図であり、図において、先に述べ
た構成要素に対応するものには同一の符号を付し、その
説明を省略する。図中、１５はシフトレジスタ、１６は
第０の可変タップ、１７は第１の可変タップ、１８は第
２の可変タップ、１９は加算回路、２０はデータ入力端
子、２１はレプリカ出力端子である。[0042] Figure 15 is a block diagram for explaining the operation of the replica generating circuit. In the figure, the same reference numerals are given to those corresponding to the configuration elements previously described, the description thereof is omitted . In the figure, 15 is a shift register, 16 is a 0th variable tap, 17 is a first variable tap, 18 is a second variable tap, 19 is an adder circuit, 20 is a data input terminal, and 21 is a replica output terminal. .
【００４３】図１６は上記ＡＣＳ回路の動作を説明する
ためのブロック図であり、図において、先に述べた構成
要素に対応するものには同一の符号を付し、その説明を
省略する。図中、２５ａは第１のメトリック加算回路、
２５ｂは第２のメトリック加算回路、２６はメトリック
・パス選択回路、２７ａは第１のブランチメトリック入
力端子、２７ｂは第２のブランチメトリック入力端子、
２８は生き残りパス出力端子、２９はパスメトリック出
力端子である。FIG. 16 is a block diagram for explaining the operation of the above-mentioned ACS circuit. In the figure, components corresponding to the above-mentioned components are denoted by the same reference numerals, and description thereof will be omitted. In the figure, 25a is a first metric addition circuit,
25b is a second metric addition circuit, 26 is a metric / path selection circuit, 27a is a first branch metric input terminal, 27b is a second branch metric input terminal,
28 is a surviving path output terminal and 29 is a path metric output terminal.
【００４４】図１７は上記伝送路推定回路の動作を説明
するためのブロック図であり、図において、先に述べた
構成要素に対応するものには同一の符号を付し、その説
明を省略する。図中、３０は誤差作成回路、３１はタッ
プ調整回路、３２は送信候補入力端子、３３は伝送路特
性出力端子である。FIG. 17 is a block diagram for explaining the operation of the above-described transmission path estimating circuit. In the figure, components corresponding to the above-mentioned components are denoted by the same reference numerals, and description thereof will be omitted. . In the figure, 30 is an error creation circuit, 31 is a tap adjustment circuit, 32 is a transmission candidate input terminal, and 33 is a transmission line characteristic output terminal.
【００４５】従来の最尤系列推定装置の動作について図
１２を用いて説明する。ブランチメトリック作成回路１
は、受信信号と伝送路推定回路３が推定した伝送路特性
を入力して、ＡＣＳ回路で使用する１からＭのＭ個のス
テートに対応する複数Ｎのブランチメトリックを出力す
る。第１のＡＣＳ回路２ａから第ＭのＡＣＳ回路２ｍの
Ｍ個のＡＣＳ回路は、ステート数個存在する現時刻及び
一時刻過去のパスメトリックと生き残りパスを共有して
おり、互いにアクセス可能であるとする。第１のＡＣＳ
回路２ａは、ステートに対応した複数のブランチメトリ
ック、一時刻過去のパスメトリックと生き残りパスを入
力し、前述したＡＣＳ処理を行い、一時刻過去のパスメ
トリックと生き残りパスを現時刻のパスメトリックと生
き残りパスに更新し、現時刻のパスメトリックと生き残
りパスを出力する。第ＭのＡＣＳ回路２ｍも第１のＡＣ
Ｓ回路２ａと同様の操作を、ステートについて行う。伝
送路推定回路３は、受信信号、各ステートのパスメトリ
ック及び生き残りパスを入力し、選択回路３０１により
単一の系列を選択した後、伝送路特性を推定し出力す
る。判定値作成回路４は、各ステートのパスメトリック
及び生き残りパスを入力し、選択した系列を判定値とし
て出力する。The operation of the conventional maximum likelihood sequence estimation apparatus will be described with reference to FIG. Branch metric creation circuit 1
Receives the received signal and the transmission path characteristics estimated by the transmission path estimation circuit 3 and outputs a plurality of N branch metrics corresponding to M states from 1 to M used in the ACS circuit. The M ACS circuits of the first ACS circuit 2a to the M-th ACS circuit 2m share a surviving path with the current time and one time past path metrics that exist in several states, and are mutually accessible. I do. First ACS
The circuit 2a inputs a plurality of branch metrics corresponding to the state, a past one-time past path metric and a surviving path, performs the above-described ACS processing, and converts the past one-time past path metric and surviving path into the present-time path metric and surviving path. Updates to the path and outputs the current time path metric and surviving path. The M-th ACS circuit 2m is also the first AC circuit.
The same operation as that of the S circuit 2a is performed on the state. The transmission path estimation circuit 3 receives the received signal, the path metric of each state and the surviving path, selects a single sequence by the selection circuit 301, and estimates and outputs the transmission path characteristics. The judgment value creation circuit 4 inputs the path metric and the surviving path of each state, and outputs the selected sequence as a judgment value.
【００４６】ブランチメトリック作成回路の動作につい
て図１３を用いて説明する。パタンテーブル作成回路７
は、各ステートに対応するＮ個のパタンを第１のブラン
チメトリック計算回路８ａから第Ｎのブランチメトリッ
ク計算回路８ｎのＮ個のブランチメトリック計算回路に
出力する。第１のブランチメトリック計算回路８ａはス
テート１に対応するパタン、受信信号と伝送路特性を入
力し、ブランチメトリックを計算して出力する。第Ｎの
ブランチメトリック計算回路８ｎは、異なる入力パタン
に対して同様の処理を行う。The operation of the branch metric generating circuit will be described with reference to FIG. Pattern table creation circuit 7
Outputs N patterns corresponding to each state from the first branch metric calculation circuit 8a to the N branch metric calculation circuits of the Nth branch metric calculation circuit 8n. The first branch metric calculation circuit 8a inputs the pattern corresponding to the state 1, the received signal and the transmission path characteristics, calculates the branch metric, and outputs the calculated branch metric. The N-th branch metric calculation circuit 8n performs similar processing on different input patterns.
【００４７】ブランチメトリック計算回路の動作につい
て図１４を用いて説明する。図において、レプリカ作成
回路１１は、パタンと伝送路特性を入力し、レプリカを
出力する。演算回路１２はレプリカと受信信号を入力
し、ブランチメトリックの計算結果を出力する。The operation of the branch metric calculation circuit will be described with reference to FIG. In the figure, a replica creation circuit 11 inputs a pattern and transmission line characteristics and outputs a replica. The operation circuit 12 receives the replica and the received signal, and outputs a calculation result of the branch metric.
【００４８】レプリカ作成回路の動作について図１５を
用いて説明する。ここで、レプリカ作成回路はＦＩＲフ
ィルタの構造をしている。シフトレジスタ１５は、パタ
ンを入力しこれに順次遅延を与えて出力する。第０の可
変タップ１６、第１の可変タップ１７、第２の可変タッ
プ１８はＦＩＲフィルタのタップ係数で、シフトレジス
タ１５出力とそれぞれ乗算した後、加算回路１９で加算
されて出力される。The operation of the replica creation circuit will be described with reference to FIG. Here, the replica creation circuit has the structure of an FIR filter. The shift register 15 receives a pattern, sequentially delays the pattern, and outputs the delayed pattern. The 0th variable tap 16, the first variable tap 17, and the second variable tap 18 are respectively multiplied by the tap coefficients of the FIR filter and the output of the shift register 15, and then added and output by the adder circuit 19.
【００４９】ＡＣＳ回路の動作について図１６を用いて
説明する。なお都合上、Ｍ個のＡＣＳ回路は一時刻過去
及び現時刻のパスメトリック及び生き残りパスは共有し
ており、互いにアクセス可能であるとする。第１のメト
リック加算回路２５ａは、対応するブランチメトリック
と一時刻過去のパスメトリックを入力し、現時刻のパス
メトリックを出力する。第２のメトリック加算回路２５
ｂも同様に対応する現時刻のパスメトリックを出力す
る。メトリック・パス選択回路２６は、２系統の現時刻
のパスメトリックを入力し、一方の系統を選択し、相当
する一時刻過去の生き残りパスを入力しこれを更新した
後、現時刻のパスメトリック及び生き残りパスを出力す
る。The operation of the ACS circuit will be described with reference to FIG. For convenience, it is assumed that the M ACS circuits share the path metric and the surviving path at one time past and the current time, and can access each other. The first metric adding circuit 25a inputs the corresponding branch metric and the path metric one time ago, and outputs the path metric at the current time. Second metric adding circuit 25
Similarly, b outputs the corresponding path metric at the current time. The metric / path selection circuit 26 inputs the path metrics of the two systems at the current time, selects one of the systems, inputs the corresponding surviving path one time in the past, updates it, and then updates the path metric and the current time. Output the surviving path.
【００５０】伝送路特性推定回路の動作について図１７
を参照して説明する。レプリカ作成回路１１は伝送路特
性と判定値の候補であるデータを入力し、レプリカを出
力する。誤差作成回路３０はレプリカと受信信号を入力
し、誤差信号を出力する。タップ調整回路３１は前述し
たＬＭＳアルゴリズムをはじめとする適応アルゴリズム
に従って伝送路特性であるタップ係数を調整し出力す
る。FIG. 17 shows the operation of the transmission path characteristic estimating circuit.
This will be described with reference to FIG. The replica creation circuit 11 inputs the transmission path characteristics and the data that is a candidate for the judgment value, and outputs a replica. The error creating circuit 30 receives the replica and the received signal, and outputs an error signal. The tap adjustment circuit 31 adjusts and outputs tap coefficients, which are transmission path characteristics, according to an adaptive algorithm such as the LMS algorithm described above.
【００５１】[0051]
【発明が解決しようとする課題】従来の最尤系列推定装
置における伝送路推定回路は、等化や復号及びその両方
を行う場合でも、通常複数のパスメトリックを入力し選
択回路により最尤の生き残りパスを選択する。次に、こ
の生き残りパスを数シンボル遡ったデータを用て伝送路
特性を推定する。この際に選択回路の選択動作により伝
送路推定遅延が発生する。従って、従来の等化や復号及
びその両方を行う最尤系列推定装置は、伝送路特性の変
動に対する追随特性が低いという問題点があった。ま
た、ステート数を増加させると、同時に伝送路特性のた
めのタップ数も増加するため、適応アルゴリズムの耐雑
音特性が劣化する。このため、タップ数の増加に従って
耐雑音特性や追随特性が劣化する等の問題点があった。The transmission path estimating circuit in the conventional maximum likelihood sequence estimating apparatus usually inputs a plurality of path metrics and performs maximum likelihood surviving by the selecting circuit even when performing equalization and decoding, or both. Select a path. Next, transmission path characteristics are estimated using data obtained by going back several symbols from the surviving path. At this time, a transmission path estimation delay occurs due to the selection operation of the selection circuit. Therefore, the conventional maximum likelihood sequence estimating apparatus that performs both equalization and decoding and both of them has a problem in that the following characteristic is low with respect to the fluctuation of the channel characteristics. Also, when the number of states is increased, the number of taps for transmission path characteristics is also increased at the same time, so that the noise resistance of the adaptive algorithm is degraded. For this reason, there has been a problem that the noise resistance characteristic and the follow-up characteristic deteriorate as the number of taps increases.
【００５２】この発明が上記のような問題点を解決する
ためになされたもので、伝送路特性の変動に対する追随
特性を改善するとともに、タップ数の増加につれて耐雑
音特性や追随特性が劣化することを緩和できる最尤系列
推定装置を提供することを目的とする。The present invention has been made in order to solve the above-mentioned problems, and it is intended to improve the follow-up characteristics with respect to fluctuations in transmission path characteristics and to deteriorate noise resistance characteristics and follow-up characteristics as the number of taps increases. It is an object of the present invention to provide a maximum likelihood sequence estimating device capable of alleviating the above.
【００５３】[0053]
【課題を解決するための手段】請求項１記載の発明に係
わる最尤系列推定装置は、たとえば、伝送路特性の推定
値に基づいて、現時刻の受信信号に対して生起する可能
性のある送信信号の組合せであるデータパタンを表現す
る各々のステートに対する確からしさ（ブランチメトリ
ック）と、一時刻過去のステートに繋がる生き残りパス
に対して既に計算され記憶された確からしさ（パスメト
リック）とから、現時刻のステートに対するパスメトリ
ックを計算し、現時刻の各々のステートに対する最も生
起する可能性の高い系列を生き残りパスとして記憶する
ビタビアルゴリズムを用いて、最終的に残った生き残り
パスを送信信号の推定値として出力する最尤系列推定装
置において、該受信信号とステート数個存在する該伝送
路特性とを入力し各ステートに対応するブランチメトリ
ック（データパタン確からしさ）を作成するブランチメ
トリック作成回路（データパタン確からしさ出力手段の
一例）と、各ステート毎に一時刻過去の生き残りパス
（生き残りパタン）とパスメトリック及びブランチメト
リックを入力し現時刻の生き残りパス（生き残りパタ
ン）とパスメトリック（生き残りパタン確からしさ）を
出力するステート数個存在するＡＣＳ回路（生き残りパ
タン確からしさ出力手段の一例）と、各ステート毎に受
信信号と生き残りパスを入力し伝送路特性の推定値を推
定し出力するステート数個存在する伝送路推定回路（伝
送路推定手段の一例）とを備えたことを特徴とするもの
であり、上記データパタン確からしさ出力手段は、生起
する可能性のあるデータパタンを入力して順次遅延を与
えるｎ（ｎ≧１）段のデータパタン遅延回路と、上記ｎ
段のデータパタン遅延回路の初段から順に入力される各
データパタンを入力して伝送路特性の加重を加え加重さ
れたデータパタン加重信号を出力するｍ（ｍ≧１，ｎ≧
ｍ）個のデータパタン加重回路と、上記データパタン加
重回路により加重されたデータパタン加重信号を加算し
てデータパタンに基づくレプリカを出力するデータパタ
ンに基づくレプリカ作成回路を有しているとともに、上
記データパタン確からしさ出力手段は、上記データパタ
ンに基づくレプリカを用いた場合のデータパタンの確か
らしさを出力するものであり、上記データパタン遅延回
路のうち少 なくとも最終段から（ｎ−ｍ＋１）段目まで
のデータパタン遅延回路は、上記データパタン加重回路
による加重を加えず上記データパタンに基づくレプリカ
作成回路による加算を行わないデータパタン遅延回路で
あることを特徴とする。 The maximum likelihood sequence estimating apparatus according to the first aspect of the present invention may occur for a received signal at the current time based on, for example, an estimated value of a channel characteristic. Represents a data pattern that is a combination of transmission signals
The path metric for the state at the current time is calculated from the likelihood for each state (branch metric) and the likelihood (path metric) already calculated and stored for the surviving path connected to the state one time earlier. In a maximum likelihood sequence estimating apparatus that outputs a finally remaining surviving path as an estimated value of a transmission signal using a Viterbi algorithm that stores a sequence most likely to occur for each state at the current time as a surviving path, , the branch metric forming circuit to create a branch metric corresponding to the channel characteristics entered and each state present several said received signals and state (data pattern probability) (an example of a data pattern likelihood output unit), one time past survivor path for each state (survival pattern) The path metric and enter the branch metric current time of the survivor path (the survival pattern
Emissions) and the path metric (ACS circuit that exist several states to be output to survive pattern certainty) (survivor path
Channel estimator Tan certainly an example of a likelihood output unit), there several states to be estimated outputs an estimate of the channel characteristics and inputs the received signal and the survivor path for each state (an example of channel estimation means) Wherein the data pattern certainty output means includes
Input data patterns that may cause
A data pattern delay circuit of n (n ≧ 1) stages
Input from the first stage of the data pattern delay circuit
Enter the data pattern and add the weight of the transmission line characteristics
M (m ≧ 1, n ≧
m) data pattern weighting circuits;
The data pattern weighted signal weighted by the
Data pattern that outputs a replica based on the data pattern
And a replica creation circuit based on
The data pattern certainty output means outputs the data pattern
Data pattern when using replicas based on
Output the data pattern delay time
Even without least one of the road from the last stage (n-m + 1) to stage
The data pattern delay circuit of
Replica based on the above data pattern without weighting
A data pattern delay circuit that does not perform addition by the creation circuit
There is a feature.
【００５４】上記伝送路推定手段は、上記生き残りパタ
ンに順次遅延を与えるｎ（ｎ≧１）段の生き残りパタン
遅延回路と、上記ｎ段の生き残りパタン遅延回路の初段
から順に入力される各生き残りパタンに対して伝送路特
性の加重を加え加重された生き残りパタン加重信号を出
力するｍ（ｍ≧１，ｎ≧ｍ）個の生き残りパタン加重回
路と、上記生き残りパタン加重回路により加重された生
き残りパタン加重信号を加算して生き残りパタンに基づ
くレプリカを出力する生き残りパタンに基づくレプリカ
作成回路を有しているとともに、上記伝送路推定手段
は、受信信号と上記生き残りパタンに基づくレプリカを
入力して上記生き残りパタン加重回路の加重を調整する
事により伝送路の特性を推定するものであり、上記生き
残りパタン遅延回路のうち少なくとも最終段から（ｎ−
ｍ＋１）段目までの生き残りパタン遅延回路は、上記生
き残りパタン加重回路による加重を加えず上記生き残り
パタンに基づくレプリカ作成回路による加算を行わない
生き残りパタン遅延回路であることを特徴とする。 [0054] The transmission path estimating means calculates the surviving pattern.
(N ≧ 1) survival patterns that sequentially delay
A delay circuit and a first stage of the n-stage survival pattern delay circuit
For each surviving pattern input in order from
Weighted survival pattern weighted signal
M (m ≧ 1, n ≧ m) surviving pattern weighted times
Road and the life weighted by the survival pattern weighting circuit.
The remaining pattern weighted signals are added and based on the surviving pattern.
Replica based on survival pattern that outputs replicas
A transmission circuit estimating means.
Creates a replica based on the received signal and the surviving pattern
Input and adjust the weight of the survival pattern weighting circuit
It estimates the characteristics of the transmission line by
At least (n-
m + 1) The surviving pattern delay circuit up to the stage
Surviving without adding weight by the remaining pattern weighting circuit
Do not perform addition by pattern-based replica creation circuit
It is a survivor pattern delay circuit.
【００５５】請求項３記載の発明に係わる最尤系列推定
装置は、伝送路を介して受信した受信信号を入力し、生
起する可能性のあるデータパタンを表現するステート各
々に対応して推定された伝送路特性の推定値に基づい
て、各々のデータパタンに対する確からしさを出力する
データパタン確からしさ出力手段と、 各々のステートに
対応して設けられ、上記データパタン確からしさ出力手
段により出力された各データパタンの確からしさをそれ
ぞれ入力し、各ステートに対して送信信号の候補として
生き残っている送信信号の生き残りパタンとその生き残
りパタンに対する確からしさを出力する生き残りパタン
確からしさ出力手段と、 各々のステートに対応して設け
られ、上記受信信号と生き残りパタンを入力し、各ステ
ート毎に伝送路の特性を推定して各ステートに対応した
伝送路特性の推定値を上記データパタン確からしさ出力
手段へ出力する伝送路推定手段とを備え、 上記伝送路推
定手段は、上記生き残りパタンに順次遅延を与えるｎ
（ｎ≧１）段の生き残りパタン遅延回路と、上記ｎ段の
生き残りパタン遅延回路の初段から順に入力される各生
き残りパタンに対して伝送路特性の加重を加え加重され
た生き残りパタン加重信号を出力するｍ（ｍ≧１，ｎ≧
ｍ）個の生き残りパタン加重回路と、上記生き残りパタ
ン加重回路により加重された生き残りパタン加重信号を
加算して生き残りパタンに基づくレプリカを出力する生
き残りパタンに基づくレプリカ作成回路を有していると
ともに、上記伝送路推定手段は、受信信号と上記生き残
りパタンに基づくレプリカを入力して上記生き残りパタ
ン加重回路の加重を調整する事により伝送路の特性を推
定するものであり、上記生き残りパタン遅延回路のうち
少なくとも最終段から（ｎ−ｍ＋１）段目までの生き残
りパタン遅延回路は、上記生き残りパタン加重回路によ
る加重を加えず上記生き残りパタンに基づくレプリカ作
成回路による加算を行わない生き残りパタン遅延回路で
あることを特徴とする。 A maximum likelihood sequence estimating apparatus according to a third aspect of the present invention inputs a received signal received via a transmission path, and
Each state that represents a data pattern that can occur
Based on the estimated values of the transmission path characteristics estimated for each
And output the certainty for each data pattern
Data pattern certainty output means and each state
Corresponding to the above data pattern
The certainty of each data pattern output by the stage
Input as a candidate for the transmission signal for each state.
Surviving transmitted signal survivor patterns and their survivors
Survival patterns that output certainty for
Probability output means, provided for each state
Input the received signal and survival pattern
Estimated transmission path characteristics for each state and supported each state
Outputs the estimated value of the transmission line characteristics with the above data pattern probability
And a transmission path estimating means for outputting to said means.
Determining means for sequentially delaying the survival pattern
(N ≧ 1) stages of surviving pattern delay circuits,
Each live input in order from the first stage of the survival pattern delay circuit
The remaining pattern is weighted by adding
Output a surviving pattern weighted signal (m ≧ 1, n ≧
m) surviving pattern weighting circuits and the surviving pattern
Surviving pattern weighted signal weighted by the
A raw that outputs a replica based on the survival pattern by adding
If you have a replica creation circuit based on the remaining pattern
In both cases, the transmission path estimating means compares the received signal with the surviving signal.
Enter a replica based on the surviving pattern
The characteristics of the transmission line are estimated by adjusting the weight of the weighting circuit.
Out of the surviving pattern delay circuit
Survival at least from the last stage to the (n-m + 1) th stage
The pattern delay circuit is based on the surviving pattern weighting circuit.
Replicas based on the above survival pattern without adding weight
Survival pattern delay circuit without addition
There is a feature.
【００５６】上記データパタン確からしさ出力手段は、
生起する可能性のあるデータパタンを入力して順次遅延
を与えるｎ（ｎ≧１）段のデータパタン遅延回路と、上
記ｎ段のデータパタン遅延回路の初段から順に入力され
る各データパタンを入力して伝送路特性の加重を加え加
重されたデータパタン加重信号を出力するｍ（ｍ≧１，
ｎ≧ｍ）個のデータパタン加重回路と、上記データパタ
ン加重回路により加重されたデータパタン加重信号を加
算してデータパタンに基づくレプリカを出力するデータ
パタンに基づくレプリカ作成回路を有しているととも
に、上記データパタン確からしさ出力手段は、上記デー
タパタンに基づくレプリカを用いた場合のデータパタン
の確からしさを出力するものであり、上記データパタン
遅延回路のうち少なくとも最終段から（ｎ−ｍ＋１）段
目までのデータパタン遅延回路は、上記データパタン加
重回路による加重を加えず上記データパタンに基づくレ
プリカ作成回路による加算を行わないデータパタン遅延
回路であることを特徴とする。 The data pattern likelihood output means includes:
Enter data patterns that may occur and delay sequentially
N (n ≧ 1) stages of data pattern delay circuits
Input from the first stage of the n-stage data pattern delay circuit.
Input each data pattern to add
Output a weighted data pattern weighted signal (m ≧ 1,
n ≧ m) data pattern weighting circuits, and the data pattern
Weighted by the data pattern weighting circuit.
To output a replica based on the calculated data pattern
It has a replica creation circuit based on patterns
In addition, the data pattern certainty output means outputs the data
Data pattern when using replica based on pattern
Of the data pattern.
At least (n-m + 1) stages from the last stage of the delay circuit
The data pattern delay circuit up to the
Based on the above data pattern without adding weight
Data pattern delay without addition by the plica generation circuit
It is a circuit.
【００５７】請求項５記載の発明に係わる最尤系列推定
装置は、伝送路を介して受信した受信信号を入力し、生
起する可能性のあるデータパタンを表現するステート各
々に対応して推定された伝送路特性の推定値に基づい
て、各々のデータパタンに対する確からしさを出力する
データパタン確からしさ出力手段と、 各々のステートに
対応して設けられ、上記データパタン確からしさ出力手
段により出力された各データパタンの確からしさをそれ
ぞれ入力し、各ステートに対して送信信号の候補として
生き残っている送信信号の生き残りパタンとその生き残
りパタンに対する確からしさを出力する生き残りパタン
確からしさ出力手段と、 各々のステートに対応して設け
られ、上記受信信号と生き残りパタンを入力し、各ステ
ート毎に伝送路の特性を推定して各ステートに対応した
伝送路特性の推定値を上記データパタン確からしさ出力
手段へ出力する伝送路推定手段とを備え、 上記伝送路推
定手段は、上記生き残りパタンに順次遅延を与えるｎ
（ｎ≧１）段の生き残りパタン遅延回路と、上記ｎ段の
生き残りパタン遅延回路の初段から順に入力される各生
き残りパタンに対して伝送路特性の加重を加え加重され
た生き残りパタン加重信号を出力するｍ（ｍ≧１，ｎ≧
ｍ）個の生き残りパタン加重回路と、上記生き残りパタ
ン加重回路により加重された生き残りパタン加重信号を
加算して生き残りパタンに基づくレプリカを出力する生
き残りパタンに基づくレプリカ作成回路を有していると
ともに、上記伝送路推定手段は、受信信号と上記生き残
りパタンに基づくレプリカを入力して上記生き残りパタ
ン加重回路の加重を調整する事により伝送路の特性を推
定するものであり、上記生き残りパタン遅延回路のうち
少なくとも最終段から（ｎ−ｍ＋１）段目までの生き残
りパタン遅延回路は、上記生き残りパタン加重回路によ
る加重を加えず上記生き残りパタンに基づくレプリカ作
成回路による加算を行わない生き残りパタン遅延回路で
あるとともに、 上記データパタン確からしさ出力手段
は、生起する可能性のあるデータパタンを入力して順次
遅延を与えるｎ（ｎ≧１）段のデータパタン遅延回路
と、上記ｎ 段のデータパタン遅延回路の初段から順に入
力される各データパタンを入力して伝送路特性の加重を
加え加重されたデータパタン加重信号を出力するｍ（ｍ
≧１，ｎ≧ｍ）個のデータパタン加重回路と、上記デー
タパタン加重回路により加重されたデータパタン加重信
号を加算してデータパタンに基づくレプリカを出力する
データパタンに基づくレプリカ作成回路を有していると
ともに、上記データパタン確からしさ出力手段は、上記
データパタンに基づくレプリカを用いた場合のデータパ
タンの確からしさを出力するものであり、上記データパ
タン遅延回路のうち少なくとも最終段から（ｎ−ｍ＋
１）段目までのデータパタン遅延回路は、上記データパ
タン加重回路による加重を加えず上記データパタンに基
づくレプリカ作成回路による加算を行わないデータパタ
ン遅延回路であることを特徴とする。 A maximum likelihood sequence estimating apparatus according to a fifth aspect of the present invention inputs a received signal received via a transmission path, and
Each state that represents a data pattern that can occur
Based on the estimated values of the transmission path characteristics estimated for each
And output the certainty for each data pattern
Data pattern certainty output means and each state
Corresponding to the above data pattern
The certainty of each data pattern output by the stage
Input as a candidate for the transmission signal for each state.
Surviving transmitted signal survivor patterns and their survivors
Survival patterns that output certainty for
Probability output means, provided for each state
Input the received signal and survival pattern
Estimated transmission path characteristics for each state and supported each state
Outputs the estimated value of the transmission line characteristics with the above data pattern probability
And a transmission path estimating means for outputting to said means.
Determining means for sequentially delaying the survival pattern
(N ≧ 1) stages of surviving pattern delay circuits,
Each live input in order from the first stage of the survival pattern delay circuit
The remaining pattern is weighted by adding
Output a surviving pattern weighted signal (m ≧ 1, n ≧
m) surviving pattern weighting circuits and the surviving pattern
Surviving pattern weighted signal weighted by the
A raw that outputs a replica based on the survival pattern by adding
If you have a replica creation circuit based on the remaining pattern
In both cases, the transmission path estimating means compares the received signal with the surviving signal.
Enter a replica based on the surviving pattern
The characteristics of the transmission line are estimated by adjusting the weight of the weighting circuit.
Out of the surviving pattern delay circuit
Survival at least from the last stage to the (n-m + 1) th stage
The pattern delay circuit is based on the surviving pattern weighting circuit.
Replicas based on the above survival pattern without adding weight
Survival pattern delay circuit without addition
There is also a means for outputting data pattern certainty
Input data patterns that may occur
Data pattern delay circuit of n (n ≧ 1) stages for providing delay
From the first stage of the n- stage data pattern delay circuit.
Input each data pattern to be input and
M (m) that outputs the added and weighted data pattern weighted signal
≧ 1, n ≧ m) data pattern weighting circuits, and
Data pattern weighted signal weighted by the pattern weighting circuit
And output a replica based on the data pattern
If you have a replica creation circuit based on data patterns
In both cases, the data pattern likelihood output means is
Data pattern when using replica based on data pattern
It outputs the certainty of the button,
(N−m +
1) The data pattern delay circuit up to the stage
Based on the above data pattern without adding weight
Data pattern without addition by the replica creation circuit
A delay circuit.
【００５８】請求項６記載の発明に係わる最尤系列推定
装置は、たとえば、ブランチメトリック作成回路（デー
タパタン確からしさ出力手段の一例）がブランチメトリ
ック（データパタン確からしさ）を作成する際の入力パ
タン及び伝送路推定回路への入力系列に対して、符号変
換を施すようにしたことを特徴とする。 The maximum likelihood sequence estimating apparatus according to the invention of claim 6 includes, for example, a branch metric generating circuit (data
An example of tapa pattern certainty output means) is branch measurement
Input pattern when creating data (data pattern certainty)
Button and the input sequence to the channel estimation circuit
It is characterized in that replacement is performed.
【００５９】請求項７記載の発明に係わる最尤系列推定
装置は、周波数偏差に対する補正を各ステート毎に行う
ようにしたことを特徴とする。 The maximum likelihood sequence estimating apparatus according to the present invention corrects the frequency deviation for each state.
It is characterized by doing so.
【００６０】請求項８記載の発明に係わる最尤系列推定
装置は、位相偏差に対する補正を各ステート毎に行うよ
うにしたことを特徴とする。 In the maximum likelihood sequence estimating apparatus according to the present invention, the phase deviation is corrected for each state.
It is characterized by the following.
【００６１】[0061]
【作用】請求項１〜５記載の発明において、ブランチメ
トリック作成回路（データパタン確からしさ出力手段の
一例）は、ステート数個存在する伝送路特性と受信信号
を入力し各ステートに対応するブランチメトリック（デ
ータパタン確からしさ）を作成する。ＡＣＳ回路（生き
残りパタン確からしさ出力手段の一例）は各ステート毎
に一時刻過去の生き残りパス（生き残っているパタン）
とパスメトリック（生き残りパタン確からしさ）及びブ
ランチメトリック（データパタン確からしさ）を入力
し、現時刻の生き残りパス（現在の生き残りパタン）と
そのパスメトリック（生き残りパタン確からしさ）を出
力する。伝送路推定回路は各ステート毎に受信信号と現
時刻の生き残りパス（現在の生き残りパタン）を入力
し、伝送路特性を推定し出力する。このようにステート
毎に異なった複数の伝送路特性を用意することにより、
従来の選択回路による動作遅延がなくなり伝送路特性の
変動に対する追随特性が高まる。また、タップ数（加重
回路数）の増加につれて耐雑音特性や追随特性が劣化す
るという性質が緩和され、更に演算量が削減できる。 According to the first to fifth aspects of the present invention, the branch metric generating circuit (an example of data pattern certainty output means) receives a transmission path characteristic having several states and a received signal, and receives a branch metric corresponding to each state. ( De
Data pattern certainty). ACS circuit ( live
An example of the remaining pattern likelihood output means) is a surviving path (a surviving pattern ) past one time in each state.
And a path metric ( survival pattern certainty) and a branch metric ( data pattern certainty) are input, and the surviving path at the current time (current surviving pattern ) and its path metric ( survival pattern certainty) are output. The transmission path estimating circuit inputs the received signal and the surviving path at the current time (current surviving pattern ) for each state, and estimates and outputs the transmission path characteristics. By preparing a plurality of different transmission path characteristics for each state in this way,
The operation delay due to the conventional selection circuit is eliminated, and the follow-up characteristic to the fluctuation of the transmission line characteristic is enhanced. The number of taps (weighted
Noise resistance and tracking characteristics deteriorate as the number of circuits increases)
Is reduced, and the amount of calculation can be further reduced.
【００６２】[0062]
【００６３】[0063]
【００６４】[0064]
【００６５】[0065]
【００６６】請求項６記載の発明においては、復号も同
時に行うことが可能となる。 In the sixth aspect of the present invention, decoding is the same.
Sometimes it can be done.
【００６７】請求項７記載の発明においては、周波数偏
差補正を行うため、周波数偏差を削減することが可能と
なる。 According to the seventh aspect of the present invention, the frequency deviation
It is possible to reduce frequency deviation by performing difference correction.
Become.
【００６８】請求項８記載の発明においては、位相偏差
補正を行うため、位相偏差を削減することが可能とな
る。 In the invention according to claim 8, the phase deviation
Correction makes it possible to reduce phase deviation.
You.
【００６９】[0069]
【実施例】実施例１．図１はこの発明の一実施例に係わ
る最尤系列推定装置の構成を示すブロック図である。図
１において、 先に述べた構成要素に対応するものには
同一の符号を付し、その説明を省略する。図１におい
て、１はステート数個の伝送路特性と受信信号を入力し
各ステートに対応するブランチメトリックを作成するブ
ランチメトリック作成回路、３ａ〜３ｍは各ステート毎
に受信信号と第１〜第ＭのＡＣＳ回路２ａ〜２ｍからの
各現時刻の生き残りパスを入力し伝送路特性を推定し出
力するステート数個存在する第１〜第Ｍの伝送路推定回
路である。[Embodiment 1] FIG. 1 is a block diagram showing a configuration of a maximum likelihood sequence estimation apparatus according to one embodiment of the present invention. In FIG. 1, components corresponding to the components described above are denoted by the same reference numerals, and description thereof will be omitted. In FIG. 1, reference numeral 1 denotes a branch metric generating circuit for inputting transmission path characteristics of several states and a received signal to generate a branch metric corresponding to each state, and 3a to 3m denote a received signal and a first to M-th for each state. Are the first to Mth transmission path estimating circuits having several states for inputting the surviving path at each current time from the ACS circuits 2a to 2m and estimating and outputting the transmission path characteristics.
【００７０】図２はこの発明の一実施例に係わる上記ブ
ランチメトリック作成回路ａを示すブロック図である。
図２において、先に述べた構成要素に対応するものには
同一の符号を付し、その説明を省略する。図２におい
て、９ａは第１の伝送路特性入力端子、９ｍは第Ｍの伝
送路特性入力端子である。FIG. 2 is a block diagram showing the branch metric generating circuit a according to one embodiment of the present invention.
In FIG. 2, components corresponding to the components described above are denoted by the same reference numerals, and description thereof will be omitted. In FIG. 2, 9a is a first transmission line characteristic input terminal, and 9m is an Mth transmission line characteristic input terminal.
【００７１】次に動作について図１及び図２を用いて説
明する。なお、従来例と同一、または相当部分について
は重複説明を省略する。この実施例において、従来例と
相違する部分は、ブランチメトリック作成回路１が第１
の伝送路推定回路３ａから第Ｍの伝送路推定回路３ｍの
Ｍ個の伝送路特性を入力してブランチメトリックを作成
すること、第１の伝送路推定回路３ａが第１のＡＣＳ回
路２ａの出力する現時刻の生き残りパスを入力して伝送
路特性を推定し出力すること、同様に第Ｍの伝送路推定
回路３ｍが第ＭのＡＣＳ回路２ｍの出力する現時刻の生
き残りパスを入力して伝送路特性を推定し出力すること
である。また、ブランチメトリック作成回路１につい
て、図１３との相違は共通の伝送路特性を使用していた
のが、別々の伝送路特性を使用するようになった所であ
る。Next, the operation will be described with reference to FIGS. The same or corresponding parts as in the conventional example will not be described repeatedly. In this embodiment, the difference from the conventional example is that the branch metric creation circuit 1
Inputting the M channel characteristics of the M-th channel estimating circuit 3m from the channel estimating circuit 3a to create a branch metric; and the first channel estimating circuit 3a outputs the output of the first ACS circuit 2a. Inputting the surviving path at the current time, and estimating and outputting the transmission path characteristics. Similarly, the M-th transmission path estimating circuit 3m inputs and transmits the surviving path at the current time output from the M-th ACS circuit 2m. Estimating and outputting road characteristics. 13 differs from FIG. 13 in that a common transmission path characteristic is used, but different transmission path characteristics are used.
【００７２】従来の伝送路推定回路は複数のＡＣＳ回路
から出力された複数のパスメトリックと生き残りパスを
入力し、選択回路によりその中から最も可能性の高いパ
スメトリックと生き残りパスを選択していたが、この実
施例によれば、伝送路推定回路をステートの個数分用意
し（即ちＡＣＳ回路の数分だけ用意し）、各ＡＣＳ回路
から出力されるパスメトリックと生き残りパスをそれぞ
れ入力する伝送路推定回路を設けることにより、伝送路
推定の動作が即時に行えることになる。また、伝送路推
定回路を複数設けた事により、各々の伝送路推定回路か
ら、伝送路特性が推定される事になる。これらの複数の
伝送路特性はブランチメトリック作成回路に入力される
ことになる。ブランチメトリック作成回路は、図２に示
すようにブランチメトリック計算回路にこれらの複数の
伝送路特性を入力する。このブランチメトリック計算回
路は第１から第Ｍの伝送路特性の中からそれぞれのブラ
ンチメトリックを計算するために必要な伝送路特性を選
択して使用することになる。ブランチメトリック計算回
路が使用する伝送路特性はアルゴリズムによって予め特
定されるものであり、この選択に関しては実質的に遅延
時間が発生することはない。以上のように、この実施例
は、伝送路特性に基づいて、現在の受信信号に対して生
起する可能性のある送信系列の組み合わせである各々の
ステートに対する確からしさと、過去のステートに繋が
る生き残り系列に対して既に計算され記憶された確から
しさとから、現在の各々のステートに対する最も生起す
る可能性の高い系列を生き残り系列として記憶するビタ
ビ・アルゴリズムを用いて、すべての受信信号を入力し
た後、最終的に残った唯一の生き残り系列である最尤系
列を送信信号の推定値として判定し出力する最尤系列推
定装置において、上記伝送路特性と上記受信信号を入力
し各ステートに対応するブランチメトリックを作成する
ブランチメトリック作成回路と、各ステート毎に一時刻
過去の生き残り系列とパスメトリック及びブランチメト
リックを入力し現在の生き残り系列とパスメトリックを
出力するステート数個存在するＡＣＳ回路と、各ステー
ト毎に受信信号と上記現在の生き残り系列を入力し伝送
路特性を推定し出力するステート数個存在する伝送路推
定回路とを備えたことを特徴とする。The conventional transmission path estimating circuit inputs a plurality of path metrics and surviving paths output from a plurality of ACS circuits, and selects the most likely path metric and surviving path from among them by a selecting circuit. However, according to this embodiment, the transmission path estimating circuits are prepared for the number of states (that is, for the number of the ACS circuits), and the path metric output from each ACS circuit and the transmission path for inputting the surviving path are input. By providing the estimation circuit, the operation of transmission path estimation can be performed immediately. Also, by providing a plurality of transmission path estimation circuits, transmission path characteristics are estimated from each transmission path estimation circuit. These plurality of transmission path characteristics are input to the branch metric generation circuit. The branch metric generating circuit inputs the plurality of transmission path characteristics to the branch metric calculating circuit as shown in FIG. This branch metric calculation circuit selects and uses transmission line characteristics necessary for calculating each branch metric from the first to Mth transmission line characteristics. The channel characteristics used by the branch metric calculation circuit are specified in advance by an algorithm, and there is substantially no delay time for this selection. As described above, according to this embodiment, based on the transmission path characteristics, the certainty for each state, which is a combination of transmission sequences that may occur with respect to the current received signal, and the survivability connected to the past state After inputting all received signals using a Viterbi algorithm that stores the most likely sequence for each current state as the surviving sequence from the probabilities already calculated and stored for the sequence A maximum likelihood sequence estimating apparatus for determining and outputting a maximum likelihood sequence that is the only surviving sequence that finally remains as an estimated value of a transmission signal, wherein the transmission path characteristics and the reception signal are input and a branch corresponding to each state is input. A branch metric generating circuit for generating a metric; a surviving series, a path metric and a An ACS circuit that has several states for inputting a chimetric and outputting a current surviving sequence and a path metric, and several states for inputting a received signal and the current surviving sequence for each state and estimating and outputting transmission path characteristics. And an existing transmission path estimation circuit.
【００７３】次に、この実施例の特徴は、第１の伝送路
推定回路３ａから第Ｍの伝送路推定回路３ｍについて、
一時刻過去の伝送路特性を共有して、互いにアクセス可
能であるようにした所にあり、一時刻過去の伝送路特性
を用いて現時刻の伝送路特性を推定するようにしたた
め、演算量の削減が可能であることである。例えば第１
の伝送路推定回路において、一時刻過去の伝送路特性を
利用して現時刻の伝送路特性を推定する場合、一時刻過
去の伝送路特性が第１の伝送路推定回路によって推定さ
れた伝送路特性である場合には、自分自身が推定した伝
送路特性であるため、第１の伝送路推定回路がこの一時
刻過去の伝送路特性を用いて現時刻の伝送路特性を推定
する事が可能である。しかし、第１の伝送路推定回路が
第２の伝送路推定回路で推定された一時刻過去の伝送路
特性を利用したい場合には、第２の伝送路推定回路で推
定された一時刻過去の伝送路特性を第１の伝送路推定回
路に入力する必要が有る。従って、これら第１と第２の
伝送路推定回路は、一時刻過去に推定された伝送路特性
を他の伝送路推定回路が利用できるような入力手段をそ
れぞれ有することにしたものである。以上のように、こ
の実施例は、上記伝送路推定回路について、更にステー
ト数個存在する一時刻過去の伝送路特性の入力を追加し
たことを特徴とする。Next, the feature of this embodiment is that the first transmission path estimating circuit 3a to the M-th transmission path estimating circuit 3m
The transmission path characteristics at one time past are shared so that they can be accessed from each other, and the transmission path characteristics at the current time are estimated using the transmission path characteristics at one time past. Reduction is possible. For example, the first
In the transmission path estimation circuit of (1), when the transmission path characteristics at the current time are estimated using the transmission path characteristics at one time past, the transmission path characteristics at one time past are estimated by the first transmission path estimation circuit. In the case of the characteristic, since the transmission line characteristic is estimated by itself, the first transmission line estimation circuit can estimate the transmission line characteristic at the current time by using the transmission line characteristic one time past. It is. However, when the first transmission path estimating circuit wants to use the transmission path characteristics one time past estimated by the second transmission path estimating circuit, the one time past estimated by the second transmission path estimating circuit is used. It is necessary to input the channel characteristics to the first channel estimation circuit. Therefore, the first and second transmission path estimating circuits have input means for allowing the other transmission path estimating circuits to use the transmission path characteristics estimated one time in the past. As described above, this embodiment is characterized in that an input of the transmission path characteristics in the past one time at which several states exist is added to the transmission path estimation circuit.
【００７４】上記実施例によれば、等化または復号及び
その両方を行う最尤系列推定器において、ステート毎に
伝送路推定回路を設け、ステート毎に異なった複数の伝
送路特性を用意することにより、従来のような伝送路特
性推定のための時間遅延が不要となり、その結果追随特
性の改善が期待できる。According to the above embodiment, in the maximum likelihood sequence estimator that performs equalization and / or decoding, a transmission path estimation circuit is provided for each state, and a plurality of different transmission path characteristics are prepared for each state. This eliminates the need for a conventional time delay for estimating transmission path characteristics, and as a result, improvement in tracking characteristics can be expected.
【００７５】また、上記実施例によれば、伝送路推定回
路に対して、更にステート数個存在する一時刻過去の伝
送路特性の入力を追加するので演算量が削減できる。Further, according to the above-described embodiment, the input of the transmission path characteristics in the past one time at which several states exist is added to the transmission path estimating circuit, so that the calculation amount can be reduced.
【００７６】実施例２．図３はこの発明の一実施例に係
わるレプリカ作成回路を示すブロック図である。図にお
いて、先に述べた構成要素に対応するものには同一の符
号を付し、その説明を省略する。図において、１８は第
２の固定タップである。ここで、図１５との相違は第２
のタップを固定タップとした所である。Embodiment 2 FIG. FIG. 3 is a block diagram showing a replica creation circuit according to one embodiment of the present invention. In the figure, components corresponding to the components described above are denoted by the same reference numerals, and description thereof is omitted. In the figure, reference numeral 18 denotes a second fixed tap. Here, the difference from FIG.
Is a fixed tap.
【００７７】動作について図３を用いて説明する。な
お、従来例と同一、または相当部分については重複説明
を省略する。この実施例において、従来例と相違する部
分は、ブランチメトリック計算回路と伝送路推定回路中
のレプリカ作成回路において、第２の可変タップ１８が
第２の固定タップ１８になったことである。特に、第２
の固定タップ１８の係数を零とした場合は、第２のタッ
プを除去したことに相当する。つまり、調整するタップ
数を削減でき、雑音による伝送路特性推定誤差の削減及
び演算量の削減が期待できる。図３に示したレプリカ作
成回路は、ブランチメトリック計算回路と伝送路推定回
路の中に用いられるものである。ブランチメトリック計
算回路及び伝送路推定回路共に複数個存在しているた
め、第２のタップを固定する場合、通常はすべての伝送
路指定回路の第２の固定タップの値は同一の値とする
が、特殊な場合は、例えば第１の伝送路推定回路におい
ては第２の固定タップ１８の係数を０とし第２の伝送路
推定回路においては第２の固定タップ１８の係数を１と
することが考えられる。同様に第１と第２のブランチメ
トリック計算回路においても、第２の固定タップ１８の
係数を一方を０とし、他方を１とするような場合が考え
られる。なお、ブランチメトリック計算回路あるいは、
伝送路推定回路が複数存在する中でこれら複数の回路全
てについて第２の固定タップ１８の係数を０とすること
は第２の固定タップを除去したことに相当する。即ち長
さ２の（Ｌ＝２）のシフトレジスタが存在しており、第
２の固定タップが存在している場合でもこれら全ての係
数が０である場合にはシフトレジスタの長さが１（Ｌ＝
１）の場合に相当する。The operation will be described with reference to FIG. Incidentally, omitted prior art the same or corresponding parts For a repeated explanation. This embodiment differs from the conventional example in that the second variable tap 18 is replaced by the second fixed tap 18 in the replica metric circuit in the branch metric calculation circuit and the transmission path estimation circuit. In particular, the second
The case where the coefficient of the fixed tap 18 is zero is equivalent to removing the second tap. In other words, it is possible to reduce the number of taps to be adjusted, and it can be expected to reduce a transmission path characteristic estimation error and a calculation amount due to noise. The replica creation circuit shown in FIG. 3 is used in the branch metric calculation circuit and the transmission path estimation circuit. Since there are a plurality of branch metric calculation circuits and a plurality of transmission path estimation circuits, when the second tap is fixed, all transmissions are usually performed.
The value of the second fixed tap of the path designating circuit is the same value
However, in a special case, for example, the coefficient of the second fixed tap 18 is set to 0 in the first transmission path estimation circuit, and the coefficient of the second fixed tap 18 is set to 1 in the second transmission path estimation circuit. Can be considered. Similarly, in the first and second branch metric calculation circuits, there may be a case where one of the coefficients of the second fixed tap 18 is set to 0 and the other is set to 1. The branch metric calculation circuit or
Setting the coefficient of the second fixed tap 18 to 0 for all of the plurality of circuits among the plurality of transmission path estimating circuits corresponds to removing the second fixed tap. That is, there is a shift register having a length of 2 (L = 2), and even if a second fixed tap exists, if all these coefficients are 0, the length of the shift register is 1 ( L =
This corresponds to the case 1).
【００７８】以上のように、この実施例は、各ステート
毎に受信信号と上記現在の生き残り系列を入力し伝送路
特性を推定し出力するステート数個存在する伝送路推定
回路を備え、上記伝送路推定回路が推定する特定の伝送
路特性のタップを削除、または特定の伝送路特性のタッ
プ係数を特定の値に固定するようにしたことを特徴とす
る。また、上記伝送路特性と上記受信信号を入力し各ス
テートに対応するブランチメトリックを作成するブラン
チメトリック作成回路を備え、上記ブランチメトリック
作成回路がブランチメトリックを作成する際に伝送路特
性の特定のタップを使用しないようにしたことを特徴と
する。この実施例によれば、伝送路特性の特定のタップ
を除去、または伝送路特性の特定のタップ係数を固定に
することにより、タップ数の増加につれて耐雑音特性や
追随特性が劣化してしまうという性質を緩和することが
できる。また、ブランチメトリック作成回路がブランチ
メトリックを作成する際に伝送路特性の特定のタップを
使用しないようにすれば、調整するタップ数が削減で
き、雑音による推定誤差が少なくなる。As described above, this embodiment is provided with a transmission line estimating circuit having several states for inputting a received signal and the current surviving sequence for each state, estimating and outputting transmission line characteristics, and It is characterized in that taps of specific transmission line characteristics estimated by the channel estimation circuit are deleted, or tap coefficients of specific transmission line characteristics are fixed to specific values. A branch metric generating circuit that receives the transmission path characteristics and the reception signal and generates a branch metric corresponding to each state, and includes a specific tap of the transmission path characteristics when the branch metric generation circuit generates a branch metric; Is not used. According to this embodiment, by removing a specific tap of the transmission path characteristic or fixing a specific tap coefficient of the transmission path characteristic, the noise resistance characteristic and the following characteristic deteriorate as the number of taps increases. Properties can be relaxed. If the branch metric generating circuit does not use a specific tap of the transmission path characteristic when generating the branch metric, the number of taps to be adjusted can be reduced, and the estimation error due to noise is reduced.
【００７９】実施例３．図４は復号も同時に行うブラン
チメトリック計算回路の動作を説明するためのブロック
図であり、図において、先に述べた構成要素に対応する
ものには同一の符号を付し、その説明を省略する。図
中、１４は符号変換回路である。図５は同様に復号も同
時に行なう伝送路推定回路の動作を説明するためのブロ
ック図であり、図中１４は符号変換回路である。Embodiment 3 FIG. FIG. 4 is a block diagram for explaining the operation of the branch metric calculation circuit which also performs decoding at the same time. In the figure, components corresponding to the components described above are denoted by the same reference numerals, and description thereof is omitted. . In the figure, reference numeral 14 denotes a code conversion circuit. FIG. 5 is a block diagram for explaining the operation of the transmission path estimating circuit which also performs decoding at the same time. In FIG. 5, reference numeral 14 denotes a code conversion circuit.
【００８０】図６は上記符号変換回路の動作を説明する
ためのブロック図であり、図において、先に述べた構成
要素に対応するものには同一の符号を付し、その説明を
省略する。図中、２２ａは第１のｍｏｄ２加算回路、２
２ｂは第２のｍｏｄ２加算回路、２３はマッピング回
路、２４は符号変換データ出力端子である。FIG. 6 is a block diagram for explaining the operation of the code conversion circuit. In the figure, components corresponding to the components described above are denoted by the same reference numerals, and description thereof is omitted. In the figure, reference numeral 22a denotes a first mod2 adding circuit, 2
2b is a second mod2 addition circuit, 23 is a mapping circuit, and 24 is a code conversion data output terminal.
【００８１】符号変換回路の動作について図６を用いて
説明する。シフトレジスタ１５はパタンを入力し、順次
遅延を与えて出力する。第１のｍｏｄ２加算回路２２ａ
はシフトレジスタ１５の出力する現時刻から２時刻過去
までの３つのデータを入力し、ｍｏｄ２の加算結果を出
力する。第２のｍｏｄ２加算回路２２ｂも同様に、現時
刻と２時刻過去の２つのデータを入力し、ｍｏｄ２の加
算結果を出力する。マッピング回路２３は２系統のｍｏ
ｄ２加算結果を入力し、例えば複素数のマッピング結果
を出力する。The operation of the code conversion circuit will be described with reference to FIG. The shift register 15 inputs the pattern, sequentially delays and outputs the pattern. First mod2 adding circuit 22a
Inputs three data from the current time outputted by the shift register 15 to the past two times, and outputs an addition result of mod2. Similarly, the second mod2 adding circuit 22b also receives two data of the current time and two data past two times, and outputs the result of addition of mod2. The mapping circuit 23 has two mo
The d2 addition result is input, and a complex number mapping result is output, for example.
【００８２】次に符号変換回路について図７を用いて、
説明する。図７には、一例として符号化率（レート）１
／２拘束長３の畳み込み符号化回路を示した。ここで
は、この符号化回路とマッパーを組み合わせて符号変換
回路とする。マッパーは２ビットのデータ系列から送信
信号を作成し、ビット入力と出力の関係は図７のように
なる。以上のように、この実施例は、更に、該ブランチ
メトリック作成回路がブランチメトリックを作成する際
に、入力する生き残りパスに対して予め決定しておいた
符号変換を施し、該符号変換系列を用いてブランチメト
リックを作成すること、該伝送路推定回路が入力する生
き残りパスに対して予め決定しておいた符号変換を施
し、該符号変換系列を用いて伝送路特性を推定すること
を特徴とする。Next, the code conversion circuit will be described with reference to FIG.
explain. FIG. 7 shows a coding rate (rate) 1 as an example.
2 shows a convolutional encoding circuit having a constraint length of 3; Here, the encoding circuit and the mapper are combined to form a code conversion circuit. The mapper creates a transmission signal from a 2-bit data sequence, and the relationship between bit input and output is as shown in FIG. As described above, in this embodiment, when the branch metric generation circuit generates a branch metric, the branch metric generation circuit further performs predetermined code conversion on the input surviving path, and uses the code conversion sequence. Generating a branch metric by performing a predetermined code conversion on a surviving path input by the transmission path estimation circuit, and estimating a transmission path characteristic using the code conversion sequence. .
【００８３】このように、この実施例のように復号も同
時に行った場合でも、前述した実施例１及び２の利点を
供与できる。As described above, even when decoding is performed simultaneously as in this embodiment, the advantages of the first and second embodiments can be provided.
【００８４】実施例４．次に、周波数偏差と位相偏差に
ついて説明する。変復調を行う通信系では、周波数ｆ1
の搬送波周波数で変調され、周波数ｆ2の搬送波周波数
で復調される。このｆ1 とｆ2 が同じ値であれば、時刻
ｎの受信信号ｒn は次のようになる。Embodiment 4 FIG. Next, the frequency deviation and the phase deviation will be described. In a communication system that performs modulation and demodulation, the frequency f 1
It is modulated at a carrier frequency, and demodulated by the carrier frequency of the frequency f 2. If the f 1 and f 2 are the same value, the received signal r n at time n is as follows.
【００８５】[0085]
【数１６】 (Equation 16)
【００８６】しかし、ｆ1 とｆ2 が異なる値である場合
は、時刻ｎのｒn は次のようになる。However, when f 1 and f 2 have different values, rn at time n is as follows.
【００８７】[0087]
【数１７】 [Equation 17]
【００８８】Θn ＝２π（ｆ1 −ｆ2 ）ｎ＋θ ここで、ｆ1 −ｆ2 が周波数偏差、θが位相偏差に相当
し、周波数偏差を補正する場合は、 ｒn ←ｒn ｅｘｐ｛−ｊ（ｆ1 −ｆ2 ）ｎ｝ とすれば良く、位相偏差を補正する場合は、 ｒn ←ｒn ｅｘｐ｛−ｊθ｝ とすれば良い。[0088] Θ n = 2π (f 1 -f 2) n + θ Here, if f 1 -f 2 is frequency deviation, theta corresponds to a phase deviation, corrects the frequency deviation, r n ← r n exp { -j (f 1 -f 2) may be a n}, when correcting the phase deviation may be set to r n ← r n exp {-jθ }.
【００８９】このように、実施例１で述べた伝送路推定
を周波数偏差補正に置き換えることが可能であり、前述
した実施例の利点を供与できる。また、実施例１で述べ
た伝送路推定を位相偏差補正に置き換えることが可能で
あり、前述した実施例の利点を供与できる。また、実施
例１で述べた伝送路推定を周波数偏差補正に置き換える
ばかりでなく、伝送路推定回路に周波数偏差補正を加え
るようにしても構わない。さらに実施例１で述べた伝送
路推定を位相偏差補正に置き換えるばかりでなく、伝送
路推定回路に位相偏差補正を加えるようにしても構わな
い。As described above, the transmission path estimation described in the first embodiment can be replaced with the frequency deviation correction, and the advantages of the above-described embodiment can be provided. Further, the transmission path estimation described in the first embodiment can be replaced with a phase deviation correction, and the advantages of the above-described embodiment can be provided. Further, not only the transmission path estimation described in the first embodiment may be replaced with the frequency deviation correction, but also the frequency deviation correction may be added to the transmission path estimation circuit. Further, not only the transmission path estimation described in the first embodiment may be replaced with the phase deviation correction, but also the phase deviation correction may be added to the transmission path estimation circuit.
【００９０】次に、伝送路特性の誤差のバイアス量につ
いて説明する。伝送路特性はｃi.n で表現できるが、仮
にｃi.n が、 ｃi.n ＝ｃi.n-1 ＋Δｃ であるとすると、ｃi.n は常時Δｃだけ変化するもので
ある。時刻ｎの伝送路特性の推定値ｇi.n がｃi.n であ
ると、時刻ｎ＋１の伝送路特性と時刻ｎの伝送路特性の
推定値は常時Δｃだけのバイアス値である誤差を有す
る。Next, a description will be given of a bias amount of an error in transmission path characteristics. Although the transmission path characteristic can be represented by c i. N, if c i. N is, when a c i. N = c i. N-1 + Δc, c i. N are those changes by constantly .DELTA.c . The estimated value g i. N channel characteristics at time n is c i. N, the estimated value of the channel characteristics of the transmission path characteristic and the time n at time n + 1 has an error is the bias value only constantly Δc .
【００９１】したがって実施例１で述べた伝送路推定
を、例えば、数１８，数１９，数２０なるアルゴリズム
を用いた構成もよい。Therefore, the transmission path estimation described in the first embodiment may be configured by using, for example, an algorithm of equations (18), (19) and (20).
【００９２】[0092]
【数１８】 (Equation 18)
【００９３】[0093]
【数１９】 [Equation 19]
【００９４】[0094]
【数２０】 (Equation 20)
【００９５】[0095]
【発明の効果】以上のように本発明によれば、等化また
は復号及びその両方を行う最尤系列推定器において、伝
送路特性の変動に対する追随特性が向上する。また、タ
ップ数の増加に従って耐雑音特性や追随特性が劣化する
等の問題点を解決できる。更に、伝送路推定遅延のみで
なく、周波数推定偏差や位相推定偏差も削減が可能であ
る。As described above, according to the present invention, in a maximum likelihood sequence estimator that performs equalization and / or decoding, follow-up characteristics with respect to fluctuations in channel characteristics are improved. In addition, it is possible to solve problems such as deterioration of noise resistance characteristics and tracking characteristics as the number of taps increases. Further, not only the transmission path estimation delay but also the frequency estimation deviation and the phase estimation deviation can be reduced.
【図１】この発明の一実施例を示すブロック図。FIG. 1 is a block diagram showing one embodiment of the present invention.
【図２】この発明のブランチメトリック作成回路の一実
施例を示すブロック図。FIG. 2 is a block diagram showing an embodiment of a branch metric creating circuit according to the present invention;
【図３】この発明のレプリカ作成回路の一実施例を示す
ブロック図。FIG. 3 is a block diagram showing one embodiment of a replica creation circuit of the present invention.
【図４】この発明のブランチメトリック計算回路（復号
も同時に行う場合）の一実施例を示すブロック図。FIG. 4 is a block diagram showing an embodiment of a branch metric calculation circuit (when decoding is performed simultaneously) of the present invention;
【図５】この発明の伝送路推定回路（復号も同時に行う
場合）の一実施例を示すブロック図。FIG. 5 is a block diagram showing an embodiment of a transmission path estimation circuit (when decoding is performed at the same time) of the present invention.
【図６】この発明の符号変換回路の一実施例を示すブロ
ック図。FIG. 6 is a block diagram showing one embodiment of a code conversion circuit of the present invention.
【図７】この発明の符号変換回路の動作説明図。FIG. 7 is an operation explanatory diagram of the code conversion circuit of the present invention.
【図８】ＦＩＲフィルタの説明図。FIG. 8 is an explanatory diagram of an FIR filter.
【図９】伝送路モデルの説明図。FIG. 9 is an explanatory diagram of a transmission path model.
【図１０】フェージング波形の説明図。FIG. 10 is an explanatory diagram of a fading waveform.
【図１１】トレリス図の説明図。FIG. 11 is an explanatory diagram of a trellis diagram.
【図１２】従来の実施例を示すブロック図。FIG. 12 is a block diagram showing a conventional example.
【図１３】従来のブランチメトリック作成回路の実施例
を示すブロック図。FIG. 13 is a block diagram showing an embodiment of a conventional branch metric creating circuit.
【図１４】ブランチメトリック計算回路の一実施例を示
すブロック図。FIG. 14 is a block diagram showing one embodiment of a branch metric calculation circuit.
【図１５】レプリカ作成回路の一実施例を示すブロック
図。FIG. 15 is a block diagram showing one embodiment of a replica creation circuit.
【図１６】ＡＣＳ回路の一実施例を示すブロック図。FIG. 16 is a block diagram showing one embodiment of an ACS circuit.
【図１７】伝送路推定回路の一実施例を示すブロック
図。FIG. 17 is a block diagram showing an embodiment of a transmission path estimation circuit.
１ ブランチメトリック作成回路 ２ａ 第１のＡＣＳ回路 ２ｍ 第ＭのＡＣＳ回路 ３ａ 第１の伝送路推定回路 ３ｍ 第Ｍの伝送路推定回路 ４ 判定値作成回路 ５ 受信信号入力端子 ６ 判定値出力端子 ７ パタンテーブル保持回路 ８ａ 第１のブランチメトリック計算回路 ８ｍ 第Ｍのブランチメトリック計算回路 ９ａ 第１の伝送路特性入力端子 ９ｍ 第Ｍの伝送路特性入力端子 ９ｉ 伝送路特性入力端子 １０ａ 第１のブランチメトリック出力端子 １０ｍ 第Ｍのブランチメトリック出力端子 １０ｉ ブランチメトリック出力端子 １１ レプリカ作成回路 １２ 演算回路 １３ パタン入力端子 １４ 符号変換回路 １５ シフトレジスタ １６ 第０の可変タップ １７ 第１の可変タップ １８ 第２の可変タップ １８ 第２の固定タップ １９ 加算回路 ２０ データ入力端子 ２１ レプリカ出力端子 ２２ａ 第１のｍｏｄ２加算回路 ２２ｂ 第２のｍｏｄ２加算回路 ２３ マッピング回路 ２４ 符号変換出力端子 ２５ａ 第１のメトリック加算回路 ２５ｍ 第Ｍのメトリック加算回路 ２６ メトリック・パス選択回路 ２７ａ 第１のブランチメトリック入力端子 ２７ｍ 第Ｍのブランチメトリック入力端子 ２８ 判定値候補出力端子 ２９ パスメトリック出力端子 ３０ 誤差作成回路 ３１ タップ調整回路 ３２ 生き残りパス入力端子 ３３ 伝送路特性出力端子 DESCRIPTION OF SYMBOLS 1 Branch metric creation circuit 2a 1st ACS circuit 2m Mth ACS circuit 3a 1st transmission path estimation circuit 3m Mth transmission path estimation circuit 4 Judgment value creation circuit 5 Received signal input terminal 6 Judgment value output terminal 7 Pattern Table holding circuit 8a First branch metric calculation circuit 8m M-th branch metric calculation circuit 9a first transmission line characteristic input terminal 9m M-th transmission line characteristic input terminal 9i transmission line characteristic input terminal 10a first branch metric output Terminal 10m Mth branch metric output terminal 10i branch metric output terminal 11 replica creation circuit 12 operation circuit 13 pattern input terminal 14 code conversion circuit 15 shift register 16 0th variable tap 17 first variable tap 18 second variable tap 18 second fixed tap 19 adder circuit 20 de Data input terminal 21 replica output terminal 22a first mod2 addition circuit 22b second mod2 addition circuit 23 mapping circuit 24 code conversion output terminal 25a first metric addition circuit 25m Mth metric addition circuit 26 metric path selection circuit 27a First branch metric input terminal 27m Mth branch metric input terminal 28 Judgment value candidate output terminal 29 Path metric output terminal 30 Error creation circuit 31 Tap adjustment circuit 32 Survival path input terminal 33 Transmission path characteristic output terminal
フロントページの続き (56)参考文献 特開 平３−165632（ＪＰ，Ａ) 特開 昭57−57023（ＪＰ，Ａ) 特開 昭57−57024（ＪＰ，Ａ) 特開 平２−256323（ＪＰ，Ａ) 特開 平４−183041（ＪＰ，Ａ) 特開 平４−88726（ＪＰ，Ａ) 特表 平３−503828（ＪＰ，Ａ) 国際公開91／7035（ＷＯ，Ａ１) 1992年信学春季大会、Ｂ−300、ｐ. ２−300 1991年信学春季大会、Ａ−141、ｐ. １−141 信学論Ａ、Ｖｏｌ．Ｊ73−Ａ、Ｎｏ. ７、ｐ．1255−1260 (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 13/12 Continuation of front page (56) References JP-A-3-165632 (JP, A) JP-A-57-57023 (JP, A) JP-A-57-57024 (JP, A) JP-A-2-256323 (JP, A) JP-A-4-183041 (JP, A) JP-A-4-88726 (JP, A) JP-A-3-503828 (JP, A) International Publication No. 91/7035 (WO, A1) 1992 Spring Conference, B-300, pp. 2-300 1991 IEICE Spring Conference, A-141, pp. 1-141 IEICE, Vol. J73-A, No. 7, p. 1255-1260 (58) Field surveyed (Int.Cl. 6 , DB name) H03M 13/12
Claims (8)
し、生起する可能性のある送信信号の組み合わせである
データパタンを表現するステート各々に対応して推定さ
れた伝送路特性の推定値に基づいて、各々のデータパタ
ンに対する確からしさを出力するデータパタン確からし
さ出力手段と、 各々のステートに対応して設けられ、上記受信信号と上
記データパタン確からしさ出力手段により出力された各
データパタンの確からしさをそれぞれ入力し、各ステー
トに対して送信信号の候補として生き残っている送信信
号の生き残りパタンとその生き残りパタンに対する確か
らしさを出力する生き残りパタン確からしさ出力手段
と、 各々のステートに対応して設けられ、上記受信信号と生
き残りパタンを入力し、各ステート毎に伝送路の特性を
推定して各ステートに対応した伝送路特性の推定値を上
記データパタン確からしさ出力手段へ出力する伝送路推
定手段とを備え、 上記データパタン確からしさ出力手段は、生起する可能
性のあるデータパタンを入力して順次遅延を与えるｎ
（ｎ≧１）段のデータパタン遅延回路と、上記ｎ段のデ
ータパタン遅延回路の初段から順に入力される各データ
パタンを入力して伝送路特性の加重を加え加重されたデ
ータパタン加重信号を出力するｍ（ｍ≧１，ｎ≧ｍ）個
のデータパタン加重回路と、上記データパタン加重回路
により加重されたデータパタン加重信号を加算してデー
タパタンに基づくレプリカを出力するデータパタンに基
づくレプリカ作成回路を有しているとともに、上記デー
タパタン確からしさ出力手段は、上記データパタンに基
づくレプリカを用いた場合のデータパタンの確からしさ
を出力するものであり、上記データパタン遅延回路のう
ち少なくとも最終段から（ｎ−ｍ＋１）段目までのデー
タパタン遅延回路は、上記データパタン加重回路による
加重を加えず上記データパタンに基づくレプリカ作成回
路による加算を行わないデータパタン遅延回路であるこ
とを特徴とする最尤系列推定装置。 1. A received signal received via a transmission line is input.
And the combination of transmitted signals that may occur
Estimated for each state representing the data pattern
Based on the estimated transmission path characteristics,
Data pattern output that outputs
Output means, provided in correspondence with each state.
Output by the data pattern likelihood output means.
Enter the certainty of the data pattern, and
Transmission signals that survive as
No. Survival pattern and certainty about its survival pattern
Survival pattern output means that outputs likelihood
When provided corresponding to each state, the received signal and the raw
Input the remaining pattern and check the characteristics of the transmission line for each state.
Estimate and increase the estimated value of the channel characteristics corresponding to each state.
Transmission path output to data pattern likelihood output means
And the data pattern certainty output means can be generated.
N which gives a sequential delay by inputting a data pattern with
(N ≧ 1) data pattern delay circuits, and the n-stage data
Data input sequentially from the first stage of the data pattern delay circuit
Enter the pattern and add the weight of the transmission path
M (m ≧ 1, n ≧ m) output data pattern weight signals
Data pattern weighting circuit, and the above data pattern weighting circuit
The data pattern weighted signal weighted by
Based on the data pattern that outputs a replica based on the pattern
And a replica creation circuit
The pattern pattern certainty output means is based on the above data pattern.
Of data patterns when using replicas
Output from the data pattern delay circuit.
At least the data from the last stage to the (n-m + 1) th stage
The pattern delay circuit is based on the data pattern weighting circuit.
Replica creation times based on the above data pattern without weighting
Data pattern delay circuit that does not perform
And a maximum likelihood sequence estimating apparatus.
タンに順次遅延を与えるｎ（ｎ≧１）段の生き残りパタ
ン遅延回路と、上記ｎ段の生き残りパタン遅 延回路の初
段から順に入力される各生き残りパタンに対して伝送路
特性の加重を加え加重された生き残りパタン加重信号を
出力するｍ（ｍ≧１，ｎ≧ｍ）個の生き残りパタン加重
回路と、上記生き残りパタン加重回路により加重された
生き残りパタン加重信号を加算して生き残りパタンに基
づくレプリカを出力する生き残りパタンに基づくレプリ
カ作成回路を有しているとともに、上記伝送路推定手段
は、受信信号と上記生き残りパタンに基づくレプリカを
入力して上記生き残りパタン加重回路の加重を調整する
事により伝送路の特性を推定するものであり、上記生き
残りパタン遅延回路のうち少なくとも最終段から（ｎ−
ｍ＋１）段目までの生き残りパタン遅延回路は、上記生
き残りパタン加重回路による加重を加えず上記生き残り
パタンに基づくレプリカ作成回路による加算を行わない
生き残りパタン遅延回路であることを特徴とする請求項
１に記載の最尤系列推定装置。 2. A transmission path estimating means, comprising:
Surviving patterns of n (n ≧ 1) stages that sequentially delay the tongue
And down delay circuit, the first surviving pattern delay circuit of the n-stage
Transmission path for each surviving pattern input in order from the stage
Weighted survivor pattern weighted signal
M (m ≧ 1, n ≧ m) surviving pattern weights to output
Circuit and weighted by the survival pattern weighting circuit described above
The survivor pattern weighted signal is added and based on the survivor pattern.
Replies based on survival patterns that output replicas
A transmission circuit estimating means.
Creates a replica based on the received signal and the surviving pattern
Input and adjust the weight of the survival pattern weighting circuit
It estimates the characteristics of the transmission line by
At least (n-
m + 1) The surviving pattern delay circuit up to the stage
Surviving without adding weight by the remaining pattern weighting circuit
Do not perform addition by pattern-based replica creation circuit
A surviving pattern delay circuit.
2. The maximum likelihood sequence estimation device according to 1.
し、生起する可能性のあるデータパタンを表現するステ
ート各々に対応して推定された伝送路特性の推定値に基
づいて、各々のデータパタンに対する確からしさを出力
するデータパタン確からしさ出力手段と、 各々のステートに対応して設けられ、上記データパタン
確からしさ出力手段により出力された各データパタンの
確からしさをそれぞれ入力し、各ステートに対して送信
信号の候補として生き残っている送信信号の生き残りパ
タンとその生き残りパタンに対する確からしさを出力す
る生き残りパタン確からしさ出力手段と、 各々のステートに対応して設けられ、上記受信信号と生
き残りパタンを入力し、各ステート毎に伝送路の特性を
推定して各ステートに対応した伝送路特性の推定値を上
記データパタン確からしさ出力手段へ出力する伝送路推
定手段とを備え、 上記伝送路推定手段は、上記生き残りパタンに順次遅延
を与えるｎ（ｎ≧１）段の生き残りパタン遅延回路と、
上記ｎ段の生き残りパタン遅延回路の初段から順に入力
される各生き残りパタンに対して伝送路特性の加重を加
え加重された生き残りパタン加重信号を出力するｍ（ｍ
≧１，ｎ≧ｍ）個の生き残りパタン加重回路と、上記生
き残りパタン加重回路により加重された生き残りパタン
加重信号 を加算して生き残りパタンに基づくレプリカを
出力する生き残りパタンに基づくレプリカ作成回路を有
しているとともに、上記伝送路推定手段は、受信信号と
上記生き残りパタンに基づくレプリカを入力して上記生
き残りパタン加重回路の加重を調整する事により伝送路
の特性を推定するものであり、上記生き残りパタン遅延
回路のうち少なくとも最終段から（ｎ−ｍ＋１）段目ま
での生き残りパタン遅延回路は、上記生き残りパタン加
重回路による加重を加えず上記生き残りパタンに基づく
レプリカ作成回路による加算を行わない生き残りパタン
遅延回路であることを特徴とする最尤系列推定装置。 3. A received signal received via a transmission path is input.
Steps that represent data patterns that may occur
Based on the transmission path characteristics estimated for each
And output the certainty for each data pattern
Data pattern certainty output means provided for each state, and the data pattern
Of each data pattern output by the certainty output means
Enter probabilities and send for each state
Surviving patterns of transmitted signals that survive as signal candidates
Outputs the likelihood of a tongue and its survival pattern
Means for outputting a survival pattern likelihood pattern, and provided in correspondence with each state.
Input the remaining pattern and check the characteristics of the transmission line for each state.
Estimate and increase the estimated value of the channel characteristics corresponding to each state.
Transmission path output to data pattern likelihood output means
And the transmission path estimating means sequentially delays the survival pattern.
N (n ≧ 1) survival pattern delay circuits
Input in order from the first stage of the above-mentioned n-stage survival pattern delay circuit
Weighted transmission path characteristics for each surviving pattern
Output a weighted survival pattern weighted signal m (m
≧ 1, n ≧ m) surviving pattern weighting circuits, and
Surviving pattern weighted by the surviving pattern weighting circuit
Add a weighted signal to create a replica based on the survival pattern
Has replica creation circuit based on output survival pattern
And the transmission path estimating means determines whether the received signal is
Enter a replica based on the survival pattern
The transmission path is adjusted by adjusting the weight of the remaining pattern weighting circuit.
Of the surviving pattern delay
At least the last stage (n-m + 1) of the circuit
The survivor pattern delay circuit in
Based on the above surviving pattern without adding weight by double circuit
Survival pattern without addition by replica creation circuit
A maximum likelihood sequence estimating device characterized by being a delay circuit.
は、生起する可能性のあるデータパタンを入力して順次
遅延を与えるｎ（ｎ≧１）段のデータパタン遅延回路
と、上記ｎ段のデータパタン遅延回路の初段から順に入
力される各データパタンを入力して伝送路特性の加重を
加え加重されたデータパタン加重信号を出力するｍ（ｍ
≧１，ｎ≧ｍ）個のデータパタン加重回路と、上記デー
タパタン加重回路により加重されたデータパタン加重信
号を加算してデータパタンに基づくレプリカを出力する
データパタンに基づくレプリカ作成回路を有していると
ともに、上記データパタン確からしさ出力手段は、上記
データパタンに基づくレプリカを用いた場合のデータパ
タンの確からしさを出力するものであり、上記データパ
タン遅延回路のうち少なくとも最終段から（ｎ−ｍ＋
１）段目までのデータパタン遅延回路は、上記データパ
タン加重回路による加重を加えず上記データパタンに基
づくレプリカ作成回路による加算を行わないデータパタ
ン遅延回路であることを特徴とする請求項３に記載の最
尤系列推定装置。 4. The data pattern certainty output means.
Input data patterns that may occur
Data pattern delay circuit of n (n ≧ 1) stages for providing delay
From the first stage of the n-stage data pattern delay circuit.
Input each data pattern to be input and
M (m) that outputs the added and weighted data pattern weighted signal
≧ 1, n ≧ m) data pattern weighting circuits, and
Data pattern weighted signal weighted by the pattern weighting circuit
And output a replica based on the data pattern
If you have a replica creation circuit based on data patterns
In both cases, the data pattern likelihood output means is
Data pattern when using replica based on data pattern
It outputs the certainty of the button,
(N−m +
1) The data pattern delay circuit up to the stage
Based on the above data pattern without adding weight
Data pattern without addition by the replica creation circuit
The delay circuit according to claim 3, wherein
Likelihood sequence estimation device.
し、生起する可能性のあるデータパタンを表現するステ
ート各々に対応して推定された伝送路特性の推定値に基
づいて、各々のデータパタンに対する確からしさを出力
するデータパタン確からしさ出力手段と、 各々のステートに対応して設けられ、上記データパタン
確からしさ出力手段により出力された各データパタンの
確からしさをそれぞれ入力し、各ステートに対して送信
信号の候補として生き残っている送信信号の生き残りパ
タンとその生き残りパタンに対する確からしさを出力す
る生き残りパタン確からしさ出力手段と 、 各々のステートに対応して設けられ、上記受信信号と生
き残りパタンを入力し、各ステート毎に伝送路の特性を
推定して各ステートに対応した伝送路特性の推定値を上
記データパタン確からしさ出力手段へ出力する伝送路推
定手段とを備え、 上記伝送路推定手段は、上記生き残りパタンに順次遅延
を与えるｎ（ｎ≧１）段の生き残りパタン遅延回路と、
上記ｎ段の生き残りパタン遅延回路の初段から順に入力
される各生き残りパタンに対して伝送路特性の加重を加
え加重された生き残りパタン加重信号を出力するｍ（ｍ
≧１，ｎ≧ｍ）個の生き残りパタン加重回路と、上記生
き残りパタン加重回路により加重された生き残りパタン
加重信号を加算して生き残りパタンに基づくレプリカを
出力する生き残りパタンに基づくレプリカ作成回路を有
しているとともに、上記伝送路推定手段は、受信信号と
上記生き残りパタンに基づくレプリカを入力して上記生
き残りパタン加重回路の加重を調整する事により伝送路
の特性を推定するものであり、上記生き残りパタン遅延
回路のうち少なくとも最終段から（ｎ−ｍ＋１）段目ま
での生き残りパタン遅延回路は、上記生き残りパタン加
重回路による加重を加えず上記生き残りパタンに基づく
レプリカ作成回路による加算を行わない生き残りパタン
遅延回路であるとともに、 上記データパタン確からしさ出力手段は、生起する可能
性のあるデータパタンを入力して順次遅延を与えるｎ
（ｎ≧１）段のデータパタン遅延回路と、上記ｎ段のデ
ータパタン遅延回路の初段から順に入力される各データ
パタンを入力して伝送路特性の加重を加え加重されたデ
ータパタン加重信号を出力するｍ（ｍ≧１，ｎ≧ｍ）個
のデータパタン加重回路と、上記データパタン加重回路
により加重されたデータパタン加重信号を加算してデー
タパタンに基づくレプリカを出力するデータパタンに基
づくレプリカ作成回路を有しているとともに、上記デー
タパタン確からしさ出力手段は、上記データパタンに基
づくレプリカを用いた場合のデータパタンの確からしさ
を出力するものであり、上記データパタン遅延回路のう
ち少なくとも最終段から（ｎ−ｍ＋１）段目までのデー
タパタン遅延回路は、上記データパタン加重回路による
加重を加えず上記データパタンに基づくレプリ カ作成回
路による加算を行わないデータパタン遅延回路であるこ
とを特徴とする最尤系列推定装置。 5. A received signal received via a transmission line is input.
Steps that represent data patterns that may occur
Based on the transmission path characteristics estimated for each
And output the certainty for each data pattern
Data pattern certainty output means provided for each state, and the data pattern
Of each data pattern output by the certainty output means
Enter probabilities and send for each state
Surviving patterns of transmitted signals that survive as signal candidates
Outputs the likelihood of a tongue and its survival pattern
Means for outputting a survival pattern likelihood pattern , and provided in correspondence with each state.
Input the remaining pattern and check the characteristics of the transmission line for each state.
Estimate and increase the estimated value of the channel characteristics corresponding to each state.
Transmission path output to data pattern likelihood output means
And the transmission path estimating means sequentially delays the survival pattern.
N (n ≧ 1) survival pattern delay circuits
Input in order from the first stage of the above-mentioned n-stage survival pattern delay circuit
Weighted transmission path characteristics for each surviving pattern
Output a weighted survival pattern weighted signal m (m
≧ 1, n ≧ m) surviving pattern weighting circuits, and
Surviving pattern weighted by the surviving pattern weighting circuit
Add a weighted signal to create a replica based on the survival pattern
Has replica creation circuit based on output survival pattern
And the transmission path estimating means determines whether the received signal is
Enter a replica based on the survival pattern
The transmission path is adjusted by adjusting the weight of the remaining pattern weighting circuit.
Of the surviving pattern delay
At least the last stage (n-m + 1) of the circuit
The survivor pattern delay circuit in
Based on the above surviving pattern without adding weight by double circuit
Survival pattern without addition by replica creation circuit
In addition to the delay circuit, the data pattern certainty output means can occur
N which gives a sequential delay by inputting a data pattern with
(N ≧ 1) data pattern delay circuits, and the n-stage data
Data input sequentially from the first stage of the data pattern delay circuit
Enter the pattern and add the weight of the transmission path
M (m ≧ 1, n ≧ m) output data pattern weight signals
Data pattern weighting circuit, and the above data pattern weighting circuit
The data pattern weighted signal weighted by
Based on the data pattern that outputs a replica based on the pattern
And a replica creation circuit
The pattern pattern certainty output means is based on the above data pattern.
Of data patterns when using replicas
Output from the data pattern delay circuit.
At least the data from the last stage to the (n-m + 1) th stage
The pattern delay circuit is based on the data pattern weighting circuit.
Replica creation times based on the data pattern without adding the weighted
Data pattern delay circuit that does not perform
And a maximum likelihood sequence estimating apparatus.
りパタン確からしさ出力手段と伝送路推定手段は、送信
信号の生き残りパタンに対して符号変換を施す手段を備
えていることを特徴とする請求項１から５のいずれかに
記載の最尤系列推定装置。 6. In the maximum likelihood sequence estimation apparatus, the surviving
The pattern probability output means and the transmission path estimation means
A means is provided for performing code conversion on the surviving pattern of the signal.
The method according to any one of claims 1 to 5, wherein
The maximum likelihood sequence estimating apparatus according to the above.
推定手段は送信信号の生き残りパタンと受信信号から周
波数偏差量を推定し、この周波数偏差量に基づいて伝送
路特性の推定値を求めることを特徴とする請求項１から
６のいずれかに記載の最尤系列推定装置。 7. The maximum likelihood sequence estimation apparatus according to claim 1 , wherein
The estimator uses the surviving pattern of the transmitted signal and the
Estimate the wave number deviation and transmit based on this frequency deviation
2. An estimated value of road characteristics is obtained.
6. The maximum likelihood sequence estimation device according to any one of 6.
推定手段は送信信号の生き残りパタンと受信信号から位
相偏差量を推定し、この位相偏差量に基づいて伝送路特
性の推定値を求めることを特徴とする請求項１から７の
いずれかに記載の最尤系列推定装置。 8. The maximum likelihood sequence estimation apparatus according to claim 1 , wherein
The estimating means estimates the surviving pattern of the transmitted signal and the received signal.
Estimate the amount of phase deviation and, based on this amount of phase deviation,
8. The method according to claim 1, wherein an estimated value of the sex is obtained.
The maximum likelihood sequence estimation device according to any one of the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24080992A JP2894406B2 (en) | 1991-11-19 | 1992-09-09 | Maximum likelihood sequence estimator |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33001091 | 1991-11-19 | ||
| JP3-330010 | 1991-11-19 | ||
| JP24080992A JP2894406B2 (en) | 1991-11-19 | 1992-09-09 | Maximum likelihood sequence estimator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05199125A JPH05199125A (en) | 1993-08-06 |
| JP2894406B2 true JP2894406B2 (en) | 1999-05-24 |
Family
ID=26534938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24080992A Expired - Lifetime JP2894406B2 (en) | 1991-11-19 | 1992-09-09 | Maximum likelihood sequence estimator |
Country Status (1)
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|---|---|
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7656959B2 (en) * | 2001-04-13 | 2010-02-02 | Agere Systems Inc. | Pipelined decision-feedback unit in a reduced-state viterbi detector with local feedback |
-
1992
- 1992-09-09 JP JP24080992A patent/JP2894406B2/en not_active Expired - Lifetime
Non-Patent Citations (3)
| Title |
|---|
| １９９１年信学春季大会、Ａ−１４１、ｐ．１−１４１ |
| １９９２年信学春季大会、Ｂ−３００、ｐ．２−３００ |
| 信学論Ａ、Ｖｏｌ．Ｊ７３−Ａ、Ｎｏ．７、ｐ．１２５５−１２６０ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05199125A (en) | 1993-08-06 |
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