JP2844725B2 - Mask ROM - Google Patents
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- memory cells
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明はメモリセルを縦積して構成され、チャネル部
へのイオン注入によってデータの書込みを行うマスクRO
Mに関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a mask RO configured by cascading memory cells and writing data by ion implantation into a channel portion.
About M.
[従来の技術] 従来、この種のマスクROMは製造工程中にデータが書
き込まれる読出し専用メモリであり、そのROM構造によ
ってデータの書込み工程が異なる。このデータの書込み
は、一般的にイオン注入工程又はコンタクト形成工程に
おいて行なわれる。[Prior Art] Conventionally, this type of mask ROM is a read-only memory in which data is written during a manufacturing process, and the data writing process differs depending on the ROM structure. This data writing is generally performed in an ion implantation step or a contact formation step.
近年、マスクROMの大容量化及び高密度化に伴いメモ
リセルの接続は縦積構造(NAND)が一般的となり、デー
タの書込みはメモリセルのチャネル部へのイオン注入に
よって実現されている。In recent years, as the capacity and density of a mask ROM have been increased, the connection of memory cells has generally become a vertically stacked structure (NAND), and data writing has been realized by ion implantation into a channel portion of the memory cell.
第3図は従来のマスクROMを示す回路図である。 FIG. 3 is a circuit diagram showing a conventional mask ROM.
第3図に示すように、ディジット線Vdigitと接地電位
との間には絶縁ゲート型電界効果トランジスタを素子と
するメモリセルM0乃至M3が順次直列に接続され、4段の
縦積メモリセルを形成している。このメモリセルM0乃至
M3は、製造工程において、特定のメモリセル、例えばM1
のチャネル部に例えばリンをイオン注入することによ
り、各しきい値電圧が1,−5,1,1Vとデータに対応したも
のとなっている。これらメモリセルM0乃至M3の各ゲート
は、Xデコーダ入力端子X0乃至X3に夫々接続されてい
る。Third, as shown in FIG, between the digit line V digit and the ground potential memory cell M 0 to M 3 are connected sequentially in series to the element an insulated gate field effect transistor, vertical stack memory 4 stage Forming a cell. The memory cells M 0 through
In the manufacturing process, M 3 is a specific memory cell, for example, M 1
For example, phosphorus is ion-implanted into the channel portion, so that each threshold voltage corresponds to data of 1, −5, 1, 1V. These gates of the memory cells M 0 to M 3 are, are respectively connected to the X-decoder input terminal X 0 to X 3.
次に、このマスクROMの読出し動作について説明す
る。Next, the read operation of the mask ROM will be described.
メモリセルM0乃至M3の選択は、Xデコーダ入力端子X0
乃至X3を介して入力されるデコード信号により、非選択
セルのゲートを“H"とし、選択セルのゲートを“L"とし
て行なわれる。Selection of the memory cells M 0 to M 3 are, X-decoder input terminal X 0
To the decode signal input via the X 3, and "H" to the gate of the non-selected cell is performed as "L" of the gate of the selected cell.
例えば、メモリセルM0を読出す場合は、Xデコーダ入
力端子X0を0Vに入力し、Xデコーダ入力端子X1乃至X3に
夫々5Vを入力する。これにより、メモリセルM1乃至M3は
強制的にON状態にされるが、しきい値電圧が1Vであるメ
モリセルM0はOFF状態となるので、ディジット線Vdigit
はハイレベルを維持し、メモリセルM0に書込まれたデー
タ“1"を読出すことができる。For example, the case of reading the memory cell M 0, the X-decoder input terminal X 0 input to 0V, thereby inputting respectively 5V to the X-decoder input terminals X 1 to X 3. Thus, although the memory cell M 1 to M 3 are being forced to the ON state, since the memory cells M 0 threshold voltage is 1V becomes OFF state, the digit line V digit
Can maintains the high level, reading the data "1" written in the memory cells M 0.
また、メモリセルM1を読出す場合は、Xデコーダ入力
端子X1に0Vを入力し、Xデコーダ入力端子X0,X2及びX3
に夫々5Vを入力する。これにより、メモリセルM0,M2,M3
が強制的にON状態にすると共に、しきい値電圧が−5Vで
あるメモリセルM1もON状態となるので、ディジット線V
digitがローレベル状態となり、メモリセルM1に書込ま
れたデータ“0"を読出すことができる。Also, the case of reading the memory cells M 1, type a 0V to the X-decoder input terminals X 1, X-decoder input terminal X 0, X 2 and X 3
Input 5V to each. Thereby, the memory cells M 0 , M 2 , M 3
With but forced into the ON state, since the memory cell M 1 threshold voltage is -5V also turned ON, the digit line V
digit becomes the low level, the data "0" written in the memory cells M 1 can be read.
このようにして、製造工程において各メモリセルにデ
ータが書込まれたマスクROMを読出すことができる。In this way, the mask ROM in which data has been written to each memory cell in the manufacturing process can be read.
[発明が解決しようとする課題] しかしながら、上述した従来のマスクROMは製造工程
においてデータの書込みを行なうため、製造後にデータ
を書込む機能を持たない。このため、製造後のマスクRO
M内に不良セルが存在する場合には、RAM及びPROM等のよ
うに不良セルの部分を良品の冗長素子に置換して製品を
救済するということができない。即ち、不良セルが存在
する場合には、不良セルの置換だけでなくデータの書込
みも行なわなければならないので、従来のマスクROMに
冗長素子を適用することは極めて困難である。[Problems to be Solved by the Invention] However, since the above-described conventional mask ROM writes data in a manufacturing process, it does not have a function of writing data after manufacturing. For this reason, mask RO after production
If there is a defective cell in M, it is not possible to replace the defective cell with a non-defective redundant element such as a RAM and a PROM to rescue the product. That is, when a defective cell exists, not only the replacement of the defective cell but also the writing of data must be performed, so it is extremely difficult to apply a redundant element to a conventional mask ROM.
従って、マスクROMが高密度化及び大容量化されるに
伴い、従来のマスクROMでは、部分的に不良箇所を持つ
製品が増加し、製造歩留りが低下するという問題点があ
る。Therefore, as the density of the mask ROM is increased and the capacity thereof is increased, the conventional mask ROM has a problem that the number of products having a partially defective portion increases, and the production yield decreases.
本発明はかかる問題点に鑑みてなされたものであっ
て、不良セル部分を容易に冗長セルと置換することがで
き、製造歩留りが高いマスクROMを提供することを目的
とする。The present invention has been made in view of such a problem, and an object of the present invention is to provide a mask ROM that can easily replace a defective cell portion with a redundant cell and has a high manufacturing yield.
[課題を解決するための手段] 本発明に係るマスクROMは、ディジット線と共通端子
との間に直列に接続され、選択的なイオン注入により夫
々のしきい値電圧がデータに対応して設定された複数個
のメモリセルを有するマスクROMにおいて、前記各メモ
リセルと1対1で対応させて前記ディジット線と前記共
通端子との間に直列に接続され、夫々にしきい値電圧が
共通の値に設定された複数個の冗長メモリセルと、これ
ら冗長メモリセルの夫々並列に接続され、製造後に切断
可能のヒューズとを有することを特徴とする。[Means for Solving the Problems] A mask ROM according to the present invention is connected in series between a digit line and a common terminal, and sets respective threshold voltages corresponding to data by selective ion implantation. In the mask ROM having a plurality of memory cells, the memory cells are connected in series between the digit line and the common terminal in one-to-one correspondence with the memory cells, and each of the threshold voltages has a common value. , And a plurality of redundant memory cells connected in parallel to each other, and a fuse which is connected in parallel and which can be cut after manufacturing.
[作用] 本発明においては、全ての冗長メモリセルのしきい値
電圧が例えばメモリセルの2種類のしきい値電圧のう
ち、高い方の電圧と同一のしきい値電圧に設定されてい
る。メモリセルに不良が発生した場合には、このメモリ
セルが含まれる縦積メモリセルをこの縦積メモリセルに
対応した冗長縦積メモリセルに置換する。そして、高い
しきい値電圧を持つ前記メモリセルに対応する冗長メモ
リセルに並列に接続されたヒューズのみを切断する。こ
れにより、ヒューズが切断された部分の冗長メモリセル
の両端は、それがアクティブにされたときのみ導通し、
ヒューズが切断されていない部分の冗長メモリセルの両
端は、冗長メモリセルの状態に拘らず常にヒューズによ
って短絡されることになるので、前記冗長縦積メモリセ
ルは前記縦積メモリセルと同様に機能する。[Operation] In the present invention, the threshold voltages of all the redundant memory cells are set to, for example, the same threshold voltage as the higher one of the two threshold voltages of the memory cells. When a failure occurs in a memory cell, the vertical memory cell including the memory cell is replaced with a redundant vertical memory cell corresponding to the vertical memory cell. Then, only the fuses connected in parallel to the redundant memory cells corresponding to the memory cells having the high threshold voltage are cut. As a result, both ends of the redundant memory cell where the fuse is blown are conductive only when it is activated,
Since both ends of the redundant memory cell where the fuse is not blown are always short-circuited by the fuse regardless of the state of the redundant memory cell, the redundant column memory cell functions in the same manner as the column memory cell. I do.
従って、本発明によれば、製造後のマスクROM内の不
良メモリセルを冗長回路と容易に置換することができる
ので、部分的に不良のマスクROMを救済することができ
ると共に、マスクROMの製造歩留りを向上させることが
できる。Therefore, according to the present invention, a defective memory cell in a manufactured mask ROM can be easily replaced with a redundant circuit, so that a partially defective mask ROM can be relieved and a mask ROM can be manufactured. The yield can be improved.
[実施例] 次に、本発明の実施例について添付の図面を参照して
説明する。Example Next, an example of the present invention will be described with reference to the accompanying drawings.
第1図は本発明の第1の実施例に係るマスクROMを示
す回路図である。FIG. 1 is a circuit diagram showing a mask ROM according to a first embodiment of the present invention.
第1図に示すように、ディジット線Vdigitと接地電位
との間にはメモリセルメモリセルM0乃至M3が順次直列に
接続され、4段の縦積メモリセル(破線部)を形成して
いる。このメモリセルM0乃至M3は、製造工程において、
特定のメモリセル、例えばM1のチャネル部にイオン注入
することにより、各しきい値電圧が1,−5,1,1Vとデータ
に対応したものとなっている。これらメモリセルM0乃至
M3の各ゲートは、Xデコーダ入力端子X0乃至X3に夫々接
続されている。この縦積メモリセルとディジット線V
digitとの間には、トランジスタMy0が接続され、そのゲ
ートはYデコーダ入力端子Y0に接続されている。As shown in Figure 1, it is connected to a sequential series of memory cell memory cell M 0 to M 3, to form a vertical stack memory cells of four-stage (broken line) between the digit line V digit and the ground potential ing. The memory cells M 0 to M 3 are, in the manufacturing process,
Particular memory cell, for example, by ion implantation in the channel region of the M 1, each threshold voltage 1 it has become those corresponding to the -5,1,1V and data. These memory cells M 0 to
Each gate of M 3 are respectively connected to the X-decoder input terminal X 0 to X 3. This vertical memory cell and the digit line V
Between the digit, the transistor M y0 is connected, the gate thereof is connected to the Y decoder input Y 0.
一方、ディジット線Vdigitと前記接地電位との間に
は、各メモリセルM0乃至M3に対応させて冗長メモリセル
Md0乃至Md3が順次直列に接続され、4段の冗長縦積メモ
リセルを形成している。この冗長メモリセルMd0乃至Md3
の各しきい値電圧は例えば1Vに設定されている。Xデコ
ーダ入力端子X0乃至X3は冗長メモリセルMd0乃至Md3の各
ゲートに夫々接続されている。各冗長メモリセルMd0乃
至Md3のドレインとソースとの間には、ヒューズF0乃至F
3が夫々並列に接続されている。これらヒューズF0乃至F
3は、例えば多結晶シリコンヒューズ等からなり、製造
後に切断することができる。この冗長縦積メモリセルと
ディジット線Vdigitとの間には、トランジスタMydが接
続され、そのゲートはYデコーダ入力端子Ydに接続され
ている。On the other hand, between the digit line V digit and the ground potential, the redundant memory cell in correspondence to each memory cell M 0 to M 3
M d0 to M d3 are sequentially connected in series to form a four-stage redundant memory cell stack. The redundant memory cells M d0 to M d3
Are set to, for example, 1V. X decoder input terminal X 0 through X 3 are respectively connected to the gates of the redundancy memory cell M d0 to M d3. Between the drain and source of each redundant memory cell M d0 to M d3, the fuse F 0 to F
3 are connected in parallel. These fuses F 0 to F
3 is made of, for example, a polycrystalline silicon fuse, and can be cut after manufacturing. Between the redundant vertical stack memory cells and a digit line V digit, the transistor M yd is connected, the gate thereof is connected to the Y decoder input Y d.
次に、このマスクROMの動作について説明する。 Next, the operation of the mask ROM will be described.
例えば、メモリセルM0を読出す場合は、Yデコーダ入
力端子Y0に5Vを入力してトランジスタMy0をON状態にす
ると共に、Xデコーダ入力端子X0に0Vを入力し、Xデコ
ーダ入力端子X1乃至X3に夫々5Vを入力する。これによ
り、メモリセルM1乃至M3は強制的にON状態になるが、し
きい値電圧が1VであるメモリセルM0はOFF状態となるの
で、ディジット線Vdigitはハイレベル状態を維持し、メ
モリセルM0に書込まれたデータ“1"を読出すことができ
る。For example, the case of reading the memory cell M 0, with Type 5V to Y decoder input Y 0 the transistor M y0 to ON state, enter the 0V to the X-decoder input terminal X 0, X-decoder input terminal to enter the respective 5V to X 1 to X 3. Thus, although the memory cell M 1 to M 3 are is forced to the ON state, since the memory cells M 0 threshold voltage is 1V becomes OFF state, the digit line V digit maintains high level , can be read out data "1" written in the memory cells M 0.
また、メモリセルM1を読出す場合は、Yデコーダ入力
端子Y0に5Vを入力してトランジスタMy0をON状態にする
と共に、Xデコーダ入力端子X1に0Vを入力し、Xデコー
ダ入力端子X0,X2及びX3に夫々5Vを入力する。これによ
り、メモリセルM0,M2,M3が強制的にON状態になると共
に、しきい値電圧が−5VであるメモリセルM1もON状態と
なるので、ディジット線Vdigitがローレベル状態とな
り、メモリセルM1に書込まれたデータ“0"を読出すこと
ができる。Also, the case of reading the memory cells M 1, along with enter 5V to Y decoder input Y 0 the transistor M y0 to ON state, enter the 0V to the X-decoder input terminals X 1, X-decoder input terminal 5V is input to each of X 0 , X 2 and X 3 . As a result, the memory cells M 0 , M 2 , and M 3 are forcibly turned on, and the memory cell M 1 having a threshold voltage of −5 V is also turned on, so that the digit line V digit becomes low level. a state, the written data "0" to the memory cell M 1 can be read.
次に、製造工程におけるゴミの混入等により、例えば
メモリセルM1に不良が発生してメモリセルM1が常時OPEN
状態になり、メモリセルM1を含む縦積メモリセル全体が
不良になった場合は、ヒューズF0乃至F3をレーザにより
適宜切断する。この場合は、メモリセルM0,M2,M3のしき
い値電圧が夫々1Vであるので、ヒューズF0,F2,F3を切断
する。また、メモリセルM1のしきい値電圧が−5Vである
ので、ヒューズF1は切断しないで、冗長メモリセルMd1
を短絡させておく。Then, due to contamination or the like of dust in the manufacturing process, for example, memory cells M 1 to defect occurs in the memory cell M 1 is always OPEN
Ready, if the entire vertical stack memory cells including the memory cell M 1 becomes defective, the fuse F 0 to F 3 appropriately cut by laser. In this case, since the threshold voltages of the memory cells M 0 , M 2 , and M 3 are each 1 V, the fuses F 0 , F 2 , and F 3 are cut. Further, the threshold voltage of the memory cell M 1 is at -5V, at the fuse F 1 is not cut, the redundancy memory cells M d1
Is short-circuited.
次に、通常、Yデコーダ入力端子Y0に入力される5Vの
デコード信号を所定の回路部(図示せず)に入力し、こ
の回路部からYデコーダ入力端子Y0に0Vを入力し、Yデ
コーダ入力端子Ydに5Vを入力するようにする。これによ
り、トランジスタMy0をOFFとし、トランジスタMydをON
として、不良の縦積メモリセルと冗長縦積メモリセルと
を置換する。Next, normally, a 5 V decode signal input to the Y decoder input terminal Y 0 is input to a predetermined circuit unit (not shown), and 0 V is input from the circuit unit to the Y decoder input terminal Y 0 , so as to enter a 5V to the decoder input terminal Y d. As a result, the transistor M y0 and OFF, ON the transistor M yd
To replace a defective column memory cell and a redundant column memory cell.
不良の縦積メモリセルと冗長縦積メモリセルとを置換
した後に、例えば冗長メモリセルMd1を読出す場合は、
Xデコーダ入力端子X1に0Vを入力し、Xデコーダ入力端
子X0,X2及びX3に夫々5Vを入力する。これにより、しき
い値が1Vの冗長メモリセルMd0,Md2,Md3が強制的にON状
態になると共に、冗長メモリセルMd1の両端はヒューズF
1により短絡されているので、ディジット線Vdigitがロ
ーレベル状態となり、冗長メモリセルMd1に書込まれた
データ“0"を読出すことができる。After replacing the defective vertical stack memory cells and redundant vertical stack memory cells, when reading is for example redundant memory cell M d1,
Type a 0V to the X-decoder input terminals X 1, inputs respectively 5V to the X-decoder input terminal X 0, X 2 and X 3. As a result, the redundant memory cells M d0 , M d2 , and M d3 having a threshold value of 1 V are forcibly turned on, and the fuse F is connected to both ends of the redundant memory cell M d1.
Since it is short-circuited by 1 , the digit line Vdigit is in the low level state, and the data "0" written in the redundant memory cell Md1 can be read.
また、冗長メモリセルMd0を読出す場合は、Xデコー
ダ入力端子X0に0Vを入力し、Xデコーダ入力端子X1乃至
X3に夫々5Vを入力する。これにより、冗長メモリセルM
d1乃至Md3が強制的にON状態になると共に、しきい値電
圧が1Vである冗長メモリセルMd0がOFF状態となるので、
ディジット線Vdigitはハイレベル状態を維持し、冗長メ
モリセルMd0に書込まれたデータ“1"を読出すことがで
きる。Moreover, the redundant case of reading the memory cell M d0 inputs of 0V to the X-decoder input terminal X 0, X-decoder input terminals X 1 to
To enter the respective 5V to X 3. Thereby, the redundant memory cell M
with d1 to M d3 is forced ON state, since the redundant memory cell M d0 threshold voltage is 1V becomes OFF state,
Digit line Vdigit maintains the high level state, and can read data "1" written in redundant memory cell Md0 .
このように、本実施例においては、製造後にヒューズ
F0乃至F3を選択的に切断することにより、不良の縦積メ
モリセルと冗長縦積メモリセルとを置換し、マスクROM
を救済することができる。Thus, in this embodiment, the fuse
By selectively cutting F 0 to F 3 , the defective column memory cell and the redundant column memory cell are replaced, and the mask ROM is replaced.
Can be remedied.
第2図は本発明の第2の実施例に係るマスクROMを示
す回路図である。本実施例は、第1の実施例の各冗長メ
モリセルのドレインとソースとの間にヒューズと直列に
抵抗を夫々接続した実施例である。従って、第2図にお
いて、第1図と同一物には同一符号を付してその詳細な
説明を省略する。FIG. 2 is a circuit diagram showing a mask ROM according to a second embodiment of the present invention. This embodiment is an embodiment in which a resistor is connected in series with a fuse between the drain and the source of each redundant memory cell of the first embodiment. Therefore, in FIG. 2, the same components as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
第2図に示すように、冗長メモリセルMd0乃至Md3のド
レインとソースとの間には、ヒューズF0乃至F3と直列に
抵抗R0乃至R3が夫々接続されている。As shown in FIG. 2, between the drain and source of the redundant memory cell M d0 to M d3, the fuse F 0 to F 3 in series with resistor R 0 to R 3 are respectively connected.
従って、本実施例においては、不良の縦積メモリセル
と冗長縦積メモリセルとを置換した後の冗長メモリセル
Md0乃至Md3のドレイン・ソース間の電流を容易に制御す
ることができるので、メモリセルM0乃至M3を読出した場
合と略等価の電流値を実現することができるという利点
がある。Therefore, in this embodiment, the redundant memory cell after replacing the defective vertical memory cell and the redundant vertical memory cell is
Since the current between the drain and the source of M d0 to M d3 can be easily controlled, there is an advantage that a current value substantially equivalent to the case where the memory cells M 0 to M 3 are read can be realized.
[発明の効果] 以上説明したように本発明によれば、製造後に不良の
縦積メモリセルが発生した場合に、各冗長メモリセルの
ドレインとソースとの間に接続されたヒューズを選択的
に切断することにより、不良の縦積メモリセルと冗長縦
積メモリセルとを容易に置換することができる。従っ
て、部分的に不良のマスクROMを救済することができ、
これにより、マスクROMの製造歩留りを向上させること
ができる。[Effects of the Invention] As described above, according to the present invention, when a defective column memory cell occurs after manufacturing, a fuse connected between a drain and a source of each redundant memory cell is selectively selected. By cutting, the defective vertical memory cell and the redundant vertical memory cell can be easily replaced. Therefore, a partially defective mask ROM can be relieved,
Thereby, the manufacturing yield of the mask ROM can be improved.
第1図は本発明の第1の実施例に係るマスクROMを示す
回路図、第2図は本発明の第2の実施例に係るマスクRO
Mを示す回路図、第3図は従来のマスクROMを示す回路図
である。 M0〜M3;メモリセル、Md0〜Md3;冗長メモリセル、My0,M
yd;トランジスタ、F0〜F3;ヒューズ、R0〜R3;抵抗、X0
〜X3;Xデコーダ入力端子、Y0,Yd;Yデコーダ入力端子FIG. 1 is a circuit diagram showing a mask ROM according to a first embodiment of the present invention, and FIG. 2 is a mask RO according to a second embodiment of the present invention.
FIG. 3 is a circuit diagram showing a conventional mask ROM. M 0 ~M 3; memory cells, M d0 ~M d3; redundant memory cells, M y0, M
yd; transistors, F 0 ~F 3; fuse, R 0 ~R 3; resistance, X 0
~ X 3 : X decoder input terminal, Y 0 , Y d ; Y decoder input terminal
Claims (1)
続され、選択的なイオン注入により夫々のしきい値電圧
がデータに対応して設定された複数個のメモリセルを有
するマスクROMにおいて、前記各メモリセルと1対1で
対応させて前記ディジット線と前記共通端子との間に直
列に接続され、夫々のしきい値電圧が共通の値に設定さ
れた複数個の冗長メモリセルと、これら冗長メモリセル
の夫々並列に接続され、製造後に切断可能のヒューズと
を有することを特徴とするマスクROM。1. A mask ROM having a plurality of memory cells connected in series between a digit line and a common terminal and having respective threshold voltages set corresponding to data by selective ion implantation. A plurality of redundant memory cells connected in series between the digit line and the common terminal in one-to-one correspondence with the respective memory cells and having respective threshold voltages set to a common value; And a fuse which is connected in parallel to each of the redundant memory cells and which can be cut after production.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26881889A JP2844725B2 (en) | 1989-10-16 | 1989-10-16 | Mask ROM |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26881889A JP2844725B2 (en) | 1989-10-16 | 1989-10-16 | Mask ROM |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03131000A JPH03131000A (en) | 1991-06-04 |
JP2844725B2 true JP2844725B2 (en) | 1999-01-06 |
Family
ID=17463684
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26881889A Expired - Lifetime JP2844725B2 (en) | 1989-10-16 | 1989-10-16 | Mask ROM |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2844725B2 (en) |
-
1989
- 1989-10-16 JP JP26881889A patent/JP2844725B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH03131000A (en) | 1991-06-04 |
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