JP2842324B2 - Circuit division improvement device - Google Patents

Circuit division improvement device

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JP2842324B2
JP2842324B2 JP7220392A JP22039295A JP2842324B2 JP 2842324 B2 JP2842324 B2 JP 2842324B2 JP 7220392 A JP7220392 A JP 7220392A JP 22039295 A JP22039295 A JP 22039295A JP 2842324 B2 JP2842324 B2 JP 2842324B2
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circuit
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look
moving
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勝則 谷
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は回路分割改善装置に
関し、特に、標準セル方式およびゲートアレイ方式の大
規模集積回路のレイアウト設計における逐次的な回路分
割改善装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device for improving circuit division, and more particularly to a device for sequentially improving circuit division in layout design of a large-scale integrated circuit of a standard cell system and a gate array system.

【0002】[0002]

【従来の技術】従来、回路分割(2分割とする)は適当
な手法によって初期分割を作成した後、1つの素子を、
それがその時点で属している部分回路から他方へ移動す
る、という操作を逐次的に繰り返すことによって行われ
てきた(文献:「VLSIコンピュータのCAD」山田
博編、産業図書、1983)。
2. Description of the Related Art Conventionally, in circuit division (assuming that a circuit is divided into two), an initial division is created by an appropriate method, and then one element is divided into
It has been performed by sequentially repeating the operation of moving from the partial circuit to which it belongs at the time to the other (literature: "VLSI Computer CAD" edited by Hiroshi Yamada, Sangyo Tosho, 1983).

【0003】ここで、初期分割の最も簡単な作成方法
は、各素子をランダムに部分回路に割り振る方法であ
り、初期分割作成後の回路分割改善処理が必須となる。
初期分割作成のためのもう一つの代表的手法は「クラス
タリング法」であり、この方法では、接続関係の強い
(共通して接続しているネット数が多い)2つの素子を
併合して1つの素子にまとめる、という処理を全体が2
つの素子になるまで繰り返し、その後、併合処理の履歴
を調べ、各素子が最終的にどちらの素子(素子代表)に
併合されたかを判定することによって2つの初期部分回
路を決定する。このクラスタリング法を用いた場合も、
回路分割改善処理によって局所的な改善を行うのが一般
的である。
Here, the simplest method of creating the initial division is a method of randomly allocating each element to a partial circuit, and a circuit division improvement process after the initial division is created is essential.
Another typical technique for creating the initial division is a “clustering method”, in which two elements having a strong connection relationship (a large number of commonly connected nets) are merged into one element. The whole process of combining into elements is 2
It repeats until there are two elements, and then determines the two initial partial circuits by checking the history of the merging process and determining which element (element representative) each element is finally merged with. When this clustering method is used,
Generally, local improvement is performed by circuit division improvement processing.

【0004】回路分割改善措置に関する従来技術を図5
を用いて説明する。
FIG. 5 shows a prior art concerning a circuit division improving measure.
This will be described with reference to FIG.

【0005】図5は6個の素子から成る回路のある一つ
の2分割を表しており、破線によって示される分割境界
の左側の4素子および右側の2素子がそれぞれ部分回路
を構成している。同図から分かるように、この分割にお
いては、ネット1、ネット2、ネット4、ネット5の計
4ネットが境界と交差している。すなわち、部分回路間
にまたがるネット数(「カット数」と呼ばれる)は4で
ある。ここで、素子Aを右側の部分回路から左側の部分
回路に移動させれば、境界と交差するネットはネット4
とネット5の計2ネットとなり、素子移動前の分割状態
に比べて、カット数を2だけ減らすことができる。
FIG. 5 shows one bisection of a circuit composed of six elements. The four elements on the left side and the two elements on the right side of the division boundary indicated by broken lines respectively constitute partial circuits. As can be seen from the figure, in this division, a total of four nets, net 1, net 2, net 4, and net 5, intersect the boundary. That is, the number of nets (referred to as "cut number") extending between partial circuits is four. Here, if the element A is moved from the right partial circuit to the left partial circuit, the net crossing the boundary becomes the net 4
And the net 5 in total, and the number of cuts can be reduced by 2 compared to the divided state before the element movement.

【0006】このように、素子の移動によってカット数
が変化することに着目し、分割改善処理においては、ま
ず、各素子の移動操作に関するカット数の減少量(「ゲ
イン」と呼ぶ)を求める。例えば、前述したように、図
5において素子Aを移動させるとカット数は4から2に
変化するので、素子Aの移動ゲインは2となる。
In this way, focusing on the fact that the number of cuts changes due to the movement of the element, in the division improvement processing, first, the amount of reduction (referred to as "gain") in the number of cuts relating to the operation of moving each element is determined. For example, as described above, when the element A is moved in FIG. 5, the number of cuts changes from 4 to 2, and the movement gain of the element A becomes 2.

【0007】各素子に対する移動操作のゲインが求めら
れたら、「正のゲインを持ち、かつゲイン最大の素子を
見いだしてその素子を移動させ、各素子のゲインを再計
算する」という方針に基づいた逐次的改善が行われる。
この時、一度移動させた素子は移動対象から外し、再移
動を抑止するのが普通である。また、各部分回路の素子
数のバラツキに関して制約(例えば、素子数の差が予め
決められた定数以内)が課せられている場合が多く、通
常、制約違反が生じる移動操作は無効にしながら処理を
続ける。
[0007] When the gain of the moving operation for each element is obtained, a policy is based on the principle that "an element having a positive gain and the largest gain is found, the element is moved, and the gain of each element is recalculated." Incremental improvements are made.
At this time, it is usual that the element once moved is removed from the movement target and re-movement is suppressed. In many cases, a restriction (for example, the difference in the number of elements is within a predetermined constant) is imposed on the variation in the number of elements of each partial circuit. to continue.

【0008】[0008]

【発明が解決しようとする課題】上述したように、従来
の回路分割改善装置では、各素子のゲインによってその
素子を移動するか否か、また、移動させる素子の優先順
位が決定される。素子cに関する従来のゲインの定義を
数式によって記すと次式となる。
As described above, in the conventional circuit division improving device, whether or not to move an element is determined by the gain of each element, and the priority of the element to be moved is determined. The conventional definition of the gain for the element c is expressed by the following equation.

【0009】[0009]

【数1】 (Equation 1)

【0010】ここで、N(c)は素子cにつながるネッ
トの集合、F(n)はネットnにつながる素子のうち、
素子cと同じ部分回路に属するものの個数、T(n)は
ネットnにつながる素子のうち、素子cと同じ部分回路
に属さないものの個数である。式(1)より明らかなよ
うに、素子のゲインはその素子に接続するネットによっ
て決まり、それ以外のネットは一切考慮されない。すな
わち、従来のゲイン計算ではごく近隣の素子しか考慮さ
れない。
Here, N (c) is a set of nets connected to element c, and F (n) is a set of elements connected to net n.
The number of elements belonging to the same partial circuit as the element c, and T (n) is the number of elements connected to the net n that do not belong to the same partial circuit as the element c. As is clear from the equation (1), the gain of the element is determined by the net connected to the element, and other nets are not considered at all. That is, only the neighboring elements are considered in the conventional gain calculation.

【0011】│このようなゲイン計算法に起因する悪影
響を顕著に表したのが図6である。図│に示す分割にお
いては、右側の全ての素子のゲインが負となり、従来法
ではそれ以上カット数を削減できないと判定されるが、
同図の分割(カット数は2)は最適分割ではなく1つの
局所最適解に過ぎない。最適解はネット6のみ、あるい
は、ネット7のみを切断するような分割(カット数は
1)であることは明らかである。
FIG. 6 clearly shows the adverse effect caused by such a gain calculation method. In the division shown in Fig.│, the gains of all the elements on the right side are negative, and it is determined that the number of cuts cannot be further reduced by the conventional method.
The division (the number of cuts is 2) in the figure is not an optimal division but only one local optimal solution. It is clear that the optimal solution is a division (the number of cuts is 1) that cuts only the net 6 or only the net 7.

【0012】従来のゲイン計算法を用いたまま上記課題
を解決するためには、例えば、図6における素子Bを左
側の部分回路へ移動させ、評価関数値であるカット数を
一度2から3へと増加させてから、さらに、素子Cを左
側の部分回路へ移動させなければならない。しかし、評
価関数値を増加させる移動操作の個数は、評価関数値を
減少させる移動操作の個数より非常に多く、結果とし
て、そのような方法は(素子選択を確率的に行って適用
回数を減らしたとしても)処理時間の大きな増加を招い
てしまう。
In order to solve the above problem while using the conventional gain calculation method, for example, the element B in FIG. 6 is moved to the left partial circuit, and the number of cuts which is the evaluation function value is once reduced from 2 to 3. After that, the element C must be further moved to the left partial circuit. However, the number of movement operations for increasing the evaluation function value is much larger than the number of movement operations for decreasing the evaluation function value, and as a result, such a method (probably performs element selection stochastically to reduce the number of applications) (If any) causes a significant increase in processing time.

【0013】[0013]

【課題を解決するための手段】本発明の回路分割改善装
置は、2分割された回路に対して、前記回路に含まれる
素子を当該素子が属する部分回路から他の部分回路へ移
動させる操作を逐次的に繰り返すことによって、部分回
路間の接続関係に関する評価関数値を減少させる回路分
割改善装置において、ある与えられた素子に対して当該
素子と接続関係を持つ素子を列挙する隣接素子選択手段
と、列挙された各素子に対して当該素子を他の部分回路
に移動させた時の前記評価関数値の減少量(ゲイン)
を、当該素子に直接の接続を持たない素子をも考慮に入
れて計算する先読みゲイン計算手段と、前記減少量(ゲ
イン)が正数でかつ最大の素子を選択する移動素子選択
手段と、選択された素子を他の部分回路に移動させる素
子移動手段とを備えることを特徴とする。
SUMMARY OF THE INVENTION A circuit division improving apparatus according to the present invention performs an operation for moving an element included in a circuit from a partial circuit to which the element belongs to another partial circuit for a divided circuit. In a circuit division improving device that reduces an evaluation function value related to a connection relationship between partial circuits by sequentially repeating, an adjacent element selection unit that enumerates elements having a connection relationship with a given element with respect to a given element. , For each of the listed elements, the amount of decrease (gain) in the evaluation function value when the element is moved to another partial circuit
Read-ahead gain calculating means for taking into account elements which do not have a direct connection to the element, moving element selecting means for selecting an element having a positive and maximum reduction amount (gain), Element moving means for moving the selected element to another partial circuit.

【0014】また、本発明の回路分割改善装置は、前記
列挙された各素子に対して当該素子を他の部分回路に移
動させた時の前記評価関数値の減少量(ゲイン)を、そ
の素子と直接の接続を持つ素子のみを考慮して計算する
非先読みゲイン計算手段を備え、前記先読みゲイン計算
手段は、前記非先読みゲイン計算手段によって得られた
ゲインに基づいて移動素子選択手段が適当な素子を選択
できなかった場合にのみ、ゲインを再計算し、移動素子
選択手段に出力することを特徴とする。
Further, the circuit division improving apparatus according to the present invention is arranged such that, for each of the listed elements, the reduction amount (gain) of the evaluation function value when the element is moved to another partial circuit is determined by the element. And non-look-ahead gain calculating means for calculating taking into account only elements having a direct connection with the moving element selecting means based on the gain obtained by the non-look-ahead gain calculating means. Only when an element cannot be selected, the gain is recalculated and output to the moving element selecting means.

【0015】[0015]

【発明の実施の形態】上述したように、従来のゲイン計
算法では、近隣の素子(ある素子に直接接続しているネ
ットに繋がっている素子)しかゲイン計算に関与しな
い。
DESCRIPTION OF THE PREFERRED EMBODIMENTS As described above, in the conventional gain calculation method, only neighboring elements (elements connected to a net directly connected to a certain element) are involved in the gain calculation.

【0016】本発明は、以下に示すように、各素子に対
して直接の接続を持たない素子を考慮したゲイン計算方
法を用いることによって課題を解決する(図4参照)。
すなわち、各素子iに対してそれに隣接する素子jを調
べ、素子jが移動済み(位置固定されている)であれば
素子iに対する素子jの直接作用を見積もり、また、素
子jが未移動であれば素子jに隣接する素子k(≠i)
を求め、素子iに対する素子kの間接作用を見積もっ
て、それらの作用に基づいて素子iのゲインを計算す
る。数式によって正確に表現すると、素子iのゲインは
次式となる。
The present invention solves the problem by using a gain calculation method in consideration of an element having no direct connection to each element as shown below (see FIG. 4).
That is, for each element i, the element j adjacent thereto is examined, and if the element j has been moved (the position is fixed), the direct action of the element j on the element i is estimated. If present, element k (≠ i) adjacent to element j
Is calculated, the indirect effect of the element k on the element i is estimated, and the gain of the element i is calculated based on those effects. Expressed correctly by a mathematical expression, the gain of the element i is as follows.

【0017】[0017]

【数2】 (Equation 2)

【0018】ここで、side(n)は素子nの位置
(左側または右側)、c(m,n)は素子mと素子nの
間の接続強度(mとnを繋ぐネット数)である。式
(2)から分かるように、素子iと直接の接続を持つ素
子(j)だけでなく、間接的な接続を持つ素子(k)を
も考慮したゲイン計算となっている。
Here, side (n) is the position (left or right) of the element n, and c (m, n) is the connection strength between the elements m and n (the number of nets connecting m and n). As can be seen from equation (2), the gain calculation takes into account not only the element (j) having an indirect connection with the element i, but also the element (k) having an indirect connection.

【0019】図6を用いて示した従来法の課題を本発明
で解決できることを以下に説明する。
The following describes that the problem of the conventional method shown in FIG. 6 can be solved by the present invention.

【0020】図6中の素子Aは移動対象とならないので
除外される(移動させると2分割とならないため)。残
り4つの素子B、C、DおよびEのゲインを式(2)に
基づいて計算すると、それぞれ、−3/4、7/10、
−3/4、−1/2となり、正の最大値を有する素子C
が左側に移動し、図7の分割状態が得られる(カット数
は6となり、素子Cは位置固定される)。引き続いて、
図7における各素子のゲインを計算すると、移動により
対象外となった素子Cを除いた素子A、B、DおよびE
のゲインは、それぞれ、−6/5、3、1、1/2とな
るため、素子Bが左側の部分回路に移動し、図8の分割
状態となる(カット数は1)。
The element A in FIG. 6 is excluded because it is not to be moved (since it is not divided into two when moved). When the gains of the remaining four elements B, C, D, and E are calculated based on equation (2), the gains are -3/4, 7/10,
Element C having a positive maximum value of -3/4 and -1/2
Moves to the left, and the divided state of FIG. 7 is obtained (the number of cuts is 6, and the position of the element C is fixed). Subsequently,
When the gain of each element in FIG. 7 is calculated, the elements A, B, D, and E excluding the element C which has been excluded from the movement due to the movement.
Are -6/5, 3, 1, and 1/2, respectively, so that the element B moves to the partial circuit on the left side, and enters the division state of FIG. 8 (the number of cuts is 1).

【0021】以上の説明により、本発明が局所最適解を
効果的に脱出する能力を提供できることを示せた。
The above description has shown that the present invention can provide the ability to effectively escape a local optimal solution.

【0022】次に、本発明について図面を参照して説明
する。
Next, the present invention will be described with reference to the drawings.

【0023】図1は本発明の一実施例を示すブロック図
である。図1に示すように、本発明は、隣接素子選択手
段1と、先読みゲイン計算手段2と、移動素子選択手段
3と、素子移動手段4とから構成される。
FIG. 1 is a block diagram showing one embodiment of the present invention. As shown in FIG. 1, the present invention comprises an adjacent element selecting means 1, a prefetch gain calculating means 2, a moving element selecting means 3, and an element moving means 4.

【0024】隣接素子選択手段1では、ある与えられた
素子に対して、その素子に隣接する素子の集合を求め
る。
The adjacent element selecting means 1 obtains, for a given element, a set of elements adjacent to the given element.

【0025】先読みゲイン計算手段2では、隣接素子選
択手段1を用いながら、各素子のゲインを計算する。す
なわち、各素子iに対して、隣接素子選択手段1を呼び
出すことにより、素子iに隣接する素子を求め、そのそ
れぞれjに対してさらに隣接素子選択手段を呼び出すこ
とによって、素子jに隣接する素子kの集合を得て、式
(2)に基づいて素子iのゲインを計算する(各素子j
に関するゲインの合計が素子iのゲインとなる)。
The prefetch gain calculating means 2 calculates the gain of each element while using the adjacent element selecting means 1. That is, for each element i, the element adjacent to the element j is obtained by calling the adjacent element selecting means 1 and calling the adjacent element selecting means for each j. k is obtained, and the gain of element i is calculated based on equation (2) (each element j
Is the sum of the gains for element i).

【0026】移動素子選択手段3では、ゲインが正で最
大の素子を選択する。そのような素子が存在しない場合
には分割改善処理を終了させる。
The moving element selecting means 3 selects the element having the largest positive gain. If there is no such element, the division improvement processing ends.

【0027】素子移動手段4では、選ばれた素子に対し
て、その素子の位置(左側または右側)を反転し、先読
みゲイン計算手段2を起動して移動後の状態での各素子
のゲインを再計算する。
The element moving means 4 inverts the position (left or right) of the selected element with respect to the selected element, activates the look-ahead gain calculating means 2 and calculates the gain of each element in the state after the movement. Recalculate.

【0028】次に本発明の第二の実施例について説明す
る。
Next, a second embodiment of the present invention will be described.

【0029】一般の回路においては、素子間をつなぐネ
ットは2端子ネットとは限らない。すなわち、式(2)
で参照される接続強度c(m,n)を定義できない。そ
こで、本発明の第二の実施例として、多端子ネットを持
つ回路に対して式(2)を適用するための方法を述べ
る。
In a general circuit, a net connecting elements is not limited to a two-terminal net. That is, equation (2)
Cannot define the connection strength c (m, n) referred to in the above. Therefore, as a second embodiment of the present invention, a method for applying Equation (2) to a circuit having a multi-terminal net will be described.

【0030】本実施例のブロック図を図2に示す。FIG. 2 shows a block diagram of this embodiment.

【0031】第二の実施例では、第1の実施例に示した
回路分割改善装置を用いる前に、与えられた回路に対し
て以下に説明する「多端子ネット変換手段5」を施すこ
とによって、2端子ネットのみから成る回路を生成す
る。
In the second embodiment, before using the circuit division improving device shown in the first embodiment, a given circuit is subjected to "multi-terminal net conversion means 5" described below. A circuit consisting only of a two-terminal net is generated.

【0032】すなわち、与えられた回路に存在する多端
子ネットのそれぞれを2端子ネットの集合に変換する。
n端子ネットの場合、これを可能なn(n−1)/2組
の素子ペアに分解し、各ペアに対して2/nの接続強度
を与える。例えば、a、b、cの3つの素子に繋がるネ
ットは、a〜b間、b〜c間、a〜c間の3つの2端子
ネットに分解され、その各2端子ネットの接続強度は2
/3となる。
That is, each multi-terminal net existing in a given circuit is converted into a set of two-terminal nets.
In the case of an n-terminal net, this is broken down into n (n-1) / 2 possible element pairs, giving a 2 / n connection strength to each pair. For example, a net connected to three elements a, b, and c is decomposed into three two-terminal nets between a and b, between b and c, and between a and c, and the connection strength of each two-terminal net is 2
/ 3.

【0033】次に、従来のゲイン計算法を併用した、本
発明の第三の実施例を示す。
Next, a third embodiment of the present invention using a conventional gain calculation method will be described.

【0034】図3は、第三の実施例を示すブロック図で
ある。
FIG. 3 is a block diagram showing a third embodiment.

【0035】非先読みゲイン計算手段6では、従来法
(式(1))により、各素子に対してそれに隣接する素
子のみを考慮したゲイン計算を行う。
The non-look-ahead gain calculating means 6 performs a gain calculation for each element by using the conventional method (Equation (1)) in consideration of only the element adjacent thereto.

【0036】隣接素子選択手段1と先読みゲイン計算手
段2は第一の実施例と同一である。
The adjacent element selecting means 1 and the prefetch gain calculating means 2 are the same as in the first embodiment.

【0037】移動素子選択手段3では、第一の実施例で
説明したように、ゲインが正で最大の素子を選択する
が、非先読みゲイン計算手段6で計算された素子の中で
そのような素子が存在しない場合には、先読みゲイン計
算手段2を起動し、式(2)に基づいて各素子のゲイン
を計算し直して、ゲインが正で最大の素子を選択する。
この時点で素子が選択できない場合には分割改善処理を
終了させる。
As described in the first embodiment, the moving element selecting means 3 selects the element having the largest positive gain, but among the elements calculated by the non-look-ahead gain calculating means 6, If there is no element, the prefetch gain calculating means 2 is started, and the gain of each element is recalculated based on the equation (2), and the element having the largest positive gain is selected.
If an element cannot be selected at this point, the division improvement processing is terminated.

【0038】素子移動手段4では、非先読みゲイン計算
手段6又は先読みゲイン計算手段2により選ばれた素子
に対して、その素子の位置(左側または右側)を反転
し、非先読みゲイン計算手段6を起動して移動後の状態
での各素子のゲインを再計算する。
The element moving means 4 inverts the position (left side or right side) of the element selected by the non-look-ahead gain calculating means 6 or the pre-ahead gain calculating means 2, and Recalculate the gain of each element in the state after starting and moving.

【0039】非先読みゲイン計算手段6では、各素子に
対してそれに隣接する素子のみが参照されるため、先読
みゲイン計算手段2に比べて処理時間が幾分短くて済
む。また、図6に例示されるような局所最適解に陥った
場合には、非先読みゲイン計算手段2が起動され回復が
図られるので、従来法に比べて分割結果の最適性も向上
する。
In the non-look-ahead gain calculating means 6, since each element is referred to only the element adjacent thereto, the processing time is somewhat shorter than in the pre-fetch gain calculating means 2. Further, when a local optimal solution as illustrated in FIG. 6 is encountered, the non-look-ahead gain calculating means 2 is activated and recovery is achieved, so that the optimality of the division result is improved as compared with the conventional method.

【0040】[0040]

【発明の効果】以上述べてきたように、本発明により、
直接の接続を持たない素子の影響をも考慮したゲイン計
算およびそれに従った素子移動が可能となり、図6の分
割に対して例示した如く、従来装置に比べて、より最適
性の高い回路分割を行うことができ、従来採られていた
非効率的な局所最適解からの脱出策を用いずに済ませる
ことができる。
As described above, according to the present invention,
The gain calculation in consideration of the influence of the element having no direct connection and the movement of the element in accordance with the gain calculation become possible. As illustrated with respect to the division in FIG. It can be performed without using the inefficient measures for escaping from the locally optimized solution that has been conventionally adopted.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第一の実施例のブロック図。FIG. 1 is a block diagram of a first embodiment of the present invention.

【図2】本発明の第二の実施例のブロック図。FIG. 2 is a block diagram of a second embodiment of the present invention.

【図3】本発明の第三の実施例のブロック図。FIG. 3 is a block diagram of a third embodiment of the present invention.

【図4】本発明のゲイン計算法の説明図。FIG. 4 is an explanatory diagram of a gain calculation method according to the present invention.

【図5】従来法の説明図。FIG. 5 is an explanatory view of a conventional method.

【図6】従来法の問題点の説明図。FIG. 6 is an explanatory diagram of a problem of the conventional method.

【図7】本発明による問題点解決の説明図。FIG. 7 is an explanatory diagram of a problem solving according to the present invention.

【図8】本発明による問題点解決の説明図。FIG. 8 is an explanatory diagram of the problem solving according to the present invention.

【符号の説明】[Explanation of symbols]

1 隣接素子選択手段 2 先読みゲイン計算手段 3 移動素子選択手段 4 素子移動手段 5 多端子ネット変換手段 6 非先読みゲイン計算手段 10 分割境界 11 素子 12 接続関係 DESCRIPTION OF SYMBOLS 1 Neighboring element selection means 2 Look-ahead gain calculation means 3 Moving element selection means 4 Element movement means 5 Multi-terminal net conversion means 6 Non-look-ahead gain calculation means 10 Division boundary 11 Elements 12 Connection relation

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】2分割された回路に対して、前記回路に含
まれる素子を当該素子が属する部分回路から他の部分回
路へ移動させる操作を逐次的に繰り返すことによって、
部分回路間の接続関係に関する評価関数値を減少させる
回路分割改善装置において、 ある与えられた素子に対して当該素子と接続関係を持つ
素子を列挙する隣接素子選択手段と、 列挙された各素子に対して当該素子を他の部分回路に移
動させた時の前記評価関数値の減少量(ゲイン)を、当
該素子に直接の接続を持たない素子をも考慮に入れて計
算する先読みゲイン計算手段と、 前記減少量(ゲイン)が正数でかつ最大の素子を選択す
る移動素子選択手段と、 選択された素子を他の部分回路に移動させる素子移動手
段とを備えることを特徴とする回路分割改善装置。
1. An operation of sequentially moving an element included in the circuit from a partial circuit to which the element belongs to another partial circuit with respect to the two divided circuits,
In a circuit division improving apparatus for reducing an evaluation function value relating to a connection relationship between partial circuits, an adjacent element selection means for enumerating elements having a connection relationship with a given element, and for each of the enumerated elements On the other hand, a look-ahead gain calculating means for calculating a reduction amount (gain) of the evaluation function value when the element is moved to another partial circuit in consideration of an element having no direct connection to the element. And a moving element selecting means for selecting an element having the largest amount of reduction (gain) and a moving element for moving the selected element to another partial circuit. apparatus.
【請求項2】前記列挙された各素子に対して当該素子を
他の部分回路に移動させた時の前記評価関数値の減少量
(ゲイン)を、その素子と直接の接続を持つ素子のみを
考慮して計算する非先読みゲイン計算手段を備え、 前記先読みゲイン計算手段は、前記非先読みゲイン計算
手段によって得られたゲインに基づいて移動素子選択手
段が適当な素子を選択できなかった場合にのみ、ゲイン
を再計算し、移動素子選択手段に出力することを特徴と
する請求項1に記載の回路分割改善装置。
2. For each of the listed elements, the amount of decrease (gain) of the evaluation function value when the element is moved to another partial circuit is determined for only the elements directly connected to the element. Non-look-ahead gain calculating means for calculating in consideration of, the look-ahead gain calculating means only when the moving element selecting means cannot select an appropriate element based on the gain obtained by the non-look-ahead gain calculating means 2. The circuit division improving device according to claim 1, wherein the gain is recalculated and output to the moving element selecting means.
【請求項3】前記先読みゲイン計算手段において、列挙
された各素子に対して、当該素子、当該素子と直接接続
を持つ素子、および前記直接接続を持つ素子と接続する
素子の接続数によって先読みゲインを計算することを特
徴とする請求項1に記載の回路分割改善装置。
3. A method according to claim 2, wherein said look-ahead gain calculating means includes:
For each element that has been connected, the element, directly connected to the element
Connected with the element having the direct connection
Specially, it calculates the look-ahead gain based on the number of connected elements.
2. The circuit division improving device according to claim 1, wherein:
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