JP2815073B2 - 並行プログラムに対する試験手順生成方法 - Google Patents
並行プログラムに対する試験手順生成方法Info
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- JP2815073B2 JP2815073B2 JP3227996A JP22799691A JP2815073B2 JP 2815073 B2 JP2815073 B2 JP 2815073B2 JP 3227996 A JP3227996 A JP 3227996A JP 22799691 A JP22799691 A JP 22799691A JP 2815073 B2 JP2815073 B2 JP 2815073B2
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Description
【０００１】
【産業上の利用分野】本発明は、複数のプロセスで構成
されるシステムを並行プログラムとして、ブラックボッ
クス試験を行う場合に、その手順を生成する方法に関す
る。
されるシステムを並行プログラムとして、ブラックボッ
クス試験を行う場合に、その手順を生成する方法に関す
る。
【０００２】
【従来の技術】従来より、プロトコル機械等の適合試験
方法については、種々の方法が提案されているが、それ
らはいずれも単一のプロセスを試験対象とするものであ
った。例えば、ＯＳＩ（Ｏpen Ｓystems Ｉnterconne
ction:開放形システム間相互接続)等においてプロトコ
ル機械の適合試験法について、活発な討論が行われてい
る(文献、『Ｆormal Ｍethods for Ｐrotocol Ｔest
ing,Ａ ＤetailedＳtudy』Ｄ．Ｐ．Ｓhdhu等、IEEE
Ｔransaction on Ｓoftware Ｅngineering 15 pp.
413〜426(1987)参照)。従って、例えば、交換プログラ
ムの結合試験、ＯＳＩ等のアプリケ−ションレイヤプロ
トコルの相互接続試験等の並行プログラムのブラックボ
ックス試験に、それらを適用することは難しかった。と
ころで、交換機等の並行システムのブラックボックス試
験とは、次のような仮定のもとで行われる試験のことで
ある。 （イ）プロセス間通信チャネルにはＦＩＦＯを用いる。 （ロ）プロセス間の相対実行速度は予見できない。 （ハ）システムは外部からの入力を契機として動作を開
始し、観測できる出力を与えて、安定状態までの遷移を
繰り返す。 また、試験項目の生成は、次のような条件のもとで行わ
れる。 （ａ）試験における観測では、システム内の動作タイミ
ングにより生じる相違を区別しない。 （ｂ）各安定状態では、単一の外部入力しか与えられな
い。すなわち、複数の同時外部入力や、安定状態間の遷
移中での外部入力は禁止される。 なお、ここで安定状態とは、外部からの入力の受信のみ
を実行できる全域状態である。従来、交換機等の並行シ
ステムのブラックボックス試験は、仕様を参考にして人
手により作成されていたので、かなりの時間と作業量が
かかり、また試験手順の作成者により品質のばらつき等
の問題点もあった。
方法については、種々の方法が提案されているが、それ
らはいずれも単一のプロセスを試験対象とするものであ
った。例えば、ＯＳＩ（Ｏpen Ｓystems Ｉnterconne
ction:開放形システム間相互接続)等においてプロトコ
ル機械の適合試験法について、活発な討論が行われてい
る(文献、『Ｆormal Ｍethods for Ｐrotocol Ｔest
ing,Ａ ＤetailedＳtudy』Ｄ．Ｐ．Ｓhdhu等、IEEE
Ｔransaction on Ｓoftware Ｅngineering 15 pp.
413〜426(1987)参照)。従って、例えば、交換プログラ
ムの結合試験、ＯＳＩ等のアプリケ−ションレイヤプロ
トコルの相互接続試験等の並行プログラムのブラックボ
ックス試験に、それらを適用することは難しかった。と
ころで、交換機等の並行システムのブラックボックス試
験とは、次のような仮定のもとで行われる試験のことで
ある。 （イ）プロセス間通信チャネルにはＦＩＦＯを用いる。 （ロ）プロセス間の相対実行速度は予見できない。 （ハ）システムは外部からの入力を契機として動作を開
始し、観測できる出力を与えて、安定状態までの遷移を
繰り返す。 また、試験項目の生成は、次のような条件のもとで行わ
れる。 （ａ）試験における観測では、システム内の動作タイミ
ングにより生じる相違を区別しない。 （ｂ）各安定状態では、単一の外部入力しか与えられな
い。すなわち、複数の同時外部入力や、安定状態間の遷
移中での外部入力は禁止される。 なお、ここで安定状態とは、外部からの入力の受信のみ
を実行できる全域状態である。従来、交換機等の並行シ
ステムのブラックボックス試験は、仕様を参考にして人
手により作成されていたので、かなりの時間と作業量が
かかり、また試験手順の作成者により品質のばらつき等
の問題点もあった。
【０００３】図２は、従来の並行プログラムを対象とし
た試験手順生成方法の説明図であり、図３は図２におけ
る制御フロ−グラフ生成部の動作アルゴリズムを示すフ
ロ−チャ−トである。図２において、１１はシステム仕
様、２１は縮退到達可能解析部、１２は制御フロ−グラ
フ、１３は試験仕様、２２は試験手順生成部、１４は試
験手順である。例えば、文献『Ｔowards analyzing a
nd synthesizing protocols』Ｐ.Ｚafiropulo等、Ｉ
ＥＥＥ Ｔransactions on Ｃommunication 28, pp.
651〜660(1980))において提案された方法では、図３に
示すように、試験対象である並行プログラムをグロ−バ
ルな動作を表わす制御フロ−グラフ（逐次プログラム）
に変換し、制御フロ−グラフに対して逐次プログラム用
試験手順生成法を適用している。先ず、イベント候補の
生成を行い（ステップ１）、次に到達可能木の更新を行
い（ステップ２）、元に戻る。すなわち、先ず全プロセ
スの状態Ｓpを初期状態とし、全受信バッファを０とす
る（３０１）。全てのｐに対して、Ｓpが終了したか否
かを判断し(３０２）、未だ終了していなければ、全て
のプロセスｐに対して、現状態Ｓｐでの実行可能イベン
ト集合Ｅｓｐを求める（３０３）。次に、全てのｐに対
して、Ｅｓｐ＝０であるか否かを判断し（３０４）、０
でなければ、全てのＥｓｐの論理和Ｅを求める（３０
５）。次に、生成されたＥに含まれるイベントを実行
し、次の全域状態を生成し、そこへの枝を付加する（３
０６）。そして、再び動作３０２に戻って処理を続行す
る。
た試験手順生成方法の説明図であり、図３は図２におけ
る制御フロ−グラフ生成部の動作アルゴリズムを示すフ
ロ−チャ−トである。図２において、１１はシステム仕
様、２１は縮退到達可能解析部、１２は制御フロ−グラ
フ、１３は試験仕様、２２は試験手順生成部、１４は試
験手順である。例えば、文献『Ｔowards analyzing a
nd synthesizing protocols』Ｐ.Ｚafiropulo等、Ｉ
ＥＥＥ Ｔransactions on Ｃommunication 28, pp.
651〜660(1980))において提案された方法では、図３に
示すように、試験対象である並行プログラムをグロ−バ
ルな動作を表わす制御フロ−グラフ（逐次プログラム）
に変換し、制御フロ−グラフに対して逐次プログラム用
試験手順生成法を適用している。先ず、イベント候補の
生成を行い（ステップ１）、次に到達可能木の更新を行
い（ステップ２）、元に戻る。すなわち、先ず全プロセ
スの状態Ｓpを初期状態とし、全受信バッファを０とす
る（３０１）。全てのｐに対して、Ｓpが終了したか否
かを判断し(３０２）、未だ終了していなければ、全て
のプロセスｐに対して、現状態Ｓｐでの実行可能イベン
ト集合Ｅｓｐを求める（３０３）。次に、全てのｐに対
して、Ｅｓｐ＝０であるか否かを判断し（３０４）、０
でなければ、全てのＥｓｐの論理和Ｅを求める（３０
５）。次に、生成されたＥに含まれるイベントを実行
し、次の全域状態を生成し、そこへの枝を付加する（３
０６）。そして、再び動作３０２に戻って処理を続行す
る。
【０００４】
【発明が解決しようとする課題】しかしながら、図２お
よび図３における従来の手法では、制御フロ−グラフ生
成に要するメモリ容量や、計算時間が膨大となるため、
効率的な試験項目の生成が不可能であった。本発明の目
的は、このような従来の課題を解決し、試験手順の生成
に要するメモリ容量、および計算時間をともに削減し
て、効率的な並行プログラムのブラックボックス試験手
順の生成方法を提供することにある。
よび図３における従来の手法では、制御フロ−グラフ生
成に要するメモリ容量や、計算時間が膨大となるため、
効率的な試験項目の生成が不可能であった。本発明の目
的は、このような従来の課題を解決し、試験手順の生成
に要するメモリ容量、および計算時間をともに削減し
て、効率的な並行プログラムのブラックボックス試験手
順の生成方法を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明による並行プログラムに対する試験手順生成
方法は、並行プログラムを制御フロ−グラフに変換した
後、制御フロ−グラフから試験手順を生成する並行プロ
グラムに対する試験手順生成システムにおいて、並行プ
ログラムを制御フロ−グラフに変換する場合に、現状態
で各プロセスが実行可能なイベントの組からなるグロ−
バルイベントを、外部からの入力イベントよりも各プロ
セス間の送受信イベントや各プロセスのロ−カルイベン
トを優先して選択し、イベントを初期全域状態から逐次
実行して、全域状態を点とし、グロ−バルイベントによ
る遷移を枝とする制御フロ−グラフを生成することに特
徴がある。
め、本発明による並行プログラムに対する試験手順生成
方法は、並行プログラムを制御フロ−グラフに変換した
後、制御フロ−グラフから試験手順を生成する並行プロ
グラムに対する試験手順生成システムにおいて、並行プ
ログラムを制御フロ−グラフに変換する場合に、現状態
で各プロセスが実行可能なイベントの組からなるグロ−
バルイベントを、外部からの入力イベントよりも各プロ
セス間の送受信イベントや各プロセスのロ−カルイベン
トを優先して選択し、イベントを初期全域状態から逐次
実行して、全域状態を点とし、グロ−バルイベントによ
る遷移を枝とする制御フロ−グラフを生成することに特
徴がある。
【０００６】
【作用】前述した制約（ａ）（ｂ）の下で、試験手順と
して区別できない動作系列間の関係を示すため、ブラッ
クボックス等価概念を導入する。すなわち、一般に動作
系列は、各プロセスにより実行されるイベントの部分系
列の組に分割される。ここでは、上記組をマルチロ−グ
と呼ぶことにする。そして、下記の条件（Ａ）（Ｂ）が
成立するときに、２つの動作系列ＩＳ，ＩＳ′はブラッ
クボックス等価と呼ぶ。 （Ａ）ＩＳ，ＩＳ′の外部入力のみに注目した部分列、
ｅｘ（ＩＳ），ｅｘ（ＩＳ′）が一致する。 （Ｂ）ＩＳとＩＳ′とは同一のマルチロ−グに分割され
る。 本発明においては、ブラックボックス等価な動作系列の
組を代表するグロ−バルイベント系列（縮退動作系列Ｒ
ＩＳと呼ぶ）のみからなる制御フロ−グラフを構成する
ことにより、試験手順として区別できる動作だけを表現
する最小の制御フロ−グラフを構成する。 （イ）展開イベント列は従来の方法で生成された制御フ
ロ−グラフの経路となる。（ロ）従来の方法で生成され
た制御フロ−グラフの任意の経路とブラックボックス等
価な展開イベント列を生成する制御フロ−グラフの経路
がある。ここで、展開イベント列とは、制御フロ−グラ
フのパスからグロ−バルイベント内の各イベントを任意
のプロセス順に並列してできるイベント列のことであ
る。本発明においては、全ての安定状態を含む制御フロ
−グラフを生成するために、現状態で実行可能なイベン
トの組からなるグロ−バルイベントを外部入力イベント
よりも内部イベント（外部入力イベント以外のイベン
ト）を優先して選択し、それを初期全域状態から逐次実
行して、制御フロ−グラフを生成する。従って、本発明
によって生成された制御フロ−グラフは、次のような性
質を有している。 （ａ）異なった経路から生成される展開イベント列は、
ブラックボックス等価ではない（極小性）。 （ｂ）全ての安定状態が生成される（網羅性）。 すなわち、生成された制御フロ−グラフは、各試験手順
の起動状態である全ての安定状態を含み、試験手順とし
て区別できる動作だけを表現する最小の制御フロ−グラ
フであって、必要なメモリ容量および計算時間を削減す
ることができる。
して区別できない動作系列間の関係を示すため、ブラッ
クボックス等価概念を導入する。すなわち、一般に動作
系列は、各プロセスにより実行されるイベントの部分系
列の組に分割される。ここでは、上記組をマルチロ−グ
と呼ぶことにする。そして、下記の条件（Ａ）（Ｂ）が
成立するときに、２つの動作系列ＩＳ，ＩＳ′はブラッ
クボックス等価と呼ぶ。 （Ａ）ＩＳ，ＩＳ′の外部入力のみに注目した部分列、
ｅｘ（ＩＳ），ｅｘ（ＩＳ′）が一致する。 （Ｂ）ＩＳとＩＳ′とは同一のマルチロ−グに分割され
る。 本発明においては、ブラックボックス等価な動作系列の
組を代表するグロ−バルイベント系列（縮退動作系列Ｒ
ＩＳと呼ぶ）のみからなる制御フロ−グラフを構成する
ことにより、試験手順として区別できる動作だけを表現
する最小の制御フロ−グラフを構成する。 （イ）展開イベント列は従来の方法で生成された制御フ
ロ−グラフの経路となる。（ロ）従来の方法で生成され
た制御フロ−グラフの任意の経路とブラックボックス等
価な展開イベント列を生成する制御フロ−グラフの経路
がある。ここで、展開イベント列とは、制御フロ−グラ
フのパスからグロ−バルイベント内の各イベントを任意
のプロセス順に並列してできるイベント列のことであ
る。本発明においては、全ての安定状態を含む制御フロ
−グラフを生成するために、現状態で実行可能なイベン
トの組からなるグロ−バルイベントを外部入力イベント
よりも内部イベント（外部入力イベント以外のイベン
ト）を優先して選択し、それを初期全域状態から逐次実
行して、制御フロ−グラフを生成する。従って、本発明
によって生成された制御フロ−グラフは、次のような性
質を有している。 （ａ）異なった経路から生成される展開イベント列は、
ブラックボックス等価ではない（極小性）。 （ｂ）全ての安定状態が生成される（網羅性）。 すなわち、生成された制御フロ−グラフは、各試験手順
の起動状態である全ての安定状態を含み、試験手順とし
て区別できる動作だけを表現する最小の制御フロ−グラ
フであって、必要なメモリ容量および計算時間を削減す
ることができる。
【０００７】
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の一実施例を示す並行プログ
ラムに対する試験手順生成システムの機能ブロック図で
ある。本実施例では、システム仕様１１から制御フロ−
グラフ１２を生成する制御フロ−グラフ生成部（縮退到
達可能解析部）２１、および生成された制御フロ−グラ
フ１２と試験仕様１３から試験手順１４を生成する試験
手順生成部２２から構成される。ここで、試験手順生成
部２３は、逐次プログラム用試験手順生成方法と類似の
方法を用いればよいので、以下では制御フロ−グラフ生
成部２１の詳細を説明する。制御フロ−グラフ生成部２
１は、全体の実行状態を管理する実行状態管理部２３、
各イベントの実行可能性を判定するイベント実行可能性
判定部２５、グロ−バルイベントを計算するグロ−バル
イベント生成部２６、および生成されたグロ−バルイベ
ントにより制御フロ−グラフを更新する制御フロ−グラ
フ更新部２４より構成される。図１において、図２に示
す従来のシステムと異なる点は、制御フロ−グラフ生成
部２１に、グロ−バルイベント生成部２６を新たに設け
た点である。
説明する。図１は、本発明の一実施例を示す並行プログ
ラムに対する試験手順生成システムの機能ブロック図で
ある。本実施例では、システム仕様１１から制御フロ−
グラフ１２を生成する制御フロ−グラフ生成部（縮退到
達可能解析部）２１、および生成された制御フロ−グラ
フ１２と試験仕様１３から試験手順１４を生成する試験
手順生成部２２から構成される。ここで、試験手順生成
部２３は、逐次プログラム用試験手順生成方法と類似の
方法を用いればよいので、以下では制御フロ−グラフ生
成部２１の詳細を説明する。制御フロ−グラフ生成部２
１は、全体の実行状態を管理する実行状態管理部２３、
各イベントの実行可能性を判定するイベント実行可能性
判定部２５、グロ−バルイベントを計算するグロ−バル
イベント生成部２６、および生成されたグロ−バルイベ
ントにより制御フロ−グラフを更新する制御フロ−グラ
フ更新部２４より構成される。図１において、図２に示
す従来のシステムと異なる点は、制御フロ−グラフ生成
部２１に、グロ−バルイベント生成部２６を新たに設け
た点である。
【０００８】図４（ａ）（ｂ）は、本発明に適用可能な
２者通話サ−ビスを簡単化したプロトコル仕様の例、お
よびその中の汎例として述語の意味を示すものである。
図４（ａ）中の左内部矢印のあるsignalは外部受信イベ
ント、また右内部矢印のあるtarget(signal)は受信イベ
ント、右外部矢印のあるtarget(signal)）は送信イベン
ト、両端外部矢印のあるfreeは条件分岐イベント、両端
無矢印のＲingは自律イベントである(図４(b）参照）。
その他、startは動作開始、onhkはオンフック、ofhkは
オフフックである。この仕様は、図４（ａ）に示すよう
に、加入者端末Ｔ１，Ｔ２と交換機ＥＸの３つのプロセ
スから構成されている。各プロセスは、ＣＣＩＴＴの仕
様記述言語図法ＳＬＤ／ＧＲと類似の記法で記述されて
いる。図４（ａ）の加入者端末Ｔ１，Ｔ２，交換機ＥＸ
の仕様に対して、イベント系列ＩＳ1，ＩＳ2は本仕様の
システム動作系列であって、到達可能木上の経路とな
る。なお、下式の各項の最後に付加されたT1,T2,EXは、
それぞれ加入者端末T1,T2および交換機EXの各プロセス
を意味している。 ＩＳ1＝〔＋（ofhk)T1,−Ｔ２（start)T1,＋Ｔ１（start)T2,if(free:Ｙ）T2, −Ｔ１（Ａck)T2,＋Ｔ２（Ａck)T1,Ｒing_back()T1,Ｒing()T2,＋(ofhk) T2，−ＥＸ（cnnect)T2,＋Ｔ２（connect)EX,−Ｔ１（connect)T2,＋Ｔ ２（connect)T1,set_speachpath(Ｔ１，Ｔ２）EX,・・・・・・,＋Ｔ１（term) T2,Ｂusy()T2,＋（onhk)T2〕 ＩＳ2＝〔＋（ofhk)T1,−Ｔ２（start)T1,＋Ｔ１（start)T2,if(free:Ｎ）T2, −Ｔ１（Ｎack)T2,＋Ｔ２（Ｎack)T1,Ｂusy()T1,＋（onhk)T1〕
２者通話サ−ビスを簡単化したプロトコル仕様の例、お
よびその中の汎例として述語の意味を示すものである。
図４（ａ）中の左内部矢印のあるsignalは外部受信イベ
ント、また右内部矢印のあるtarget(signal)は受信イベ
ント、右外部矢印のあるtarget(signal)）は送信イベン
ト、両端外部矢印のあるfreeは条件分岐イベント、両端
無矢印のＲingは自律イベントである(図４(b）参照）。
その他、startは動作開始、onhkはオンフック、ofhkは
オフフックである。この仕様は、図４（ａ）に示すよう
に、加入者端末Ｔ１，Ｔ２と交換機ＥＸの３つのプロセ
スから構成されている。各プロセスは、ＣＣＩＴＴの仕
様記述言語図法ＳＬＤ／ＧＲと類似の記法で記述されて
いる。図４（ａ）の加入者端末Ｔ１，Ｔ２，交換機ＥＸ
の仕様に対して、イベント系列ＩＳ1，ＩＳ2は本仕様の
システム動作系列であって、到達可能木上の経路とな
る。なお、下式の各項の最後に付加されたT1,T2,EXは、
それぞれ加入者端末T1,T2および交換機EXの各プロセス
を意味している。 ＩＳ1＝〔＋（ofhk)T1,−Ｔ２（start)T1,＋Ｔ１（start)T2,if(free:Ｙ）T2, −Ｔ１（Ａck)T2,＋Ｔ２（Ａck)T1,Ｒing_back()T1,Ｒing()T2,＋(ofhk) T2，−ＥＸ（cnnect)T2,＋Ｔ２（connect)EX,−Ｔ１（connect)T2,＋Ｔ ２（connect)T1,set_speachpath(Ｔ１，Ｔ２）EX,・・・・・・,＋Ｔ１（term) T2,Ｂusy()T2,＋（onhk)T2〕 ＩＳ2＝〔＋（ofhk)T1,−Ｔ２（start)T1,＋Ｔ１（start)T2,if(free:Ｎ）T2, −Ｔ１（Ｎack)T2,＋Ｔ２（Ｎack)T1,Ｂusy()T1,＋（onhk)T1〕
【０００９】図５は、図４のプロトコル仕様に対する通
常の制御フロ−グラフの概略を示す図である。これは、
５０個の全域状態と１２６７本の動作系列を含んでい
る。この１２６７本の動作系列は、マルチロ−グ（ｕＴ
１，ｕＴ２，ＥＸ）によって表現される１２６６本の系
列からなるグル−プ１（上述のＩＳ1は本グル−プに含
まれる）とマルチロ−グ（ｕＴ１′，ｕＴ２′）によっ
て表現される系列ＩＳ2からなるグル−プ２に分かれて
いる。 ｕＴ１＝〔＋（ofhk),−Ｔ２（start),＋Ｔ２（Ａck),Ｒing_back(),＋Ｔ２ （connect),＋（onhk),−ＥＸ（term),−Ｔ２（term)〕 ｕＴ２＝〔＋Ｔ１（start),if(free:Ｙ),−Ｔ１（Ａck),Ｒing(),＋(onhk),− ＥＸ(connect),−Ｔ１（connect),−Ｔ１（term),Ｂusy(),＋（onhk)〕 ｕＥＸ＝〔＋Ｔ２（connect),set_speachpath(Ｔ１，Ｔ２），＋Ｔ１(term),r elease_speachpath(Ｔ１，Ｔ２）〕 ｕＴ１′＝〔＋(ofhk),−Ｔ２（start),＋Ｔ２（Ｎack),Ｂusy(),＋（onhk)〕 ｕＴ２′＝〔＋Ｔ１(start),if(free:Ｎ），−Ｔ１（Ｎack)〕 上記のｕＴ１，ｕＴ２，ｕＥＸはプロセスＴ１，Ｔ２，
ＥＸによって実行されるイベント系列である。
常の制御フロ−グラフの概略を示す図である。これは、
５０個の全域状態と１２６７本の動作系列を含んでい
る。この１２６７本の動作系列は、マルチロ−グ（ｕＴ
１，ｕＴ２，ＥＸ）によって表現される１２６６本の系
列からなるグル−プ１（上述のＩＳ1は本グル−プに含
まれる）とマルチロ−グ（ｕＴ１′，ｕＴ２′）によっ
て表現される系列ＩＳ2からなるグル−プ２に分かれて
いる。 ｕＴ１＝〔＋（ofhk),−Ｔ２（start),＋Ｔ２（Ａck),Ｒing_back(),＋Ｔ２ （connect),＋（onhk),−ＥＸ（term),−Ｔ２（term)〕 ｕＴ２＝〔＋Ｔ１（start),if(free:Ｙ),−Ｔ１（Ａck),Ｒing(),＋(onhk),− ＥＸ(connect),−Ｔ１（connect),−Ｔ１（term),Ｂusy(),＋（onhk)〕 ｕＥＸ＝〔＋Ｔ２（connect),set_speachpath(Ｔ１，Ｔ２），＋Ｔ１(term),r elease_speachpath(Ｔ１，Ｔ２）〕 ｕＴ１′＝〔＋(ofhk),−Ｔ２（start),＋Ｔ２（Ｎack),Ｂusy(),＋（onhk)〕 ｕＴ２′＝〔＋Ｔ１(start),if(free:Ｎ），−Ｔ１（Ｎack)〕 上記のｕＴ１，ｕＴ２，ｕＥＸはプロセスＴ１，Ｔ２，
ＥＸによって実行されるイベント系列である。
【００１０】さらに、グル−プ１の１２６６本の動作系
列は、同一の外部入力イベント系列ｅｘ（ＩＳ1）を持
つので、上述の２つのグル−プは、各々ブラックボック
ス等価な動作系列のグラスである。これらのブラックボ
ックス等価な動作系列のクラスに対して、次の縮退動作
系列ＲＩＳは各クラスを代表するグロ−バルイベント系
列と考えられる。 ＲＩＳ1＝〔｛＋（ofhk)T1},{−Ｔ２(start)T1},{＋Ｔ１(start)T2},{if(free: Ｙ）T2},{−Ｔ１(Ａck)T2},{＋Ｔ２（Ａck)T1,Ｒing()T2},{Ｒing_ back()T1},{＋(ofhk)T2},{−ＥＸ(connect)T2},{−Ｔ１(connect)T2, ＋Ｔ２(connect)EX},{＋Ｔ２(connect)T1,set_speachpath(Ｔ１，Ｔ ２）EX},・・・・,{＋Ｔ１(term)T2},{Ｂusy()T2},{＋(onhk)T2}〕 ＲＩＳ2＝〔｛＋(ofhk)T1},{−Ｔ２(start)T1},{＋Ｔ１(start)T2},{if(free: Ｎ）T2},{−Ｔ１(Ｎack)T2},{＋Ｔ２（Ｎack)T1},{Ｂusy()T1}, {＋(onhk)T1}〕
列は、同一の外部入力イベント系列ｅｘ（ＩＳ1）を持
つので、上述の２つのグル−プは、各々ブラックボック
ス等価な動作系列のグラスである。これらのブラックボ
ックス等価な動作系列のクラスに対して、次の縮退動作
系列ＲＩＳは各クラスを代表するグロ−バルイベント系
列と考えられる。 ＲＩＳ1＝〔｛＋（ofhk)T1},{−Ｔ２(start)T1},{＋Ｔ１(start)T2},{if(free: Ｙ）T2},{−Ｔ１(Ａck)T2},{＋Ｔ２（Ａck)T1,Ｒing()T2},{Ｒing_ back()T1},{＋(ofhk)T2},{−ＥＸ(connect)T2},{−Ｔ１(connect)T2, ＋Ｔ２(connect)EX},{＋Ｔ２(connect)T1,set_speachpath(Ｔ１，Ｔ ２）EX},・・・・,{＋Ｔ１(term)T2},{Ｂusy()T2},{＋(onhk)T2}〕 ＲＩＳ2＝〔｛＋(ofhk)T1},{−Ｔ２(start)T1},{＋Ｔ１(start)T2},{if(free: Ｎ）T2},{−Ｔ１(Ｎack)T2},{＋Ｔ２（Ｎack)T1},{Ｂusy()T1}, {＋(onhk)T1}〕
【００１１】図６は、図１における制御フロ−グラフ生
成部のアルゴリズムを示すフロ−チャ−トである。すな
わち、図６には、上述の縮退動作系列ＲＩＳのみから構
成される制御フロ−グラフを生成する制御フロ−グラフ
生成部の動作が示されている。動作は、ステップ１でイ
ベント候補の生成を行い、ステップ２でグロ−バルイベ
ントの生成を行い、ステップ３で到達可能木の更新を行
い、元に戻る。すなわち、先ず、準備として、全プロセ
スを初期状態にし、全ての受信バッファを空にする（６
０１）。全てのｐに対してＳｐ＝終了状態であるか否か
を判断し、終了していないときには（６０２）、イベン
ト実行可能性判定部２５では、各プロセスｐに対して、
現状態Ｓｐに記述された内部イベントについて以下のル
−ルに従って実行可能性を判定し、実行可能内部イベン
ト集合Ｅｓｐ、疑似可能イベント集合Ｐｓｐを決定す
る。 （ａ）受信以外のイベントおよび期待する信号が受信バ
ッファの先頭に有るイベントは実行可能である。 （ｂ）受信イベントで、対応する受信バッファが空であ
るイベントを疑似実行可能とする。 （ｃ）上記以外の内部イベントは実行不可能である。
成部のアルゴリズムを示すフロ−チャ−トである。すな
わち、図６には、上述の縮退動作系列ＲＩＳのみから構
成される制御フロ−グラフを生成する制御フロ−グラフ
生成部の動作が示されている。動作は、ステップ１でイ
ベント候補の生成を行い、ステップ２でグロ−バルイベ
ントの生成を行い、ステップ３で到達可能木の更新を行
い、元に戻る。すなわち、先ず、準備として、全プロセ
スを初期状態にし、全ての受信バッファを空にする（６
０１）。全てのｐに対してＳｐ＝終了状態であるか否か
を判断し、終了していないときには（６０２）、イベン
ト実行可能性判定部２５では、各プロセスｐに対して、
現状態Ｓｐに記述された内部イベントについて以下のル
−ルに従って実行可能性を判定し、実行可能内部イベン
ト集合Ｅｓｐ、疑似可能イベント集合Ｐｓｐを決定す
る。 （ａ）受信以外のイベントおよび期待する信号が受信バ
ッファの先頭に有るイベントは実行可能である。 （ｂ）受信イベントで、対応する受信バッファが空であ
るイベントを疑似実行可能とする。 （ｃ）上記以外の内部イベントは実行不可能である。
【００１２】次に、外部入力イベントＴｓｐのイベント
候補を計算する（６０３）。疑似可能イベントとは、対
応する受信バッファが空の受信イベントであり、実行可
能イベントを実行せずに、『待っていれば、』実行可能
になる可能性のあるイベントである。この疑似可能イベ
ントの実行を予定するために、実行可能イベントの実行
を待たせることを意味する待ちイベントλを用いる。た
だし、直前に待ちイベントλを実行したプロセスについ
ては、実行できなかった疑似可能イベントのみを対象と
して実行可能イベントおよび疑似可能イベントを計算す
る。次に、ステップ２では、グロ−バルイベント生成部
２６によりグロ−バルイベントを計算する。すなわち、
全てのｐに対して、Ｅspが０であり(６０４）、またＴs
pが０であれば（６０６）、計算は終了する。Ｅspが０
でなければ、ＰspとＴspの論理和をとり、この結果が０
でなければ（６０５）、Ｅsp：＝ＴspＵ（λ）を求め
（６０８）、次に、ＧＥ：＝ｃｐを算出する（６０
９）。また、ＰｓｐとＴｓｐの論理和の結果が０であれ
ば（６０５）、直ちにＧＥ：＝ｃｐを算出する（６０
９）。また、全ｐに対して、Ｔｓｐが０でなければ（６
０６）、グロ−バルイベントＧＥ：＝（ｔ）を算出する
（６０７）。次に、ステップ３では、制御フロ−グラフ
更新部２４によりグロ−バルイベントＧＥ内の全てのイ
ベントを任意の順番で実行し、次の全域状態を生成し
て、そこへの枝を付加する（６１０）。そして、新たに
生成された全域状態の各々に対して、ステップ１以降を
再帰的に適用する。ただし、外部受信は、同時に１つの
み実行する。全てのプロセスが終状態になった場合に
は、アルゴリズムを終了する（６０２）。このアルゴリ
ズムの停止性を保証するために、チャネル長有限を仮定
する。
候補を計算する（６０３）。疑似可能イベントとは、対
応する受信バッファが空の受信イベントであり、実行可
能イベントを実行せずに、『待っていれば、』実行可能
になる可能性のあるイベントである。この疑似可能イベ
ントの実行を予定するために、実行可能イベントの実行
を待たせることを意味する待ちイベントλを用いる。た
だし、直前に待ちイベントλを実行したプロセスについ
ては、実行できなかった疑似可能イベントのみを対象と
して実行可能イベントおよび疑似可能イベントを計算す
る。次に、ステップ２では、グロ−バルイベント生成部
２６によりグロ−バルイベントを計算する。すなわち、
全てのｐに対して、Ｅspが０であり(６０４）、またＴs
pが０であれば（６０６）、計算は終了する。Ｅspが０
でなければ、ＰspとＴspの論理和をとり、この結果が０
でなければ（６０５）、Ｅsp：＝ＴspＵ（λ）を求め
（６０８）、次に、ＧＥ：＝ｃｐを算出する（６０
９）。また、ＰｓｐとＴｓｐの論理和の結果が０であれ
ば（６０５）、直ちにＧＥ：＝ｃｐを算出する（６０
９）。また、全ｐに対して、Ｔｓｐが０でなければ（６
０６）、グロ−バルイベントＧＥ：＝（ｔ）を算出する
（６０７）。次に、ステップ３では、制御フロ−グラフ
更新部２４によりグロ−バルイベントＧＥ内の全てのイ
ベントを任意の順番で実行し、次の全域状態を生成し
て、そこへの枝を付加する（６１０）。そして、新たに
生成された全域状態の各々に対して、ステップ１以降を
再帰的に適用する。ただし、外部受信は、同時に１つの
み実行する。全てのプロセスが終状態になった場合に
は、アルゴリズムを終了する（６０２）。このアルゴリ
ズムの停止性を保証するために、チャネル長有限を仮定
する。
【００１３】図７は、図４の仕様に対する内部通信イベ
ントを削除した制御フロ−グラフの概略を示す図であ
る。制御フロ−グラフは、上述の２つの縮退動作系列Ｒ
ＩＳ1とＲＩＳ2と、図５に示した５つの安定状態（０，
０，０），（４，４，０），（５，７，２），（０，
９，０），（０，９，０），（９，０，０）を含んでい
る。これらの安定状態が点に該当し、それらの点を結合
する線が枝に該当する。枝の途中に存在するのが、何を
行うかを示す動作を示している。この制御フロ−グラフ
は、現状態で各プロセスが実行可能なイベントの組から
なるグロ−バルイベントを、外部からの入力イベントよ
りもシステムの内部での送受信イベントや各プロセスの
ロ−カルイベントを優先して選択し、それを初期全域状
態から逐次実行して、全域状態を点としてグロ−バルイ
ベントによる遷移を枝とする制御フロ−グラフを生成し
ている。本実施例においては、縮退到達可能解析方法に
より制御フロ−グラフを生成するので、各試験手順の起
動状態である全ての安定状態を含み、試験手順として区
別しないことが望ましいブラックボックス等価な動作の
クラスを代表する縮退動作系列のみから構成されてい
る。従って、通常の到達可能解析のように状態爆発を生
じ、計算時間が膨大になるということが回避される。ま
た、従来の逐次プログラム用試験手順生成法を、得られ
た制御フロ−グラフに直接適用することにより、並行プ
ログラムの試験手順を容易に自動生成することが可能で
ある。
ントを削除した制御フロ−グラフの概略を示す図であ
る。制御フロ−グラフは、上述の２つの縮退動作系列Ｒ
ＩＳ1とＲＩＳ2と、図５に示した５つの安定状態（０，
０，０），（４，４，０），（５，７，２），（０，
９，０），（０，９，０），（９，０，０）を含んでい
る。これらの安定状態が点に該当し、それらの点を結合
する線が枝に該当する。枝の途中に存在するのが、何を
行うかを示す動作を示している。この制御フロ−グラフ
は、現状態で各プロセスが実行可能なイベントの組から
なるグロ−バルイベントを、外部からの入力イベントよ
りもシステムの内部での送受信イベントや各プロセスの
ロ−カルイベントを優先して選択し、それを初期全域状
態から逐次実行して、全域状態を点としてグロ−バルイ
ベントによる遷移を枝とする制御フロ−グラフを生成し
ている。本実施例においては、縮退到達可能解析方法に
より制御フロ−グラフを生成するので、各試験手順の起
動状態である全ての安定状態を含み、試験手順として区
別しないことが望ましいブラックボックス等価な動作の
クラスを代表する縮退動作系列のみから構成されてい
る。従って、通常の到達可能解析のように状態爆発を生
じ、計算時間が膨大になるということが回避される。ま
た、従来の逐次プログラム用試験手順生成法を、得られ
た制御フロ−グラフに直接適用することにより、並行プ
ログラムの試験手順を容易に自動生成することが可能で
ある。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
制約のもとで、各試験手順の起動状態である安定状態を
全て含み、試験項目として区別できる動作のみを表現す
る制御フロ−グラフを生成することができるので、試験
手順に要するメモリ容量や計算時間を削減し、効率的な
並行プログラムのブラックボックス試験手順を生成する
ことが可能である。
制約のもとで、各試験手順の起動状態である安定状態を
全て含み、試験項目として区別できる動作のみを表現す
る制御フロ−グラフを生成することができるので、試験
手順に要するメモリ容量や計算時間を削減し、効率的な
並行プログラムのブラックボックス試験手順を生成する
ことが可能である。
【００１５】
【図１】本発明の一実施例を示す並行プログラムに対す
る試験手順生成システムの機能ブロック図である。
る試験手順生成システムの機能ブロック図である。
【図２】従来の並行プログラムに対する試験手順生成シ
ステムの機能ブロック図である。
ステムの機能ブロック図である。
【図３】図２における制御フロ−グラフ生成部の動作ア
ルゴリズムを示すフロ−チャ−トである。
ルゴリズムを示すフロ−チャ−トである。
【図４】本発明が使用されるプロトコル仕様の例を示す
図である。
図である。
【図５】従来の方法による制御フロ−グラフの概略図で
ある。
ある。
【図６】図１における制御フロ−グラフ生成部のアルゴ
リズムを示す動作フロ−チャ−トである。
リズムを示す動作フロ−チャ−トである。
【図７】本発明において生成された制御フロ−グラフの
概略図である。
概略図である。
１１ システム仕様 １２ 制御フロ−グラフ １３ 試験仕様 １４ 試験手順 ２１ 制御フロ−グラフ生成部 ２２ 試験手順生成部 ２３ 実行状態管理部 ２４ 制御フロ−グラフ更新部 ２５ イベント実行可能性判定部 ２６ グロ−バルイベント生成部
Claims (1)
- 【請求項１】 並行プログラムを制御フロ−グラフに変
換した後、該制御フロ−グラフから試験手順を生成する
並行プログラムに対する試験手順生成システムにおい
て、上記並行プログラムを制御フロ−グラフに変換する
場合に、現状態で各プロセスが実行可能なイベントの組
からなるグロ−バルイベントを、外部からの入力イベン
トよりも各プロセス間の送受信イベントや各プロセスの
ロ−カルイベントを優先して選択し、該イベントを初期
全域状態から逐次実行して、全域状態を点とし、グロ−
バルイベントによる遷移を枝とする制御フロ−グラフを
生成することを特徴とする並行プログラムに対する試験
手順生成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3227996A JP2815073B2 (ja) | 1991-09-09 | 1991-09-09 | 並行プログラムに対する試験手順生成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3227996A JP2815073B2 (ja) | 1991-09-09 | 1991-09-09 | 並行プログラムに対する試験手順生成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0566966A JPH0566966A (ja) | 1993-03-19 |
| JP2815073B2 true JP2815073B2 (ja) | 1998-10-27 |
Family
ID=16869547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3227996A Expired - Lifetime JP2815073B2 (ja) | 1991-09-09 | 1991-09-09 | 並行プログラムに対する試験手順生成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2815073B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08212106A (ja) * | 1995-02-01 | 1996-08-20 | Toshiba Corp | システム試験支援装置及びシステム試験支援方法 |
| JP2000112786A (ja) | 1998-10-05 | 2000-04-21 | Fujitsu Ltd | 試験ルート選定方法及び装置 |
-
1991
- 1991-09-09 JP JP3227996A patent/JP2815073B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0566966A (ja) | 1993-03-19 |
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