JP2776925B2 - Clock signal supply device and computer - Google Patents
Clock signal supply device and computerInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子計算機等のクロック信号供給装置に係
り、特に高速に演算を処理する電子計算機のクロック供
給系に用いて好適なクロック信号供給装置に関するもの
であり、またこのような装置を装着した電子計算機に関
するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock signal supply device such as an electronic computer, and more particularly to a clock signal supply device suitable for use in a clock supply system of an electronic computer that performs high-speed processing. The present invention also relates to a computer equipped with such a device.
従来の電子計算機のクロック信号供給装置の一例を第
２図に示す。第２図において、10はクロック信号発生
部、50はそのクロック信号の分配先である処理装置（こ
こではLSIとして考える）、30はクロック信号発生部10
と処理装置50をつなぐ信号経路（例えば基板上の配線、
またはケーブル）である。処理装置50の中には、さらに
末端の分配先（例えばフリップフロップ46）がある。こ
のクロック信号供給装置は、発振器11で発生した高周波
数信号を、分周器12により必要に応じた周波数および相
数のクロック信号に分周し、そのクロック信号を分配回
路13と信号経路30を介して各処理装置に供給し、さら
に、各処理装置内で入力回路40,分配回路43,配線45を介
してフリップフロップ46に供給する。従来のクロック信
号の供給方式では、以下の２つの問題点があった。FIG. 2 shows an example of a conventional clock signal supply device for a computer. In FIG. 2, reference numeral 10 denotes a clock signal generator, 50 denotes a processing device to which the clock signal is distributed (here, considered as an LSI), and 30 denotes a clock signal generator 10.
And the signal path (for example, wiring on the board,
Or cable). The processing device 50 further has a terminal distribution destination (for example, the flip-flop 46). This clock signal supply device divides a high-frequency signal generated by an oscillator 11 into a clock signal having a frequency and the number of phases as required by a frequency divider 12, and divides the clock signal into a distribution circuit 13 and a signal path 30. The signal is supplied to each processing device via the input circuit 40, the distribution circuit 43, and the wiring 45 in each processing device. The conventional clock signal supply method has the following two problems.
まず第１に、分配回路13,信号経路30,入力回路40,分
配回路43,配線45の信号伝播時間が処理装置50間でばら
つくと、フリップフロップ46におけるクロックスキュー
（クロック信号の位相ばらつき）が生じる。各処理装置
50はクロック信号に同期して動作するため、このクロッ
クスキューが大きいと計算機の高速化の障害となる。First, when the signal propagation time of the distribution circuit 13, the signal path 30, the input circuit 40, the distribution circuit 43, and the wiring 45 varies among the processing devices 50, the clock skew (phase variation of the clock signal) in the flip-flop 46 is reduced. Occurs. Each processing unit
Since the clock 50 operates in synchronization with the clock signal, if the clock skew is large, it will hinder the speeding up of the computer.
第２に、各処理装置50に供給するクロック信号の周波
数が高い場合やパルス幅が小さい場合、基板上の配線や
ケーブル等を通したときに生じる反射の影響や振幅の減
衰等が顕著になる。従って、このような周波数が高く、
パルス幅が小さいクロック信号を供給することは困難で
ある。Second, when the frequency of the clock signal supplied to each processing device 50 is high or when the pulse width is small, the influence of reflection or attenuation of amplitude caused when wiring or cables on the board is passed becomes remarkable. . Therefore, such a frequency is high,
It is difficult to supply a clock signal with a small pulse width.
第１の問題点の対策としては、クロック信号の位相を
調整してクロックスキューを低減することが考えられ
る。従来の電子計算機のクロック信号の位相調整方法と
しては、例えば第２図の各信号経路30の途中に遅延素子
を設け、オシロスコープ等によって各分配先におけるク
ロック信号の波形を観測し、人手によって遅延素子を取
り替えながらその位相を規定値に合わせることが行われ
ている。なお、制御信号によって遅延素子の遅延時間を
変化させて遅延素子の取り替えを不要とする方法が特開
昭61−39650号に開示されている。また、オシロスコー
プを使わないやり方として、特開昭61−39619号に、ク
ロック給電用の回路でリングオシレータを構成し、その
発振周波数からクロック供給用回路の信号遅延時間を検
出してそれを規定値に合わせる方法が開示されている。As a countermeasure against the first problem, it is conceivable to reduce the clock skew by adjusting the phase of the clock signal. As a method of adjusting the phase of a clock signal of a conventional computer, for example, a delay element is provided in the middle of each signal path 30 in FIG. 2, and the waveform of the clock signal at each distribution destination is observed by an oscilloscope or the like, and the delay element is manually set. The phase is adjusted to a specified value while replacing. Japanese Patent Application Laid-Open No. 61-39650 discloses a method in which the delay time of a delay element is changed by a control signal so that replacement of the delay element becomes unnecessary. As a method that does not use an oscilloscope, Japanese Patent Application Laid-Open No. 61-39619 discloses a method of configuring a ring oscillator with a clock power supply circuit, detecting the signal delay time of the clock supply circuit from its oscillation frequency, and setting it to a specified value. Is disclosed.
第２の問題点の対策としては、各処理装置内に高周波
数の信号を発生する回路を設け、その出力から所望のク
ロック信号を生成することが考えられる。例えば、外部
から比較的低周波数のクロック信号を入力し、このクロ
ック信号からPLL回路により高周波数信号を発生させ、
その高周波数信号を用いて多相のクロック信号を生成す
ればよい。また、リング発振器を用いて、外部クロック
信号と同期したクロック信号を発生させる方法が特開昭
63−21919号に開示されている。As a countermeasure against the second problem, it is conceivable to provide a circuit for generating a high-frequency signal in each processing device and generate a desired clock signal from its output. For example, a relatively low-frequency clock signal is input from the outside, and a high-frequency signal is generated from this clock signal by a PLL circuit.
A multiphase clock signal may be generated using the high frequency signal. Also, a method of generating a clock signal synchronized with an external clock signal using a ring oscillator is disclosed in
63-21919.
第１の問題点の対策として、クロック信号の位相調整
をオシロスコープ等を使って行なう場合には、調整に相
当の手間がかかることになり、調整箇所をあまり多くす
ることはできない。従って、限られた数の中継点におい
て位相調整した後は、そこから末端の分配先までは無調
整で送らざるを得ない。この無調整で送る部分の信号伝
播時間のばらつきがクロックスキュー低減の限界となっ
てしまう。特にクロック供給系にCMOS回路を含むLSIで
は、プロセス等による遅延時間のばらつきが大きいた
め、末端の分配先であるLSI内部のフリップフロップに
入力するクロック信号は、スキューが大きくなってしま
う。As a countermeasure against the first problem, when the phase of the clock signal is adjusted using an oscilloscope or the like, the adjustment requires a considerable amount of time, and the number of adjustment points cannot be increased much. Therefore, after the phase is adjusted at a limited number of relay points, the data must be sent from there to the terminal distribution destination without adjustment. Variations in the signal propagation time of the part to be sent without adjustment limit the clock skew reduction. In particular, in an LSI including a CMOS circuit in a clock supply system, since a delay time greatly varies due to a process or the like, a clock signal input to a flip-flop inside the LSI, which is a terminal distribution destination, has a large skew.
特開昭61−39650号に開示された方法では、遅延素子
をいちいち取り替える必要はなくなるが、クロック信号
が所望の位相になっているかどうかを観測することは必
要である。また、アナログの電圧によって遅延時間を制
御しているため、この制御電圧がノイズによって変化す
るとそれがクロックスキューとなって現われる。特開昭
61−39619号に開示された方法は、各分配先から元の入
力点へ帰還するための信号経路の伝播時間を全て揃える
必要があり、結局多数の信号経路の伝播時間を合わせな
ければクロックスキューは減らないことになる。In the method disclosed in Japanese Patent Application Laid-Open No. 61-65050, it is not necessary to replace each delay element, but it is necessary to observe whether the clock signal has a desired phase. Further, since the delay time is controlled by an analog voltage, if this control voltage changes due to noise, it appears as clock skew. JP
According to the method disclosed in JP 61-39619 A, it is necessary to make all the propagation times of the signal paths for returning from the respective distribution destinations to the original input points uniform. Will not decrease.
第２の問題点の対策として、各処理装置内にPLL回路
を設け、その出力を分周し所望のクロック信号を生成す
る方法は、一般にPLL回路がアナログ信号による高度な
制御を用いるため、大規模なデジタル回路と混在した場
合にはノイズ等の影響を受けやすくなる。また、処理装
置内で高周波数信号を常時扱うことになり、ノイズの発
生等、信頼性の点で問題がある。As a countermeasure against the second problem, a method of providing a PLL circuit in each processing device and dividing the output thereof to generate a desired clock signal generally requires a high level control because the PLL circuit uses advanced control by analog signals. When mixed with a large-scale digital circuit, it is easily affected by noise and the like. Further, a high-frequency signal is always handled in the processing device, and there is a problem in terms of reliability such as generation of noise.
特開昭63−211919号に開示された方法では、リング発
振器により常時高周波数信号を発生させるので、PLL回
路と同様な問題が起こる。また、PLL回路やリング発振
器を用いる方法は、低周波数の外部クロック信号とLSI
内部で生成したクロック信号を同期させることができる
が、生成したクロック信号を分配する分配回路等の伝播
時間が処理装置間でばらつくため、末端の分配先である
フリップフロップでのクロックスキューは依然として残
る。In the method disclosed in Japanese Patent Application Laid-Open No. 63-219919, a high frequency signal is always generated by a ring oscillator, so that the same problem as in the PLL circuit occurs. In addition, a method using a PLL circuit or a ring oscillator requires a low-frequency external clock signal and an LSI.
The internally generated clock signal can be synchronized, but the propagation time of a distribution circuit or the like for distributing the generated clock signal varies among the processing devices, so that the clock skew in the flip-flop that is the terminal distribution destination still remains. .
本発明は、各処理装置に供給するクロック信号の本数
を減らし、さらに、各処理装置内でスキューの小さい多
相のクロック信号を生成できるクロック信号供給装置お
よび電子計算機を提供することにある。An object of the present invention is to provide a clock signal supply device and an electronic computer capable of reducing the number of clock signals supplied to each processing device and generating a multi-phase clock signal with small skew in each processing device.
本発明では、位相や周波数の基準となる基本クロック
信号としての第１のクロック信号を各処理装置（例えば
LSI）内に供給し、各処理装置内で、使用する多相の第
２のクロック信号を遅延時間が調整された遅延回路群を
用いて生成するもので、本発明のクロック信号供給装置
は、１相の基本クロック信号を発生するクロック信号発
生部と； 上記基本クロック信号とフィードバック信号の位相を
比較し、両者の位相が合うように上記基本クロック信号
の位相を調整する第１の制御ループと； 上記第１の制御ループで位相調整された基本クロック
信号が入力する、直列接続された複数の可変遅延回路か
らなる遅延回路群と、該複数の可変遅延回路のそれぞれ
の出力信号と上記位相調整された基本クロック信号とを
用いて多相のクロック信号を生成する手段とを有し、上
記位相調整された基本クロック信号の周期と所定の関係
となるように上記複数の可変遅延回路の遅延時間を制御
し、上記多相のクロック信号の１つを上記フィードバッ
ク信号として上記第１の制御ループに与える第２の制御
ループと； を有することを特徴とする。According to the present invention, a first clock signal as a basic clock signal serving as a reference for a phase and a frequency is processed by each processing device (for example,
LSI), and generates a multi-phase second clock signal to be used in each processing device by using a delay circuit group whose delay time is adjusted. The clock signal supply device of the present invention includes: A clock signal generator for generating a one-phase basic clock signal; and a first control loop for comparing the phases of the basic clock signal and the feedback signal and adjusting the phase of the basic clock signal so that the two phases match. A delay circuit group including a plurality of serially-connected variable delay circuits to which the basic clock signal whose phase has been adjusted by the first control loop is input, output signals of the plurality of variable delay circuits, and the phase adjustment; Means for generating a multi-phase clock signal using the adjusted basic clock signal, wherein the plurality of variable clocks have a predetermined relationship with the period of the phase-adjusted basic clock signal. Controls the delay time of the extension circuit, one of the multiphase clock signal and the second control loop to be applied to the first control loop as the feedback signal; characterized by having a.
すなわち、１相の第１のクロック信号（基本クロック
信号）をクロック信号発生部からの出力としてこれを分
配先である処理装置（例えば、LSI）に供給し、第１の
クロック信号と第２のクロック信号（フィードバック信
号）の位相を合わせる手段である位相調整部と、該位相
調整部により位相調整された第１のクロック信号が入力
する等しい遅延時間を持つ直列接続された複数の可変遅
延回路からなる遅延回路群と、該複数の可変遅延回路の
それぞれの出力信号と上記位相調整された第１のクロッ
ク信号とを用いて多相の第２のクロック信号を生成する
手段と、第１のクロック信号の周期の整数分の一になる
ように上記複数の可変遅延回路の遅延時間を制御する手
段とを、処理装置内に備える。That is, the one-phase first clock signal (basic clock signal) is output from the clock signal generation unit and supplied to a processing device (for example, an LSI) that is a distribution destination, and the first clock signal and the second A phase adjustment unit that adjusts the phase of a clock signal (feedback signal); and a plurality of serially connected variable delay circuits having the same delay time to which the first clock signal whose phase has been adjusted by the phase adjustment unit is input. Means for generating a multi-phase second clock signal using output signals of the plurality of variable delay circuits and the phase-adjusted first clock signal, and a first clock Means for controlling the delay times of the plurality of variable delay circuits so as to be equal to an integer fraction of the signal period.
第１のクロック信号（基本クロック信号）と第２のク
ロック信号（フィードバック信号）の位相を合わせる手
段としての位相調整部は、第１のクロック信号（基本ク
ロック信号）の位相を調整する可変遅延手段と、第１の
クロック信号（基本クロック信号）と第２のクロック信
号（フィードバック信号）の位相を比較する位相比較手
段と、該位相比較手段の比較結果を受けて上記可変遅延
手段を制御する遅延制御手段とを備える。これは処理装
置内で使用される多相の第２のクロック信号の位相を、
処理装置に入力される第１のクロック信号（基本クロッ
ク信号）の位相に合わせる手段としての位相調整部に関
するもので、第１のクロック信号（基本クロック信号）
を位相の基準とすることになり、第１の制御ループを構
成する。A phase adjusting unit that adjusts the phase of the first clock signal (basic clock signal) and the phase of the second clock signal (feedback signal); and a variable delay unit that adjusts the phase of the first clock signal (basic clock signal). Phase comparison means for comparing the phases of a first clock signal (basic clock signal) and a second clock signal (feedback signal); and a delay for controlling the variable delay means in response to the comparison result of the phase comparison means. Control means. This changes the phase of the polyphase second clock signal used in the processing unit,
The present invention relates to a phase adjustment unit as means for adjusting the phase of a first clock signal (basic clock signal) input to a processing device, and includes a first clock signal (basic clock signal).
Is used as a reference for the phase, and constitutes a first control loop.
また上記多相の第２のクロック信号を生成するクロッ
ク信号生成部は、位相調整された第１のクロック信号
（基本クロック信号）が入力する直列接続された複数の
可変遅延回路のそれぞれの出力信号と位相調整された第
１のクロック信号（基本クロック信号）を用いて多相の
第２のクロック信号を生成するクロック信号生成手段
と、上記可変遅延回路の遅延時間を測定する遅延時間測
定回路と、該遅延時間測定回路からの測定結果を受けて
上記複数の可変遅延回路の遅延時間を制御する遅延制御
回路とを備える。これは可変遅延回路の遅延時間を測定
制御して多相のクロック信号を作りだすもので第２の制
御ループを構成する。The clock signal generating section for generating the multi-phase second clock signal includes a plurality of serially connected variable delay circuits to which the phase-adjusted first clock signal (basic clock signal) is input. Clock signal generating means for generating a multi-phase second clock signal using the first clock signal (base clock signal) whose phase has been adjusted, a delay time measuring circuit for measuring the delay time of the variable delay circuit, and A delay control circuit that receives the measurement result from the delay time measurement circuit and controls the delay times of the plurality of variable delay circuits. This forms a second control loop by measuring and controlling the delay time of the variable delay circuit to generate a multi-phase clock signal.
可変遅延回路の遅延時間を測定する遅延時間測定回路
としては、可変遅延回路の入力端子と出力端子とを接続
してなる可変周波数局部発振器と、その出力信号の分周
信号と第１のクロック信号の分周信号との位相を比較す
る位相比較回路とを備える。可変周波数局部発振器に用
いられる可変遅延回路の遅延時間の制御はディジタル信
号により制御される。また、第２の制御ループにより遅
延時間の制御中は第１の制御ループによる位相の調整を
停止し、第２の制御ループによる制御の終了後、第２の
制御ループによる制御を停止すると共に第１の制御ルー
プによる位相調整を開始し、その位相調整の終了後、第
１の制御ループによる位相調整を停止する。As the delay time measuring circuit for measuring the delay time of the variable delay circuit, a variable frequency local oscillator having an input terminal and an output terminal of the variable delay circuit connected, a frequency-divided signal of the output signal, and a first clock signal And a phase comparison circuit for comparing the phase with the divided signal. The control of the delay time of the variable delay circuit used in the variable frequency local oscillator is controlled by a digital signal. During the control of the delay time by the second control loop, the adjustment of the phase by the first control loop is stopped, and after the control by the second control loop is completed, the control by the second control loop is stopped. Phase adjustment by the first control loop is started, and after the phase adjustment is completed, the phase adjustment by the first control loop is stopped.
本発明において、１相の第１のクロック信号（基本ク
ロック信号）をクロック信号発生部からの出力としてこ
れを分配先である処理装置に供給することは、多相の信
号本数を供給していた従来例に比べ供給する信号の本数
を低減する効果がある。In the present invention, supplying the one-phase first clock signal (basic clock signal) as an output from the clock signal generation unit to the processing device that is the distribution destination supplies the number of multiphase signals. This has the effect of reducing the number of signals to be supplied as compared with the conventional example.
また第２のクロック信号（フィードバック信号）と第
１のクロック信号（基本クロック信号）との位相を合わ
せる手段は、処理装置内の末端の分配先における多相の
クロック信号のある１相と第１のクロック信号の処理装
置への入力位相とを合わせることを可能にするものであ
る。すなわち、本手段は処理装置内の末端の分配先への
位相を、処理装置の入力の基本クロックの位相に合わせ
ることを可能にするのみならず、処理装置間のクロック
スキューの低減を可能にするものである。さらに多相の
クロック信号を作るだけではなく、ある１相のクロック
信号の位相のみを精密に合わせることにより多相の位相
を所要のように揃えることが可能になり、各相ごとに分
配先の位相を合わせることを要した従来例に比べ工数を
低減させる。The means for matching the phase of the second clock signal (feedback signal) with the phase of the first clock signal (basic clock signal) is provided by the first and second phases of the multi-phase clock signal at the terminal distribution destination in the processing device. And the phase of the clock signal input to the processing device. That is, the present means not only enables the phase to the distribution destination at the terminal in the processing device to be matched with the phase of the basic clock input to the processing device, but also enables the reduction of clock skew between the processing devices. Things. In addition to creating multi-phase clock signals, it is possible to align the phases of the multi-phase clock signals as required by precisely adjusting the phase of only one phase clock signal. The number of man-hours is reduced as compared with the conventional example requiring the phase matching.
第１のクロック信号（基本クロック信号）は特に高周
波数の信号である必要はなく、低周波数を使用すること
ができる。このことは、高周波数を用いた従来例におけ
る信号経路での反射や減衰等の諸問題の発生を回避させ
るものである。The first clock signal (basic clock signal) does not need to be a signal of a particularly high frequency, and a low frequency can be used. This avoids problems such as reflection and attenuation in the signal path in the conventional example using a high frequency.
第１の制御ループは、処理装置内で使用される多相の
クロック信号の１つ位相を基本クロック信号の位相に合
わせるもので、このことがクロックスキューの低減のみ
ならず、１相だけ位相調整すれば他の相も自動的に位相
調整される。したがって、処理装置内で使用される多相
のクロック信号の各位相を精密に揃えることになり、各
相ごとの調整は不要になる。The first control loop adjusts one phase of the multi-phase clock signal used in the processing device to the phase of the basic clock signal, which not only reduces the clock skew but also adjusts the phase by one phase. Then the other phases are automatically phase adjusted. Therefore, the phases of the multi-phase clock signal used in the processing device are precisely aligned, and adjustment for each phase is not required.
従来、大規模なディジタル回路内でアナログ信号制御
をしていた場合にはノイズ等の影響を受けやすかったの
に対して、ディジタル回路内の制御をディジタル信号で
統一させることにより、回路動作としてノイズに強く誤
動作を少なくする効果がある。Conventionally, when analog signal control was performed in a large-scale digital circuit, it was susceptible to the effects of noise and the like.By unifying control in the digital circuit with digital signals, noise This has the effect of reducing malfunctions.
また、第１および第２の制御ループによる遅延時間の
調整をそれぞれ独立に行うことはクロックスキューの低
減調整を容易にするものである。In addition, independently adjusting the delay time by the first and second control loops facilitates the adjustment for reducing the clock skew.
本発明の一実施例を第１図を用いて説明する。第１図
において、（ａ）は本発明のクロック信号供給装置の概
略図、（ｂ）は（ａ）における処理装置（LSI）50の詳
細な構成を示す図である。One embodiment of the present invention will be described with reference to FIG. In FIG. 1, (a) is a schematic diagram of a clock signal supply device of the present invention, and (b) is a diagram showing a detailed configuration of a processing device (LSI) 50 in (a).
第１図（ａ）において、10はクロック信号発生部、50
はそのクロック信号の分配先である複数の処理装置で、
ここではLSIとして考える。30はクロック信号発生部10
とLSI50をつなぐ信号経路（例えば基板上の配線やケー
ブル）である。また、LSI50の中にはさらに末端の分配
先（例えばフリップフロップ46）がある。In FIG. 1 (a), reference numeral 10 denotes a clock signal generator, 50
Are the multiple processors to which the clock signal is distributed,
Here, it is considered as an LSI. 30 is the clock signal generator 10
And a signal path (for example, a wiring or cable on a board) connecting the LSI and the LSI 50. The LSI 50 further has a terminal distribution destination (for example, the flip-flop 46).
発振器11で発生した高周波数信号は分周器12によって
比較的位相調整が容易な周波数にまで分周され、分配回
路13および信号経路30を介して、各LSI50にクロック信
号として供給される。この信号は位相基準として遅延素
子14により精密に調整される。以下、この信号を基本ク
ロックと称する。LSI50は、LSI間で位相を合わせるため
の位相調整部41、LSI内で使用する多相のクロック信号
を生成するクロック信号生成部42、さらにその信号を末
端の分配先であるフリップフロップ46に供給するための
分配回路43から構成される。ダミー入力回路44は入力回
路40とほぼ等しい遅延時間を持ち、配線45によりクロッ
ク信号が供給される。配線45は、分配回路43から末端の
分配先である各フリップフロップ46またはダミー入力回
路44まで等長配線し、各分配先間でのスキューをできる
だけ小さくする。一方、位相調整部41は、入力回路40と
ダミー入力回路44との出力を正確に位相調整するので、
入力回路40の入力（基本クロック）と、ダミー入力回路
44の入力すなわち末端の分配先であるフリップフロップ
46の入力との位相が調整されることになる。さらに、各
LSI50へ入力する基本クロック信号の位相が調整されて
いるので、各LSI50のフリップフロップ46の入力の位相
が調整され、LSI間のクロックスキューが低減される。The high-frequency signal generated by the oscillator 11 is frequency-divided by the frequency divider 12 to a frequency whose phase can be relatively easily adjusted, and is supplied as a clock signal to each LSI 50 via the distribution circuit 13 and the signal path 30. This signal is precisely adjusted by delay element 14 as a phase reference. Hereinafter, this signal is referred to as a basic clock. The LSI 50 supplies a phase adjustment unit 41 for adjusting the phase between the LSIs, a clock signal generation unit 42 for generating a multi-phase clock signal used in the LSI, and further supplies the signal to a flip-flop 46 which is a terminal distribution destination. And a distribution circuit 43. The dummy input circuit 44 has a delay time substantially equal to that of the input circuit 40, and a clock signal is supplied through a wiring 45. The wiring 45 is wired with an equal length from the distribution circuit 43 to each of the flip-flops 46 or the dummy input circuits 44, which are the distribution destinations at the end, so as to minimize the skew between the distribution destinations. On the other hand, the phase adjustment unit 41 accurately adjusts the phase of the output of the input circuit 40 and the output of the dummy input circuit 44,
Input of input circuit 40 (basic clock) and dummy input circuit
44 inputs, or flip-flops to which the terminal is distributed
The phase with the 46 inputs will be adjusted. In addition, each
Since the phase of the basic clock signal input to the LSI 50 is adjusted, the input phase of the flip-flop 46 of each LSI 50 is adjusted, and the clock skew between the LSIs is reduced.
次に、第１図（ｂ）を用いて、位相調整部41とクロッ
ク信号生成部42等について詳細説明する。位相調整部41
は、可変遅延回路51で基本クロック信号の位相を変化さ
せて、クロック信号生成部42に送る。クロック信号生成
部42で生成した、LSI50内で使用するクロック信号は、
分配回路43からその一部をダミー入力回路44によりフィ
ードバック信号として位相比較回路53に入力する。位相
比較回路53ではフィードバック信号と基本クロック信号
との位相が比較され、その結果が遅延制御回路52に送ら
れる。遅延制御回路52は可変遅延回路51の遅延時間を制
御する信号を与え、可変遅延回路51で基本クロック信号
の位相を変化させてクロック信号生成部42に送ることに
より、クロック信号生成部42で生成するクロック信号で
あるフィードバック信号の位相を補正し、基本クロック
の位相と合わせる。Next, the phase adjustment unit 41, the clock signal generation unit 42, and the like will be described in detail with reference to FIG. Phase adjuster 41
Changes the phase of the basic clock signal in the variable delay circuit 51 and sends it to the clock signal generation unit. The clock signal generated by the clock signal generation unit 42 and used in the LSI 50 is
A part of the signal from the distribution circuit 43 is input to the phase comparison circuit 53 by the dummy input circuit 44 as a feedback signal. The phase comparison circuit 53 compares the phase of the feedback signal with the phase of the basic clock signal, and the result is sent to the delay control circuit 52. The delay control circuit 52 provides a signal for controlling the delay time of the variable delay circuit 51, and the variable delay circuit 51 changes the phase of the basic clock signal and sends it to the clock signal generation unit 42, thereby generating the clock signal in the clock signal generation unit 42. The phase of the feedback signal which is the clock signal to be corrected is corrected to match the phase of the basic clock.
クロック信号生成部42では、可変遅延回路群56の遅延
時間を遅延時間測定回路58で測定する。この測定結果は
遅延制御回路57に送られ、可変遅延回路60の遅延時間が
所定の値となるように制御する。クロック信号生成回路
55では、可変遅延回路60の各段での出力信号と基本クロ
ック信号を用いて、LSI内で使用する多相のクロック信
号を生成する。In the clock signal generator 42, the delay time of the variable delay circuit group 56 is measured by the delay time measuring circuit 58. The measurement result is sent to the delay control circuit 57, which controls the delay time of the variable delay circuit 60 to be a predetermined value. Clock signal generation circuit
At 55, a multi-phase clock signal used in the LSI is generated using the output signal and the basic clock signal at each stage of the variable delay circuit 60.
本実施例では、各LSIに供給する基本クロック信号の
位相を精密に調整する必要があるが、従来、LSI内部で
使用する多相クロック信号すべての位相を調整する必要
があったのに対し、１相だけ位相調整すれば多相のクロ
ック信号すべての位相調整ができ、工数が低減される。
また、末端の分配先であるフリップフロップ46までの位
相が揃うことになり、クロックスキューを低減できる。In the present embodiment, it is necessary to precisely adjust the phase of the basic clock signal supplied to each LSI, but conventionally, it was necessary to adjust the phases of all the multi-phase clock signals used inside the LSI. By adjusting the phase of only one phase, the phase of all the multi-phase clock signals can be adjusted, and the number of steps can be reduced.
In addition, the phases up to the flip-flop 46, which is the distribution destination at the end, are aligned, so that the clock skew can be reduced.
以下、位相調整部41やクロック信号生成部42における
各回路の構成について詳しく述べる。Hereinafter, the configuration of each circuit in the phase adjustment unit 41 and the clock signal generation unit 42 will be described in detail.
まず、第１図におけるクロック信号生成部42について
説明する。First, the clock signal generator 42 in FIG. 1 will be described.
第３図は、第１図（ｂ）に示す遅延時間測定回路58の
一実施例を示したブロック図である。本実施例では、第
１図の可変遅延回路60の出力は入力の反転信号であり、
第４図に示すように、可変遅延回路60の入力端子と出力
端子を結線454で接続することにより、可変周波数局部
発振器313として用いる。端子356は第１図の位相調整部
41の出力であり、位相調整された基本クロック信号が入
力する。すなわち、可変周波数局部発振器313で得られ
る信号の正整数分の一（ここでは1/nとする）の周波数
の基本クロック信号が入力する。可変周波数局部発振器
313の出力は1/n分周器311で基本クロック信号と同じ周
波数となった後、ともに分周器301,302で分周される。
この分周器はその出力で誤差が少なく精密な位相比較が
できるような低い周波数の出力を得るためのものであ
る。この出力は位相比較回路312で位相比較された後、
その比較結果が同期化回路304,305、微分回路307,308を
介して遅延制御回路57に入力する。同期化回路304,305
は遅延制御回路57等で用いるクロック信号に位相比較回
路312の出力を同期化させるものであり、微分回路307,3
08でこの出力信号をパルス信号とする。端子352,353の
信号は、分周器301または302の出力信号の１サイクルに
つき１回出力される。さらに、遅延制御回路57は制御信
号360を出力し、可変周波数局部発振器313の発振周波数
が、基本クロック信号の周波数のｎ倍となるように制御
する。ここで、制御信号360は複数ビットの信号であ
る。一方、同期化回路303、固定遅延回路309、微分回路
306によりリセット信号を作り、可変周波数局部発振器3
13、分周器301,302,311を端子351を介してリセットす
る。固定遅延回路309は、位相比較結果が端子352,353へ
出力された後、リセット信号が発生されるようにタイミ
ング調整するためのものである。FIG. 3 is a block diagram showing one embodiment of the delay time measuring circuit 58 shown in FIG. 1 (b). In the present embodiment, the output of the variable delay circuit 60 in FIG.
As shown in FIG. 4, the input terminal and the output terminal of the variable delay circuit 60 are connected by a connection 454 to be used as a variable frequency local oscillator 313. Terminal 356 is the phase adjuster in FIG.
This is the output of 41, which receives the basic clock signal whose phase has been adjusted. In other words, a basic clock signal having a frequency that is a fraction of a positive integer (here, 1 / n) of the signal obtained by the variable frequency local oscillator 313 is input. Variable frequency local oscillator
After the output of 313 becomes the same frequency as the basic clock signal by the 1 / n frequency divider 311, the frequency is divided by the frequency dividers 301 and 302.
This frequency divider is used to obtain an output of a low frequency that has a small error in its output and enables a precise phase comparison. After this output is compared in phase by the phase comparison circuit 312,
The comparison result is input to the delay control circuit 57 via the synchronization circuits 304 and 305 and the differentiation circuits 307 and 308. Synchronization circuits 304, 305
Is used to synchronize the output of the phase comparison circuit 312 with the clock signal used in the delay control circuit 57 and the like.
In 08, this output signal is used as a pulse signal. The signals at the terminals 352 and 353 are output once per cycle of the output signal of the frequency divider 301 or 302. Further, the delay control circuit 57 outputs a control signal 360 to control the oscillation frequency of the variable frequency local oscillator 313 to be n times the frequency of the basic clock signal. Here, the control signal 360 is a signal of a plurality of bits. On the other hand, synchronization circuit 303, fixed delay circuit 309, differentiation circuit
306 generates a reset signal and sets the variable frequency local oscillator 3
13. The frequency dividers 301, 302, 311 are reset via the terminal 351. The fixed delay circuit 309 adjusts the timing so that a reset signal is generated after the phase comparison result is output to the terminals 352 and 353.
以上のような構成にすることにより、すべての信号が
デジタル化できる。なお、第３図の遅延時間測定回路58
は、第１図の可変遅延回路60の遅延時間調整用の回路な
ので、この調整後、遅延制御回路57の制御信号360を固
定し、さらに可変周波数局部発振器313の発振を停止す
るようにすれば、分配先である各LSI内で高周波数信号
を常時扱うことがなくなり、信頼性が向上する。With the above configuration, all signals can be digitized. The delay time measuring circuit 58 shown in FIG.
Is a circuit for adjusting the delay time of the variable delay circuit 60 in FIG. 1, so that after this adjustment, the control signal 360 of the delay control circuit 57 is fixed, and the oscillation of the variable frequency local oscillator 313 is stopped. This eliminates the need to constantly handle high-frequency signals in each of the LSIs that are the distribution destinations, thereby improving reliability.
第４図は第３図の遅延時間測定回路58の具体的な回路
図である。分周器301,302,311、同期化回路303〜305、
微分回路306〜308、固定遅延回路309はいずれもエッジ
トリガ・フリップフロップで構成されている。同期化回
路303〜305、微分回路306〜308および固定遅延回路309
のクロック信号入力端子460には、基本クロック信号
か、もしくはそれより周期の長い比較的ゆっくりしたク
ロック信号を供給する。また、ここでは省略してある
が、分周器301,302,311のリセット端子は端子351に接続
されている。可変周波数局部発振器313には、第１図の
可変遅延回路60と同じ回路を用い、入力端子と出力端子
を結線454で接続する。そして遅延制御回路57からの制
御信号360を周波数局部発振器313に入力すると共に、可
変遅延回路群46の各可変遅延回路60に入力して、遅延時
間をそれぞれ制御する。351はリセット端子であり、微
分回路306の出力を入力する。ここで、可変遅延回路60
は、その出力が入力の反転信号となる回路１段として考
えているが、合計が奇数であれば複数段であってもよ
い。また、可変遅延回路60の出力が入力の反転信号でな
い場合は、インバータ等を可変周波数局部発振器313中
に設け、出力を反転するように構成を変更すればよい。
位相比較回路312は401,402のNOR回路で構成される。端
子403の信号が端子404の信号よりも先に立ち下がると、
NOR回路401の出力がローレベルからハイレベルとなり、
NOR回路402の出力はローレベルのままとなる。さらに、
同期化回路304,305、微分回路307,308を通り、端子352
からのみパルス信号が発生され、端子353はハイレベル
のままとなる。逆に、端子404の位相が端子403の位相よ
りも早い場合には、端子353からのみパルス信号が発生
される。また、1/n分周器311は、基本クロック信号と端
子454の信号の周波数に応じ、ｎを決定する。例えば、
端子356の入力信号（基本クロック信号）が可変周波数
局部発振器313の周波数の1/4の場合、ｎ＝４であり、フ
リップフロップ２段で構成すればよい。また、ｎが２の
ｍ乗（ｍは正整数）以外の場合には、1/n分周器311、分
周器301,302の構成を変えることにより、端子403,404の
信号の周波数を揃えることができる。分周器301,302の
フリップフロップの段数は端子403,404の信号のサイク
ルタイムがある程度長く、位相比較回路312の比較誤差
等が無視できるように設定する。FIG. 4 is a specific circuit diagram of the delay time measuring circuit 58 of FIG. Frequency dividers 301, 302, 311, synchronization circuits 303-305,
Each of the differentiating circuits 306 to 308 and the fixed delay circuit 309 is constituted by an edge trigger flip-flop. Synchronizing circuits 303-305, differentiating circuits 306-308, and fixed delay circuit 309
The clock signal input terminal 460 is supplied with a basic clock signal or a relatively slow clock signal having a longer cycle. Although omitted here, the reset terminals of the frequency dividers 301, 302, 311 are connected to the terminal 351. As the variable frequency local oscillator 313, the same circuit as the variable delay circuit 60 in FIG. 1 is used, and an input terminal and an output terminal are connected by a connection 454. Then, the control signal 360 from the delay control circuit 57 is input to the frequency local oscillator 313 and also to each of the variable delay circuits 60 of the variable delay circuit group 46 to control the respective delay times. A reset terminal 351 receives an output of the differentiating circuit 306. Here, the variable delay circuit 60
Is considered as one stage of a circuit whose output is the inverted signal of the input, but a plurality of stages may be used as long as the total is an odd number. If the output of the variable delay circuit 60 is not an inverted input signal, an inverter or the like may be provided in the variable frequency local oscillator 313 to change the configuration so that the output is inverted.
The phase comparison circuit 312 is composed of 401 and 402 NOR circuits. If the signal at terminal 403 falls before the signal at terminal 404,
The output of the NOR circuit 401 changes from low level to high level,
The output of the NOR circuit 402 remains at the low level. further,
Terminal 352 passes through synchronization circuits 304 and 305, differentiation circuits 307 and 308
, A pulse signal is generated, and the terminal 353 remains at the high level. Conversely, when the phase of the terminal 404 is earlier than the phase of the terminal 403, a pulse signal is generated only from the terminal 353. The 1 / n frequency divider 311 determines n according to the frequency of the basic clock signal and the frequency of the signal at the terminal 454. For example,
When the input signal (base clock signal) at the terminal 356 is 1/4 of the frequency of the variable frequency local oscillator 313, n = 4, and the flip-flop may be constituted by two stages. When n is not 2 to the power of m (m is a positive integer), the frequencies of the signals at the terminals 403 and 404 can be made uniform by changing the configurations of the 1 / n frequency divider 311 and the frequency dividers 301 and 302. . The number of stages of the flip-flops of the frequency dividers 301 and 302 is set so that the cycle time of the signals at the terminals 403 and 404 is long to some extent and the comparison error of the phase comparison circuit 312 can be ignored.
第５図は遅延時間測定回路58の他の実施例を示すブロ
ック図である。端子356,1/n分周器311の出力は、それぞ
れカウンタ501,502に入力し、パルス数がカウントされ
る。減算回路503は、カウンタ501の出力を被減数とし、
カウンタ502の出力を減数とする。減算回路503の出力は
サインビットであり、カウンタ501の出力がカウンタ502
の出力より大きいときに、ローレベルからハイレベルに
切り替わる。同様に減算回路504は、カウンタ502の出力
を被減数、カウンタ501の出力を減数とし、前者が後者
よりも大きいときに出力がローレベルからハイレベルに
切り替わる。減算回路503,504の出力は、第３図の実施
例と同様に、同期化回路505,506、微分回路507,508を介
し、遅延制御回路57に入力する。ここで端子510の信号
は、タイマ回路等を用い発生させ、カウンタ501,502の
カウント数がある程度進んだ時点で、減算回路の計算結
果を読み込む。また、端子509の信号はリセット信号で
あり、減算回路の計算結果の読み込み終了後に発生す
る。このような回路構成でも第３図の実施例と同様な利
点が得られる。FIG. 5 is a block diagram showing another embodiment of the delay time measuring circuit 58. The outputs of the terminals 356 and 1 / n frequency divider 311 are input to counters 501 and 502, respectively, and the number of pulses is counted. The subtraction circuit 503 sets the output of the counter 501 as a minuend,
The output of the counter 502 is reduced. The output of the subtraction circuit 503 is a sign bit, and the output of the counter 501 is
When the output is greater than the output of, the level is switched from low to high. Similarly, the subtraction circuit 504 uses the output of the counter 502 as a subtrahend and the output of the counter 501 as a subtrahend, and switches the output from a low level to a high level when the former is larger than the latter. The outputs of the subtraction circuits 503 and 504 are input to the delay control circuit 57 via the synchronization circuits 505 and 506 and the differentiation circuits 507 and 508 as in the embodiment of FIG. Here, the signal of the terminal 510 is generated using a timer circuit or the like, and when the counts of the counters 501 and 502 have advanced to some extent, the calculation result of the subtraction circuit is read. The signal at the terminal 509 is a reset signal, which is generated after the calculation result of the subtraction circuit has been read. With such a circuit configuration, advantages similar to those of the embodiment shown in FIG. 3 can be obtained.
次に第１図（ｂ）のクロック信号生成回路55について
説明する。クロック信号生成回路55は、位相調整部41で
位相調整された基本クロック信号と直列接続された各可
変遅延回路60の出力信号とを用いて、LSI内で使用する
クロック信号を生成する。Next, the clock signal generation circuit 55 shown in FIG. 1B will be described. The clock signal generation circuit 55 generates a clock signal to be used in the LSI using the basic clock signal whose phase has been adjusted by the phase adjustment unit 41 and the output signal of each variable delay circuit 60 connected in series.
ここでは、第６図（ａ）又は（ｂ）に示すような４相
のクロック信号CK0〜CK3を生成する場合について説明す
る。（ａ），（ｂ）ともにマシンサイクルTc,相間の遅
延時間がTc/4であり、パルス幅がそれぞれTc/8,Tc/2の
４相のクロック信号とする。（ａ）のクロック信号はパ
ルス幅が小さく、第２図の従来方法では、クロック信号
発生回路10から各処理装置20に分配する際に、十分な振
幅が得られない等の問題が生じる。このような場合に本
実施例は特に有効である。（ｃ）は基本クロック信号35
6であり、マシンサイクルTc,パルス幅Tc/2とする。まず
第６図（ａ）のクロック信号を生成する回路の１例とし
て第７図を説明する。Here, a case where four-phase clock signals CK0 to CK3 are generated as shown in FIG. 6 (a) or (b) will be described. In both (a) and (b), a machine cycle Tc, a delay time between phases is Tc / 4, and a four-phase clock signal having a pulse width of Tc / 8 and Tc / 2, respectively. 2A has a small pulse width, and the conventional method shown in FIG. 2 causes a problem that a sufficient amplitude cannot be obtained when the clock signal is distributed from the clock signal generation circuit 10 to each processing device 20. The present embodiment is particularly effective in such a case. (C) is the basic clock signal 35
6, which is machine cycle Tc and pulse width Tc / 2. First, FIG. 7 will be described as an example of the circuit for generating the clock signal in FIG. 6 (a).
第７図において、（ａ）は具体的な回路図であり、
（ｂ）はその動作を説明するための端子356への入力信
号（位相調整された基本クロック信号）、端子750、CK0
の信号が示してある。可変遅延回路群56は可変遅延回路
701〜707で構成され、クロック信号生成回路55はAND回
路708〜711で構成される。可変遅延回路群56は第３図，
第４図又は第５図の周波数局部発振器313（可変遅延回
路60）と同じ制御信号360を入力する。また、第３図，
第４図，第５図の周波数局部発振器313を構成する可変
遅延回路60と第６図の可変遅延回路701〜707のそれぞれ
の遅延時間は等しくする必要があるため、LSI50内に近
接して配置し、製造バラツキ等の影響を受けないように
する。端子356の信号は第１図の位相調整部41の出力信
号であり、第６図（ｃ）の位相調整された基本クロック
信号が入力する。この信号を可変遅延回路701によりTc/
8遅延させ、さらに反転させることにより、端子750の信
号を得る。端子356と端子750の信号はAND回路711に入力
し、クロック信号CK0が生成される。CK1〜CK3について
も可変遅延回路702〜707、AND回路708〜710を用いて同
様に生成される。本実施例では、位相調整部41により位
相調整された基本クロック信号と、遅延制御回路57によ
り制御された正確な遅延時間を持つ可変遅延回路701〜7
07の各段の出力とを用いて、多相のクロック信号CK0〜C
K3を生成することができる。ここで、クロック信号CK0
のフィードバック信号として第１図の位相調整部41に送
り、その位相が位相調整部41で精密に調整されると、CK
0を遅延制御回路57により遅延時間が精密に調整された
可変遅延回路群56で正確に遅延させて生成するCK1〜CK3
の位相も精密に調整されることになり、各相についてク
ロックスキューが低減できる。In FIG. 7, (a) is a specific circuit diagram,
(B) is an input signal (phase-adjusted basic clock signal) to terminal 356 for explaining the operation, and terminals 750 and CK0
Are shown. Variable delay circuit group 56 is a variable delay circuit
The clock signal generation circuit 55 includes AND circuits 708 to 711. The variable delay circuit group 56 is shown in FIG.
The same control signal 360 as that of the frequency local oscillator 313 (variable delay circuit 60) shown in FIG. 4 or FIG. 5 is input. Also, FIG.
Since the delay times of the variable delay circuit 60 constituting the frequency local oscillator 313 of FIGS. 4 and 5 and the variable delay circuits 701 to 707 of FIG. 6 need to be equal, they are disposed close to each other in the LSI 50. So that it is not affected by manufacturing variations. The signal at the terminal 356 is the output signal of the phase adjustment unit 41 in FIG. 1, and receives the phase-adjusted basic clock signal in FIG. 6C. This signal is converted to Tc /
The signal at terminal 750 is obtained by delaying by eight and further inverting. The signals at the terminals 356 and 750 are input to the AND circuit 711, and the clock signal CK0 is generated. CK1 to CK3 are similarly generated using the variable delay circuits 702 to 707 and the AND circuits 708 to 710. In the present embodiment, the basic clock signal whose phase has been adjusted by the phase adjusting unit 41 and the variable delay circuits 701 to 7 having an accurate delay time controlled by the delay control circuit 57.
07, and the multi-phase clock signals CK0 to CK
K3 can be generated. Here, the clock signal CK0
1 is sent to the phase adjustment unit 41 of FIG. 1 and the phase is precisely adjusted by the phase adjustment unit 41.
CK1 to CK3 generated by precisely delaying 0 by a variable delay circuit group 56 whose delay time is precisely adjusted by a delay control circuit 57.
Are also precisely adjusted, and the clock skew can be reduced for each phase.
第７図の回路では可変遅延回路701〜707により、位相
調整された基本クロック信号をTc/8ずつ遅延させている
ので、可変遅延回路の遅延時間がTc/8からずれている場
合、CK0の立ち上がりエッジからCK3の立ち上がりエッジ
までの遅延時間は６×（Tc/8）であり、ずれも６倍され
ることになる。そこで第８図のような回路も考えられ
る。In the circuit of FIG. 7, since the basic clock signal whose phase has been adjusted is delayed by Tc / 8 by the variable delay circuits 701 to 707, if the delay time of the variable delay circuit deviates from Tc / 8, CK0 The delay time from the rising edge to the rising edge of CK3 is 6 × (Tc / 8), and the deviation is also increased by six times. Therefore, a circuit as shown in FIG. 8 can be considered.
第８図において第７図と同様、端子356の信号は第１
図の位相調整部41の出力信号で、第６図（ｃ）の位相調
整された基本クロック信号が入力する。この信号はイン
バータ813〜817、負荷容量818により180度ずれた２相の
信号850,851を作る。負荷容量818による遅延時間とイン
バータ816による遅延時間を等しく設計すれば、端子851
の信号は端子850の信号の正確な反転信号となる。それ
ぞれの信号は、可変遅延回路800〜805によりTc/8ずつ遅
延し、AND回路809〜812によりCK0〜CK3が生成される。
可変遅延回路800〜805は第３図，第４図又は第５図の周
波数局部発振器313（可変遅延回路60）と同じ制御信号3
60を入力する。この場合、クロック信号の相間の遅延時
間のずれの最大値は、可変遅延回路のTc/8からのずれの
２倍の値と、負荷容量818による遅延時間とインバータ8
16による遅延時間の差との和になる。第７図と第８図の
回路は、設計条件によりずれの最大値が小さい方を選択
すればよい。In FIG. 8, as in FIG.
The basic clock signal whose phase has been adjusted as shown in FIG. 6C is input as the output signal of the phase adjuster 41 shown in FIG. This signal produces two-phase signals 850 and 851 shifted by 180 degrees by the inverters 813 to 817 and the load capacitance 818. If the delay time due to the load capacitance 818 and the delay time due to the inverter 816 are designed to be equal, the terminal 851
Is an accurate inverted signal of the signal at the terminal 850. Each signal is delayed by Tc / 8 by variable delay circuits 800 to 805, and CK0 to CK3 are generated by AND circuits 809 to 812.
The variable delay circuits 800 to 805 have the same control signal 3 as the frequency local oscillator 313 (variable delay circuit 60) of FIG. 3, FIG. 4 or FIG.
Enter 60. In this case, the maximum value of the delay time shift between the phases of the clock signal is twice the value of the shift from Tc / 8 of the variable delay circuit, the delay time due to the load capacitance 818 and the inverter 8
It is the sum of the difference in delay time due to 16. In the circuits shown in FIGS. 7 and 8, one having a smaller maximum value of the deviation may be selected according to design conditions.
第９図は第６図（ｂ）のクロック信号CK0〜CK3を生成
する回路であり、第１図のクロック信号生成回路55と可
変遅延回路群56を兼ねている。本実施例では、第１図
（ｂ）のような可変遅延回路60は用いないが、エッジト
リガ・フリップフロップ900〜902において、端子454の
信号を変えることによりクロック信号CK0〜CK3の相間の
遅延時間が変わるので、一種の可変遅延回路である。端
子356の信号は第１図の位相調整部41の出力信号であ
り、第６図（ｃ）の位相調整された基本クロック信号が
入力する。この基本クロック信号をエッジトリガ・フリ
ップフロップ900〜902でシフトすることによりクロック
信号CK0〜CK3を生成する。端子454の信号は第３図，第
４図又は第５図の可変周波数局部発振器313の出力信号
であり、サイクルタイムはTc/4である。また、遅延時間
がTc/4となる可変遅延回路を構成し、第７図のように直
列接続しても第６図（ｂ）のCK0〜CK3が得られる。この
場合、直列接続する可変遅延回路は３段であり、また、
第４図の1/n分周器のｎは２、フリップフロップは１段
となる。FIG. 9 is a circuit for generating the clock signals CK0 to CK3 of FIG. 6B, and also serves as the clock signal generation circuit 55 and the variable delay circuit group 56 of FIG. In this embodiment, the variable delay circuit 60 as shown in FIG. 1B is not used, but the delay between the phases of the clock signals CK0 to CK3 is changed by changing the signal of the terminal 454 in the edge trigger flip-flops 900 to 902. Since the time changes, it is a kind of variable delay circuit. The signal at the terminal 356 is the output signal of the phase adjustment unit 41 in FIG. 1, and receives the phase-adjusted basic clock signal in FIG. 6C. Clock signals CK0 to CK3 are generated by shifting the basic clock signal by edge trigger flip-flops 900 to 902. The signal at terminal 454 is the output signal of variable frequency local oscillator 313 of FIG. 3, FIG. 4, or FIG. 5, and the cycle time is Tc / 4. In addition, a variable delay circuit having a delay time of Tc / 4 is formed, and CK0 to CK3 in FIG. 6B can be obtained by connecting in series as shown in FIG. In this case, there are three stages of variable delay circuits connected in series.
In the 1 / n frequency divider of FIG. 4, n is 2, and the flip-flop has one stage.
以上のように、位相調整部41で正確に位相調整された
低周波数の基本クロック信号を１相入力し、LSI内部で
正確に遅延したクロック信号を発生させれば、可変遅延
回路群56の遅延時間とクロック生成回路55の構成を変え
ることにより、任意の多相クロックが生成できる。As described above, if a low-frequency basic clock signal whose phase has been accurately adjusted by the phase adjusting unit 41 is input in one phase and a clock signal that is accurately delayed is generated inside the LSI, the delay of the variable delay circuit group 56 is reduced. By changing the time and the configuration of the clock generation circuit 55, an arbitrary multi-phase clock can be generated.
第10図は第１図のクロック信号生成部42の他の実施例
であり、第６図（ａ）のクロック信号CK0〜CK3を生成す
る回路構成となっている。端子356の信号は第１図の位
相調整部41の出力信号であり、第６図（ｃ）の位相調整
された基本クロック信号が入力する。また、ここでは位
相比較回路1008が第１図（ｂ）の遅延時間測定回路58に
相当する。クロック信号生成回路55は第７図と同様にAN
D回路1010〜1013で構成される。本実施例では、可変遅
延回路1000〜1007の出力は入力反転信号である。遅延時
間は（1/8）Tcとしてもよいが、ここでは（9/8）Tcとし
て考えると、端子356から端子1050までの遅延時間は9Tc
となる。端子1050と端子356の信号は位相比較回路1008
に入力され、その比較結果が遅延制御回路57に入力され
る。遅延制御回路57からの制御信号は1000〜1007の可変
遅延回路すべてに入力され、端子1050と端子356の位相
を合わせるように制御する。クロック信号生成回路55
は、遅延時間が（9/8）Tcの可変遅延回路1000〜1007の
出力と端子356の基本クロック信号を用いて、第７図と
同様にクロック信号CK0〜CK3を生成する。ここで、端子
356から端子1050までの遅延時間は可変遅延回路1000〜1
007のプロセス等によるばらつきを考慮して設計するの
で、9Tcからある程度の可変幅を持っている。従って、
端子356から端子1050までの遅延時間が8Tcや10Tcとなる
可能性があり、端子356の基本クロック信号のサイクル
タイムがTcであることから、この場合にも位相が合うこ
とになる。そこで、可変遅延回路1000〜1007の調整時の
み基本クロック信号のサイクルタイムを9Tcの正整数倍
とすれば、位相をあわせるべきエッジが特定できる。こ
の調整後、基本クロック信号のサイクルタイムをTcに戻
してやればよい。また、（9/8）Tc等の遅延時間に限ら
ず、他の遅延時間としても、クロック信号生成回路55の
回路構成を変更すれば、多相のクロック信号を生成する
ことができる。可変遅延回路1000〜1007の出力を入力の
反転信号としない場合も同様である。第７図の実施例で
は、生成するクロック信号CK0〜CK3のパルス幅や相関の
遅延時間が小さい場合、可変遅延回路701〜707の遅延時
間を小さくする必要があり、高分解能な構成とすること
が難しくなる。本実施例では、可変遅延回路1000〜1007
の遅延時間を、例えば、（9/8）Tcのように大きくでき
るので、上記のような問題が生じない。FIG. 10 shows another embodiment of the clock signal generation section 42 of FIG. 1, which has a circuit configuration for generating the clock signals CK0 to CK3 of FIG. 6 (a). The signal at the terminal 356 is the output signal of the phase adjustment unit 41 in FIG. 1, and receives the phase-adjusted basic clock signal in FIG. 6C. Here, the phase comparison circuit 1008 corresponds to the delay time measurement circuit 58 in FIG. 1 (b). The clock signal generation circuit 55 has the same configuration as that of FIG.
It comprises D circuits 1010 to 1013. In this embodiment, the outputs of the variable delay circuits 1000 to 1007 are input inverted signals. Although the delay time may be (1/8) Tc, here, assuming (9/8) Tc, the delay time from terminal 356 to terminal 1050 is 9Tc
Becomes The signals at terminals 1050 and 356 are
, And the comparison result is input to the delay control circuit 57. The control signal from the delay control circuit 57 is input to all the variable delay circuits 1000 to 1007, and controls so that the phases of the terminal 1050 and the terminal 356 are matched. Clock signal generation circuit 55
Generates clock signals CK0 to CK3 in the same manner as in FIG. 7 using the outputs of the variable delay circuits 1000 to 1007 having a delay time of (9/8) Tc and the basic clock signal at the terminal 356. Where the terminal
The delay time from 356 to terminal 1050 is variable delay circuit 1000-1
Since it is designed in consideration of the variation due to the process of 007 etc., it has a certain variable width from 9Tc. Therefore,
There is a possibility that the delay time from the terminal 356 to the terminal 1050 is 8Tc or 10Tc, and since the cycle time of the basic clock signal at the terminal 356 is Tc, the phases match in this case as well. Therefore, if the cycle time of the basic clock signal is set to a positive integer multiple of 9Tc only when adjusting the variable delay circuits 1000 to 1007, an edge whose phase should be matched can be specified. After this adjustment, the cycle time of the basic clock signal may be returned to Tc. Further, not only the delay time such as (9/8) Tc but also other delay times, a multi-phase clock signal can be generated by changing the circuit configuration of the clock signal generation circuit 55. The same applies to the case where the outputs of the variable delay circuits 1000 to 1007 are not used as inverted input signals. In the embodiment of FIG. 7, when the pulse widths of the generated clock signals CK0 to CK3 and the delay time of the correlation are small, it is necessary to reduce the delay time of the variable delay circuits 701 to 707, and a high-resolution configuration is required. Becomes difficult. In this embodiment, the variable delay circuits 1000 to 1007
Can be increased to, for example, (9/8) Tc, so that the above-described problem does not occur.
第11図（ａ）は、第１図の可変遅延回路群56及び第４
図の可変周波数局部発振器313を構成する可変遅延回路6
0の一実施例である。ここで、第１図の可変遅延回路60
として用いる場合、NOR回路1120の入力端子1150の一方
にはクロック信号を、もう一方にはローレベルの信号を
入力する。また、第４図の可変遅延回路60として用いる
場合は、NOR回路1120の入力端子1150の一方をOR回路111
5の出力1153に接続し、もう一方はリセット端子351とす
る。NOR回路1120の出力にはトランスファゲートが２種
類と論理回路が接続されている。1100はnMOSのトランス
ファゲート、1101,1102はそれぞれ、nMOS,pMOSのトラン
スファゲート、1103はAND回路である。いずれも遅延制
御回路57からの制御信号1159によりトランジスタのオ
ン，オフを決定し、NOR回路1120が駆動する負荷容量を
変化させる。負荷容量1104〜1106は配線容量やトランジ
スタの入力容量および接合容量等で作られ、この容量が
小さいほど可変遅延回路の分解能は高くなる。また、11
16はインバータであり、制御信号1159からの信号の反転
信号をトランスファゲート1102に入力する。論理回路11
21は遅延用の論理回路1107〜1109が直列接続され、AND
回路1110〜1113を選択する制御信号1170により論理回路
の段数を決める。ここで、制御信号1170は、遅延制御回
路57の２ビットの出力1160,1161を用いてデコーダ1114
で発生し、制御信号1170のうち１つの信号がハイレベル
となるようにする。第11図（ｂ）にはデコーダ1114の例
を示した。1180〜1183はインバータ、1184〜1187はNOR
回路である。1160,1161の２ビットの信号が大きくなる
と、論理回路1121からOR回路1115までの論理回路の段数
が増加するような構成となっている。FIG. 11 (a) shows the variable delay circuit group 56 and the fourth delay circuit shown in FIG.
Variable delay circuit 6 constituting variable frequency local oscillator 313 shown in FIG.
0 is one embodiment. Here, the variable delay circuit 60 shown in FIG.
In this case, a clock signal is input to one input terminal 1150 of the NOR circuit 1120 and a low-level signal is input to the other input terminal 1150. When using as the variable delay circuit 60 in FIG. 4, one of the input terminals 1150 of the NOR circuit 1120 is connected to the OR circuit 111.
5 is connected to the output 1153, and the other is a reset terminal 351. The output of the NOR circuit 1120 is connected to two types of transfer gates and a logic circuit. 1100 is an nMOS transfer gate, 1101 and 1102 are nMOS and pMOS transfer gates, respectively, and 1103 is an AND circuit. In each case, the ON / OFF state of the transistor is determined by the control signal 1159 from the delay control circuit 57, and the load capacitance driven by the NOR circuit 1120 is changed. The load capacitances 1104 to 1106 are formed by wiring capacitances, input capacitances of transistors, junction capacitances, and the like. The smaller the capacitance, the higher the resolution of the variable delay circuit. Also, 11
An inverter 16 inputs an inverted signal of the control signal 1159 to the transfer gate 1102. Logic circuit 11
21 is a logic circuit for delay 1107 to 1109 connected in series, AND
The number of logic circuit stages is determined by a control signal 1170 for selecting the circuits 1110 to 1113. Here, the control signal 1170 is obtained by using the 2-bit outputs 1160 and 1161 of the delay control circuit 57 and the decoder 1114.
And one of the control signals 1170 is set to a high level. FIG. 11 (b) shows an example of the decoder 1114. 1180-1183 is inverter, 1184-1187 is NOR
Circuit. When the 2-bit signals 1160 and 1161 increase, the number of logic circuits from the logic circuit 1121 to the OR circuit 1115 increases.
次に、第１図の位相調整部41とクロック信号生成部42
で用いる遅延制御回路52,57の一実施例を第12図に示
す。この遅延制御回路は、通常のUP/DOWNカウンタとは
構成が異なり、460の端子に入力されるクロック信号の
１パルスにつき1220〜1223のうちのいずれか１ビット
（具体的には、1260,1261の端子に入力された指令に対
応して変化可能なビットのうち最も左にあるもの）しか
変化しない。この回路は、位相調整開始直後の位相ズレ
の大きい間は遅延時間の変化を大きくして位相調整完了
までに要する時間を短くしたものである。第12図におい
て、1201〜1206はNOR回路、1207,1208はインバータ、12
11,1212はエッジトリガ・フリップフロップである。遅
延制御ブロック1231〜1233中の回路はここでは省略して
あるが、遅延制御ブロック1230と同じものである。126
0,1261は第１図の位相比較回路53や遅延時間測定回路58
の結果を入力する端子、460は比較的ゆっくりしたクロ
ック信号を入力する端子、1220〜1223は第１図の可変遅
延回路51,60の制御信号を出力する端子である。1220〜1
223の端子のレベルが表わす２進数の数値は、1260の端
子がローレベルの時は460の端子に入力されるクロック
信号の１パルスにつき１カウントずつ増加し、1261の端
子がローレベルの時は１カウントずつ減少するように変
化する。従って、例えば第４図で端子404の信号の方が
端子403の信号より先に立ち下がる場合には1260をロー
レベルとして可変遅延回路60の遅延時間が増加するよう
に、逆に端子403の信号の方が先に立ち下がる場合には
遅延時間が減少するように制御する。このようにして端
子404と端子403の信号の位相を合わせることができる。Next, the phase adjustment unit 41 and the clock signal generation unit 42 shown in FIG.
FIG. 12 shows an embodiment of the delay control circuits 52 and 57 used in the embodiment. This delay control circuit has a different configuration from a normal UP / DOWN counter, and one pulse of 1220 to 1223 per pulse of a clock signal input to a terminal 460 (specifically, 1260, 1261 (The leftmost bit which can be changed in response to the command input to the terminal of (1)). In this circuit, while the phase shift immediately after the start of the phase adjustment is large, the change in the delay time is increased to shorten the time required for completing the phase adjustment. 12, 1201 to 1206 are NOR circuits, 1207 and 1208 are inverters,
11,1212 are edge trigger flip-flops. Although the circuits in the delay control blocks 1231 to 1233 are omitted here, they are the same as the delay control block 1230. 126
Reference numeral 0,1261 denotes a phase comparison circuit 53 and a delay time measurement circuit 58 shown in FIG.
460 is a terminal for inputting a relatively slow clock signal, and 1220 to 1223 are terminals for outputting control signals for the variable delay circuits 51 and 60 in FIG. 1220-1
The binary number represented by the level of the terminal 223 is increased by one count for each pulse of the clock signal input to the terminal 460 when the terminal 1260 is at the low level, and is increased when the terminal 1261 is at the low level. It changes so as to decrease by one count. Therefore, for example, when the signal at the terminal 404 falls earlier than the signal at the terminal 403 in FIG. 4, the signal at the terminal 403 is inverted so that the delay time of the variable delay circuit 60 is increased by setting 1260 to a low level. If the signal falls first, control is performed so that the delay time is reduced. Thus, the phases of the signals of the terminal 404 and the terminal 403 can be matched.
なお、1250の端子に入力する信号は、1220〜1223の端
子のレベルを固定し、可変遅延回路51又は60の遅延時間
の制御を停止するためのものである。第１図のクロック
信号生成部42では位相調整部41からの出力を用いて遅延
時間の調整を行っているため、クロック信号生成部42で
可変遅延回路60の遅延時間を調整している間は、位相調
整部41の制御を停止する。そして、クロック信号生成部
42の調整終了後、クロック信号生成部42の制御を停止
し、位相調整部41での位相調整を開始する。また、クロ
ック信号CK0〜CK3の供給を開始する前はほとんどの回路
が交流的な動作をしないため、電子計算機の内部で発生
するノイズはせいぜい電源のリップル程度であるが、ク
ロック信号CK0〜CK3の供給を開始すると多数の回路が一
斉に動きだして大きなノイズが発生する。従って、最初
は末端の分配先46にはクロック信号CK0〜CK3を供給せず
に位相調整機構を働かせ、位相調整が完了した後に1250
の端子をローレベルにして1220〜1223の制御信号の変化
を停止し、その後にクロック信号CK0〜CK3の供給を開始
する。これにより大きなノイズの影響を受けずに位相調
整を行うことができ、クロックスキューを低減すること
ができる。なお、位相調整部41やクロック信号生成部42
での調整完了の検出方法は、例えばタイマー回路等によ
って十分な時間だけ待つことにより実現できる。The signal input to the terminal 1250 is for fixing the levels of the terminals 1220 to 1223 and stopping the control of the delay time of the variable delay circuit 51 or 60. 1 adjusts the delay time using the output from the phase adjustment unit 41. Therefore, while the clock signal generation unit 42 adjusts the delay time of the variable delay circuit 60, Then, the control of the phase adjustment unit 41 is stopped. And a clock signal generator
After the adjustment of 42 is completed, the control of the clock signal generation unit 42 is stopped, and the phase adjustment by the phase adjustment unit 41 is started. Also, since most circuits do not operate in an alternating manner before the supply of the clock signals CK0 to CK3, the noise generated inside the computer is at most about the ripple of the power supply. When the supply is started, many circuits start operating at the same time, and large noise is generated. Therefore, initially, the phase adjustment mechanism is operated without supplying the clock signals CK0 to CK3 to the end distribution destination 46, and after the phase adjustment is completed, 1250
Is set to low level to stop the change of the control signals 1220 to 1223, and thereafter, the supply of the clock signals CK0 to CK3 is started. As a result, phase adjustment can be performed without being affected by large noise, and clock skew can be reduced. The phase adjustment unit 41 and the clock signal generation unit 42
Can be realized by waiting for a sufficient time by, for example, a timer circuit or the like.
端子1251,1252は実線で囲まれた1230〜1233の各遅延
制御ブロック中のエッジトリガ・フリップフロップ（ブ
ロック1230では1212）のそれぞれセット、リセット端子
に接続する。1220〜1223の端子がすべてハイレベルのと
きに1260の端子がローレベルとなると、1251の端子がハ
イレベルとなり、フリップフロップをセットし、1220〜
1223の端子はローレベルとなる。また、逆に1220〜1223
の端子がすべてローレベルのときに1261の端子がローレ
ベルとなると1252の端子がハイレベルとなり、フリップ
フロップをリセットし、1220〜1223の端子はハイレベル
となる。従って、可変遅延回路51or60が十分な可変幅を
持っていれば、遅延制御回路の制御信号1220〜1223の初
期状態に関係なく位相調整ができる。なお、第12図では
可変遅延回路の制御信号1220〜1223は４ビットである
が、ビット数を増減したい時は図の実線で囲んだ遅延制
御ブロック1230〜1233の数を増減すればよい。Terminals 1251 and 1252 are connected to set and reset terminals of edge trigger flip-flops (1212 in block 1230) in each of the delay control blocks 1230 to 1233 surrounded by solid lines. When all the terminals 1220 to 1223 are at the high level and the terminal 1260 goes to the low level, the terminal 1251 goes to the high level, the flip-flop is set, and the
The terminal 1223 is at low level. Also, conversely, 1220-1223
When the terminal 1261 goes low when all the terminals are low, the terminal 1252 goes high, the flip-flops are reset, and the terminals 1220-1223 go high. Therefore, if the variable delay circuit 51 or 60 has a sufficient variable width, the phase can be adjusted irrespective of the initial state of the control signals 1220 to 1223 of the delay control circuit. In FIG. 12, the control signals 1220 to 1223 of the variable delay circuit are 4 bits. However, when it is desired to increase or decrease the number of bits, the number of delay control blocks 1230 to 1233 enclosed by a solid line in the figure may be increased or decreased.
第１図の位相調整部41の可変遅延回路51は第11図の回
路でNOR回路1120を適当な論理回路に変更して用い、遅
延制御回路52は第12図の回路を用いる。次に、位相比較
回路53について説明する。The variable delay circuit 51 of the phase adjustment unit 41 shown in FIG. 1 uses the circuit shown in FIG. 11 with the NOR circuit 1120 changed to an appropriate logic circuit, and the delay control circuit 52 uses the circuit shown in FIG. Next, the phase comparison circuit 53 will be described.
位相比較回路53の一実施例を第13図（ａ）に、その動
作波形の一例を第13図（ｂ）に示す。FIG. 13 (a) shows an embodiment of the phase comparison circuit 53, and FIG. 13 (b) shows an example of its operation waveform.
第13図（ａ）において、1301〜1303はNOR回路、1304
は差動回路、1305はフリップフロップ1306はインバータ
である。1350と1351は、一方がフィードバック信号を入
力する端子、他方が基本クロック信号を入力する端子で
あり、この２つの信号の位相が比較される。今、第13図
（ｂ）に示すように1350の端子に入力される信号の位相
の方が1351の端子に入力される信号の位相より早かった
とする。この場合、1350,1351の端子に入力される信号
の両方がハイレベルの間は、1352,1353の端子の電圧は
両方共ローレベルであるが、1350の端子に入力される信
号の立ち下がりの方が1351の端子に入力される信号の立
ち下がりより先に始まるため、1352の端子の電圧の方が
1353の端子の電圧より先に立ち上がり始める。その結
果、1350,1351の端子に入力される信号の立ち下がりエ
ッジからある一定時間の後には1352の端子の電圧はハイ
レベル、1353の端子の電圧はローレベルとなって確定
し、差動回路1304の出力の端子1354の電圧はハイレベル
となる。また、1350,1351の端子に入力される信号の早
遅関係が逆の場合には1354の端子の電圧はローレベルと
なる。従って、1350,1351の端子に入力される信号の立
ち下がりエッジからある一定時間の後に1354の端子のレ
ベルを1305のフリップフロップに取り込めば1350,1351
の端子に入力された信号の早遅関係に対応して出力端子
1359,1360のレベルが決まる。その後は1350,1351の端子
に入力された信号の早遅関係が反転するまで1359,1360
の端子のレベルは変化しない。端子1359,1360には第４
図の微分回路307,308と同様な回路を接続し、遅延制御
回路52にパルス信号を送る。In FIG. 13A, reference numerals 1301 to 1303 denote NOR circuits,
Denotes a differential circuit, 1305 denotes a flip-flop, and 1306 denotes an inverter. One of the terminals 1350 and 1351 is a terminal for inputting a feedback signal, and the other is a terminal for inputting a basic clock signal. The phases of these two signals are compared. Assume that the phase of the signal input to the terminal 1350 is earlier than the phase of the signal input to the terminal 1351, as shown in FIG. 13 (b). In this case, while both the signals input to the terminals 1350 and 1351 are at the high level, the voltages of the terminals 1352 and 1353 are both at the low level, but the falling of the signal input to the terminal 1350 is Start before the fall of the signal input to the 1351 terminal, so the voltage at the 1352 terminal is
It starts rising before the voltage of terminal 1353. As a result, after a certain period of time from the falling edge of the signal input to the 1350 and 1351 terminals, the voltage of the 1352 terminal becomes high level and the voltage of the 1353 terminal becomes low level, and the differential circuit is determined. The voltage of the terminal 1354 of the output of 1304 becomes high level. If the signals input to the terminals 1350 and 1351 have the opposite relationship, the voltage at the terminal 1354 becomes low level. Therefore, if the level of the terminal 1354 is taken into the flip-flop 1305 after a certain period of time from the falling edge of the signal input to the terminals 1350 and 1351,
Output terminal corresponding to the early / late relationship of the signal input to the terminal
1359,1360 level is decided. After that, 1359,1360
Terminal level does not change. Terminals 1359 and 1360 have a fourth
Circuits similar to the differentiating circuits 307 and 308 are connected, and a pulse signal is sent to the delay control circuit 52.
第13図（ａ）の実施例では、端子1350と1351の両方の
信号がローレベルのときに、端子1358の信号がローレベ
ルとなり、フリップフロップ1305のトリガがかかる。従
って、端子1350と1351の信号が第６図（ｃ）の基本クロ
ック信号と第６図（ａ）のクロック信号CK0で、それぞ
れ、第14図（ａ）のようなタイミングにある場合、フリ
ップフロップ1305は時間t0と時間t1でトリガがかかるこ
とになる。また、第14図（ｃ）のように端子1354の信号
の立ち下がりが、端子1358の信号の立ち下がりとほぼ同
時である場合は、フリップフロップ1305はメタステーブ
ル状態（出力がハイレベルまたはローレベルに長時間確
定しない状態）となる。以上のような場合、フリップフ
ロップ1305の出力1359,1360の値が確定せず、この状態
で制御が停止する可能性がある。従って、CK0のフィー
ドバック信号は基本クロック信号と同様な波形（デュー
ティ略50％）にした後、位相比較回路53に入力する必要
がある。端子1350と1351の信号がほぼ同時に立ち下がる
場合（第14図（ｂ））も、NOR回路1301,1302によるフリ
ップフロップがメタステーブル状態になるが、このとき
は端子1350,1351の信号の位相が合っているので、制御
が停止しても問題はない。In the embodiment of FIG. 13 (a), when the signals at both terminals 1350 and 1351 are at low level, the signal at terminal 1358 is at low level, and the flip-flop 1305 is triggered. Therefore, if the signals at terminals 1350 and 1351 are the basic clock signal of FIG. 6 (c) and the clock signal CK0 of FIG. 6 (a), respectively, and the timing is as shown in FIG. 1305 it takes the trigger at time t 0 and time t 1. When the fall of the signal at the terminal 1354 is almost the same as the fall of the signal at the terminal 1358 as shown in FIG. 14 (c), the flip-flop 1305 is in a metastable state (the output is at a high level or a low level). State for a long time). In the case described above, the values of the outputs 1359 and 1360 of the flip-flop 1305 are not determined, and control may stop in this state. Therefore, the CK0 feedback signal needs to be input to the phase comparison circuit 53 after having a waveform similar to the basic clock signal (duty is approximately 50%). When the signals at the terminals 1350 and 1351 fall almost simultaneously (FIG. 14 (b)), the flip-flops of the NOR circuits 1301 and 1302 enter the metastable state. In this case, the phases of the signals at the terminals 1350 and 1351 are changed. There is no problem even if the control stops because they match.
上記のようなパルス幅が異なる入力に対しても動作す
る位相比較回路53の他の実施例を第15図に示す。第15図
において、1501,1502はNOR回路、1503〜1505はインバー
タ、1506〜1508はフリップフロップ、1509は同期化回
路、1510はAND回路、1511はNAND回路である。第13図と
同様に1550と1551は、一方がフィードバック信号を入力
する端子、他方が基本クロック信号が入力する端子であ
り、この２つの信号の位相が比較される。インバータ15
03,1504は、それぞれ、端子1550と1551,1552と1553の負
荷を揃えるためのものである。端子1570に入力する同期
化回路1509のトリガ信号は、基本クロック信号か、もし
くはそれより周期の長い比較的ゆっくりした信号であ
る。３ビットカウンタ1512,1513は、端子1556または155
7が連続してローレベルを出力するときに、所定の時間
に１回だけローレベルを出力するものである。この出力
を持つ間に、位相比較結果により可変遅延回路52の制御
信号が変更され、フィードバック信号の位相が調整され
る。FIG. 15 shows another embodiment of the phase comparison circuit 53 which operates even for inputs having different pulse widths as described above. 15, 1501 and 1502 are NOR circuits, 1503 to 1505 are inverters, 1506-1508 are flip-flops, 1509 is a synchronization circuit, 1510 is an AND circuit, and 1511 is a NAND circuit. 13, 1550 and 1551 are terminals for inputting a feedback signal, and the other is a terminal for inputting a basic clock signal, and the phases of these two signals are compared. Inverter 15
03 and 1504 are for equalizing the loads of the terminals 1550, 1551, 1552 and 1553, respectively. The trigger signal of the synchronization circuit 1509 input to the terminal 1570 is a basic clock signal or a relatively slow signal having a longer cycle. The 3-bit counters 1512 and 1513 are connected to the terminal 1556 or 155
When 7 continuously outputs a low level, the low level is output only once at a predetermined time. While having this output, the control signal of the variable delay circuit 52 is changed according to the phase comparison result, and the phase of the feedback signal is adjusted.
本実施例では、端子1550の反転信号をフリップフロッ
プ1506のトリガとしているので、第14図（ａ）の端子13
58の信号のように、１サイクルにトリガが２回発生する
ことはない。しかし、第13図（ａ）の実施例と同様に、
端子1552と1555の信号のタイミングによりフリップフロ
ップ1506がメタステーブル状態になり、制御がこの状態
で停止する可能性がある。この対策として、同期化回路
1509等を設けた。同期化回路1509は、フリップフロップ
1506がメタステーブル状態であっても、端子1556、1557
の信号を端子1570のトリガ信号に対して同期させるもの
である。端子1556,1557の信号は、フリップフロップ150
6〜1508の状態により決まり、連続してローレベルにな
らない可能性がある。このとき３ビットカウンタの出力
はハイレベルのままとなる。そこで、３ビットカウンタ
1512,1513が所定の時間内にローレベルを出力しない場
合に、４ビットカウンタ1514がローレベルを出力し、フ
リップフロップ1506がメタステーブル状態から抜けるよ
うにした。３ビットカウンタ1512,1513のどちらかがロ
ーレベルを出力した場合には、NAND回路1511によりリセ
ット信号が端子1562に発生し、４ビットカウンタ1514の
出力はハイレベルのままとなる。In this embodiment, since the inverted signal of the terminal 1550 is used as a trigger of the flip-flop 1506, the terminal 13 shown in FIG.
No trigger is generated twice in one cycle as in the signal 58. However, as in the embodiment of FIG.
The timing of the signals at the terminals 1552 and 1555 causes the flip-flop 1506 to enter a metastable state, and control may stop in this state. As a countermeasure against this, a synchronization circuit
1509 etc. were provided. The synchronization circuit 1509 is a flip-flop.
Terminals 1556, 1557, even if 1506 is metastable
Is synchronized with the trigger signal of the terminal 1570. The signals at terminals 1556 and 1557 are
It is determined by the state of 6-1508 and may not be continuously low level. At this time, the output of the 3-bit counter remains at the high level. Therefore, a 3-bit counter
When 1512 and 1513 do not output a low level within a predetermined time, the 4-bit counter 1514 outputs a low level, and the flip-flop 1506 exits the metastable state. When either one of the 3-bit counters 1512 and 1513 outputs a low level, a reset signal is generated at the terminal 1562 by the NAND circuit 1511, and the output of the 4-bit counter 1514 remains at the high level.
第16図は第15図で使用する３ビットカウンタ1512又は
1513の一構成図である。図において、1601〜1605はNOR
回路、1606,1607はOR回路、1608〜1610はフリップフロ
ップ、1611,1612はNAND回路、1613はインバータであ
る。端子1650は第15図の端子1556または1557を接続し、
端子1651が第15図の端子1560または1561となる。フリッ
プフロップ1608〜1610のトリガ信号は第15図のフリップ
フロップ1507,1508と同じ信号を入力する。動作は通常
のカウンタ回路と同様であり、端子1650にローレベルが
連続して入力するときに、端子1652のトリガ信号の８サ
イクルに１回の割合で、端子1651にローレベルを出力す
る。FIG. 16 shows the three-bit counter 1512 used in FIG.
FIG. 1513 is a configuration diagram of 1513. In the figure, 1601-1605 is NOR
Circuits, 1606 and 1607 are OR circuits, 1608 to 1610 are flip-flops, 1611 and 1612 are NAND circuits, and 1613 is an inverter. Terminal 1650 connects terminal 1556 or 1557 in FIG. 15,
The terminal 1651 is the terminal 1560 or 1561 in FIG. As trigger signals of the flip-flops 1608 to 1610, the same signals as those of the flip-flops 1507 and 1508 in FIG. 15 are input. The operation is the same as that of a normal counter circuit. When the low level is continuously input to the terminal 1650, the low level is output to the terminal 1651 once every eight cycles of the trigger signal of the terminal 1652.
第17図は第15図で使用する４ビットカウンタ1514の一
構成図である。図において、1701〜1707はNOR回路、170
8〜1710はOR回路、1711〜1714はフリップフロップ、171
5〜1717はNAND回路、1718,1719はインバータである。端
子1750は第15図の端子1562を接続し、端子1751が第15図
の端子1559となる。フリップフロップ1711〜1714のトリ
ガ信号は第15図のフリップフロップ1507,1508と同じ信
号を入力する。動作は通常のカウンタ回路と同様であ
り、端子1750にローレベルが連続して入力するときに、
端子1752のトリガ信号の16サイクルに１回の割合で、端
子1751にローレベルを出力する。すなわち、３ビットカ
ウンタ1512または1513がローレベルを出力すると端子17
50がハイレベルとなり、この４ビットカウンタがリセッ
トされる。３ビットカウンタ1512または1513が、連続し
てハイレベルのままであれば、端子1751がローレベルを
出力する。FIG. 17 is a configuration diagram of the 4-bit counter 1514 used in FIG. In the figure, 1701-1707 are NOR circuits, 170
8 to 1710 are OR circuits, 1711 to 1714 are flip-flops, 171
5 to 1717 are NAND circuits, and 1718 and 1719 are inverters. The terminal 1750 connects the terminal 1562 in FIG. 15, and the terminal 1751 becomes the terminal 1559 in FIG. As trigger signals of the flip-flops 1711 to 1714, the same signals as those of the flip-flops 1507 and 1508 in FIG. 15 are input. The operation is the same as that of a normal counter circuit. When low level is continuously input to terminal 1750,
A low level is output to the terminal 1751 once every 16 cycles of the trigger signal at the terminal 1752. That is, when the 3-bit counter 1512 or 1513 outputs a low level,
50 becomes high level, and this 4-bit counter is reset. If the 3-bit counter 1512 or 1513 is continuously at the high level, the terminal 1751 outputs the low level.
本実施例の位相比較回路では、基本クロック信号およ
びフィードバック信号の波形に関わらず、上記２信号の
位相比較判定結果を出力できる。The phase comparison circuit of this embodiment can output the phase comparison determination result of the above two signals regardless of the waveforms of the basic clock signal and the feedback signal.
第18図は、本発明の全体構成に関する別の実施例であ
る。第１図（ａ）が遅延素子14を用いて各処理装置50の
入力信号の位相を調整するのに対し、本実施例ではこれ
を省き、完全に自動調整するものである。クロック信号
発生部10は、発振器11、分周器12、分配回路113と、各
処理装置50に対応して位相調整部41、出力回路47および
入力回路49を持ち、少なくとも、分配回路13、位相調整
部41、出力回路47、入力回路49は、同一LSI上に構成す
る。また、分配回路13から位相調整部41まで、または、
入力回路49から位相調整部41までは、それぞれ等長配線
する。クロック信号発生部10の出力は、信号経路30を介
して１相の基本クロック信号として各処理装置50に供給
する。各処理装置50ではクロック信号生成部42により、
入力回路40を通過した信号から各処理装置内で使用する
多相のクロック信号を生成し、分配回路43、配線45を介
して末端の分配先であるフリップフロップ46、及び出力
回路48に供給する。配線45は等長配線し、各分配先46で
のスキューをできるだけ小さくする。出力回路48からの
出力は、等長配線された信号経路31及び入力回路49を介
し、位相調整部41の位相比較回路53に入力し、基本クロ
ックとなる分配回路13の出力と位相を合わせる。ここ
で、各入力回路49から位相調整部41の入力までは、ほぼ
同じ伝播時間を持つので、各処理装置50の出力回路48の
出力の位相が揃うことになる。各処理装置50間のクロッ
クスキューは、末端の分配先46でのばらつき、すなわ
ち、出力回路48の入力の位相ばらつきとして考えられ
る。本実施例では、出力回路48の遅延時間のばらつきを
含んで位相調整するため、これがクロックスキューの要
因となる。FIG. 18 shows another embodiment relating to the overall configuration of the present invention. FIG. 1 (a) adjusts the phase of the input signal of each processing device 50 using the delay element 14, whereas in the present embodiment, this is omitted and the adjustment is completely automatic. The clock signal generation unit 10 includes an oscillator 11, a frequency divider 12, a distribution circuit 113, and a phase adjustment unit 41, an output circuit 47, and an input circuit 49 corresponding to each processing device 50. The adjustment unit 41, the output circuit 47, and the input circuit 49 are configured on the same LSI. Also, from the distribution circuit 13 to the phase adjustment unit 41, or
From the input circuit 49 to the phase adjustment unit 41, each is wired with the same length. The output of the clock signal generator 10 is supplied to each processing device 50 via the signal path 30 as a one-phase basic clock signal. In each processing device 50, the clock signal generation unit 42
A multi-phase clock signal to be used in each processing device is generated from the signal passing through the input circuit 40, and supplied to the distribution circuit 43, the flip-flop 46 at the terminal distribution destination via the wiring 45, and the output circuit 48. . The wiring 45 is of equal length to minimize the skew at each distribution destination 46. The output from the output circuit 48 is input to the phase comparison circuit 53 of the phase adjustment unit 41 via the signal path 31 and the input circuit 49, which are wired with equal lengths, and the phase is matched with the output of the distribution circuit 13 serving as a basic clock. Here, since the propagation time from each input circuit 49 to the input of the phase adjustment unit 41 is almost the same, the phases of the outputs of the output circuits 48 of the respective processing devices 50 are aligned. The clock skew between the processing devices 50 can be considered as a variation at the terminal distribution destination 46, that is, a phase variation at the input of the output circuit 48. In this embodiment, since the phase is adjusted to include the variation in the delay time of the output circuit 48, this causes clock skew.
第１図の実施例が、各処理装置50のフリップフロップ
46の入力での位相が合うのに対し、本実施例では、出力
回路48の遅延時間のLSI間ばらつきが処理装置間のスキ
ューとして残る。しかし、第１図の実施例のように遅延
素子14を取替えて位相調整する必要がないので、調整に
かかる工数が省かれる。The embodiment shown in FIG.
While the phases at the inputs of 46 match, in the present embodiment, the variation in the delay time of the output circuit 48 between the LSIs remains as skew between the processing devices. However, unlike the embodiment shown in FIG. 1, there is no need to replace the delay element 14 and adjust the phase, so that the man-hour required for the adjustment is omitted.
以上に述べた本発明の各実施例を電子計算機のクロッ
ク信号供給装置に用いることにより、信号経路における
クロック信号の本数も少なく、LSIの末端に分配される
クロック信号に関するクロックスキューも低減され安定
高性能な計算装置を実現できる。By using each of the embodiments of the present invention described above for a clock signal supply device of an electronic computer, the number of clock signals in the signal path is small, the clock skew relating to the clock signal distributed to the terminal of the LSI is reduced, and the stability is improved. A high-performance computing device can be realized.
〔発明の効果〕 本発明によれば、各LSIに供給するクロック信号本数
を低減でき、さらに、LSI内でスキューの小さい多相の
クロック信号を生成できる。また電子計算機をこのよう
に高性能化することができる。According to the present invention, the number of clock signals supplied to each LSI can be reduced, and a multi-phase clock signal with small skew can be generated in the LSI. Further, the performance of the electronic computer can be improved in this way.
第１図（ａ）は本発明の一実施例を示す全体構成図、第
１図（ｂ）はその詳細を示す図、第２図は従来例の全体
構成図、第３図は本発明に使用する遅延時間測定回路の
一実施例を示すブロック図、第４図は第３図の詳細回路
図、第５図は遅延時間測定回路の他の実施例を示すブロ
ック図、第６図（ａ）〜（ｃ）は本発明の説明のための
クロック信号の例を示す図、第７図（ａ）は本発明に使
用するクロック信号生成回路の一実施例を示す構成図、
第７図（ｂ）はその波形図、第８図は本発明に使用する
クロック信号生成回路の他の実施例を示す構成図、第９
図は本発明に使用するクロック信号生成回路の更に他の
実施例を示す構成図、第10図は本発明に使用するクロッ
ク信号生成部の他の実施例を示す構成図、第11図（ａ）
は本発明に使用する可変遅延回路の一実施例を示す構成
図、第11図（ｂ）はそのデコーダの構成図、第12図は本
発明に使用する遅延制御回路の一実施例を示す構成図、
第13図（ａ），（ｂ）は本発明に使用する位相比較回路
の一実施例を示す構成図とその動作波形であり、同図
（ｂ）のハッチングの部分はハイレベルまたはローレベ
ルにあることを示す。第14図（ａ）〜（ｃ）は、第13図
（ａ）の回路で発生するメタステーブル状態を説明する
タイミング図、第15図は、本発明に使用する位相比較回
路の他の実施例を示す構成図、第16図，第17図は、第15
図の３ビットカウンタ、４ビットカウンタの回路図、第
18図は、本発明の他の実施例を示す全体構成図である。1 (a) is an overall configuration diagram showing one embodiment of the present invention, FIG. 1 (b) is a diagram showing details thereof, FIG. 2 is an overall configuration diagram of a conventional example, and FIG. FIG. 4 is a detailed circuit diagram of FIG. 3, FIG. 5 is a block diagram showing another embodiment of the delay time measuring circuit, and FIG. FIGS. 7A to 7C are diagrams showing examples of clock signals for explaining the present invention. FIG. 7A is a block diagram showing one embodiment of a clock signal generating circuit used in the present invention.
FIG. 7 (b) is a waveform diagram thereof, FIG. 8 is a block diagram showing another embodiment of the clock signal generating circuit used in the present invention, and FIG.
FIG. 10 is a block diagram showing another embodiment of the clock signal generation circuit used in the present invention. FIG. 10 is a block diagram showing another embodiment of the clock signal generation unit used in the present invention. )
FIG. 11 is a block diagram showing an embodiment of a variable delay circuit used in the present invention. FIG. 11 (b) is a block diagram of the decoder, and FIG. 12 is a diagram showing an embodiment of a delay control circuit used in the present invention. Figure,
FIGS. 13 (a) and 13 (b) are a configuration diagram showing one embodiment of the phase comparison circuit used in the present invention and its operation waveforms. The hatched portion in FIG. 13 (b) indicates a high level or a low level. Indicates that there is. 14 (a) to (c) are timing diagrams for explaining a metastable state generated in the circuit of FIG. 13 (a), and FIG. 15 is another embodiment of the phase comparison circuit used in the present invention. FIG. 16 and FIG.
The circuit diagram of the 3-bit counter and the 4-bit counter shown in FIG.
FIG. 18 is an overall configuration diagram showing another embodiment of the present invention.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅井 光男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 益田 昇 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 山際 明 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (72)発明者 岡部 年宏 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (56)参考文献 特開 昭58−56520（ＪＰ，Ａ) 特開 昭61−70831（ＪＰ，Ａ) 特開 昭63−238714（ＪＰ，Ａ) 特表 平１−502222（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 1/10──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Mitsuo Asai 1-280 Higashi Koikekubo, Kokubunji-shi, Tokyo Inside the Central Research Laboratory of Hitachi, Ltd. Central Research Laboratory (72) Inventor Akira Yamagiwa 1 Horiyamashita, Hadano City, Kanagawa Prefecture Hitachi, Ltd. Kanagawa Plant (72) Inventor Toshihiro Okabe 1 Horiyamashita, Hadano City, Kanagawa Prefecture Hitachi, Ltd.Kanagawa Plant (56 References JP-A-58-56520 (JP, A) JP-A-61-70831 (JP, A) JP-A-63-238714 (JP, A) JP-A-1-502222 (JP, A) (58) Field surveyed (Int.Cl. 6 , DB name) G06F 1/10
Claims (20)
ク信号発生部と； 上記基本クロック信号とフィードバック信号の位相を比
較し、両者の位相が合うように上記基本クロック信号の
位相を調整する第１の制御ループと； 上記第１の制御ループで位相調整された基本クロック信
号が入力する、直列接続された複数の可変遅延回路から
なる遅延回路群と、該複数の可変遅延回路のそれぞれの
出力信号と上記位相調整された基本クロック信号とを用
いて多相のクロック信号を生成する手段とを有し、上記
位相調整された基本クロック信号の周期と所定の関係と
なるように上記複数の可変遅延回路の遅延時間を制御
し、上記多相のクロック信号の１つを上記フィードバッ
ク信号として上記第１の制御ループに与える第２の制御
ループと； を有することを特徴とするクロック信号供給装置。A clock signal generation unit for generating a one-phase basic clock signal; comparing a phase of the basic clock signal with a phase of a feedback signal, and adjusting a phase of the basic clock signal so that both phases match. A first control loop; a delay circuit group including a plurality of serially connected variable delay circuits to which the basic clock signal whose phase has been adjusted by the first control loop is input, and respective outputs of the plurality of variable delay circuits Means for generating a multi-phase clock signal using the signal and the phase-adjusted basic clock signal, wherein the plurality of variable-phase clock signals have a predetermined relationship with the period of the phase-adjusted basic clock signal. And a second control loop for controlling a delay time of a delay circuit and applying one of the multi-phase clock signals as the feedback signal to the first control loop. Clock signal supply apparatus characterized by.
が、上記基本クロック信号の位相を調整する可変遅延手
段と、上記基本クロック信号と上記フィードバック信号
の位相を比較する位相比較手段と、該位相比較手段の比
較結果を受けて上記可変遅延手段を制御する遅延制御手
段とからなることを特徴とするクロック信号供給装置。2. The apparatus according to claim 1, wherein said first control loop comprises: a variable delay means for adjusting a phase of said basic clock signal; a phase comparing means for comparing the phase of said basic clock signal with the phase of said feedback signal; A clock signal supply device comprising: delay control means for controlling the variable delay means in response to the comparison result of the phase comparison means.
ループが、上記位相調整された基本クロック信号の周波
数の整数倍の周波数の信号を発生する可変周波数発振器
と、該可変周波数発振器の周波数が上記位相調整された
基本クロック信号の周波数の整数倍となるように上記可
変周波数発振器を制御する制御回路とを有し、該制御回
路の出力により上記複数の可変遅延回路の遅延時間を制
御することを特徴とするクロック信号供給装置。3. The variable frequency oscillator according to claim 1, wherein the second control loop generates a signal having a frequency that is an integral multiple of the frequency of the phase-adjusted basic clock signal. A control circuit for controlling the variable frequency oscillator so that the frequency is an integer multiple of the frequency of the phase-adjusted basic clock signal, wherein the delay time of the plurality of variable delay circuits is controlled by an output of the control circuit. A clock signal supply device.
ループが、上記位相調整された基本クロック信号と上記
遅延回路群の出力信号とを位相比較する位相比較回路
と、該位相比較回路の比較結果を受けて上記遅延回路群
の出力信号の位相が上記位相調整された基本クロック信
号の位相と合うように上記複数の可変遅延回路の遅延時
間を制御する制御回路とを有することを特徴とするクロ
ック信号供給装置。4. The phase comparison circuit according to claim 1, wherein the second control loop compares the phase of the basic clock signal with the phase adjusted with the output signal of the delay circuit group. And a control circuit for controlling the delay times of the plurality of variable delay circuits so that the phase of the output signal of the delay circuit group matches the phase of the phase-adjusted basic clock signal in response to the comparison result of Clock signal supply device.
ループが上記複数の可変遅延回路の遅延時間を制御して
いる間は上記第１の制御ループは上記基本クロック信号
の位相の調整を停止し、上記第２の制御ループによる制
御の終了後、上記第２の制御ループによる制御を停止す
ると共に上記第１の制御ループによる位相調整を開始
し、上記第１の制御ループによる位相調整の終了後、上
記第１の制御ループによる位相調整を停止することを特
徴とするクロック信号供給装置。5. The first control loop according to claim 1, wherein the first control loop adjusts the phase of the basic clock signal while the second control loop controls the delay time of the plurality of variable delay circuits. Is stopped, and after the control by the second control loop is completed, the control by the second control loop is stopped, and the phase adjustment by the first control loop is started, and the phase adjustment by the first control loop is started. A clock signal supply device for stopping the phase adjustment by the first control loop after the step (c).
第１の制御ループと上記第２の制御ループとを各処理装
置内に設け、上記クロック信号発生部からの上記基本ク
ロック信号を信号経路を介して上記各処理装置にそれぞ
れ供給することを特徴とするクロック信号供給装置。6. The processing device according to claim 1, wherein the first control loop and the second control loop are provided in each processing device, and the basic clock signal from the clock signal generating unit is supplied to the signal processing unit. A clock signal supply device, wherein the clock signal is supplied to each of the processing devices via a path.
第１の制御ループと上記第２の制御ループとをそれぞれ
別の処理装置内に設け、上記第１の制御ループが設けら
れた第１の処理装置から上記位相調整された基本クロッ
ク信号を信号経路を介して上記第２の制御ループが設け
られた第２の処理装置に供給し、上記第２の処理装置か
ら上記フィードバック信号を信号経路を介して上記第１
の処理装置（10）に供給することを特徴とするクロック
信号供給装置。7. The apparatus according to claim 1, wherein said first control loop and said second control loop are provided in separate processing devices, respectively, and said first control loop is provided in said first control loop. 1 supplies the phase-adjusted basic clock signal from the first processing device to a second processing device provided with the second control loop via a signal path, and outputs the feedback signal from the second processing device. The first through the path
A clock signal supply device for supplying the clock signal to the processing device (10).
と上記第２の制御ループとをそれぞれ複数有し、該複数
の第１の制御ループを同一の第１の処理装置内に設け、
該複数の第２の制御ループをそれぞれ別の第２の処理装
置内に設けたことを特徴とするクロック信号供給装置。8. The apparatus according to claim 7, further comprising a plurality of said first control loops and a plurality of said second control loops, wherein said plurality of first control loops are provided in the same first processing device;
A clock signal supply device, wherein the plurality of second control loops are provided in separate second processing devices.
ク信号供給装置を備えてなることを特徴とする電子計算
機。9. An electronic computer comprising the clock signal supply device according to claim 1. Description:
置とを有し、クロック信号発生部からの出力により信号
経路を介して処理装置内に所要のクロック信号を供給す
る電子計算機のクロック信号供給装置において、１相の
第１のクロック信号を上記クロック信号発生部からの出
力としてこれを分配先である処理装置に供給し、上記第
１のクロック信号と第２のクロック信号の位相を合わせ
る手段と、該位相を合わせる手段により位相調整された
第１のクロック信号が入力する等しい遅延時間を持つ直
列接続された複数の可変遅延回路からなる遅延回路群
と、上記複数の可変遅延回路のそれぞれの出力信号と上
記位相調整された第１のクロック信号を用いて多相の第
２のクロック信号を生成する手段と、上記第１のクロッ
ク信号の周期の整数分の１になるように上記複数の可変
遅延回路の遅延時間を制御する手段とを、上記処理装置
内に備えたことを特徴とするクロック信号供給装置。10. A clock signal supply for an electronic computer, comprising: a clock signal generator, a signal path, and a processing device, and supplying a required clock signal into the processing device via a signal path by an output from the clock signal generator. A means for supplying a one-phase first clock signal as an output from the clock signal generator to a processing device to which the clock signal is to be distributed, and for matching the phases of the first clock signal and the second clock signal; A delay circuit group consisting of a plurality of serially connected variable delay circuits having an equal delay time to which the first clock signal whose phase has been adjusted by the means for adjusting the phase is input; and each of the plurality of variable delay circuits Means for generating a multi-phase second clock signal using the output signal and the phase-adjusted first clock signal, and an integer of the period of the first clock signal Clock signal supply apparatus characterized by the means for controlling the delay time of the plurality of variable delay circuits to be 1, provided in the processing apparatus.
ック信号の位相を合わせる手段は、上記第１のクロック
信号の位相を調整する可変遅延手段と、該可変遅延手段
の出力を用いて生成された上記第２のクロック信号と上
記第１のクロック信号の位相を比較する位相比較手段
と、該位相比較手段路の比較結果を受けて上記可変遅延
手段を制御する遅延制御手段とを備えることを特徴とす
る請求項10記載のクロック信号供給装置。11. The means for adjusting the phase of the first clock signal and the phase of the second clock signal includes the variable delay means for adjusting the phase of the first clock signal and the output of the variable delay means. Phase comparing means for comparing the phases of the generated second clock signal and the first clock signal; and delay control means for controlling the variable delay means in response to the comparison result of the phase comparing means path. 11. The clock signal supply device according to claim 10, wherein:
回路と、その出力を同期化する同期化回路と、該同期化
回路から同一の出力を一定時間入力したときに所定の出
力が得られる第１のカウンタ回路と、該一定時間内に上
記第１のカウンタ回路の所定の出力が発生しない場合に
所定の出力を発生する第２のカウンタ回路を備えること
を特徴とする請求項11記載のクロック信号供給装置。12. An RS flip-flop circuit, wherein the phase comparison means synchronizes an output of the RS flip-flop circuit, and a first output which can obtain a predetermined output when the same output is input from the synchronization circuit for a predetermined time. 12. The clock signal according to claim 11, further comprising a counter circuit for generating a predetermined output when the predetermined output of the first counter circuit is not generated within the predetermined time. Feeding device.
制御する手段は、上記可変遅延回路の遅延時間を測定す
る遅延時間測定回路と、該遅延時間測定回路からの測定
結果を受けて上記可変遅延回路の遅延時間を制御する遅
延制御回路とを備えることを特徴とする請求項10記載の
クロック信号供給装置。13. A delay time measuring circuit for measuring the delay times of the variable delay circuits, wherein the means for controlling the delay times of the plurality of variable delay circuits includes a delay time measuring circuit for receiving the measurement results from the delay time measuring circuits. 11. The clock signal supply device according to claim 10, further comprising: a delay control circuit that controls a delay time of the variable delay circuit.
回路の入力端子と出力端子とを接続してなる可変周波数
局部発振器と、その出力信号の分周信号と上記第１のク
ロック信号の分周信号との位相を比較する位相比較回路
とを備えることを特徴とする請求項13記載のクロック信
号供給装置。14. A variable frequency local oscillator comprising an input terminal and an output terminal of the variable delay circuit connected to the delay time measuring circuit, a divided signal of an output signal of the variable frequency local oscillator and a divided signal of the first clock signal. 14. The clock signal supply device according to claim 13, further comprising a phase comparison circuit that compares a phase with the frequency signal.
可変遅延回路の遅延時間はディジタル信号により制御さ
れることを特徴とする請求項14記載のクロック信号供給
装置。15. The clock signal supply device according to claim 14, wherein a delay time of a variable delay circuit used in said variable frequency local oscillator is controlled by a digital signal.
ける該遅延時間の調整中は上記可変遅延手段の制御を停
止し、その調整終了後、上記可変遅延回路の制御を停止
すると同時に上記可変遅延手段の制御を開始し、その調
整終了後、上記可変遅延手段の制御を停止することを特
徴とする請求項11記載のクロック信号供給装置。16. The control of the variable delay means is stopped during the adjustment of the delay time in the control of the delay time of the variable delay circuit, and after the adjustment is completed, the control of the variable delay circuit is stopped. 12. The clock signal supply device according to claim 11, wherein control of the means is started, and after the adjustment is completed, control of the variable delay means is stopped.
御する手段は、上記位相調整された第１のクロック信号
が入力する等しい遅延時間を持つ直列接続された可変遅
延回路の複数個を介しての出力信号と位相調整された第
１のクロック信号との位相を比較する位相比較回路と、
この出力を受けて上記可変遅延回路の遅延時間を制御す
る制御回路とを備えることを特徴とする請求項10記載の
クロック信号供給装置。17. The means for controlling the delay times of the plurality of variable delay circuits includes a plurality of serially connected variable delay circuits having equal delay times to which the phase-adjusted first clock signal is input. A phase comparison circuit for comparing the phases of all the output signals and the phase-adjusted first clock signal;
11. The clock signal supply device according to claim 10, further comprising: a control circuit that receives the output and controls a delay time of the variable delay circuit.
置との構成を有し、クロック信号発生部からの出力によ
り信号経路を介して処理装置内に所要のクロック信号を
供給する電子計算機のクロック信号供給装置において、
第１のクロック信号と第２のクロック信号の位相を合わ
せる手段を上記クロック信号発生部に備え、上記位相を
合わせる手段により位相調整された１相の第１のクロッ
ク信号を上記クロック信号発生部からの出力としてこれ
を分配先である処理装置に供給し、上記位相調整された
第１のクロック信号が入力する等しい遅延時間を持つ直
列接続された複数の可変遅延回路のそれぞれの出力信号
と上記位相調整された第１のクロック信号を用いて多相
の第２のクロック信号を生成する手段と、上記第１のク
ロック信号の周期の整数分の一になるように上記複数の
遅延回路の遅延時間を制御する手段を上記処理装置内に
備えたことを特徴とするクロック信号供給装置。18. A clock of an electronic computer having a configuration of a clock signal generator, a signal path, and a processing device, and supplying a required clock signal into the processing device via a signal path by an output from the clock signal generator. In the signal supply device,
A means for adjusting the phase of the first clock signal and the second clock signal is provided in the clock signal generator, and the one-phase first clock signal whose phase has been adjusted by the means for adjusting the phase is output from the clock signal generator. Is supplied to the processing device which is the distribution destination, and the output signal of each of a plurality of serially connected variable delay circuits having the same delay time to receive the phase-adjusted first clock signal and the phase Means for generating a multi-phase second clock signal using the adjusted first clock signal; and delay times of the plurality of delay circuits so as to be an integral fraction of a cycle of the first clock signal. A clock signal supply device comprising means for controlling the clock signal in the processing device.
該発振器の出力を分周して上記第１のクロック信号を生
成する分周器と、該分周器の出力を上記位相を合わせる
手段に分配する分配回路と、複数の上記位相を合わせる
手段を備え、少なくとも、上記分配回路と上記複数の位
相を合わせる手段が同一の処理装置内に構成されること
を特徴とする請求項18記載のクロック信号供給装置。19. The clock signal generating section includes: an oscillator;
A frequency divider for dividing the output of the oscillator to generate the first clock signal, a distribution circuit for distributing the output of the frequency divider to the means for adjusting the phase, and means for adjusting a plurality of the phases. 19. The clock signal supply device according to claim 18, wherein at least the means for matching the distribution circuit and the plurality of phases are configured in the same processing device.
ック信号供給装置を備えたことを特徴とする電子計算
機。20. An electronic computer comprising the clock signal supply device according to claim 10.
Priority Applications (1)
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-307897 | 1988-12-07 | ||
| JP30789788 | 1988-12-07 | ||
| JP1315235A JP2776925B2 (en) | 1988-12-07 | 1989-12-06 | Clock signal supply device and computer |
Publications (2)
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|---|---|
| JPH02255908A JPH02255908A (en) | 1990-10-16 |
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Family
ID=26565318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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1989
- 1989-12-06 JP JP1315235A patent/JP2776925B2/en not_active Expired - Fee Related
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