JP2751179B2 - Gate circuit of power switching element - Google Patents

Gate circuit of power switching element

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JP2751179B2 JP63026374A JP2637488A JP2751179B2 JP 2751179 B2 JP2751179 B2 JP 2751179B2 JP 63026374 A JP63026374 A JP 63026374A JP 2637488 A JP2637488 A JP 2637488A JP 2751179 B2 JP2751179 B2 JP 2751179B2
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Description

【発明の詳細な説明】 発明の目的 (産業上の利用分野) この発明はパワースイッチング素子をスイッチング駆
動するゲート回路に関するものである。
Description: Object of the Invention (Industrial Application Field) The present invention relates to a gate circuit for switchingly driving a power switching element.

(従来の技術) 従来、種々の電気機器をスイッチング駆動するための
駆動回路は、第3図に示すように例えばパワースイッチ
ング素子として静電誘導トランジスタ(以下SITとい
う)が使用され、オンゲート用トランジスタTr3のベー
ス端子にオン信号SG4が入力されると同トランジスタTr3
がオンされ、そのコレクタ電流に基いてパワースイッチ
ング素子SITに矢印A方向のゲート電流が流れると同パ
ワースイッチング素子SITがオンされる。一方、このよ
うなオン状態にあるパワースイッチング素子SITをター
ンオフさせるには同パワースイッチング素子SITに逆方
向のゲート電流を流すことにより行われる。すなわち、
オフゲート用トランジスタTr4のベース端子にオフ信号S
G5が入力されるとオフゲート用電源E5に基いて同トラン
ジスタTr4がオンされ、そのコレクタ電流に基いてパワ
ースイッチング素子SITに矢印B方向のゲート電流が流
れ、同パワースイッチング素子SITがターンオフされ
る。
(Prior Art) Conventionally, a drive circuit for switchingly driving various electric devices uses, for example, an electrostatic induction transistor (hereinafter referred to as SIT) as a power switching element as shown in FIG. When the ON signal SG4 is input to the base terminal of the transistor Tr3
Is turned on, and when a gate current in the direction of arrow A flows through the power switching element SIT based on the collector current, the power switching element SIT is turned on. On the other hand, turning off the power switching element SIT in such an ON state is performed by flowing a gate current in the opposite direction to the power switching element SIT. That is,
Off signal S is applied to the base terminal of off-gate transistor Tr4.
When G5 is input, the transistor Tr4 is turned on based on the off-gate power supply E5, a gate current flows in the power switching element SIT in the direction of arrow B based on the collector current, and the power switching element SIT is turned off.

(発明が解決しようとする課題) 上記のようなゲート回路によればオンゲート用トラン
ジスタTr3によるパワースイッチング素子SITへのゲート
電流は同トランジスタTr3のコレクタ抵抗R8に基いて常
に一定であるが、パワースイッチング素子SITに流れる
飽和ドレイン電流は接続される負荷提供により変化す
る。従って、大きな負荷抵抗によりドレイン電流が小さ
くなる場合にはゲート電流が必要以上に大きなものとな
って無用な電力を消費することになり、小さな負荷抵抗
ではドレイン電流が大きくなるとともに場合によっては
ゲート電流が不足し、パワースイッチング素子が不飽和
状態となって電力損失が増えるという問題点があった。
According to the gate circuit as described above, the gate current to the power switching element SIT by the on-gate transistor Tr3 is always constant based on the collector resistance R8 of the transistor Tr3. The saturation drain current flowing through the device SIT changes depending on the load provided. Therefore, when the drain current becomes small due to a large load resistance, the gate current becomes unnecessarily large and consumes unnecessary power. With a small load resistance, the drain current becomes large, and in some cases, the gate current becomes large. However, there is a problem that the power switching element becomes unsaturated and the power loss increases.

また、第4図に特性曲線Cで示すようにパワースイッ
チング素子SITの飽和状態において、パワースイッチン
グ素子SITのターンオフ時間はゲート電流が一定の場合
にドレイン電流が小さくなるほど、すなわち過飽和であ
るほど長くなるという性質がある。従って、パワースイ
ッチング素子SITの負荷抵抗の変化によってドレンイン
電流が変化すると、同パワースイッチング素子SITのタ
ーンオフ時間が変化するため、機器の制御動作が不安定
となるという問題点があった。この発明の目的はパワー
スイッチング素子の負荷抵抗の変化にともなってドレイ
ン電流が変化してもドレイン・ソース間電圧を常に一定
に保って確実にスイッチング動作せるとともにターンオ
フ時間の変動を防止し、かつ無用な電力消費を防止い得
るパワースイッチング素子のゲート回路を提供するにあ
る。
In addition, as shown by the characteristic curve C in FIG. 4, in the saturation state of the power switching element SIT, the turn-off time of the power switching element SIT becomes longer as the drain current becomes smaller when the gate current is constant, that is, as the supersaturation occurs. There is a property that. Therefore, when the drain-in current changes due to a change in the load resistance of the power switching element SIT, there is a problem that the turn-off time of the power switching element SIT changes and the control operation of the device becomes unstable. An object of the present invention is to keep the drain-source voltage constant even when the drain current changes with a change in the load resistance of the power switching element, to perform the switching operation reliably, to prevent the fluctuation of the turn-off time, and to uselessly. It is an object of the present invention to provide a gate circuit of a power switching element capable of preventing power consumption.

発明の構成 (課題を解決するための手段) この発明は上記問題点を解決するため、パワースイッ
チング素子のオン状態のドレイン・ソース間電圧を予め
設定した基準電圧と一致させるように、ドレイン・ソー
ス間電圧と基準電圧と比較し、その比較結果に基づいて
前記パワースイッチング素子のゲートに接続されたトラ
ンジスタをオンオフ制御してパルス状のゲート電流を供
給するゲート電流調節回路をパワースイッチング素子の
ゲートに接続した構成としている。
SUMMARY OF THE INVENTION (Means for Solving the Problems) In order to solve the above-mentioned problems, the present invention provides a method of making a drain-source voltage of an ON state of a power switching element equal to a preset reference voltage. A gate current adjusting circuit that supplies a pulse-like gate current by controlling the transistor connected to the gate of the power switching element on and off based on the comparison result between the gate voltage of the power switching element and the reference voltage. The configuration is connected.

(作用) 上記手段により、パワースイッチング素子にはトラン
ジスタがオンオフ制御されてパルス状のゲート電流が供
給され、パワースイッチング素子のドレイン・ソース間
電圧がほぼ基準電圧に保持され、パワースイッチング素
子における電力消費が低減されるとともに、パワースイ
ッチング素子にゲート電流を供給するトランジスタがオ
ンオフ制御され、トランジスタにおける消費電力が低減
される。
(Operation) By the above means, the transistor is turned on / off to the power switching element, and a pulse-like gate current is supplied, the drain-source voltage of the power switching element is held substantially at the reference voltage, and the power consumption in the power switching element is reduced. Is reduced, and the transistor that supplies the gate current to the power switching element is turned on and off, so that the power consumption of the transistor is reduced.

(実施例) 以下、この発明を具体化した一実施例を第1図及び第
2図に従って説明すると、パワースイッチング素子SIT
のゲートにはオンゲート用の第一のトランジスタTr1の
エミッタが接続され、同第一のトランジスタTr1のコレ
クタには抵抗R1を介してオンゲート用電源E1が接続され
るとともにベース・コレクタ間には抵抗R2が接続されて
いる。
(Embodiment) An embodiment of the present invention will be described below with reference to FIGS. 1 and 2. The power switching element SIT
Is connected to the emitter of the first transistor Tr1 for on-gate, the collector of the first transistor Tr1 is connected to the power supply E1 for on-gate via the resistor R1, and the resistor R2 is connected between the base and the collector. Is connected.

パワースイッチング素子SITのドレインにはコンパレ
ータ2の非反転入力端子が接続され、同コンパレータ2
の反転入力端子は基準電源E2を介してパワースイッチン
グ素子SITのソースに接続されている。コンパレータ2
の出力端子抵抗R5を介して前記第一のトランジスタTr1
のベースに接続されている。そしてコンパレータ2は非
反転入力端子に入力されるパワースイッチング素子SIT
のドレイン・ソース間電圧Vdsと基準電源電圧Vs(第2
図(c)参照)とを比較し、ドレイン・ソース間電圧Vd
sが基準電源電圧Vsより高い場合にはHレベルの信号SG3
を出力し、低い場合にはLレベルの信号SG3を出力する
ことにより、第2図(d)に示すようにパルス状の出力
信号SG3を出力する。そして、コンパレータ2からHレ
ベルの信号SG3が出力されると第一のトランジスタTr1が
オンされてパワースイッチング素子SITに第2図(e)
に示すゲート電流Ig2が流れてドレイン・ソース間電圧V
dsが下降し、Lレベルの信号SG3が出力されると第一の
トランジスタTr1がオフされてパワースイッチング素子S
ITのゲート電流Ig2が遮断されるためドレンイン・ソー
ス間電圧Vdsが上昇する。従って、コンパレータ2、基
準電源E2、及び、第一のトランジスタTr1でパワースイ
ッチング素子SITのゲート電流Ig2を調節するゲート電流
調節回路が構成されている。
The non-inverting input terminal of the comparator 2 is connected to the drain of the power switching element SIT.
Is connected to the source of the power switching element SIT via the reference power supply E2. Comparator 2
The first transistor Tr1 through the output terminal resistance R5 of
Connected to the base. The comparator 2 is a power switching element SIT input to the non-inverting input terminal.
Drain-source voltage Vds and reference power supply voltage Vs (second
(See Fig. (C)) and compare the drain-source voltage Vd
If s is higher than the reference power supply voltage Vs, the H level signal SG3
By outputting the signal SG3 at the L level when the signal is low, a pulse-like output signal SG3 is output as shown in FIG. 2 (d). Then, when an H level signal SG3 is output from the comparator 2, the first transistor Tr1 is turned on and the power switching element SIT is supplied to the power switching element SIT as shown in FIG.
And the drain-source voltage V
When ds falls and the signal SG3 at L level is output, the first transistor Tr1 is turned off and the power switching element S
Since the gate current Ig2 of IT is cut off, the drain-source voltage Vds increases. Therefore, a gate current adjusting circuit that adjusts the gate current Ig2 of the power switching element SIT by the comparator 2, the reference power supply E2, and the first transistor Tr1 is configured.

パワースイッチング素子SITのゲートには、抵抗R6を
介してオフゲート用の第二のトランジスタTr2のコレク
タが接続され、同トランジスタTr2のエミッタとパワー
スイッチング素子SITのソースとの間にはオフゲート用
電源E3が接続されている。そして、第二のトランジスタ
Tr2のベースに第2図(a)に示すオフ信号SG1が入力さ
れると同トランジスタTr2がオンされ、オフゲート用電
源E3からパワースイッチング素子SITを経てコレクタ電
流が流れ、そのコレクタ電流がパワースイッチング素子
SITをターンオフさせるようになっている。
The collector of the second transistor for off-gate Tr2 is connected to the gate of the power switching element SIT via a resistor R6, and an off-gate power supply E3 is connected between the emitter of the transistor Tr2 and the source of the power switching element SIT. It is connected. And the second transistor
When the off signal SG1 shown in FIG. 2 (a) is input to the base of Tr2, the transistor Tr2 is turned on, and a collector current flows from the power supply E3 for off gate via the power switching element SIT.
SIT is turned off.

第二のトランジスタTr2のコレクタは抵抗R7を介して
第一のトランジスタTr1のベースに接続されている。
The collector of the second transistor Tr2 is connected to the base of the first transistor Tr1 via the resistor R7.

さて、上記のようなゲート回路では第二のトランジス
タTr2にオフ信号SG1が入力されない状態では常にパワー
スイッチング素子SITがオン状態となる。すなわち、オ
ンゲート用電源E1から抵抗R2を経て第一のトランジスタ
Tr1にベース電流が流れ、第2図(e)に示すように、
そのベース電流に基いて同トランジスタTr1に流れるコ
レクタ電流がパワースイッチング素子SITに対するゲー
ト電流Ig2となって同パワースイッチング素子SITがオン
状態に保持される。この時、パワースイッチング素子SI
Tの負荷抵抗が小さくて第2図(b)に示すドレイン電
流Idが大きくなることにより第2図(c)に示すドレイ
ン・ソース間電圧Vdsが基準電源電圧Vsより高くなる
と、コンパレータ2はHレベルの出力信号SG3を第一の
トランジスタTr1のベースに出力する。すると、第一の
トランジスタTr1がオンしてパワースイッチング素子SIT
に第2図(e)に示すゲート電流Ig2が流れてドレイン
・ソース間電圧Vdsが下降する。
By the way, in the above-described gate circuit, the power switching element SIT is always on when the off signal SG1 is not input to the second transistor Tr2. That is, from the on-gate power supply E1 through the resistor R2, the first transistor
A base current flows through Tr1, and as shown in FIG.
Based on the base current, the collector current flowing through the transistor Tr1 becomes the gate current Ig2 for the power switching element SIT, and the power switching element SIT is kept on. At this time, the power switching element SI
When the load resistance of T is small and the drain current Id shown in FIG. 2B increases, the drain-source voltage Vds shown in FIG. 2C becomes higher than the reference power supply voltage Vs. The level output signal SG3 is output to the base of the first transistor Tr1. Then, the first transistor Tr1 turns on and the power switching element SIT
Then, the gate current Ig2 shown in FIG. 2 (e) flows, and the drain-source voltage Vds decreases.

一方、ドレイン・ソース間電圧Vdsが基準電源電圧Vs
より低い場合には、コンパレータ2はLレベルの信号SG
3を出力する。すると、第一のトランジスタTr1がオフさ
れてパワースイッチング素子SITのゲート電流Ig2が遮断
されるため、ドレイン・ソース間電圧Vdsが上昇する。
従って、第2図(c)に示すようにパワースイッチング
素子SITのドレイン・ソース間電圧Vdsはドレイン電流Id
の大小に関わらずほぼ基準電源電圧Vsに保持される。
On the other hand, the drain-source voltage Vds is equal to the reference power supply voltage Vs
If lower, the comparator 2 outputs an L level signal SG
Outputs 3. Then, the first transistor Tr1 is turned off and the gate current Ig2 of the power switching element SIT is cut off, so that the drain-source voltage Vds increases.
Accordingly, as shown in FIG. 2C, the drain-source voltage Vds of the power switching element SIT is equal to the drain current Id.
Irrespective of the magnitude of the reference power supply voltage Vs.

一方、パワースイッチング素子SITがオンしている状
態から第二のトランジスタTr2のベースにオフ信号SG1が
入力されると、同第二のトランジスタTr2がオンされ、
オンゲート用電源E1から抵抗R2を経て、第一のトランジ
スタTr1に流れていたベース電流は抵抗R7を経て第二の
トランジスタTr2のコレクタ電流となって遮断されるた
め第一のトランジスタTr1がオフされる。これと同時に
オフゲート用電源E3からパワースイッチング素子SIT及
び抵抗R6を経て第二のトランジスタTr2にコレクタ電流
が流れ、そのコレクタ電流がパワースイッチング素子SI
Tに対しそのオン状態におけるゲート電流とは逆方向の
ゲート電流となって同パワースイッチング素子SITをオ
フさせる。
On the other hand, when the off signal SG1 is input to the base of the second transistor Tr2 from the state where the power switching element SIT is on, the second transistor Tr2 is turned on,
The base current flowing to the first transistor Tr1 from the on-gate power supply E1 via the resistor R2 is cut off as the collector current of the second transistor Tr2 via the resistor R7, so that the first transistor Tr1 is turned off. . At the same time, a collector current flows from the off-gate power supply E3 to the second transistor Tr2 via the power switching element SIT and the resistor R6, and the collector current flows to the power switching element SI.
For T, the gate current becomes a direction opposite to the gate current in the ON state, and the power switching element SIT is turned off.

以上のようにこのゲート回路では、パワースイッチン
グ素子SITにパルス状のゲート電流Ig2が供給され、パワ
ースイッチング素子SITのドレイン・ソース間電圧Vdsが
ほぼ基準電源電圧Vsに保持される。従って、電力消費の
低減を図ることができると共に、負荷抵抗が変化しても
ターンオフ時間を一定に保つことができる。また、第1
のトランジスタTr1は、パワースイッチング素子SITにパ
ルス状のゲート電流Ig1を供給するスイッチとして使用
されるため、第1トランジスタTr1における消費電力を
低減することができる。
As described above, in this gate circuit, the pulse-like gate current Ig2 is supplied to the power switching element SIT, and the drain-source voltage Vds of the power switching element SIT is substantially maintained at the reference power supply voltage Vs. Therefore, power consumption can be reduced, and the turn-off time can be kept constant even if the load resistance changes. Also, the first
Transistor Tr1 is used as a switch for supplying a pulsed gate current Ig1 to the power switching element SIT, so that the power consumption of the first transistor Tr1 can be reduced.

なお、パワースイッチング素子は上記のような静電誘
導トランジスタSITの他にバイポーラトランジスタBPT等
を使用することもできる。
The power switching element may use a bipolar transistor BPT or the like in addition to the above-described electrostatic induction transistor SIT.

発明の効果 以上詳述したように、この発明のゲート回路はパワー
スイッチング素子のドレイン・ソース間電圧を基準電圧
と一致させるようにゲートに接続されたトランジスタを
オンオフ制御してパルス状のゲート電流を供給してスイ
ッチング動作を行いながらパワースイッチング素子のお
ける消費電力を低減するとともに、トランジスタにおけ
る消費電力を低減することができる優れた効果を発揮す
る。
Effect of the Invention As described in detail above, the gate circuit of the present invention controls the transistor connected to the gate to on / off so that the voltage between the drain and the source of the power switching element matches the reference voltage to generate a pulse-like gate current. An excellent effect of reducing power consumption in the power switching element and reducing power consumption in the transistor while performing the switching operation by the supply is achieved.

【図面の簡単な説明】[Brief description of the drawings]

第1図はこの発明を具体化した一実施例のゲート回路を
示す回路図、第2図はその動作を示す波形図、第3図は
この発明に関する従来のゲート回路の回路図、第4図は
パワースイッチング素子のターンオフ特性を示す説明図
である。 2……コンパレータ(ゲート電流制御回路)、E2……基
準電源、SIT……パワースイッチング素子、Tr1……トラ
ンジスタ。
FIG. 1 is a circuit diagram showing a gate circuit according to an embodiment of the present invention, FIG. 2 is a waveform diagram showing its operation, FIG. 3 is a circuit diagram of a conventional gate circuit according to the present invention, and FIG. FIG. 4 is an explanatory diagram showing turn-off characteristics of a power switching element. 2 ... Comparator (gate current control circuit), E2 ... Reference power supply, SIT ... Power switching element, Tr1 ... Transistor.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 水谷 友一 愛知県刈谷市豊田町2丁目1番地 株式 会社豊田自動織機製作所内 (56)参考文献 特開 昭62−111520(JP,A) 特開 昭62−207021(JP,A) ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Yuichi Mizutani 2-1-1, Toyota-cho, Kariya-shi, Aichi Pref. Sho 62-207021 (JP, A)

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】パワースイッチング素子のオン状態のドレ
イン・ソース間電圧を予め設定した基準電圧と一致させ
るように、ドレイン・ソース間電圧と基準電圧と比較
し、その比較結果に基づいて前記パワースイッチング素
子のゲートに接続されたトランジスタをオンオフ制御し
てパルス状のゲート電流を供給するゲート電流調節回路
をパワースイッチング素子のゲートに接続したことを特
徴とするパワースイッチング素子のゲート回路。
1. A method for comparing a drain-source voltage with a reference voltage so that a drain-source voltage of an on-state of a power switching element matches a preset reference voltage, and based on the comparison result, the power switching A gate circuit for a power switching element, characterized in that a gate current adjusting circuit for supplying a pulse-like gate current by turning on / off a transistor connected to the gate of the element is connected to the gate of the power switching element.
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