JP2728400B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2728400B2 JP2728400B2 JP62095135A JP9513587A JP2728400B2 JP 2728400 B2 JP2728400 B2 JP 2728400B2 JP 62095135 A JP62095135 A JP 62095135A JP 9513587 A JP9513587 A JP 9513587A JP 2728400 B2 JP2728400 B2 JP 2728400B2
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- semiconductor
- junction
- superconductor
- superconducting material
- semiconductor device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は超電導材料を具備した半導体装置に関し、特
に超電導材料と半導体界面の最適な設計に関する。 [従来の技術] 従来の半導体装置においては、構造材料の抵抗値は温
度依存性が小さく、低温に冷却しても抵抗値が大幅に変
化する事はなかった。従って素子性能も飛躍的に高くな
る事は無く、半導体装置の冷却は必ずしも技術的に高い
効果をもたらさなかった。 [発明が解決しようとする問題点] 本発明の目的は、超電導材料を具備した半導体装置を
提供する事にあり、さらに詳述すれば該超電導材料の臨
界温度Tc以下で動作させる事により、抵抗を大幅に低減
して、該半導体装置の特性を大幅に向上させる事にあ
る。 [問題点を解決するための手段] 上記目的は、超電導材料を、半導体装置の導電体部に
適用する事によって達成される。より詳細に説明する
と、第1図に示した如くSi基板1に形成したMOSFETある
いはMOSICのゲート2、配線5およびMOS容量のゲート6
等に超電導材料を用い、臨界温度Tc以下に冷却する事に
より、配線と導電体部の接触面の抵抗に起因する信号の
遅延が無くなり、該MOSFETの真性な特性のみにより性能
が決まるようになる。 [作用] 一般に配線系の遅延τWは、配線抵抗RW配線容量CWと
するとτW=CWRWで表わされる。従って、超電導材料を
用い、Tc以下に冷却する事により、RW=0となるから配
線系の遅延τWは0となる。又、ソース抵抗RSにより、M
OSトランジスタの相互コンダクタンスgmは、 で表わされるように低下するが、RS=0であれば、ソー
ス抵抗の存在によるgmの低下も無くなる。ここでgm0は
該MOSトランジスタの真正相互コンダクタンスである。
ゲートの入力遅延時間τgも、ゲート容量Cg,ゲート抵
抗Rgとすると、τg=RgCgとなるが、Rg=0であればτg
=0となり、入力遅延時間も無視できる。 しかしながら、実際のMOSICに超電導材料を使用する
場合には、半導体と超電導体の接触が問題となる。即
ち、単に半導体と超電導体を接続しただけでは、界面に
障壁が形成され、この為に電流の流れがこの障壁に起因
するダイオード作用により阻止される事が発明者等の検
討により明らかになった。本発明では以下、超電導体と
半導体の界面の半導体側の不純物濃度及び不純物濃度分
布についての必要条件を開示する。 [実施例] 実施例1 本実施例では、超電導材料と半導体の接触を良好にす
る方法を開示する。第2図はイットリウム・バリウム・
銅・酸素から成るペロブスカイト系超電導材料と、シリ
コンとのTc以下における接触オーミック接合抵抗(Ω/
cm2)と、シリコン中のP型及びn型の表面不純物濃度
の関係を示したものである。図から明らかな如く、実用
的な接触抵抗値である10-6Ω/cm2以下にするには、不
純物濃度をn型,p型にかかわらず約4×1018cm-3以上と
する事が必要である。接触抵抗には温度依存性がある事
は言う迄もないが、本実施例に示したデータは、Tc以下
の温度で、ほぼ一様に成立する。即ち、第2図に示した
関係は、Tc以下の温度でほぼ一様に成立する為、接触抵
抗を一定値に保つためには動作温度に関係なく、半導体
中の表面不純物濃度を決めておけば良い事が分る。 実施例2 本実施例では、超電導材料−半導体から成る接合の特
性について開示する。第3図は、超電導体と半導体の界
面からp−n接合迄の距離xと、逆バイアス5V印加時の
接合の逆方向リーク電流ILの関係を測定した結果を示し
たものである。xが0.02μm以上ではほぼ一定の良好な
値となる事が分る。従って、超電導体と半導体の界面か
らp−n接合迄の距離xは、少なくとも0.02μm以上と
する事が必要がある。 一方接合の破壊電圧は、xが大きくなる程大きくな
り、0.02μm程度では3〜4Vであったものが0.07μm程
度で約10Vと、十分に高い値となる。これは、超電導体
と半導体界面の不純物濃度が約1×1019cm-3以上と高
く、一方p−n接合部分では1×1015cm-3程度となって
いる為、電界強度分布が急峻で、破壊を起し易い為であ
る。 なお本実施例に示した結果はn+−p接合及びp+−n接
合共に同様に成立するものである。 実施例3 実施例では、LDD(Lightly Doped Drain)構造デバイ
スへの応用例について製造工程を示すものである。 第4図(a)は、p型(100)面10Ω・cmのシリコン
基板11上に、通常のn−MOSLOCOS技術により、厚さ0.6
μmの素子分離用酸化膜12、及び従来技術により厚さ20
nmのゲート酸化膜13、厚さ0.35μmの多結晶シリコンゲ
ート14、及びサイドスペーサ15、1017cm-3の低濃度拡散
層16を形成した状態を示す。第4図(b)は、第4図
(a)のゲート酸化膜13を除去した後、超電導伝導材料
として、イットリウム・バリウム,銅,酸素系の膜を厚
さ0.2μmスパッタ法により堆積した後、イオン打込み
法によりヒ素を150keVで1×1016cm-2打込み、短時間ア
ニール法で1000℃10秒間アニールして、超電導膜17,n+
拡散層18を形成した状態を示す。この時のn+拡散層18の
接合深さは0.1μm、超電導膜17との界面におけるヒ素
濃度は約3×1020cm-3であった。本実施例では超電導体
を堆積してからn+層を形成したが、逆にn+層を形成して
から超電導体を形成する事も可能である。後者の方が、
不純物の活性化条件を任意に選べる為、浅い接合を形成
する場合有利である。第4図(c)は、PSGから成る層
間絶縁膜19、超電導体から成る配線20を形成して、素子
を完成した状態を示す。本実施例では配線20に超電導体
を用いたが、通常のアルミニウム系配線を用いる事も良
好な結果を与えた。特に電流密度の大きなLSIにおいて
は、配線をアルミニウム系材料で形成した方が有利であ
る。その理由は、イットリウム・バウリウ,銅系の超電
導材料は、最大許容電流密度が高々105A/cm2程度であ
り、大電流を要するLSIには不向きだからである。一方
ゲートに超電導材料を使う事も可能である。 ゲートおよび配線層に各々超電導材料を用いる事によ
り、トランジスタ及びそれを用いたICの性能は格段に向
上した。例えば、最小寸法1.25μmで作成したゲートの
遅延時間は0.4nsであったが、全て超電導材料で作った
トランジスタを用いた同様のゲート遅延時間は0.2nsと
約2倍の性能向上が実現された。 実施例4 本実施例では、超電導体と半導体のショットキ接合に
ついて開示する。第5図は半導体への不純物ドープ濃度
と、超電導体との接触によって形成されるショットキ障
壁の高さの関係を示したものである。図から明らかなご
とく、不純物濃度を制御する事により、ショットキ障壁
高さを自由に決める事が出来る。本実施例ではイットリ
ウム・バリウム,銅系酸化物の超電導材料を用いている
が、他の超電導材料でも第5図と多少異なるがほぼ同様
な関係が得られる事が分っている。従って所定のショッ
トキ接合を形成する事が可能になった。特に界面不純物
濃度6×1017cm-3以下で良好な接合特性を示した。これ
以上の濃度では、特に接合の逆方向特性が劣化し、使用
に適さなくなる。 [発明の効果] 上記説明から明らかな如く、本発明によれば、超電導
体と半導体の界面における半導体不純物濃度を制御する
事により、所望の特性の接合を実現する事が可能にな
る。
に超電導材料と半導体界面の最適な設計に関する。 [従来の技術] 従来の半導体装置においては、構造材料の抵抗値は温
度依存性が小さく、低温に冷却しても抵抗値が大幅に変
化する事はなかった。従って素子性能も飛躍的に高くな
る事は無く、半導体装置の冷却は必ずしも技術的に高い
効果をもたらさなかった。 [発明が解決しようとする問題点] 本発明の目的は、超電導材料を具備した半導体装置を
提供する事にあり、さらに詳述すれば該超電導材料の臨
界温度Tc以下で動作させる事により、抵抗を大幅に低減
して、該半導体装置の特性を大幅に向上させる事にあ
る。 [問題点を解決するための手段] 上記目的は、超電導材料を、半導体装置の導電体部に
適用する事によって達成される。より詳細に説明する
と、第1図に示した如くSi基板1に形成したMOSFETある
いはMOSICのゲート2、配線5およびMOS容量のゲート6
等に超電導材料を用い、臨界温度Tc以下に冷却する事に
より、配線と導電体部の接触面の抵抗に起因する信号の
遅延が無くなり、該MOSFETの真性な特性のみにより性能
が決まるようになる。 [作用] 一般に配線系の遅延τWは、配線抵抗RW配線容量CWと
するとτW=CWRWで表わされる。従って、超電導材料を
用い、Tc以下に冷却する事により、RW=0となるから配
線系の遅延τWは0となる。又、ソース抵抗RSにより、M
OSトランジスタの相互コンダクタンスgmは、 で表わされるように低下するが、RS=0であれば、ソー
ス抵抗の存在によるgmの低下も無くなる。ここでgm0は
該MOSトランジスタの真正相互コンダクタンスである。
ゲートの入力遅延時間τgも、ゲート容量Cg,ゲート抵
抗Rgとすると、τg=RgCgとなるが、Rg=0であればτg
=0となり、入力遅延時間も無視できる。 しかしながら、実際のMOSICに超電導材料を使用する
場合には、半導体と超電導体の接触が問題となる。即
ち、単に半導体と超電導体を接続しただけでは、界面に
障壁が形成され、この為に電流の流れがこの障壁に起因
するダイオード作用により阻止される事が発明者等の検
討により明らかになった。本発明では以下、超電導体と
半導体の界面の半導体側の不純物濃度及び不純物濃度分
布についての必要条件を開示する。 [実施例] 実施例1 本実施例では、超電導材料と半導体の接触を良好にす
る方法を開示する。第2図はイットリウム・バリウム・
銅・酸素から成るペロブスカイト系超電導材料と、シリ
コンとのTc以下における接触オーミック接合抵抗(Ω/
cm2)と、シリコン中のP型及びn型の表面不純物濃度
の関係を示したものである。図から明らかな如く、実用
的な接触抵抗値である10-6Ω/cm2以下にするには、不
純物濃度をn型,p型にかかわらず約4×1018cm-3以上と
する事が必要である。接触抵抗には温度依存性がある事
は言う迄もないが、本実施例に示したデータは、Tc以下
の温度で、ほぼ一様に成立する。即ち、第2図に示した
関係は、Tc以下の温度でほぼ一様に成立する為、接触抵
抗を一定値に保つためには動作温度に関係なく、半導体
中の表面不純物濃度を決めておけば良い事が分る。 実施例2 本実施例では、超電導材料−半導体から成る接合の特
性について開示する。第3図は、超電導体と半導体の界
面からp−n接合迄の距離xと、逆バイアス5V印加時の
接合の逆方向リーク電流ILの関係を測定した結果を示し
たものである。xが0.02μm以上ではほぼ一定の良好な
値となる事が分る。従って、超電導体と半導体の界面か
らp−n接合迄の距離xは、少なくとも0.02μm以上と
する事が必要がある。 一方接合の破壊電圧は、xが大きくなる程大きくな
り、0.02μm程度では3〜4Vであったものが0.07μm程
度で約10Vと、十分に高い値となる。これは、超電導体
と半導体界面の不純物濃度が約1×1019cm-3以上と高
く、一方p−n接合部分では1×1015cm-3程度となって
いる為、電界強度分布が急峻で、破壊を起し易い為であ
る。 なお本実施例に示した結果はn+−p接合及びp+−n接
合共に同様に成立するものである。 実施例3 実施例では、LDD(Lightly Doped Drain)構造デバイ
スへの応用例について製造工程を示すものである。 第4図(a)は、p型(100)面10Ω・cmのシリコン
基板11上に、通常のn−MOSLOCOS技術により、厚さ0.6
μmの素子分離用酸化膜12、及び従来技術により厚さ20
nmのゲート酸化膜13、厚さ0.35μmの多結晶シリコンゲ
ート14、及びサイドスペーサ15、1017cm-3の低濃度拡散
層16を形成した状態を示す。第4図(b)は、第4図
(a)のゲート酸化膜13を除去した後、超電導伝導材料
として、イットリウム・バリウム,銅,酸素系の膜を厚
さ0.2μmスパッタ法により堆積した後、イオン打込み
法によりヒ素を150keVで1×1016cm-2打込み、短時間ア
ニール法で1000℃10秒間アニールして、超電導膜17,n+
拡散層18を形成した状態を示す。この時のn+拡散層18の
接合深さは0.1μm、超電導膜17との界面におけるヒ素
濃度は約3×1020cm-3であった。本実施例では超電導体
を堆積してからn+層を形成したが、逆にn+層を形成して
から超電導体を形成する事も可能である。後者の方が、
不純物の活性化条件を任意に選べる為、浅い接合を形成
する場合有利である。第4図(c)は、PSGから成る層
間絶縁膜19、超電導体から成る配線20を形成して、素子
を完成した状態を示す。本実施例では配線20に超電導体
を用いたが、通常のアルミニウム系配線を用いる事も良
好な結果を与えた。特に電流密度の大きなLSIにおいて
は、配線をアルミニウム系材料で形成した方が有利であ
る。その理由は、イットリウム・バウリウ,銅系の超電
導材料は、最大許容電流密度が高々105A/cm2程度であ
り、大電流を要するLSIには不向きだからである。一方
ゲートに超電導材料を使う事も可能である。 ゲートおよび配線層に各々超電導材料を用いる事によ
り、トランジスタ及びそれを用いたICの性能は格段に向
上した。例えば、最小寸法1.25μmで作成したゲートの
遅延時間は0.4nsであったが、全て超電導材料で作った
トランジスタを用いた同様のゲート遅延時間は0.2nsと
約2倍の性能向上が実現された。 実施例4 本実施例では、超電導体と半導体のショットキ接合に
ついて開示する。第5図は半導体への不純物ドープ濃度
と、超電導体との接触によって形成されるショットキ障
壁の高さの関係を示したものである。図から明らかなご
とく、不純物濃度を制御する事により、ショットキ障壁
高さを自由に決める事が出来る。本実施例ではイットリ
ウム・バリウム,銅系酸化物の超電導材料を用いている
が、他の超電導材料でも第5図と多少異なるがほぼ同様
な関係が得られる事が分っている。従って所定のショッ
トキ接合を形成する事が可能になった。特に界面不純物
濃度6×1017cm-3以下で良好な接合特性を示した。これ
以上の濃度では、特に接合の逆方向特性が劣化し、使用
に適さなくなる。 [発明の効果] 上記説明から明らかな如く、本発明によれば、超電導
体と半導体の界面における半導体不純物濃度を制御する
事により、所望の特性の接合を実現する事が可能にな
る。
【図面の簡単な説明】
第1図は本発明の一実施例を示す断面図、第2図、第3
図および第5図は、それぞれ本発明を説明するための曲
線図、第4図(a)、第4図(b)および第4図(c)
は本発明による半導体装置の製造方法の一例を示す工程
図である。 1,11…シリコン基板、7,8,12,13,15,19…絶縁膜、2,3,
4,5,6,14,17,20…超電導体あるいは半導体、あるいは金
属のいずれか。
図および第5図は、それぞれ本発明を説明するための曲
線図、第4図(a)、第4図(b)および第4図(c)
は本発明による半導体装置の製造方法の一例を示す工程
図である。 1,11…シリコン基板、7,8,12,13,15,19…絶縁膜、2,3,
4,5,6,14,17,20…超電導体あるいは半導体、あるいは金
属のいずれか。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 青木 正明
国分寺市東恋ヶ窪1丁目280番地 株式
会社日立製作所中央研究所内
(72)発明者 矢野 和男
国分寺市東恋ヶ窪1丁目280番地 株式
会社日立製作所中央研究所内
(72)発明者 本城 繁
国分寺市東恋ヶ窪1丁目280番地 株式
会社日立製作所中央研究所内
(56)参考文献 特開 昭58−67045(JP,A)
Claims (1)
- (57)【特許請求の範囲】 1.超電導体と半導体との接合を有する半導体装置であ
って、上記接合がオーミック接合である場合には上記半
導体の上記超電導体との接触界面における不純物濃度が
4×1018cm-3以上であることを特徴とする半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62095135A JP2728400B2 (ja) | 1987-04-20 | 1987-04-20 | 半導体装置 |
KR1019880004259A KR880013253A (ko) | 1987-04-17 | 1988-04-14 | 반도체 장치 |
DE3812662A DE3812662A1 (de) | 1987-04-17 | 1988-04-15 | Halbleiter-bauelement mit supraleitenden verbindungen |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62095135A JP2728400B2 (ja) | 1987-04-20 | 1987-04-20 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63261745A JPS63261745A (ja) | 1988-10-28 |
JP2728400B2 true JP2728400B2 (ja) | 1998-03-18 |
Family
ID=14129372
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62095135A Expired - Lifetime JP2728400B2 (ja) | 1987-04-17 | 1987-04-20 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2728400B2 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5867045A (ja) * | 1981-10-19 | 1983-04-21 | Nippon Telegr & Teleph Corp <Ntt> | 極低温用半導体装置およびその製造方法 |
-
1987
- 1987-04-20 JP JP62095135A patent/JP2728400B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS63261745A (ja) | 1988-10-28 |
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